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TW201905932A - 記憶體功能測試器以及記憶體裝置的測試方法與製造方法 - Google Patents

記憶體功能測試器以及記憶體裝置的測試方法與製造方法

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TW201905932A
TW201905932A TW107122375A TW107122375A TW201905932A TW 201905932 A TW201905932 A TW 201905932A TW 107122375 A TW107122375 A TW 107122375A TW 107122375 A TW107122375 A TW 107122375A TW 201905932 A TW201905932 A TW 201905932A
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繼鋒 應
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台灣積體電路製造股份有限公司
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Abstract

本揭露揭示一種記憶體測試系統，包括記憶體積體電路（IC）及記憶體功能測試器。所述記憶體IC包含多個記憶庫，其中每個記憶庫包括多個記憶胞。所述記憶體功能測試器包括可調整電壓產生器電路、讀取電流量測電路以及控制器。所述記憶體功能測試器在多個寫入控制電壓內對記憶庫執行寫入/讀取功能測試以判定優選寫入控制電壓，其中所述優選寫入控制電壓經指定以供在可操作模式期間對所述記憶庫的後續寫入操作期間使用。

Description

用於記憶體裝置測試及現場應用的設備
資料儲存裝置為用於寫入及/或讀取電子資料的電子裝置。資料儲存裝置可實施為揮發性記憶體，諸如隨機存取存儲器（random-access memory，RAM），其習知地需要電力以維持其儲存資訊；或非揮發性記憶體，諸如唯讀記憶體（read-only memory，ROM），其可甚至在不供電時維持其儲存資訊。RAM可以動態隨機存取記憶體（dynamic random-access memory，DRAM）、靜態隨機存取記憶體（static random-access memory，SRAM）以及/或非揮發性隨機存取記憶體（non-volatile random-access memory，NVRAM）實施，通常稱為快閃記憶體組態。電子資料可寫入至可經由各種控制線獲得的記憶胞陣列中及/或自所述記憶胞陣列讀取。
磁性隨機存取記憶體（Magnetic Random Access Memory，MRAM）及電阻性隨機存取記憶體（Resistive Random Access Memory，RRAM）為最近產生的兩個類型的記憶體裝置。 MRAM及RRAM適用於嵌入式記憶體、DRAM替代、快閃替代以及其他應用。MRAM裝置及RRAM裝置在裝置製造期間固有地對製程變化敏感。因此，觀測跨越半導體晶圓晶粒間在測試期間的記憶體效能變化，及甚至單個積體電路（integrated circuit，IC）晶粒內區塊間在測試期間的記憶體效能變化。不同晶圓位置處的不同晶粒（例如，中心晶粒對比邊緣晶粒）及單個較大MRAM或RRAM IC的不同區塊可常常具有極其不同的讀取/寫入窗口，且在極高速下的讀取/寫入窗口裕度的效能測試不合格，此可限制MRAM裝置及RRAM裝置的有效性。
以下揭示內容提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述組件及配置的特定實例以簡化本揭露。當然，此等組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方的形成可包含第一特徵以及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複參考標號及/或字母。此重複本身不指示各種實施例及/或所論述組態之間的關係。
概述
本揭露提供一種記憶體測試系統，包括記憶體積體電路（integrated circuit，IC）及記憶體功能測試器。所述記憶體IC包括多個記憶庫，其中每個記憶庫包括多個記憶胞。所述記憶體功能測試器在多個寫入控制電壓內對所述記憶庫執行寫入/讀取功能測試以判定優選寫入控制電壓。所述記憶體功能測試器包括可調整電壓產生器電路、讀取電流量測電路以及控制器。所述可調整電壓產生器電路在所述寫入/讀取功能測試的對應寫入循環期間產生多個寫入控制電壓以轉換儲存於多個記憶胞中的邏輯狀態。所述可調整電壓產生器電路在所述寫入/讀取功能測試的對應讀取循環期間進一步針對多個記憶胞產生多個讀取控制電壓。所述讀取電流量測電路在所述寫入/讀取功能測試的對應讀取循環期間量測回應於多個讀取控制電壓而接收的藉由多個記憶胞產生的多個讀取電流。所述控制器基於多個讀取電流判定多個錯誤率，其中每個錯誤率與多個寫入控制電壓中的對應寫入控制電壓相關聯；且基於多個錯誤率的彼此比較自多個寫入控制電壓選擇優選寫入控制電壓。所述優選寫入控制電壓經指定以供在可操作模式期間對記憶庫的後續寫入操作期間使用。
例示性記憶體測試系統
圖1說明根據本揭露的例示性實施例的記憶體測試系統100。記憶體測試系統100包括記憶體積體電路（IC）102及功能測試器104，其中記憶體IC 102可為MRAM記憶體裝置或RRAM記憶體裝置且功能測試器104可為MRAM功能測試器/RRAM功能測試器。
將記憶體IC 102劃分成記憶庫106a~106d，其中每個記憶庫106a~106d包括多個獨立記憶胞。記憶體IC 102進一步包括控制器/介面110以在記憶體IC 102與功能測試器104以及其他外部電路之間提供介面。記憶庫106a至記憶庫106d可在地理上跨越記憶體IC 102散佈，且因此在一個記憶庫106a~106d與另一記憶庫之間經歷不同製程變化，此可在未解決的情況下影響記憶體效能。另外，每個記憶庫106a~106d具有相關聯熔絲/反熔絲電路108，其針對對應記憶庫106實施優選寫入控制電壓及/或讀取控制電壓，其中在如下文將描述的功能測試期間判定優選寫入控制電壓及/或讀取控制電壓。將記憶庫106a~106d說明為四個記憶庫，但如熟習相關技術者將理解，可使用任何數量的記憶庫。
如將描述，功能測試器104對每個記憶庫106a~106d執行寫入/讀取功能測試以便在步進且重複的寫入控制電壓的範圍內測試記憶體IC 102。對於在寫入控制電壓範圍內的給定寫入控制電壓，藉由將第一邏輯狀態（例如，「1」）寫入至受測試的記憶庫106a~106d的記憶胞中，且接著隨後讀回儲存於受測試的記憶庫106a~106d的記憶胞中的邏輯狀態以及記錄針對每個記憶胞量測的讀取電流而執行功能測試。考慮到受測試的記憶庫中的多個記憶胞及其在半導體效能上的變化，此將導致針對受測試的記憶庫106a~106d的表示第一邏輯狀態的讀取電流的第一分佈。對於給定寫入控制電壓，針對第二邏輯級（例如「0」）重複所述製程，從而導致針對受測試的記憶庫106a~106d的表示第二邏輯狀態的讀取電流的第二分佈。接著對於特定寫入控制電壓，針對受測試的記憶庫判定錯誤率，其中基於被認為是不確定的讀取電流的數量，例如由於其量值無法分類為邏輯「1」或邏輯「0」的彼等讀取電流而判定錯誤率。針對寫入控制電壓範圍內的每個寫入控制電壓重複功能測試，從而產生對應的n個錯誤率。接著基於錯誤率針對可操作使用自寫入控制電壓範圍選擇優選寫入控制電壓。舉例而言，在實施例中，可選擇具有最低錯誤率的寫入控制電壓作為優選寫入控制電壓。此後，基於與優選寫入控制電壓相關聯的第一讀取電流分佈與第二讀取電流分佈而判定讀取偵測窗口。
功能測試器104包括可調整電壓產生器電路112、讀取電流量測電路114以及控制器116，其中控制器116經由控制訊號，諸如分別經由控制訊號126及控制訊號124控制可調整電壓產生器電路112及電流量測電路114的操作。控制器116可包括根據指令，諸如儲存於內部記憶體或外部記憶體中的電腦指令操作的一或多個處理器，如熟習相關技術者理解。
記憶庫106a~106d中的每一者的功能測試包括在第二寫入/讀取循環之後的第一寫入/讀取循環以獲得針對可儲存於記憶胞中的兩個可能的邏輯狀態（例如，「0」及「1」）的對應讀取電流分佈。在第一寫入循環期間，控制器116指示可調整電壓產生器電路112以產生提供至記憶體IC 102的控制介面110的（第一）寫入控制電壓118。（第一）寫入控制電壓118是將在預定範圍內經測試的n個寫入控制電壓118中的一者。記憶體IC 102的控制器介面110將（第一）寫入控制電壓118施加至受測試的特定記憶庫106a~106d，諸如出於論述目的的記憶庫106a的記憶胞。一般而言，需要相對高電壓（例如，2.5伏）以「轉換」MRAM記憶胞或RRAM記憶胞的邏輯狀態（例如，自「0」轉換至「1」，或反之亦然）。然而，相對低電壓將不「轉換」MRAM記憶胞或RRAM記憶胞的邏輯狀態，且因此所儲存邏輯狀態對於相對低電壓保持不變。因此，假定儲存於記憶庫106a中的記憶胞中的最初邏輯狀態為邏輯「0」，可調整電壓產生器電路112產生相對高的寫入控制電壓118（例如，2.5伏）以施加至記憶庫106a中的記憶胞，以便將邏輯狀態自邏輯「0」轉換至邏輯「1」。
在功能測試的第一讀取循環期間，控制器116引導可調整電壓產生器電路112以產生提供至記憶體IC 102的控制介面110的讀取控制電壓120。記憶體IC 102的控制器介面110將讀取控制電壓120施加至記憶庫106a的記憶胞。讀取控制電壓120相較於寫入控制電壓118通常具有較低電壓量值，以使得儲存於記憶庫106a的記憶胞中的邏輯狀態在讀取循環期間並不藉由讀取控制電壓120（再次）轉換。舉例而言，讀取控制電壓120可為寫入控制電壓118的分數（例如50%）。讀取控制電壓120致使記憶庫106a的每個記憶胞產生藉由控制介面110轉發至功能測試器104以供評估的讀取電流122。功能測試器104中的讀取電流量測電路114量測讀取電流122，其指示記憶庫106a的特定記憶胞的經儲存邏輯狀態。一般而言，相對低的讀取電流122指示記憶庫106a的記憶胞處於高電阻狀態，此表示儲存於所述記憶胞中的邏輯「0」。然而，相對高的讀取電流122指示記憶庫106a的記憶胞處於低電阻狀態，此表示儲存於記憶庫106a的記憶胞中的邏輯「1」。讀取電流量測電路114將針對記憶庫106a中的每個記憶胞的電流量測值124提供至控制器116。給定受測試的記憶庫106a中的多個記憶胞，此引起表示邏輯「1」的讀取電流的第一分佈，例如假定記憶庫106a最初儲存邏輯「0」且藉由（第一）寫入控制電壓118轉換為邏輯「1」的低電阻狀態。
第二寫入/讀取循環大體上為功能測試的第一寫入/讀取循環的重複，以獲得表示邏輯「0」的讀取電流的第二分佈，例如假定記憶庫106a先前儲存邏輯「1」的高電阻狀態。更特定言之，在第一寫入/讀取循環之後，再次將（第一）寫入控制電壓118施加至記憶庫106a的記憶胞以便「轉換」MRAM記憶胞或RRAM記憶胞的邏輯狀態（例如，自「1」轉換至「0」）以量測高電阻狀態。再次將讀取電壓120施加至記憶庫106a的記憶胞，從而引起表示邏輯「0」的讀取電流122的第二分佈，例如記憶庫106a的高電阻狀態。因此，在將（第一）寫入控制電壓118用於「轉換」儲存於記憶胞中的邏輯狀態時，控制器116現在具有針對受測試的記憶庫106a的對應低電阻（例如邏輯「1」）邏輯狀態及高電阻（例如邏輯「0」）邏輯狀態的表示共同讀取電流122的第一讀取電流分佈與第二讀取電流分佈。
針對可供使用的寫入控制電壓範圍內的每個寫入控制電壓118重複上文所描述的功能測試，從而引起n個高電阻電流分佈及低電阻電流分佈。舉例而言，寫入控制電壓118可在可用寫入控制電壓的範圍內以預定電壓增量（例如，0.1 v）步進，從而產生n個寫入控制電壓118且如上文所描述執行對應寫入/讀取功能測試。
圖2說明針對實例記憶庫106a自在可用寫入控制電壓118-1~118-n的範圍內執行寫入/讀取功能測試所得的電流分佈202-1~202-n。如可見，電流分佈202-1~202-n包括對應於其各別邏輯狀態「1」及邏輯狀態「0」的各別低電阻電流分佈204-1~204-n及各別高電阻電流分佈206-1~206-n。對於每個各別寫入控制電壓118-1~118-n，低電阻電流分佈204-1~204-n相較於其各別高電阻電流分佈206-1~206-n通常為更高量值。另外，各別電流分佈202-1~202-n針對不同寫入控制電壓118-1~118-n在電流分佈上具有不同「散佈」。舉例而言，電流分佈202-1（由寫入控制電壓118-1產生）相較於電流分佈202-3具有較寬「散佈」，由於個別電流針對電流分佈202-3較緊密地聚束在一起。如上文所指示，受測試的記憶庫106a的相對效能將在製程拐點、晶粒位置以及寫入控制電壓118內改變，如圖2所說明。如熟習此項技術者將理解，對於電流分佈204-1~204-n及電流分佈206-1~206-n具有狹窄「散佈」通常更為有利，由於此通常導致低電阻電流分佈204-1~204-n與其各別高電阻電流分佈206-1~206-n之間的較大間隔，以使得在可操作模式期間讀取電流122可易於指派為邏輯狀態。
另外，電流分佈202-1~202-n包括多個各別誤差電流，共同地表示為各別電流分佈202-1~202-n中的誤差電流208-1~208-n。此等誤差電流208-1~208-n中的每一者具有在各別低電阻電流分佈204-1~204-n與各別高電阻電流分佈206-1~206-n之間的量值，如圖2中所示。因此，由誤差電流208-1~208-n表示的各別邏輯狀態為不確定的，且因此界定記憶庫106a在對應寫入控制電壓118下的錯誤率。可分析且比較針對對應寫入控制電壓118-1~118-n的各種誤差電流208-1~208-n以選擇針對受測試的記憶庫106a產生最低錯誤率的寫入控制電壓。舉例而言，在圖2中，使用寫入控制電壓118-3產生的電流分佈202-3在記憶庫106a的功能測試期間產生最小數量的誤差電流208-3。因此，可選擇寫入控制電壓202-3作為待在可操作模式期間隨後用於資料儲存時用於記憶庫106a的優選寫入控制電壓118，由於寫入控制電壓202-3提供可用寫入控制電壓118的範圍的最低錯誤率。同樣，優選讀取控制電壓120可判定為優選寫入控制電壓118的分數（例如50%）。
將與寫入控制電壓118-1~118-n中的每一者相關聯的錯誤率判定為針對特定寫入控制電壓118判定的誤差電流的數量除以記憶庫106a中記憶胞的總數量，其亦與在功能測試的給定讀取循環期間產生的讀取電流122的數量相同。控制器116接著可判定錯誤率是否超出預定閾值，且若超出預定閾值，則將記憶庫106a標記為「不合格」且在可操作模式期間並不用於現場應用。否則，將其標記為「合格」以使得其在可操作模式期間可用於儲存資料。
一旦選擇優選寫入控制電壓118且判定記憶庫106a已通過錯誤率測試，控制器116就可判定可以在可操作模式期間用於判定優選寫入控制電壓118的第一邏輯狀態與第二邏輯狀態的第一讀取偵測窗口與第二讀取偵測窗口。參考圖2，給定由優選寫入控制電壓118-3提供的電流分佈202-3，讀取偵測窗口210經判定用於邏輯狀態「1」且讀取偵測窗口212經判定用於邏輯狀態「0」。特定言之，讀取偵測窗口210經判定配合低電阻電流分佈204-3，且讀取偵測窗口212經判定配合在功能測試期間判定的高電阻電流分佈206-3。因此，在記憶庫106a的可操作使用期間，將對照讀取偵測窗口210及讀取偵測窗口212比較未來讀取電流122以判定其表示儲存於記憶庫106a的對應記憶胞中的邏輯狀態「1」還是邏輯狀態「0」。由於此程序，應注意，基於由針對記憶庫106a判定的優選寫入控制電壓118提供的電流分佈針對記憶庫106a選擇第一讀取偵測窗口210與第二讀取偵測窗口212。
針對多個記憶庫106a~106d中的每個記憶庫重複上文所描述的功能測試程序。因此，針對記憶庫106a~106d中的每一者判定優選寫入控制電壓118及優選讀取電壓120，從而假定對應記憶庫106通過功能測試。之後，優選寫入控制電壓118及優選讀取控制電壓120藉由用於每個記憶庫106的對應熔絲電路/反熔絲電路108永久性地「鎖定」，以使得優選寫入控制電壓118及讀取控制電壓120隨後用於對應記憶庫106的現場應用。同樣，第一讀取偵測窗口210與第二讀取偵測窗口212亦可儲存於記憶體中以供在用於讀取電流評估的未來讀取操作期間的後續使用。本文中，熔絲電路/反熔絲電路108可包括執行所描述功能的熔絲電路及/或反熔絲電路，如熟習此項技術者將理解。
圖3A說明根據本揭露的例示性實施例的用於執行包括記憶體裝置，諸如MRAM裝置或RRAM裝置的功能測試的製造的例示性操作的流程圖300。僅出於實例目的，流程圖300參考圖1中的記憶體測試系統100及圖2中的讀取電流分佈202。本揭露不限於對記憶體測試系統100的此可操作描述或其應用。相反地，一般熟習相關技術者將顯而易見，其他可操作控制流程、系統以及應用在本揭露的範疇及精神內。
在步驟301處，使用對熟習此項技術者已知的技術製造（fabricated）（例如製造（manufactured））記憶體裝置，諸如具有記憶庫106a~106d的記憶體IC 102。已知半導體製造技術可包括以下各者中的一或多者：沈積、平坦化、微影、擴散或離子植入以及/或熟習此項技術者已知的其他半導體晶圓處理技術。
在步驟302處，針對寫入/讀取功能測試自多個記憶庫106a~106d選擇記憶庫。舉例而言，出於論述目的可選擇記憶庫106a以用於功能測試。
在步驟304處，對所選擇記憶庫106執行功能測試。舉例而言，功能測試器104可執行寫入/讀取功能測試，如上文所描述，從而將一系列寫入控制電壓118及對應讀取控制電壓120施加至記憶庫106a。功能測試的結果提供記憶庫106a可在可操作模式期間使用的優選寫入控制電壓118及與優選寫入控制電壓118相關聯的對應錯誤率。
在步驟306處，基於與優選寫入控制電壓118相關聯的錯誤率判定受測試的記憶庫106a~106d是否通過功能測試。舉例而言，控制器116可藉由判定與優選寫入控制電壓118相關聯的錯誤率是否超出預定閾值而判定記憶庫106a是否通過功能測試。若錯誤率超出預定閾值，則記憶庫106a未能通過功能測試，且接著控制流程進行至步驟302以選擇另一記憶庫106a~106d以供測試。若錯誤率低於預定閾值，則記憶庫106a通過功能測試，且控制流程進行至步驟308。
在步驟308處，一旦判定受測試的記憶庫106a~106d已通過錯誤率測試，就可針對受測試的記憶庫106a~106d判定第一讀取偵測窗口與第二讀取偵測窗口。舉例而言，控制器116可判定與優選寫入控制電壓118相關聯且可以在受測試的記憶庫106a的可操作模式期間用於判定第一邏輯狀態與第二邏輯狀態的第一讀取偵測窗口與第二讀取偵測窗口。參考圖2，給定與優選寫入控制電壓118-3相關聯的電流分佈202-3，讀取偵測窗口210經判定用於邏輯狀態「1」且讀取偵測窗口212經判定用於邏輯狀態「0」。特定言之，讀取偵測窗口210經判定配合低電阻電流分佈204-3，且讀取偵測窗口212經判定配合在功能測試期間判定的高電阻電流分佈206-3。因此，在記憶庫106a的可操作使用期間，將對照讀取偵測窗口210及讀取偵測窗口212比較未來讀取電流122以判定所述讀取電流表示儲存於對應記憶胞中的邏輯狀態「1」還是邏輯狀態「0」。若未來讀取電流122在讀取偵測窗口210及讀取偵測窗口212兩者之外，則相關聯邏輯狀態為不確定的。
在步驟310處，用於受測試的記憶庫106a~106d的優選寫入控制電壓118及優選讀取控制電壓120經「鎖定」以供受測試的記憶庫106a~106d的未來使用。舉例而言，可操控用於記憶庫106a的熔絲電路/反熔絲電路108以使得優選寫入控制電壓118及優選讀取控制電壓120由記憶庫106a使用以供未來寫入應用/讀取應用，包括在可操作模式期間的現場使用應用。同樣，第一讀取偵測窗口210與第二讀取偵測窗口212亦可儲存於記憶體中以供用於讀取電流評估的未來讀取操作期間的後續使用。
圖3B說明根據本揭露的例示性實施例的用於執行記憶庫，諸如MRAM記憶庫或RRAM記憶庫的功能測試的例示性操作的流程圖350。更特定言之，流程圖350進一步描述如施加至受測試的例示性記憶庫106a~106d，諸如記憶庫106a的圖3A的流程圖300中的步驟304。
在步驟352處，在第一寫入循環期間，將當前寫入控制電壓118施加至記憶庫106a的個別記憶胞以「轉換」儲存於記憶庫106a的個別記憶胞中的邏輯狀態。舉例而言，可調整電壓產生器電路112可產生提供至記憶體IC 102的控制介面110的寫入控制電壓118。記憶體IC 102的控制器介面110將寫入控制電壓118施加至記憶庫106a的記憶胞。假定最初邏輯狀態為「0」，則個別記憶胞可接收相同寫入控制電壓118以將邏輯狀態自「0」轉換至預期邏輯狀態「1」。
在步驟354處，在功能測試的第一讀取循環期間，將當前讀取控制電壓120施加至記憶庫106a的個別記憶胞以使得能夠讀取儲存於記憶庫106a的記憶胞中的實際邏輯狀態。舉例而言，可調整電壓產生器電路112可產生提供至記憶體IC 102的控制介面110的讀取控制電壓120。在實施例中，將當前讀取控制電壓設定成當前寫入控制電壓118的分數（例如50%）。記憶體IC 102的控制器介面110將讀取控制電壓120施加至記憶庫106a的記憶胞。讀取控制電壓120致使記憶庫106a的記憶胞各自產生藉由控制介面110轉發至功能測試器104以供評估的第一讀取電流122。
在步驟356中，針對記憶庫106a的每個記憶胞量測讀取電流。舉例而言，功能測試器104中的讀取電流量測電路114針對記憶庫106a中的每個記憶胞量測讀取電流122以產生讀取電流量測值124。一般而言，相對低的讀取電流122指示記憶庫106a的記憶胞處於高電阻狀態，此表示儲存於所述記憶胞中的邏輯「0」。然而，相對高的讀取電流122指示記憶庫106a的記憶胞處於低電阻狀態，此表示儲存於記憶庫106a的記憶胞中的邏輯「1」。讀取電流量測電路114將針對記憶庫106a中的每個記憶胞的電流量測值124提供至控制器116，從而產生經接收以供評估的第一組讀取電流量測值124。給定受測試的記憶庫106a~106d中的多個記憶胞，此引起表示邏輯「1」的讀取電流的第一分佈，例如假定記憶庫106a最初儲存邏輯「0」且藉由當前寫入控制電壓118轉換至邏輯「1」的低電阻狀態。
在步驟358處，在第二寫入循環期間，將當前寫入控制電壓118重新施加至記憶庫106a的個別記憶胞以「轉換」儲存於記憶庫106a的個別記憶胞中的邏輯狀態。舉例而言，可調整電壓產生器電路112可產生提供至記憶體IC 102的控制介面110的寫入控制電壓118。記憶體IC 102的控制器介面110將寫入控制電壓118施加至記憶庫106a的記憶胞。假定先前邏輯狀態為「1」，個別記憶胞可接收相同寫入控制電壓118以將邏輯狀態自「1」「轉換」至預期邏輯狀態「0」。
在步驟360處，在功能測試的第二讀取循環期間，將當前讀取控制電壓120施加至記憶庫106a的個別記憶胞以使得能夠讀取儲存於記憶庫106a的記憶胞中的實際邏輯狀態。舉例而言，可調整電壓產生器電路112可產生提供至記憶體IC 102的控制介面110的讀取控制電壓120。在實施例中，當前讀取控制電壓是當前寫入控制電壓118的分數（例如50%）。記憶體IC 102的控制器介面110將讀取控制電壓120施加至記憶庫106a的記憶胞。讀取控制電壓120致使記憶庫106a的記憶胞各自產生藉由控制介面110轉發至功能測試器104以供評估的第二讀取電流122。
在步驟362中，第二次針對記憶庫106a的每個記憶胞量測讀取電流。舉例而言，功能測試器104中的讀取電流量測電路114針對記憶庫106a中的每個記憶胞量測讀取電流122以產生第二讀取電流量測值124。一般而言，相對低的讀取電流122指示記憶庫106a的記憶胞處於高電阻狀態，此表示儲存於所述記憶胞中的邏輯「0」。然而，相對高的讀取電流122指示記憶庫106a的記憶胞處於低電阻狀態，此表示儲存於記憶庫106a的記憶胞中的邏輯「1」。讀取電流量測電路114將針對記憶庫106a中的每個記憶胞的第二讀取電流量測值124提供至控制器116，從而產生經接收以供評估的第二組讀取電流量測值124。給定受測試的記憶庫106a~106d中的多個記憶胞，此引起表示邏輯「0」的讀取電流的第二分佈，例如假定記憶庫106a先前儲存邏輯「1」且藉由當前寫入控制電壓118轉換至邏輯「0」的高電阻狀態。
在步驟362之後，已經針對當前寫入控制電壓118量測記憶庫106a的高電阻電流分佈及低電阻電流分佈兩者，如分別由圖2中所展示的電流分佈204-1及電流分佈206-1說明。另外，誤差電流208-1的數量亦顯而易見。因此，在步驟363處，針對當前寫入控制電壓118判定誤差電流。舉例而言，控制器116可檢查電流分佈202-1且判定誤差電流208-1，其中每個誤差電流208-1具有在經辨別低電阻電流分佈204-1與高電阻電流分佈206-1之間的量值。因此，由誤差電流208-1表示的邏輯狀態為不確定的，且因此在使用當前寫入控制電壓118時判定記憶庫106a的總體錯誤率。
在步驟364處，判定與當前寫入控制電壓118相關聯的錯誤率。舉例而言，控制器116可將錯誤率判定為：（誤差電流208的數量）除以（記憶庫106a中記憶胞的總數量），其與在特定寫入控制電壓118下的給定功能測試期間產生的讀取電流122的數量相同。
在步驟366處，判定當前寫入控制電壓是否在可用寫入控制電壓範圍的末端處。如上文所描述，寫入控制電壓118在可用寫入控制電壓範圍內以預定電壓增量（例如，0.1 v）步進，從而產生n個寫入控制電壓118及對應寫入功能測試/讀取功能測試。因此，控制器116可在步驟366處判定當前寫入控制電壓118是否為可用寫入控制電壓118的範圍內的最後一個寫入控制電壓。若是，則控制流程進行至步驟370。否則，控制流程進行至步驟368。
在步驟368處，當前寫入控制電壓118遞增預定量。舉例而言，控制器116可指示可調整電壓產生器電路112使寫入控制電壓118遞增預定電壓量（例如，0.1 v）。在步驟368之後，控制流程返回至步驟352，如此可使用遞增寫入控制電壓118重新進行寫入/讀取功能測試。
在步驟370處，比較對應於n個寫入控制電壓118的n個錯誤率，且基於所述比較選擇優選寫入控制電壓118。舉例而言，控制器116可比較在寫入/讀取功能測試期間所量測的錯誤率且選擇提供來自所判定的n個錯誤率的最低錯誤率的寫入控制電壓118。舉例而言，參考圖2，電流分佈202-3說明最小數量的誤差電流208，且因此具有最低錯誤率。因此，控制器116可由於產生最低錯誤率的寫入控制電壓118-3而選擇寫入控制電壓範圍中的對應寫入控制電壓118-3。另外，可選擇優選讀取控制電壓120作為優選寫入控制電壓118的分數（例如50%）。在步驟370之後，控制流程返回至圖3A的流程圖300中的步驟306。
圖4進一步描述根據本揭露的例示性實施例的記憶庫400。舉例而言，記憶庫400可為MRAM記憶庫或RRAM記憶庫，且表示圖1中所示的記憶庫106a~106d中的一者。
記憶庫400包括記憶胞陣列410，其包括如所示以列及行配置的多個記憶胞412。記憶庫400進一步包括位址輸入緩衝器402、x-解碼器406、y-解碼器404、x-選擇器408、輸出緩衝器414、y-選擇器416、熔絲電路/反熔絲電路418、熔絲電路/反熔絲電路420、輸入緩衝器422以及緩衝邏輯424。
在操作期間，位址輸入緩衝器402接收識別待存取以供讀取操作或寫入操作的記憶體陣列410的記憶胞412的位址。x-解碼器406及y-解碼器404解碼所述位址以分別判定所識別記憶胞412的列及行。x-選擇器電路408基於x-解碼器406的輸出實現所述列的識別記憶胞412，且y-選擇器電路416基於y-解碼器404的輸出實現所述行的識別記憶胞412，以使得可存取識別記憶胞412以供讀取或寫入。輸入緩衝器422接收任何資料以寫入至識別記憶胞412，且輸出緩衝器414暫時儲存自識別記憶胞412讀取的任何資料。緩衝邏輯電路424藉由控制輸入緩衝器422及輸出緩衝器414而控制讀取操作及寫入操作的時序。熔絲電路/反熔絲電路418施加優選寫入控制電壓118及/或讀取控制電壓120，所述電壓在如流程圖200的步驟208至步驟210中所描述的功能測試期間針對記憶庫400而判定以供預期讀取操作/寫入操作。如上文所描述，預期每個記憶庫106、記憶庫400將具有優選寫入控制電壓118及讀取控制電壓120。另外，可擴展本揭露以使得記憶庫400內的個別記憶胞412或記憶胞的群組可具有個別優選寫入控制電壓及個別讀取控制電壓，如熔絲/反熔絲420所提供。
圖5A以及圖5B說明根據本揭露的實施例的表示可調整電壓產生器電路112的可調整電壓產生器電路502及可調整電壓產生器電路504。
在圖5A中，可調整電壓產生器電路502包括串聯連接的多個齊納（zener）二極體506a~506n、電阻器Rs以及多工器510。可調整電壓產生器電路502接收輸入電壓Vin且產生多個電壓Vout-1~Vout-n，其基於由每個齊納二極體506引起的壓降遞增地步進。多工器510接收電壓Vout-1~Vout-n且基於來自控制器116的控制訊號選擇一個作為輸出Vout。所選擇輸出電壓Vout可為寫入控制電壓118或讀取控制電壓120以施加至受測試的記憶庫106a~106d，如上文在流程圖200及流程圖300中所描述。因此，使用此技術，寫入控制電壓118及讀取控制電壓120在流程圖300及流程圖350中如上文所描述的對應記憶庫106a~106d的功能測試期間可反覆地且遞增地步進。圖5A說明以0.1伏特為增量的自2.5伏至3.5伏的電壓範圍，但基於本文中的論述，如熟習此項技術者將理解，可使用其他範圍及/或遞增步驟。
在圖5B中，可調整電壓產生器電路504包括串聯連接的多個電阻器508a~508n、電阻器Rs以及多工器510。可調整電壓產生器電路504接收輸入電壓Vin且提供多個輸出電流Iout-1至輸出電流Iout-n，其基於由每個電阻器508提供的遞增電阻遞增地步進。多工器510接收輸出電流Iout-1~Iout-n且基於來自控制器116的控制訊號126選擇一個作為輸出Iout。所選擇輸出電流Iout在經由已知阻抗驅動時可提供寫入控制電壓118或讀取控制電壓120以施加至受測試的記憶庫106a~106d，如上文在流程圖300及流程圖340中所描述。
圖6A及圖6B說明根據本揭露的實施例的表示熔絲電路/反熔絲電路108的反熔絲電路602~604。
在圖6A中，反熔絲電路602包括串聯連接的多個齊納二極體606a~606n、電阻器Rs以及多工器610，在配置上類似於可調整電壓產生器電路502。反熔絲電路602進一步包括各自串聯連接至對應齊納二極體606的多個反熔絲612a~612n。每個反熔絲612可在啟動（或「熔斷」）之後跨越其端子提供低阻抗電連接，如熟習相關技術者將理解。舉例而言，每個反熔絲612可藉由具有安置於兩個金屬板之間的氧化物的電容器結構實施，其中所述氧化物在施加高電壓614之後「熔斷」從而以電氣方式使所述金屬板短路且藉此啟動反熔絲612。可經由多工器610施加高電壓614。
在操作期間，反熔絲電路602接收輸入電壓Vin且提供多個輸出電壓Vout-1~Vout-n，其基於由每個齊納二極體606引起的壓降遞增地步進。基於在上文針對流程圖200及流程圖300所描述的功能測試期間判定的優選寫入控制電壓118或優選讀取電壓120，選擇一個反熔絲612待熔斷。多工器610組合反熔絲612的所有輸出，但僅啟動一個反熔絲612以便使如上文所描述的對應控制電壓合格。因此，僅對應於經啟動反熔絲612的Vout-1~Vout-n中的一者呈現為Vout，將其施加至對應記憶庫106a~106d以在現場應用使用期間將優選寫入控制電壓118或優選讀取控制電壓120提供至對應記憶庫106a~106d。
在圖6B中，反熔絲電路604包括串聯連接的多個電阻器608a~608n、電阻器Rs以及多工器610，在配置上類似於可調整電壓產生器電路504。反熔絲電路604進一步包括各自串聯連接至對應電阻器608a~608n的多個反熔絲612a~612n。如上文所論述，每個反熔絲612可在啟動（或「熔斷」）之後跨越其端子來提供低阻抗電連接，如熟習相關技術者將理解。每個反熔絲612可藉由具有安置於兩個金屬板之間的氧化物的電容器結構實施，其中所述氧化物在施加高電壓614之後「熔斷」從而以電氣方式使所述金屬板短路且藉此啟動反熔絲612。可經由多工器610施加高電壓614。
在操作期間，反熔絲電路604接收輸入電壓Vin且提供多個輸出電流Iout-1~Iout-n，其基於由每個電阻器608a~608n所提供的遞增電阻而遞增地步進。基於在上文針對流程圖200及流程圖300所描述的功能測試期間判定的優選寫入控制電壓118或優選讀取電壓120，選擇一個反熔絲612待熔斷。多工器610組合反熔絲612的所有輸出，但僅啟動一個反熔絲612以便使如上文所描述的電流合格。因此，僅對應於經啟動反熔絲612的Iout-1~Iout-n中的一者呈現為Iout，且將其施加至對應記憶庫106。特定言之，所選擇輸出電流Iout在經由已知阻抗驅動時可提供優選寫入控制電壓118或優選讀取控制電壓120以在現場應用期間施加至記憶庫106a~106d。
圖7說明根據本揭露的實施例的表示熔絲電路/反熔絲電路108的熔絲電路700。熔絲電路700包括串聯連接的多個電阻器702a~702n、多個熔絲704a~704n、電阻器Rs以及多工器706。每個熔絲704在其標稱傳導狀態下跨越其端子來提供低阻抗電連接，但經設計以在接收高臨限電流之後「熔斷」（亦即，開路），如熟習相關技術者將理解。每個熔絲704可藉由在接收高於電流閾值的高電流之後崩解的薄導體實施。
基於在上文針對流程圖200及流程圖300所描述的功能測試期間判定的優選寫入控制電壓118或優選讀取控制電壓120，所有熔絲704a~704n除一個之外均熔斷。多工器706組合熔絲704a~704n的所有輸出，但僅一個熔絲704保持在傳導狀態下以便使電流合格。可藉由使用經由多工器706施加的高於熔絲臨限的高電流706而熔斷熔絲704。因此，僅對應於殘存的所選擇熔絲704的Iout-1~Iout-n中的一者呈現為Iout，且施加至對應記憶庫106a~106d以供現場應用。特定言之，所選擇輸出電流Iout在經由已知阻抗驅動時可提供優選寫入控制電壓118或優選讀取控制電壓120以供施加至記憶庫106。
圖8說明根據本揭露的實施例的MRAM單元800。舉例而言，MRAM單元800可表示本文中所論述的記憶庫106a~106d中多個記憶胞中的一者，及/或記憶胞陣列410的記憶胞412。MRAM單元800由呈堆疊配置的多個半導體層形成，包括金屬層802及金屬層808、可調整磁體層804、永久磁體層806以及使可調整磁體層804與永久磁體層806分離的氧化鎂層805。MRAM單元800進一步包括位元線端801、源極線端812以及存取電晶體810。
在操作期間，藉由啟動字元線811選擇MRAM單元800以供寫入操作/讀取操作，以使得存取電晶體810將實施（例如接通），如熟習相關技術者將理解。MRAM單元800在經調整磁體層804的磁場與永久磁體層806的磁場對準時儲存邏輯「1」，從而在位元線端801與源極線端812之間產生電流的相對低電阻。MRAM單元800在可調整磁體層804的磁場與永久磁體層806的磁場未對準（例如相反）時儲存邏輯「0」，從而產生位元線端801與源極線端812之間的電流的相對高電阻。可藉由將高電壓（及對應電流）施加至位元線端801而「轉換」MRAM單元800的邏輯狀態，從而使得可調整磁體層804的磁場改變極性，如熟習此項技術者將理解。因此，上文所論述的寫入控制電壓118及讀取控制電壓120可施加至位元線端801以供寫入操作及讀取操作。另外，在讀取操作期間，可自源極線端812量測讀取電流122以判定儲存於MRAM單元800中的當前邏輯狀態。
圖9說明根據本揭露的實施例的RRAM單元900。舉例而言，RRAM單元900可表示本文中所論述的記憶庫106a~106d中多個記憶胞中的一者，及/或記憶胞陣列410的記憶胞412。RRAM單元900由呈堆疊配置的多個半導體層形成，包括金屬層904及金屬層908以及高K氧化物層906。RRAM單元900進一步包括位元線端902、源極線端912以及存取電晶體910。
在操作期間，藉由啟動字元線911來選擇RRAM單元900以供寫入操作/讀取操作，以使得存取電晶體910將實施（例如接通），如熟習相關技術者將理解。RRAM單元900在高K氧化物層906處於低電阻狀態時儲存邏輯「1」，由經由高K氧化物層906形成低電阻「隧道」的高電壓或高電流引起，如熟習此項技術者將理解。RRAM單元900在低電阻隧道被破壞或不存在時儲存邏輯「0」。類似於MRAM，上文所論述的寫入控制電壓118及讀取控制電壓120可施加於位元線端902以供對RRAM單元900的寫入操作及讀取操作。另外，在讀取操作期間，可自源極端912量測讀取電流122以判定儲存於RRAM單元900中的當前邏輯狀態。
結論
前述實施方式揭露一種對多個記憶胞執行寫入/讀取功能測試的記憶體功能測試器。記憶體功能測試器包括可調整電壓產生器電路、讀取電流量測電路以及控制器。可調整電壓產生器電路經配置以在寫入/讀取功能測試的各別第一寫入循環與第二寫入循環期間產生多個寫入控制電壓中的每個寫入控制電壓以將第一邏輯狀態與第二邏輯狀態儲存在多個記憶胞中。讀取電流量測電路經配置以量測界定與多個寫入控制電壓中的每個寫入控制電壓相關聯的第一組與第二組讀取電流分佈的第一組與第二組讀取電流，其中第一讀取電流分佈表示在第一寫入循環期間儲存於多個記憶胞中的第一邏輯狀態，且第二讀取電流分佈表示在第二寫入循環期間儲存於多個記憶胞中的第二邏輯狀態。控制器經配置以判定在與多個寫入控制電壓中的每個寫入控制電壓相關聯的第一讀取電流分佈與第二讀取電流分佈之外的誤差電流的數量；基於與每個寫入控制電壓相關聯的誤差電流的對應數量及多個記憶胞中的記憶胞數量判定與每個寫入控制電壓相關聯的錯誤率；將與多個寫入控制電壓相關聯的錯誤率彼此比較；以及基於錯誤率的比較而自多個寫入控制電壓選擇優選寫入控制電壓。
前述實施方式進一步揭示測試具有多個記憶庫的記憶體裝置的方法。方法包括：選擇多個記憶庫中的第一記憶庫，第一記憶庫包括多個記憶胞；在多個寫入控制電壓內對第一記憶庫執行寫入/讀取功能測試以判定多個錯誤率，每個錯誤率與多個寫入控制電壓中的對應寫入控制電壓相關聯；以及基於多個錯誤率自多個寫入控制電壓選擇優選寫入控制電壓，其中優選寫入控制電壓經指定以供在可操作模式下對記憶庫的後續寫入操作期間使用。
前述實施方式進一步揭示製造具有多個記憶庫的記憶體裝置的方法，包括：製造具有多個記憶庫的記憶體裝置；選擇多個記憶庫中的第一記憶庫，第一記憶庫包括多個記憶胞；在多個寫入控制電壓內對第一記憶庫執行寫入/讀取功能測試以判定多個錯誤率，每個錯誤率與多個寫入控制電壓中的對應寫入控制電壓相關聯；以及基於多個錯誤率自多個寫入控制電壓選擇優選寫入控制電壓，其中優選寫入控制電壓經指定以供在可操作模式下對記憶庫的後續寫入操作期間使用。
前述實施方式稱為隨附圖式以為了說明根據本揭露的例示性實施例。前述實施方式對「例示性實施例」的參考指示所描述的例示性實施例可包含特定特徵、結構或特性，但每一例示性實施例未必包含特定特徵、結構或特性。此外，此等片語未必指代相同例示性實施例。此外，無論是否明確地描述其他例示性實施例的特徵、結構或特性，可獨立包含或以任何組合形式包含結合例示性實施例所描述的任何特徵、結構或特性。
前述實施方式並不意謂是限制性的。實情為，本揭露的範疇僅根據以下申請專利範圍及其等效物定義。應瞭解，前述實施方式而非以下發明摘要部分意欲用以解譯申請專利範圍。發明摘要部分可闡述本揭露的一或多個例示性實施例但並非所有例示性實施例，且因此不意欲以任何方式限制本揭露及以下申請專利範圍以及其等效物。
前述實施方式內描述的例示性實施例已經出於說明的目的提供，且不意欲為限制性的。其他例示性實施例為可能的，且可在保持於本揭露的精神及範疇內時對例示性實施例進行修改。已憑藉說明特定功能及所述功能的關係的實施的功能建置區塊來描述前述實施方式。為了便於描述，本文已任意地定義此等功能建置區塊的邊界。只要適當地執行指定功能及其關係，便可界定替代邊界。
本揭露的實施例可以硬體、韌體、軟體或其任何組合予以實施。本揭露的實施例亦可實施為儲存於機器可讀媒體上的指令，所述指令可由一或多個處理器讀取並執行。機器可讀媒體可包含用於以可由機器（例如，計算電路系統）讀取的形式儲存或傳輸資訊的任何機構。舉例而言，機器可讀媒體可包含非暫時性機器可讀媒體，諸如唯讀記憶體（read only memory；ROM）；隨機存取記憶體（random access memory；RAM）；磁碟儲存媒體；光學儲存媒體；快閃記憶體裝置；以及其他媒體。作為另一實例，機器可讀媒體可包含暫時性機器可讀媒體，諸如電學、光學、聲學或其他形式的傳播訊號（例如，載波、紅外線訊號、數位訊號等）。另外，韌體、軟體、常式、指令可在本文中被描述為執行特定動作。然而，應瞭解，此等描述僅僅是出於方便起見，且此等動作事實上是由計算裝置，處理器，控制器或執行韌體、軟體、常式、指令等等的其他裝置引起。
前述實施方式充分揭示本揭露的一般性質：其他人可在不背離本揭露的精神及範疇的情況下藉由應用熟習相關技術者所瞭解的知識來針對各種應用容易地修改及/或調適此類例示性實施例而不進行過度實驗。因此，基於本文中呈現的教示及導引，此類調適及修改意欲在例示性實施例的涵義及多個等效物內。應理解，本文中的措詞或術語是出於描述而非限制的目的，使得本說明書的術語或措詞待由熟習相關技術者按照本文中的教示予以解譯。
100‧‧‧記憶體測試系統
102‧‧‧記憶體積體電路
104‧‧‧功能測試器
106a~106d‧‧‧記憶庫
108a~108d‧‧‧熔絲/反熔絲電路
110‧‧‧控制器/介面
112‧‧‧可調整電壓產生器電路
114‧‧‧讀取電流量測電路
116‧‧‧控制器
118‧‧‧寫入控制電壓
118-1~118-n‧‧‧寫入控制電壓
120‧‧‧讀取控制電壓
122‧‧‧讀取電流
124、126‧‧‧控制訊號
202-1~202-n‧‧‧電流分佈
204-1~204-n‧‧‧低電阻電流分佈
206-1~206-n‧‧‧高電阻電流分佈
208-1~208-n‧‧‧誤差電流
210‧‧‧讀取偵測窗口
212‧‧‧讀取偵測窗口
300‧‧‧流程圖
301~310‧‧‧步驟
350‧‧‧流程圖
352~370‧‧‧步驟
400‧‧‧記憶庫
402‧‧‧位址輸入緩衝器
404‧‧‧y-解碼器
406‧‧‧x-解碼器
408‧‧‧x-選擇器
410‧‧‧記憶胞陣列
412‧‧‧記憶胞
414‧‧‧輸出緩衝器
416‧‧‧y-選擇器
418、420‧‧‧熔絲電路/反熔絲電路
422‧‧‧輸入緩衝器
424‧‧‧緩衝邏輯
502、504‧‧‧可調整電壓產生器電路
506a~506n、606a~606n‧‧‧齊納二極體
508a~508n、608a~608n、702a～702n‧‧‧電阻器
510、610、706‧‧‧多工器
602、604‧‧‧反熔絲電路
612a~612n‧‧‧反熔絲
614‧‧‧高電壓
700‧‧‧熔絲電路
704a~704n‧‧‧熔絲
706‧‧‧多工器
800‧‧‧MRAM單元
801、902‧‧‧位元線端
802、808、904、908‧‧‧金屬層
804‧‧‧可調整磁體層
805‧‧‧氧化鎂層
806‧‧‧永久磁體層
810、910‧‧‧存取電晶體
811、911‧‧‧字元線
812、912‧‧‧源極線端
900‧‧‧RRAM單元
906‧‧‧高K氧化物層
Rs‧‧‧電阻器
當結合附圖閱讀時，自以下詳細描述最佳地理解本揭露的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，可出於論述清楚起見而任意地增大或減小各種特徵的尺寸。 圖1說明根據本揭露的例示性實施例的記憶體測試系統的方塊圖。 圖2說明根據本揭露的例示性實施例的自在可用寫入控制電壓的範圍內執行寫入/讀取功能測試所得的多個讀取電流分佈。 圖3A說明根據本揭露的例示性實施例的用於執行記憶體裝置的功能測試的例示性操作的流程圖。 圖3B說明根據本揭露的例示性實施例的用於執行記憶體裝置的功能測試的第二例示性操作的流程圖。 圖4說明根據本揭露的第二例示性實施例的記憶體裝置的方塊圖。 圖5A及圖5B說明根據本揭露的例示性實施例的可調整電壓產生器電路的電路圖。 圖6A及圖6B說明根據本揭露的例示性實施例的可用於記憶體裝置中的反熔絲電路的電路圖。 圖7說明在本揭露的例示性實施例中可用於記憶體裝置中的熔絲電路的電路圖。 圖8說明根據本揭露的實施例的MRAM單元。 圖9說明根據本揭露的實施例的RRAM單元。

Claims (20)

  1. 一種對多個記憶胞執行寫入讀取功能測試的記憶體功能測試器，所述記憶體功能測試器包括： 可調整電壓產生器電路，經配置以在所述寫入讀取功能測試的各別第一寫入循環與第二寫入循環期間產生多個寫入控制電壓中的每個寫入控制電壓以將第一邏輯狀態與第二邏輯狀態儲存在所述多個記憶胞中； 讀取電流量測電路，經配置以： 量測界定與所述多個寫入控制電壓中的所述每個寫入控制電壓相關聯的第一組與第二組讀取電流分佈的第一組與第二組讀取電流，其中所述第一讀取電流分佈表示在所述第一寫入循環期間儲存於所述多個記憶胞中的所述第一邏輯狀態，且所述第二讀取電流分佈表示在所述第二寫入循環期間儲存於所述多個記憶胞中的所述第二邏輯狀態；以及 控制器，經配置以： 判定在與所述多個寫入控制電壓中的所述每個寫入控制電壓相關聯的所述第一讀取電流分佈與第二讀取電流分佈之外的誤差電流的數量； 基於與所述每個寫入控制電壓相關聯的誤差電流的對應數量及所述多個記憶胞中的記憶胞數量判定與所述每個寫入控制電壓相關聯的錯誤率； 將與所述多個寫入控制電壓相關聯的所述錯誤率彼此比較；以及 基於所述錯誤率的所述比較而自所述多個寫入控制電壓選擇優選寫入控制電壓。
  2. 如申請專利範圍第1項所述的對多個記憶胞執行寫入讀取功能測試的記憶體功能測試器，其中所述優選寫入控制電壓與所述錯誤率中的最低錯誤率相關聯。
  3. 如申請專利範圍第2項所述的對多個記憶胞執行寫入讀取功能測試的記憶體功能測試器，其中控制器進一步經配置以： 比較所述最低錯誤率與預定閾值錯誤率；以及 基於所述最低錯誤率與所述預定閾值錯誤率的所述比較而判定具有所述多個記憶胞的記憶庫是否已通過所述寫入讀取功能測試。
  4. 如申請專利範圍第3項所述的對多個記憶胞執行寫入讀取功能測試的記憶體功能測試器，其中所述控制器進一步經配置以： 基於所述最低錯誤率小於所述預定閾值錯誤率而判定所述記憶庫已通過所述寫入讀取功能測試；以及 基於所述最低錯誤率大於所述預定閾值錯誤率而判定所述記憶庫未能通過所述寫入讀取功能測試。
  5. 如申請專利範圍第1項所述的對多個記憶胞執行寫入讀取功能測試的記憶體功能測試器，其中對於所述每個寫入控制電壓，所述可調整電壓產生器電路經配置以： 第一次產生所述每個寫入控制電壓以將所述第一邏輯狀態儲存在所述多個記憶胞中； 第一次產生每個讀取控制電壓以觸發界定所述第一電流分佈的讀取電流； 第二次產生所述每個寫入控制電壓以將所述第二邏輯狀態儲存在所述多個記憶胞中；以及 第二次產生所述每個讀取控制電壓以觸發界定所述第二電流分佈的讀取電流。
  6. 如申請專利範圍第1項所述的對多個記憶胞執行寫入讀取功能測試的記憶體功能測試器，其中所述控制器進一步經配置以： 判定第一讀取偵測窗口以配合與所述優選寫入控制電壓相關聯的所述第一電流分佈；以及 判定第二讀取偵測窗口以配合與所述優選寫入控制電壓相關聯的所述第二電流分佈， 其中將在所述可操作模式期間產生的後續讀取電流與所述第一讀取偵測窗口及所述第二讀取偵測窗口進行比較以判定所述後續讀取電流是否表示所述第一邏輯狀態或所述第二邏輯狀態。
  7. 如申請專利範圍第1項所述的對多個記憶胞執行寫入讀取功能測試的記憶體功能測試器，其中所述可調整電壓產生器經配置以使所述寫入控制電壓反覆地遞增預定量以產生所述多個寫入控制電壓，且其中連續兩次將每個寫入控制電壓施加至所述記憶胞以將各別第一邏輯狀態與第二邏輯狀態儲存在所述多個記憶胞中。
  8. 如申請專利範圍第1項所述的對多個記憶胞執行寫入讀取功能測試的記憶體功能測試器，其中所述記憶庫為磁性隨機存取記憶體（MRAM）記憶庫或電阻性隨機存取記憶體（RRAM）記憶庫中的一者。
  9. 一種測試具有多個記憶庫的記憶體裝置的方法，包括： 選擇所述多個記憶庫中的第一記憶庫，所述第一記憶庫包括多個記憶胞； 在多個寫入控制電壓內對所述第一記憶庫執行寫入讀取功能測試以判定多個錯誤率，每個錯誤率與所述多個寫入控制電壓中的對應寫入控制電壓相關聯；以及 基於所述多個錯誤率自所述多個寫入控制電壓選擇優選寫入控制電壓，其中所述優選寫入控制電壓經指定以供在可操作模式下對所述記憶庫的後續寫入操作期間使用。
  10. 如申請專利範圍第9項所述的測試具有多個記憶庫的記憶體裝置的方法，進一步包括： 鎖定所述優選寫入控制電壓以供用於對所述第一記憶庫的後續寫入操作。
  11. 如申請專利範圍第9項所述的測試具有多個記憶庫的記憶體裝置的方法，其中所述對所述第一記憶庫執行所述寫入讀取功能測試包括： 在各別第一寫入循環與第二寫入循環期間將每個寫入控制電壓施加至所述多個記憶胞以將第一邏輯狀態與第二邏輯狀態儲存在所述多個記憶胞中；以及 在各別第一讀取循環與第二讀取循環期間量測與所述多個寫入控制電壓中的所述每個寫入控制電壓相關聯的第一組與第二組讀取電流，其中所述第一組讀取電流包括表示儲存於所述多個記憶胞中的所述第一邏輯狀態的第一讀取電流分佈，且所述第二組讀取電流包括表示儲存於所述多個記憶胞中的所述第二邏輯狀態的第二讀取電流分佈。
  12. 如申請專利範圍第11項所述的測試具有多個記憶庫的記憶體裝置的方法，進一步包括： 判定在與所述多個寫入控制電壓中的每個寫入控制電壓相關聯的所述第一讀取電流分佈與第二讀取電流分佈之外的誤差電流的數量；以及 基於與所述每個寫入控制電壓相關聯的誤差電流的對應數量及所述多個記憶胞中的記憶胞數量判定與所述每個寫入控制電壓相關聯的錯誤率。
  13. 如申請專利範圍第9項所述的測試具有多個記憶庫的記憶體裝置的方法，其中所述選擇包括： 將與所述多個寫入控制電壓相關聯的所述錯誤率彼此比較；以及 基於所述錯誤率的所述比較自所述多個寫入控制電壓選擇所述優選寫入控制電壓，其中所述優選寫入控制電壓與所述錯誤率中的最低錯誤率相關聯。
  14. 如申請專利範圍第9項所述的測試具有多個記憶庫的記憶體裝置的方法，進一步包括： 比較最低錯誤率與預定閾值錯誤率；以及 基於所述最低錯誤率與所述預定閾值錯誤率的所述比較判定所述記憶庫是否通過所述寫入讀取功能測試。
  15. 一種製造具有多個記憶庫的記憶體裝置的方法，包括： 製造具有所述多個記憶庫的所述記憶體裝置； 選擇所述多個記憶庫中的第一記憶庫，所述第一記憶庫包括多個記憶胞； 在多個寫入控制電壓內對所述第一記憶庫執行寫入讀取功能測試以判定多個錯誤率，每個錯誤率與所述多個寫入控制電壓中的對應寫入控制電壓相關聯；以及 基於所述多個錯誤率自所述多個寫入控制電壓選擇優選寫入控制電壓，其中所述優選寫入控制電壓經指定以供在可操作模式下對所述記憶庫的後續寫入操作期間使用。
  16. 如申請專利範圍第15項所述的方法，進一步包括： 鎖定所述優選寫入控制電壓以供用於對所述第一記憶庫的後續寫入操作。
  17. 如申請專利範圍第15項所述的方法，其中所述對所述第一記憶庫執行所述寫入讀取功能測試包括： 在各別第一寫入循環與第二寫入循環期間將每個寫入控制電壓施加至所述多個記憶胞以將第一邏輯狀態與第二邏輯狀態儲存在所述多個記憶胞中；以及 在各別第一讀取循環與第二讀取循環期間量測與所述多個寫入控制電壓中的所述每個寫入控制電壓相關聯的第一組與第二組讀取電流，其中所述第一組讀取電流包括表示儲存於所述多個記憶胞中的所述第一邏輯狀態的第一讀取電流分佈且所述第二組讀取電流包括表示儲存於所述多個記憶胞中的所述第二邏輯狀態的第二讀取電流分佈。
  18. 如申請專利範圍第17項所述的方法，其中所述對所述第一記憶庫執行所述寫入讀取功能測試進一步包括： 判定在與所述多個寫入控制電壓中的每個寫入控制電壓相關聯的所述第一讀取電流分佈與第二讀取電流分佈之外的誤差電流的數量；以及 基於與所述每個寫入控制電壓相關聯的誤差電流的對應數量及所述多個記憶胞中的記憶胞數量判定與所述每個寫入控制電壓相關聯的錯誤率。
  19. 如申請專利範圍第15項所述的方法，其中所述選擇包括： 將與所述多個寫入控制電壓相關聯的所述錯誤率彼此比較；以及 基於所述錯誤率的所述比較自所述多個寫入控制電壓選擇所述優選寫入控制電壓，其中所述優選寫入控制電壓與所述錯誤率中的最低錯誤率相關聯。
  20. 如申請專利範圍第15項所述的方法，進一步包括： 比較最低錯誤率與預定閾值錯誤率；以及 基於所述最低錯誤率與所述預定閾值錯誤率的所述比較判定所述記憶庫是否通過所述寫入讀取功能測試。
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