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WO2010004754A1 - 試験装置、試験方法、及び位相シフタ - Google Patents

試験装置、試験方法、及び位相シフタ Download PDF

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WO2010004754A1
WO2010004754A1 PCT/JP2009/003209 JP2009003209W WO2010004754A1 WO 2010004754 A1 WO2010004754 A1 WO 2010004754A1 JP 2009003209 W JP2009003209 W JP 2009003209W WO 2010004754 A1 WO2010004754 A1 WO 2010004754A1
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WO
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phase
output
clock
control voltage
reference clock
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田村賢仁
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Advantest Corp
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    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C29/56012—Timing aspects, clock generation, synchronisation

Definitions

  • the present invention relates to a test apparatus, a test method, and a phase shifter.
  • the present invention particularly relates to a test apparatus, a test method, and a phase shifter for suppressing DNL.
  • This application is related to the following Japanese application. For designated countries where incorporation by reference of documents is permitted, the contents described in the following application are incorporated into this application by reference and made a part of this application.
  • Patent Document 1 synchronizes a reproduction clock and output data in a test apparatus for the purpose of causing a strobe signal based on the reproduction clock to follow timing variations of output data of a device under test.
  • the loop latency should be kept to several ns, but the band of the active low-pass filter of the PLL is limited to several MHz, resulting in a phase delay of several tens of ns.
  • the delay of the loop latency decreases the timing margin in the timing comparator, which causes a deterioration in jitter tolerance.
  • the phase shift range is finite and the tracking range is limited. If the phase is to be advanced beyond the phase shift range, it is necessary to return the phase once in units of the strobe signal period. As a result, the phase becomes unstable for the time required to return to the predetermined phase, and PASS (pass) / FAIL (fail) also becomes indefinite. Therefore, the device under test cannot be accurately tested.
  • a test apparatus for testing a device under test which has a reference frequency and generates a reference clock for controlling the operation of the device under test.
  • the output value of the output data is obtained at a timing indicated by a reference clock source, a reproduction clock generation circuit that generates a reproduction clock that is substantially equal to the phase of the output data output from the device under test, and a strobe signal based on the reproduction clock
  • the recovered clock generation circuit compares the phase of the output data output from the device under test with the phase of the recovered clock.
  • a phase comparator a control signal generator for generating a control signal based on the output of the phase comparator, so that the phase of the recovered clock is synchronized with the phase of the output data, and the phase of the reference clock by the control signal
  • a phase shifter that continuously shifts the phase.
  • a test apparatus for testing a device under test which includes a reference clock source that generates a reference clock for controlling the operation of the device under test, and a reproduction clock that is substantially equal to the phase of output data output from the device under test.
  • a reproduction clock generation circuit to generate, a data acquisition unit for acquiring an output value of the output data at a timing indicated by a strobe signal based on the reproduction clock, and a predetermined expectation for the output value acquired by the data acquisition unit
  • a comparator for comparing with a value, and a determination unit for determining whether the device under test is good or bad based on a comparison result of the comparator, wherein the recovered clock generation circuit is configured to output a phase of the output data output from the device under test.
  • a phase comparator for comparing the phase of the recovered clock, and the level of the reference clock based on the output of the phase comparator. Continuously with a phase shifter for phase shifting a.
  • the control signal generation unit may generate a first control voltage and a second control voltage as the control signal, and the phase shifter includes a phase shifter that shifts the phase of the reference clock by a predetermined angle; A first multiplier that multiplies a reference clock and the first control voltage; a second multiplier that multiplies the output of the phase shifter and the second control voltage; the first multiplier and the second multiplier; And an adder for adding the outputs of the units.
  • the control signal generator may further include a control signal generator that generates a control signal based on the output of the phase comparator so that the phase of the recovered clock is synchronized with the phase of the output data.
  • the phase shifter may shift the phase of the reference clock by approximately 90 degrees.
  • the phase shifter may further include a low-pass filter that removes a high frequency included in the output of the adder.
  • the phase shifter may further include a frequency divider that divides the output from the adder. It may further comprise a frequency divider that divides the recovered clock from the recovered clock generation circuit, and the data acquisition unit is instructed by the strobe signal based on the recovered clock frequency-divided by the frequency divider. The output value of the output data may be acquired at the timing of performing.
  • a test method for testing a device under test which is a reference clock generation step for generating a reference clock for controlling the operation of the device under test, A reproduction clock generation stage for generating a reproduction clock that is substantially equal to a phase of output data output by the device under test; and a data acquisition stage for acquiring an output value of the output data at a timing indicated by a strobe signal based on the reproduction clock; A comparison step of comparing the output value acquired in the data acquisition step with a predetermined expected value, and a determination step of determining pass / fail of the device under test based on a comparison result of the comparison step, the reproduction The clock generation stage compares the phase of the output data output from the device under test with the phase of the recovered clock.
  • a phase comparison stage ; a control signal generation stage for generating a control signal based on an output of the phase comparison stage so that a phase of the recovered clock is synchronized with a phase of the output data; and a phase of the reference clock by the control signal And a phase shift stage that continuously shifts the phase.
  • a test method for testing a device under test comprising: a reference clock generation step for generating a reference clock having a reference frequency and controlling the operation of the device under test; and output data output from the device under test A reproduction clock generation stage for generating a reproduction clock substantially equal to the phase; a data acquisition stage for acquiring an output value of the output data at a timing indicated by a strobe signal based on the reproduction clock; and the output acquired in the data acquisition stage A comparison step of comparing a value with a predetermined expected value, and a determination step of determining pass / fail of the device under test based on a comparison result of the comparison step, wherein the recovered clock generation step is performed by the device under test A phase comparison stage for comparing the phase of the output data output and the phase of the recovered clock; and the phase comparison stage Based on the output, and a phase shift step of continuously phase shifting the phase of the reference clock.
  • a control signal generating step for generating a control signal based on an output of the phase comparison step so that a phase of the recovered clock is synchronized with a phase of the output data.
  • Generating a first control voltage and a second control voltage wherein the phase shift step multiplies the phase shift step of shifting the phase of the reference clock by a predetermined angle, and the reference clock and the first control voltage.
  • a multiplication stage; a second multiplication stage that multiplies the output in the phase shift stage and the second control voltage; and an addition stage that adds the outputs in the first multiplication stage and the second multiplication stage. May be included.
  • the phase of the reference clock may be shifted by approximately 90 degrees.
  • the phase shifting step may further include a low pass filtering step of removing high frequencies included in the output of the adding step.
  • the phase shifting step may further include a frequency dividing step of dividing the output from the adding step.
  • the method further comprises a frequency division step of dividing the reproduction clock from the reproduction clock generation step, and in the data acquisition step, the strobe signal based on the reproduction clock divided by the frequency division step indicates the timing You may acquire the output value of output data.
  • a phase shift unit that receives an AC input signal and shifts the phase of the input signal by a predetermined angle, the input signal, and the first control A voltage is input, a first multiplier that multiplies the input signal and the first control voltage, an output signal of the phase shifter and a second control voltage are input, and the output signal of the phase shifter and the A second multiplier for multiplying a second control voltage; and an adder for receiving the output signals of the first multiplier and the second multiplier and adding the output signals.
  • the phase of the input signal is continuously shifted by the voltage and the second control voltage.
  • the phase shift unit may shift the phase of the input signal by approximately 90 degrees. You may further provide the low-pass filter which removes the high frequency contained in the output of the said addition part.
  • FIG. 1 shows a configuration of a phase shifter 101 using an IQ modulator according to a first embodiment.
  • An example of a signal waveform of a reference clock and a signal output from each component of the phase shifter 101 is shown.
  • a relationship between the first control voltage and the second control voltage and the phase shift angle is shown.
  • An example of the structure of the test apparatus 110 concerning 2nd Embodiment is shown. The relationship between a 1st control voltage and a 2nd control voltage, and a tracking range is shown.
  • a block diagram of the test apparatus 110 when the frequency divider is provided in the phase shifter 101 is shown.
  • phase shifter 102 phase shifter 103 first multiplier 104 second multiplier 105 adder 106 low-pass filter 107 reference clock source 110 test device 111 level comparator 112 reproduction clock generation circuit 113 data acquisition unit 114 comparator 115 determination unit 121 phase Comparator 122 Control signal generator 130 Divider 150 DUT 1001 Signal waveform 1002 Signal waveform 1003 Signal waveform 1004 Signal waveform 1005 Signal waveform 1006 Signal waveform
  • FIG. 1 shows a configuration of a phase shifter 101 using an IQ modulator according to the first embodiment.
  • the phase shifter 101 includes components of a phase shifter 102, a first multiplier 103, a second multiplier 104, an adder 105, and a low-pass filter 106.
  • FIG. 1 also shows a reference clock source 107 that inputs a signal waveform to the phase shifter 101.
  • the reference clock source 107 generates an AC signal.
  • An AC signal generated by the reference clock source 107 is referred to as a reference clock.
  • the frequency of this reference clock is set as a reference frequency.
  • the reference clock source 107 outputs the generated reference clock to the phase shifter 102 and the first multiplier 103.
  • FIG. 2 shows an example of a signal waveform of a signal output from each component of the reference clock and the phase shifter 101.
  • a signal waveform 1001 in FIG. 2 shows the waveform of the reference clock output from the reference clock source 107. Note that the reference clock may not be a rectangular wave.
  • the phase shifter 102 shifts the phase of the input reference clock by 90 °.
  • the phase shifter 102 outputs the reference clock shifted by 90 ° to the second multiplier 104.
  • a signal waveform 1002 in FIG. 2 shows a signal waveform of a signal output from the phase shifter 102. It can be seen that the signal waveform 1002 is delayed by 90 ° from the waveform of the reference clock, that is, the phase of the signal waveform 1001.
  • the phase shifter 102 is not limited to 90 °, and may be shifted by a predetermined angle. Further, the phase may be shifted by approximately 90 °.
  • the reference clock generated by the reference clock source 107 and the first control voltage are input to the first multiplier 103.
  • the first multiplier 103 multiplies the input reference clock by the first control voltage. By multiplying the reference clock by the first control voltage, the amplitude of the reference clock is changed.
  • the first multiplier 103 outputs the multiplied signal to the adder 105.
  • a signal waveform 1003 in FIG. 2 shows a signal waveform of a signal output from the first multiplier 103. It can be seen that the signal waveform 1003 has the same phase as the signal waveform 1001 but has a different amplitude. In FIG. 2, the amplitude of the signal waveform 1003 is smaller than the amplitude of the signal waveform 1001.
  • the reference clock shifted by 90 ° by the phase shifter 102 and the second control voltage are input to the second multiplier 104.
  • the second multiplier 104 multiplies the input 90 ° phase-shifted reference clock by the second control voltage.
  • Second multiplier 104 outputs the multiplied signal to adder 105.
  • a signal waveform 1004 in FIG. 2 shows a signal waveform of a signal output from the second multiplier 104. It can be seen that the signal waveform 1004 has the same phase as the signal waveform 1002 of the signal output from the phase shifter 102, but the amplitude is different. In FIG. 2, the amplitude of the signal waveform 1004 is smaller than the amplitude of the signal waveform 1002.
  • the adder 105 adds the signal output from the first multiplier 103 and the signal output from the second multiplier 104.
  • the adder 105 outputs the added signal to the low pass filter 106.
  • a signal waveform 1005 in FIG. 2 shows a signal waveform of a signal output from the adder 105. It can be seen that the signal waveform 1005 is a signal waveform obtained by adding the signal waveform 1003 and the signal waveform 1005.
  • the low-pass filter 106 may be a passive filter that removes a high frequency of the clock frequency. Thereby, a cut-off frequency becomes several GHz or more.
  • the low-pass filter removes the high frequency of the signal input from the adder 105 and outputs it.
  • a signal waveform 1006 in FIG. 2 shows a signal waveform of a signal output from the low-pass filter 106. It can be seen that the signal waveform 1006 is a waveform from which the high frequency of the signal waveform 1005 of the signal output from the adder 105 is removed.
  • the waveform indicated by the dotted line indicates the phase of the reference clock
  • the signal waveform 1006 shows that the phase is delayed by 30 ° from the phase of the reference clock.
  • the angle at which the phase of the reference clock is shifted can be changed according to the values of the first control voltage and the second control voltage input to the first multiplier 103 and the second multiplier 104.
  • FIG. 3 shows the relationship between the first control voltage and the second control voltage and the angle of phase shift.
  • the first control voltage (I side) is taken in the x-axis direction
  • the second control voltage (Q side) is taken in the y-axis direction.
  • the reason why the second control voltage is taken in the y-axis direction is that the second control voltage is multiplied by a reference clock phase-shifted by 90 °.
  • the angle formed between the line passing through the point indicated by the value of the first control voltage and the value of the second control voltage and the origin (0, 0) and the x axis is the angle to be phase-shifted. That is, this angle is the output phase from the phase shifter 101.
  • the phase shift angle is determined according to the values of the first control voltage and the second control voltage.
  • the phase can be shifted to an arbitrary angle by changing the values of the first control voltage and the second control voltage. Further, the phase can be shifted to all angles of 360 °.
  • each delay signal delayed by the multi-stage delay buffer was output by the multiplexer selecting one of the delay signals. (Differential Nonlinearity) was large, and deteriorated as the amount of delay increased, and the linearity error of the delay time was large.
  • the clock signal to be shifted is input to the phase shifter 102 to create two orthogonal signals, and the first control voltage and the second control voltage. Since the signal is synthesized after changing the amplitude of each signal according to the value of, it can be continuously shifted to an arbitrary phase. The shift amount can be shifted to all phases of 360 °. Furthermore, since the linearity of the first control voltage and the second control voltage can be easily improved as compared with the linearity of the delay time, the linearity error can be reduced.
  • FIG. 4 shows an example of the configuration of the test apparatus 110 according to the second embodiment.
  • the test apparatus 110 includes a reference clock source 107, a level comparator 111, a reproduction clock generation circuit 112, a data acquisition unit 113, a comparator 114, and a determination unit 115.
  • the reference clock generated by the reference clock source 107 is used for controlling the operation of the device under test, that is, the DUT 150. That is, the reference clock source 107 generates a reference clock that controls the operation of the DUT 150.
  • the DUT 150 operates based on the reference clock generated by the reference clock source 107 and outputs output data.
  • the level comparator 111 compares the output data output from the DUT 150 with a predetermined comparison voltage to generate binary output data.
  • the level comparator 111 outputs the generated output data to the phase comparator 121 and the data acquisition unit 113 of the reproduction clock generation circuit 112 described later.
  • the reproduction clock generation circuit 112 generates a reproduction clock having a phase substantially equal to the reference frequency of the reference clock and substantially the same as the phase of the output data, based on the reference clock generated by the reference clock source 107.
  • the reproduction clock generation circuit 112 outputs the generated reproduction clock to the data acquisition unit 113.
  • the data acquisition unit 113 acquires the output value of the output data of the DUT 150 at the timing indicated by the strobe signal based on the transmitted reproduction clock.
  • the data acquisition unit 113 outputs the acquired output value to the comparator 114.
  • the data acquisition unit 113 may be a timing comparator.
  • the strobe signal based on the recovered clock may be a signal obtained by delaying the phase of the recovered clock. Further, the reproduction clock itself may be used. When a signal obtained by delaying the phase of the reproduction clock is used as the strobe signal, a delay circuit may be provided in the data acquisition unit 113, and the delay circuit may generate the strobe signal from the reproduction clock. Alternatively, a delay circuit may be provided between the data acquisition unit 113 and the reproduction clock generation circuit 112, and the delay circuit may generate a strobe signal from the reproduction clock and output it to the data acquisition unit 113.
  • the comparator 114 compares the output value sent from the data acquisition unit 113 with a predetermined expected value, and outputs fail data or pass data to the determination unit 115.
  • the determination unit 115 determines the quality of the DUT 150 based on the comparison result of the comparator 114.
  • the comparator 114 may acquire the expected value from the outside and compare the acquired expected value with the output value.
  • the recovered clock generation circuit 112 includes a phase shifter 101, a phase comparator 121, and a control signal generator 122.
  • a signal output from the phase shifter 101 is called a recovered clock. That is, the phase shifter 101 generates a reproduction clock.
  • the phase comparator 121 receives the output data output from the level comparator 111 and the recovered clock output from the phase shifter 101. The phase comparator 121 compares the input output data with the phase of the recovered clock. Then, the phase comparator 121 outputs the phase shift to the control signal generator 122 as a comparison result.
  • the control signal generator 122 generates a control signal based on the comparison result output from the phase comparator 121 so that the phase of the recovered clock is synchronized with the phase of the output data. Then, the control signal generator 122 outputs the generated control signal to the phase shifter 101.
  • the control signal generator 122 generates a first control voltage and a second control voltage as control signals.
  • the control signal generator 122 outputs the first control voltage to the first multiplier 103 of the phase shifter 101 and the second control voltage to the second multiplier 104 of the phase shifter 101.
  • the phase shifter 101 continuously shifts the phase of the reference clock based on the control signal output from the control signal generator 122 to generate a recovered clock. Specifically, the first multiplier 103 of the phase shifter 101 multiplies the output first control voltage and the reference clock and outputs the result to the adder 105. The second multiplier 104 multiplies the input second control voltage by a reference clock whose phase is shifted by 90 ° and outputs the result to the adder 105.
  • the adder 105 adds the input signals and outputs them to the low-pass filter 106.
  • the low-pass filter 106 cuts and outputs the high frequency.
  • a signal output from the low-pass filter 106 is input to the data acquisition unit 113 and the phase comparator 121 as a reproduction clock.
  • FIG. 5 shows the relationship between the first control voltage and the second control voltage and the tracking range.
  • the first control voltage (I side) is taken in the x-axis direction
  • the second control voltage (Q side) is taken in the y-axis direction.
  • the reason why the second control voltage is taken in the y-axis direction is that the second control voltage is multiplied by a reference clock phase-shifted by 90 °.
  • the angle determined by the first control voltage and the second control voltage is an angle to be shifted, and is an output phase from the phase shifter 101.
  • the phase can be continuously rotated without creating a discontinuous point, so that the tracking range can be made infinite. It becomes possible.
  • the phase comparator 121 compares the output data of the DUT 150 with the phase of the recovered clock. Based on the comparison result, the control signal generator 122 generates the first control voltage and the second control voltage so that the phase of the output data and the phase of the recovered clock are synchronized, and the first multiplier 103, 2 outputs to 2 multipliers 104 respectively.
  • the phase shifter 101 can accurately generate a reproduction clock having a phase synchronized with the phase of the output data, and the reproduction clock and the strobe signal can follow the timing fluctuation of the output data of the DUT 150. Furthermore, the device under test can be accurately tested.
  • the phase delay in the IQ modulator is on the order of several tens of ps, and since the IQ modulator is used for clock recovery, the loop latency can be reduced.
  • a low-pass filter having a cutoff frequency of several GHz or more can be used, so that the phase delay is several tens of ps, and the loop latency can be reduced.
  • the timing margin in the data acquisition unit 113 is reduced, and deterioration in jitter tolerance can be reduced.
  • the tracking range can be made infinite by using the IQ modulator. Therefore, the test performance of the test apparatus can be improved.
  • a reference clock generated by one reference clock source 107 is input to the phase shifter 101, and the operation of the DUT 150 is controlled using the reference clock, but the reference clock input to the phase shifter
  • a reference clock source for generating a reference clock for controlling the operation of the DUT 150 may be provided separately from the clock source for generating the.
  • the frequency of the reference clock input to the phase shifter 101 may not be the same as the frequency of the reference clock that controls the operation of the DUT 150.
  • the frequency of the reference clock input to the phase shifter 101 may be substantially equal to the frequency of the reference clock that controls the operation of the DUT 150.
  • a frequency divider may be provided after the low-pass filter 106.
  • FIG. 6 shows a block diagram of the test apparatus 110 when the frequency divider is provided in the phase shifter 101.
  • the signal output from the frequency divider 130 is called a recovered clock, and the frequency divider 130 outputs the recovered clock to the data acquisition unit 113 and the phase comparator 121.
  • the frequency divider 130 may be provided outside the reproduction clock generation circuit 112.
  • the recovered clock generation circuit 112 outputs the recovered clock to the phase comparator 121 and the frequency divider 130, and the frequency divider outputs the divided recovered clock to the data acquisition unit 113.
  • the frequency of the reference clock input to the phase shifter 101 and the frequency of the reference clock for controlling the operation of the DUT 150 can be made different according to the frequency division by the frequency divider 130.
  • the frequency of the reference clock for controlling the operation of the DUT may be set to 1 / N times the frequency of the reference clock input to the phase shifter 101. it can. N may be a natural number.

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Abstract

　信号の位相誤差軽減させる試験装置、試験方法、位相シフタを提供する。 　被試験デバイスが出力する出力データの位相と略等しい再生クロックを生成する再生クロック生成回路と、前記再生クロックに基づくストローブ信号が指示するタイミングで前記出力データの出力値を取得するデータ取得部と、前記データ取得部が取得した前記出力値を予め定められた期待値と比較する比較器と、前記比較器の比較結果に基づき前記被試験デバイスの良否を判定する判定部とを備え、前記再生クロック生成回路は、前記被試験デバイスが出力した前記出力データの位相と前記再生クロックの位相とを比較する位相比較器と、前記位相比較器の出力に基づき、前記再生クロックの位相が前記出力データの位相に同期するように制御信号を発生する制御信号発生部と、前記制御信号により基準クロックの位相を連続的に移相する位相シフタとを有する。

Description

試験装置、試験方法、及び位相シフタ
　本発明は、試験装置、試験方法、および位相シフタに関する。本発明は、特に、ＤＮＬを抑える試験装置、試験方法、位相シフタに関する。なお、本出願は、下記の日本出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
　特願２００８－１７９１６５　　出願日　２００８年７月９日
　下記特許文献１は、試験装置において、再生クロックに基づくストローブ信号を被試験デバイスの出力データのタイミング変動に追従させることを目的として、再生クロックと出力データとを同期させる。
公開特許公報　特開２００５－２８５１６０号公報
　しかしながら、ＰＬＬ（Phase-locked loop）を用いてクロックリカバリーを行うので以下のような問題が発生する。実際の仕様では、ループレイテンシを数ｎｓにおさえたいが、ＰＬＬのアクティブなローパスフィルタの帯域は数ＭＨｚが限界であり、数十ｎｓの位相遅れとなってしまう。また、ループレイテンシが遅れることにより、タイミングコンパレータにおけるタイミングマージンが少なくなり、ジッタトレランスの悪化の原因となる。
　また、ＰＬＬでは、位相シフトの範囲は有限でありトラッキングレンジに制限がある。また、位相シフトの範囲以上に位相を進めたい場合は、ストローブ信号の周期の単位で一度位相を戻す必要がある。それにより、所定の位相に戻すまでの時間だけ位相が不安定になり、ＰＡＳＳ（パス）／ＦＡＩＬ（フェイル）も不定になってしまう。しがって、被試験デバイスを正確に試験することができない。
　上記課題を解決するために、本発明の第１の形態においては、被試験デバイスを試験する試験装置であって、基準周波数を有し、前記被試験デバイスの動作を制御する基準クロックを発生する基準クロック源と、前記被試験デバイスが出力する出力データの位相と略等しい再生クロックを生成する再生クロック生成回路と、前記再生クロックに基づくストローブ信号が指示するタイミングで前記出力データの出力値を取得するデータ取得部と、前記データ取得部が取得した前記出力値を予め定められた期待値と比較する比較器と、前記比較器の比較結果に基づき前記被試験デバイスの良否を判定する判定部とを備え、前記再生クロック生成回路は、前記被試験デバイスが出力した前記出力データの位相と前記再生クロックの位相とを比較する位相比較器と、前記位相比較器の出力に基づき、前記再生クロックの位相が前記出力データの位相に同期するように制御信号を発生する制御信号発生部と、前記制御信号により前記基準クロックの位相を連続的に移相する位相シフタとを有する。あるいは、被試験デバイスを試験する試験装置であって、前記被試験デバイスの動作を制御する基準クロックを発生する基準クロック源と、前記被試験デバイスが出力する出力データの位相と略等しい再生クロックを生成する再生クロック生成回路と、前記再生クロックに基づくストローブ信号が指示するタイミングで前記出力データの出力値を取得するデータ取得部と、前記データ取得部が取得した前記出力値を予め定められた期待値と比較する比較器と、前記比較器の比較結果に基づき前記被試験デバイスの良否を判定する判定部とを備え、前記再生クロック生成回路は、前記被試験デバイスが出力した前記出力データの位相と前記再生クロックの位相とを比較する位相比較器と、前記位相比較器の出力に基づき、前記基準クロックの位相を連続的に移相する位相シフタと有する。
　前記制御信号発生部は、前記制御信号として第１制御電圧および第２制御電圧を発生してもよく、前記位相シフタは、前記基準クロックの位相を所定角度だけ移相する移相器と、前記基準クロックと前記第１制御電圧とを乗算する第１乗算器と、前記移相器の出力と前記第２制御電圧とを乗算する第２乗算器と、前記第１乗算器および前記第２乗算器の各出力を加算する加算部とを含んでもよい。あるいは、前記位相比較器の出力に基づき、前記再生クロックの位相が前記出力データの位相に同期するように制御信号を発生する制御信号発生部をさらに備え、前記制御信号発生部は、前記制御信号として第１制御電圧および第２制御電圧を発生し、前記位相シフタは、前記基準クロックの位相を所定角度だけ移相する移相器と、前記基準クロックと前記第１制御電圧とを乗算する第１乗算器と、前記移相器の出力と前記第２制御電圧とを乗算する第２乗算器と、前記第１乗算器および前記第２乗算器の各出力を加算する加算部とを含んでもよい。
　前記移相器は、前記基準クロックの位相を略９０度移相してもよい。前記位相シフタは、前記加算部の出力に含まれる高周波を除去するローパスフィルタをさらに含んでもよい。前記位相シフタは、前記加算部からの出力を分周する分周器をさらに含んでもよい。前記再生クロック生成回路からの前記再生クロックを分周する分周器をさらに備えてもよく、前記データ取得部には、前記分周器により分周された前記再生クロックに基づく前記ストローブ信号が指示するタイミングで前記出力データの出力値を取得してもよい。
　上記課題を解決するために、本発明の第２の形態においては、被試験デバイスを試験する試験方法であって、前記被試験デバイスの動作を制御する基準クロックを発生する基準クロック発生段階と、前記被試験デバイスが出力する出力データの位相と略等しい再生クロックを生成する再生クロック生成段階と、前記再生クロックに基づくストローブ信号が指示するタイミングで前記出力データの出力値を取得するデータ取得段階と、前記データ取得段階で取得した前記出力値を予め定められた期待値と比較する比較段階と、前記比較段階の比較結果に基づき前記被試験デバイスの良否を判定する判定段階とを備え、前記再生クロック生成段階は、前記被試験デバイスが出力した前記出力データの位相と前記再生クロックの位相とを比較する位相比較段階と、前記位相比較段階の出力に基づき、前記再生クロックの位相が前記出力データの位相に同期するように制御信号を発生する制御信号発生段階と、前記制御信号により前記基準クロックの位相を連続的に移相する位相シフト段階とを有する。あるいは、被試験デバイスを試験する試験方法であって、基準周波数を有し、前記被試験デバイスの動作を制御する基準クロックを発生する基準クロック発生段階と、前記被試験デバイスが出力する出力データの位相と略等しい再生クロックを生成する再生クロック生成段階と、前記再生クロックに基づくストローブ信号が指示するタイミングで前記出力データの出力値を取得するデータ取得段階と、前記データ取得段階で取得した前記出力値を予め定められた期待値と比較する比較段階と、前記比較段階の比較結果に基づき前記被試験デバイスの良否を判定する判定段階とを備え、前記再生クロック生成段階は、前記被試験デバイスが出力した前記出力データの位相と前記再生クロックの位相とを比較する位相比較段階と、前記位相比較段階の出力に基づき、前記基準クロックの位相を連続的に移相する位相シフト段階とを有する。
　前記位相比較段階の出力に基づき、前記再生クロックの位相が前記出力データの位相に同期するように制御信号を発生する制御信号発生段階をさらに備え、前記制御信号発生段階では、前記制御信号として第１制御電圧および第２制御電圧を発生し、前記位相シフト段階は、前記基準クロックの位相を所定角度だけ移相する移相段階と、前記基準クロックと前記第１制御電圧とを乗算する第１乗算段階と、前記移相段階での出力と前記第２制御電圧とを乗算する第２乗算段階と、前記第１乗算段階および前記第２乗算段階での各出力を加算する加算段階と、を含んでもよい。前記移相段階では、前記基準クロックの位相を略９０度移相してもよい。前記位相シフト段階は、前記加算段階の出力に含まれる高周波を除去するローパスフィルタリング段階をさらに含んでもよい。前記位相シフト段階は、前記加算段階からの出力を分周する分周段階をさらに含んでもよい。前記再生クロック生成段階からの前記再生クロックを分周する分周段階をさらに備え、前記データ取得段階では、前記分周段階により分周された前記再生クロックに基づく前記ストローブ信号が指示するタイミングで前記出力データの出力値を取得してもよい。
　上記課題を解決するために、本発明の第３の形態においては、交流の入力信号が入力され、前記入力信号の位相を所定角度だけ移相する移相部と、前記入力信号および第１制御電圧が入力され、前記入力信号と前記第１制御電圧とを乗算する第１乗算部と、前記移相部の出力信号および第２制御電圧が入力され、前記移相部の前記出力信号と前記第２制御電圧とを乗算する第２乗算部と、前記第１乗算部および前記第２乗算部の各出力信号が入力され、前記各出力信号を加算する加算部とを備え、前記第１制御電圧および前記第２制御電圧により前記入力信号の位相を連続的に移相する。
　前記移相部は、前記入力信号の位相を略９０度移相してもよい。前記加算部の出力に含まれる高周波を除去するローパスフィルタをさらに備えてもよい。
　なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
第１の実施の形態にかかるＩＱ変調器を用いた位相シフタ１０１の構成を示す。 基準クロック、及び位相シフタ１０１の各構成部から出力される信号の信号波形の一例を示す。 第１制御電圧及び第２制御電圧と移相させる角度との関係を示す。 第２の実施の形態にかかる試験装置１１０の構成の一例を示す。 第１制御電圧及び第２制御電圧とトラッキングレンジの関係を示す。 分周器を位相シフタ１０１の中に設けたときの試験装置１１０のブロック図を示す。
１０１　　　位相シフタ
１０２　　　移相器
１０３　　　第１乗算器
１０４　　　第２乗算器
１０５　　　加算器
１０６　　　ローパスフィルタ
１０７　　　基準クロック源
１１０　　　試験装置
１１１　　　レベルコンパレータ
１１２　　　再生クロック生成回路
１１３　　　データ取得部
１１４　　　比較器
１１５　　　判定部
１２１　　　位相比較器
１２２　　　制御信号発生部
１３０　　　分周器
１５０　　　ＤＵＴ
１００１　　信号波形
１００２　　信号波形
１００３　　信号波形
１００４　　信号波形
１００５　　信号波形
１００６　　信号波形
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
（第１の実施の形態）
　図１は、第１の実施の形態にかかるＩＱ変調器を用いた位相シフタ１０１の構成を示す。位相シフタ１０１は、移相器１０２、第１乗算器１０３、第２乗算器１０４、加算器１０５、ローパスフィルタ１０６の各構成部を備える。
　また、図１においては、位相シフタ１０１に信号波形を入力する基準クロック源１０７も示す。基準クロック源１０７は交流の信号を発生する。基準クロック源１０７が発生する交流の信号を基準クロックと呼ぶ。この基準クロックの周波数を基準周波数とする。基準クロック源１０７は、発生した基準クロックを移相器１０２、第１乗算器１０３に出力する。
　図２は、基準クロック、及び位相シフタ１０１の各構成部から出力される信号の信号波形の一例を示す。図２の信号波形１００１は、基準クロック源１０７から出力される基準クロックの波形を示す。なお、基準クロックは矩形波でなくてもよい。
　移相器１０２は、入力された基準クロックの位相を９０°移相させる。移相器１０２には、９０°移相した基準クロックを第２乗算器１０４に出力する。図２の信号波形１００２は、移相器１０２から出力される信号の信号波形を示す。信号波形１００２は、基準クロックの波形、つまり、信号波形１００１の位相より９０°遅延しているのがわかる。なお、移相器１０２は、９０°に限らず、所定の角度だけ移相するようにしてもよい。また、略９０°移相するようにしてもよい。
　第１乗算器１０３には、基準クロック源１０７により発生された基準クロックと第１制御電圧が入力される。第１乗算器１０３は、入力された基準クロックと第１制御電圧を乗算する。基準クロックに第１制御電圧を乗算することにより、基準クロックの振幅を変える。第１乗算器１０３は乗算した信号を加算器１０５に出力する。
　図２の信号波形１００３は、第１乗算器１０３から出力される信号の信号波形を示す。信号波形１００３は、信号波形１００１の位相と同じ位相であるが、振幅が異なることがわかる。図２では、信号波形１００３の振幅は、信号波形１００１の振幅と比べて小さい。
　第２乗算器１０４には、移相器１０２により９０°移相された基準クロックと第２制御電圧が入力される。第２乗算器１０４は、入力された９０°移相された基準クロックと第２制御電圧を乗算する。９０°移相された基準クロックに第１制御電圧を乗算することにより、９０°移相された基準クロックの振幅を変える。第２乗算器１０４は、乗算した信号を加算器１０５に出力する。
　図２の信号波形１００４は、第２乗算器１０４から出力される信号の信号波形を示す。信号波形１００４は、移相器１０２から出力される信号の信号波形１００２と同じ位相であるが、振幅が異なることがわかる。図２では、信号波形１００４の振幅は、信号波形１００２の振幅と比べて小さい。
　加算器１０５は、第１乗算器１０３から出力された信号と、第２乗算器１０４から出力された信号とを加算する。加算器１０５は、加算した信号をローパスフィルタ１０６に出力する。図２の信号波形１００５は、加算器１０５から出力される信号の信号波形を示す。信号波形１００５は、信号波形１００３と信号波形１００５とが加算された信号波形であることがわかる。
　ローパスフィルタ１０６は、クロック周波数の高周波を除去するパッシブなフィルタであってもよい。これにより、カットオフ周波数が数ＧＨｚ以上となる。ローパスフィルタは、加算器１０５から入力された信号の高周波を除去して出力する。図２の信号波形１００６は、ローパスフィルタ１０６から出力される信号の信号波形を示す。信号波形１００６は、加算器１０５から出力された信号の信号波形１００５の高周波が除去された波形であることがわかる。
　点線で示された波形は基準クロックの位相を示しており、信号波形１００６を見ると、基準クロックの位相より３０°位相が遅延していることがわかる。この基準クロックをどのくらいの角度で移相させるかは、第１乗算器１０３、第２乗算器１０４に入力される第１制御電圧、第２制御電圧の値によって変えることができる。
　図３は、第１制御電圧及び第２制御電圧と移相させる角度との関係を示す。第１制御電圧（Ｉ側）をｘ軸方向にとり、第２制御電圧（Ｑ側）をｙ軸方向にとる。ここで、第２制御電圧をｙ軸方向にとる理由は、第２制御電圧が９０°移相された基準クロックと乗算されることによる。
　第１制御電圧の値及び第２制御電圧の値で示される点と原点（０，０）とを通る線と、ｘ軸とのなす角が移相させる角度となる。つまり、このなす角が位相シフタ１０１からの出力位相となる。第１制御電圧と第２制御電圧の値に応じて移相される角度が決まる。このように、第１制御電圧、第２制御電圧の値を変えることによって、任意の角度に移相することができる。また、３６０°全ての角度に移相することができる。
　従来は、多段の遅延バッファによって位相をシフトしていたので、ノイズフロアが悪化してしまい、ランダムジッタが増える。これにより、遅延時間のリニアリティー誤差が大きかった。また、多段の遅延バッファによって遅延された各遅延信号をマルチプレクサがいずれかの遅延信号を選択して出力していたが、マルチプレクサによって選択される遅延信号が通ってきた経路の長さ如何によって、ＤＮＬ（Differential Nonlinearity）が大きく、遅延量の増加に伴い悪化して、遅延時間のリニアリティー誤差が大きかった。
　これに対して、第１の実施の形態の位相シフタ１０１によれば、シフトしたいクロック信号を移相器１０２に入力して、直交する２つの信号を作り、第１制御電圧及び第２制御電圧の値によって、それぞれの信号の振幅を変えた後合成するので、任意の位相に連続的にシフトすることができる。また、シフト量は３６０°全ての位相にシフトすることができる。さらに、第１制御電圧及び第２制御電圧のリニアリティーは、遅延時間のリニアリティーに比べ簡単に改善することができるので、リニアリティー誤差を少なくすることができる。
（第２の実施の形態）
　図４は、第２の実施の形態にかかる試験装置１１０の構成の一例を示す。なお、第１の実施の形態と同様の構成部について同一の符号を付している。試験装置１１０は、基準クロック源１０７、レベルコンパレータ１１１、再生クロック生成回路１１２、データ取得部１１３、比較器１１４、判定部１１５を備える。
　基準クロック源１０７が発生する基準クロックは、被試験デバイス、つまり、ＤＵＴ１５０の動作の制御に使用される。即ち、基準クロック源１０７は、ＤＵＴ１５０の動作を制御する基準クロックを発生する。ＤＵＴ１５０は、基準クロック源１０７が発生した基準クロックに基づいて動作して出力データを出力する。
　レベルコンパレータ１１１は、ＤＵＴ１５０から出力される出力データと予め定められた比較電圧とを比較して、２値の出力データを生成する。レベルコンパレータ１１１は、生成した出力データを、後述する再生クロック生成回路１１２の位相比較器１２１、及びデータ取得部１１３に出力する。
　再生クロック生成回路１１２は、基準クロック源１０７が発生した基準クロックに基づいて、基準クロックの基準周波数に略等しく、且つ、出力データの位相と略等しい位相の再生クロックを生成する。再生クロック生成回路１１２は、生成した再生クロックをデータ取得部１１３に出力する。
　データ取得部１１３は、送られてきた再生クロックに基づくストローブ信号が指示するタイミングで、ＤＵＴ１５０の出力データの出力値を取得する。データ取得部１１３は、取得した出力値を比較器１１４に出力する。データ取得部１１３は、タイミングコンパレータであってもよい。
　この再生クロックに基づくストローブ信号とは、再生クロックの位相を遅延させた信号であってもよい。また、再生クロックそのものであってもよい。再生クロックの位相を遅延させた信号をストローブ信号とする場合は、データ取得部１１３に遅延回路を設け、この遅延回路が再生クロックからストローブ信号を生成するようにしてもよい。または、データ取得部１１３と再生クロック生成回路１１２の間に遅延回路を設け、この遅延回路が再生クロックからストローブ信号を生成してデータ取得部１１３に出力するようにしてもよい。
　比較器１１４は、データ取得部１１３から送られてきた出力値と予め定められた期待値とを比較してフェイルデータ又はパスデータを判定部１１５に出力する。判定部１１５は、比較器１１４の比較結果に基づいてＤＵＴ１５０の良否を判定する。また、比較器１１４は、期待値を外部から取得し、取得した期待値と出力値とを比較してもよい。
　次に、再生クロック生成回路１１２について説明する。再生クロック生成回路１１２は、位相シフタ１０１、位相比較器１２１、制御信号発生部１２２を備える。なお、第２の実施の形態では位相シフタ１０１から出力される信号を再生クロックと呼ぶ。つまり、位相シフタ１０１は再生クロックを生成する。
　位相比較器１２１には、レベルコンパレータ１１１から出力される出力データと位相シフタ１０１から出力される再生クロックとが入力される。位相比較器１２１は、入力された出力データと再生クロックの位相とを比較する。そして、位相比較器１２１は、位相のずれを比較結果として制御信号発生部１２２に出力する。
　制御信号発生部１２２は、位相比較器１２１から出力された比較結果に基づいて、再生クロックの位相が出力データの位相に同期するような制御信号を発生する。そして、制御信号発生部１２２は、発生した制御信号を位相シフタ１０１に出力する。制御信号発生部１２２は、制御信号として第１制御電圧と第２制御電圧を発生する。そして、制御信号発生部１２２は、第１制御電圧を位相シフタ１０１の第１乗算器１０３に、第２制御電圧を位相シフタ１０１の第２乗算器１０４に出力する。
　位相シフタ１０１は、制御信号発生部１２２から出力された制御信号に基づいて基準クロックの位相を連続的に移相して再生クロックを生成する。具体的には、位相シフタ１０１の第１乗算器１０３は、出力された第１制御電圧と基準クロックとを乗算して加算器１０５に出力する。また、第２乗算器１０４は入力された第２制御電圧と位相が９０°移相した基準クロックとを乗算して加算器１０５に出力する。
　加算器１０５は、入力された信号を加算してローパスフィルタ１０６に出力する。ローパスフィルタ１０６は高周波をカットして出力する。このローパスフィルタ１０６から出力された信号が再生クロックとして、データ取得部１１３、位相比較器１２１に入力される。
　図５は、第１制御電圧及び第２制御電圧とトラッキングレンジの関係を示す。第１制御電圧（Ｉ側）をｘ軸方向にとり、第２制御電圧（Ｑ側）をｙ軸方向にとる。ここで、第２制御電圧をｙ軸方向にとる理由は、第２制御電圧が９０°移相された基準クロックと乗算されることによる。第１制御電圧及び第２制御電圧で決まる角度が移相させる角度であり、位相シフタ１０１からの出力位相となる。図５を見るとわかるように、第１制御電圧、第２制御電圧の値を変えることにより、不連続点を作ることなく位相を回し続けることができるので、トラッキングレンジを無限大にすることが可能となる。
　このように、位相比較器１２１は、ＤＵＴ１５０の出力データと再生クロックとの位相を比較する。制御信号発生部１２２は、この比較結果に基づいて、出力データの位相と再生クロックの位相とが同期するように、第１制御電圧及び第２制御電圧を発生させて第１乗算器１０３、第２乗算器１０４にそれぞれ出力する。これにより、位相シフタ１０１は精度よく出力データの位相と同期した位相の再生クロックを生成することができ、再生クロック、ストローブ信号をＤＵＴ１５０の出力データのタイミング変動に追従させることができる。さらに、被試験デバイスを正確に試験することができる。
　また、ＩＱ変調器での位相遅れは数十ｐｓオーダとなり、クロックリカバリーにＩＱ変調器を用いたので、ループレイテンシを小さくすることができる。また、ＩＱ変調器を用いることにより、カットオフ周波数が数ＧＨｚ以上のローパスフィルタを用いることができるので、位相遅れは数十ｐｓとなり、ループレイテンシを小さくすることができる。また、データ取得部１１３におけるタイミングマージンが小さくなり、ジッタトレランスの悪化を少なくすることができる。また、ＩＱ変調器を用いることにより、トラッキングレンジを無限大にすることができる。したがって、試験装置の試験性能を向上させることができる。
　なお、上記第２の実施の形態を、以下のような態様に変形してもよい。
　（１）１つの基準クロック源１０７により発生された基準クロックを位相シフタ１０１に入力し、また、該基準クロックを用いてＤＵＴ１５０の動作を制御するようにしたが、位相シフタに入力される基準クロックを発生させるクロック源とは別個にＤＵＴ１５０の動作を制御する基準クロックを発生する基準クロック源を設けるようにしてもよい。
　（２）上記変形例（１）において、位相シフタ１０１に入力される基準クロックの周波数と、ＤＵＴ１５０の動作を制御する基準クロックの周波数とが同一でなくてもよい。位相シフタ１０１に入力される基準クロックの周波数と、ＤＵＴ１５０の動作を制御する基準クロックの周波数とが略等しくてもよい。
　（３）分周器をローパスフィルタ１０６の後に設けるようにしてもよい。図６は、分周器を位相シフタ１０１の中に設けたときの試験装置１１０のブロック図を示す。この場合は、分周器１３０が出力する信号を再生クロックと呼び、分周器１３０は再生クロックをデータ取得部１１３及び位相比較器１２１に出力する。
　また、分周器１３０を、再生クロック生成回路１１２の外側に設けるようにしてもよい。この場合は、再生クロック生成回路１１２は再生クロックを位相比較器１２１及び分周器１３０に出力し、分周器は分周した再生クロックをデータ取得部１１３に出力する。
　これにより、位相シフタ１０１に入力される基準クロックの周波数と、ＤＵＴ１５０の動作を制御する基準クロックとの周波数を、分周器１３０による分周に応じて異ならせることができる。例えば、分周器１３０により周波数を１／Ｎ倍にする場合は、ＤＵＴの動作を制御する基準クロックの周波数を、位相シフタ１０１に入力される基準クロックの周波数の１／Ｎ倍にすることができる。なお、Ｎは自然数であってよい。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

Claims (15)

  1. 　被試験デバイスを試験する試験装置であって、
    　前記被試験デバイスの動作を制御する基準クロックを発生する基準クロック源と、
    　前記被試験デバイスが出力する出力データの位相と略等しい再生クロックを生成する再生クロック生成回路と、
    　前記再生クロックに基づくストローブ信号が指示するタイミングで前記出力データの出力値を取得するデータ取得部と、
    　前記データ取得部が取得した前記出力値を予め定められた期待値と比較する比較器と、
    　前記比較器の比較結果に基づき前記被試験デバイスの良否を判定する判定部と
    を備え、
    　前記再生クロック生成回路は、
    　前記被試験デバイスが出力した前記出力データの位相と前記再生クロックの位相とを比較する位相比較器と、
    　前記位相比較器の出力に基づき、前記基準クロックの位相を連続的に移相する位相シフタと
    を有する試験装置。
  2. 　前記位相比較器の出力に基づき、前記再生クロックの位相が前記出力データの位相に同期するように制御信号を発生する制御信号発生部をさらに備え、
    　前記制御信号発生部は、前記制御信号として第１制御電圧および第２制御電圧を発生し、
    　前記位相シフタは、
    　前記基準クロックの位相を所定角度だけ移相する移相器と、
    　前記基準クロックと前記第１制御電圧とを乗算する第１乗算器と、
    　前記移相器の出力と前記第２制御電圧とを乗算する第２乗算器と、
    　前記第１乗算器および前記第２乗算器の各出力を加算する加算部と、を含む
    請求項１に記載の試験装置。
  3. 　前記移相器は、前記基準クロックの位相を略９０度移相する
    請求項２に記載の試験装置。
  4. 　前記位相シフタは、前記加算部の出力に含まれる高周波を除去するローパスフィルタをさらに含む
    請求項２または請求項３に記載の試験装置。
  5. 　前記位相シフタは、前記加算部からの出力を分周する分周器をさらに含む
    請求項２から請求項４の何れかに記載の試験装置。
  6. 　前記再生クロック生成回路からの前記再生クロックを分周する分周器をさらに備え、
    　前記データ取得部には、前記分周器により分周された前記再生クロックに基づく前記ストローブ信号が指示するタイミングで前記出力データの出力値を取得する
    請求項２から請求項４の何れかに記載の試験装置。
  7. 　被試験デバイスを試験する試験方法であって、
    　基準周波数を有し、前記被試験デバイスの動作を制御する基準クロックを発生する基準クロック発生段階と、
    　前記被試験デバイスが出力する出力データの位相と略等しい再生クロックを生成する再生クロック生成段階と、
    　前記再生クロックに基づくストローブ信号が指示するタイミングで前記出力データの出力値を取得するデータ取得段階と、
    　前記データ取得段階で取得した前記出力値を予め定められた期待値と比較する比較段階と、
    　前記比較段階の比較結果に基づき前記被試験デバイスの良否を判定する判定段階と
    を備え、
    　前記再生クロック生成段階は、
    　前記被試験デバイスが出力した前記出力データの位相と前記再生クロックの位相とを比較する位相比較段階と、
    　前記位相比較段階の出力に基づき、前記基準クロックの位相を連続的に移相する位相シフト段階と
    を有する試験方法。
  8. 　前記位相比較段階の出力に基づき、前記再生クロックの位相が前記出力データの位相に同期するように制御信号を発生する制御信号発生段階をさらに備え、
    　前記制御信号発生段階では、前記制御信号として第１制御電圧および第２制御電圧を発生し、
    　前記位相シフト段階は、
    　前記基準クロックの位相を所定角度だけ移相する移相段階と、
    　前記基準クロックと前記第１制御電圧とを乗算する第１乗算段階と、
    　前記移相段階での出力と前記第２制御電圧とを乗算する第２乗算段階と、
    　前記第１乗算段階および前記第２乗算段階での各出力を加算する加算段階と、を含む
    請求項７に記載の試験方法。
  9. 　前記移相段階では、前記基準クロックの位相を略９０度移相する
    請求項８に記載の試験方法。
  10. 　前記位相シフト段階は、前記加算段階の出力に含まれる高周波を除去するローパスフィルタリング段階をさらに含む
    請求項８または請求項９に記載の試験方法。
  11. 　前記位相シフト段階は、前記加算段階からの出力を分周する分周段階をさらに含む
    請求項８から請求項１０の何れかに記載の試験方法。
  12. 　前記再生クロック生成段階からの前記再生クロックを分周する分周段階をさらに備え、
    　前記データ取得段階では、前記分周段階により分周された前記再生クロックに基づく前記ストローブ信号が指示するタイミングで前記出力データの出力値を取得する
    請求項８から請求項１０の何れかに記載の試験方法。
  13. 　交流の入力信号が入力され、前記入力信号の位相を所定角度だけ移相する移相部と、
    　前記入力信号および第１制御電圧が入力され、前記入力信号と前記第１制御電圧とを乗算する第１乗算部と、
    　前記移相部の出力信号および第２制御電圧が入力され、前記移相部の前記出力信号と前記第２制御電圧とを乗算する第２乗算部と、
    　前記第１乗算部および前記第２乗算部の各出力信号が入力され、前記各出力信号を加算する加算部と
    を備え、
    　前記第１制御電圧および前記第２制御電圧により前記入力信号の位相を連続的に移相する
    位相シフタ。
  14. 　前記移相部は、前記入力信号の位相を略９０度移相する
    請求項１３に記載の位相シフタ。
  15. 　前記加算部の出力に含まれる高周波を除去するローパスフィルタをさらに備える
    請求項１３または請求項１４に記載の位相シフタ。
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