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TW201905919A - 記憶體區塊設備、靜態隨機存取記憶體設備及隨機存取記憶體設備 - Google Patents

記憶體區塊設備、靜態隨機存取記憶體設備及隨機存取記憶體設備

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TW201905919A
TW201905919A TW107116240A TW107116240A TW201905919A TW 201905919 A TW201905919 A TW 201905919A TW 107116240 A TW107116240 A TW 107116240A TW 107116240 A TW107116240 A TW 107116240A TW 201905919 A TW201905919 A TW 201905919A
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TW
Taiwan
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circuit
bit line
local
global bit
memory
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TW107116240A
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蘇蜜爾 格爾
普拉山特 肯卡爾
Original Assignee
南韓商三星電子股份有限公司
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Publication date
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Abstract

根據一個通用方面，設備可包含全域位元線以及多個記憶體區塊。全域位元線可被配置成促進記憶體存取。每一記憶體區塊可包含耦合在電源與全域位元線之間的局部保持器預充電電路，以及配置成至少部分地控制局部保持器預充電電路的控制電路。

Description

8T暫存器堆中非競爭低電壓操作之分散式全域位元線保持器/預充電/接頭電路
本發明是有關於一種電路，且特別是有關於一種用於低電壓操作的分散式全域位元線保持器/預充電/報頭電路的系統和方法。
記憶體區塊通常是電子設備中儲存的邏輯單元，其與硬體相關。舉例來說，在電腦中，記憶體區塊可由硬體記憶體的物理組織確定。在典型的靜態隨機存取記憶體（static random-access memory；靜態RAM或SRAM）中，記憶體區塊可包含儲存單元的多個列和多個行，並且通常在電路中擴展。SRAM是使用雙穩態閂鎖電路（例如觸發器或其部分）以儲存每一位元的類型的半導體記憶體。在單次讀取操作或寫入操作中，通常僅存取一個記憶體區塊。通常，記憶體可被稱作暫存器堆。
通常，基於位元單元的暫存器堆通常組織在多個陣列記憶體區塊中。每一記憶體區塊可用局部位元線上的多個位元單元來組織。其中位元線對於記憶體區塊是局部的。一般來說，在記憶體存取（例如讀取、寫入）發生時，位元線傳輸資訊。每一記憶體區塊可連接到動態全域位元線，所述動態全域位元線延伸穿過每一記憶體區塊或由每一記憶體區塊包含（因此位元線的全域性質）。
一般來說，全域位元線附接到兩個電路。保持器或下拉裝置，用於在未主動地驅動時保留全域位元線的狀態的目的。以及單獨預充電裝置，在記憶體存取的評估階段完成之後將全域位元線拉“高”或向上拉。
通常，對全域位元線的要求致使暫存器堆出現問題。舉例來說，保持器裝置需要跨越廣泛範圍的工藝、電壓以及溫度（process, voltage and temperature；PVT）變化來工作，並且防止全域位元線洩漏電流並且在不需要時轉換到“低”。在另一實例中，在保持器裝置（將全域位元線拉“高”）與記憶體區塊位元線下拉裝置（將全域位元線拉“低”）之間可存在爭用。通常，這限制了SRAM的最小電壓或最低工作電壓。
同樣地，預充電裝置通常存在問題。全域位元線預充電裝置通常放置在橫跨記憶體的寬度並且連接多個記憶體區塊的長導線（全域位元線）的遠端處。預充電裝置經常必須通過相當大的電阻電容（resistance-capacitance；RC）網路來將全域位元線拉“高”。這通常造成高預充電時間，其限制記憶體的最大工作頻率。另外，全域位元線預充電裝置通常是為較大全域位元線電容供應充足電荷的大型裝置。因此，在記憶體存取的部分期間，較大電流通常流經預充電部分，為供電柵格帶來應力。
根據一個通用方面，設備可包含全域位元線以及多個記憶體區塊。全域位元線可被配置成促進記憶體存取。每一記憶體區塊可包含耦合在電源與全域位元線之間的局部保持器預充電電路，以及配置成至少部分地控制局部保持器預充電電路的控制電路。
根據另一通用方面，設備可包含靜態隨機存取記憶體（SRAM）電路，其配置成無爭用操作且包含多個記憶體區塊。每一記憶體區塊可包含具有在電源與全域位元線之間串聯耦合的兩個電晶體的局部場效應電晶體堆疊，以及配置成至少部分地控制局部堆疊的局部控制電路。
根據另一通用方面，設備可包含隨機存取記憶體（random access memory；RAM）電路。RAM可包含：多個記憶體區塊，各自配置成至少儲存相應資料位元；全域位元線，配置成促進對RAM電路的記憶體存取；分散式保持器電路，配置成基於控制信號將全域位元線保持在第一預定義狀態下或允許全域位元線從第一預定義狀態無爭用轉換到第二預定義狀態，並且其中分散式保持器電路分佈在多個記憶體區塊之間；以及分散式預充電電路，配置成將全域位元線充電到第一預定義狀態，並且其中分散式預充電電路分佈在多個記憶體區塊之間。
以下圖式以及描述中闡述一個或多個實施方案的細節。其它特徵將從描述和圖式且申請專利範圍得以理解。
基本上如結合圖式中的至少一個所示和/或所描述，如申請專利範圍中更完整闡述用於低電壓操作的分散式全域位元線保持器/預充電/報頭電路的系統和/或方法。
將在下文中參考圖式更全面地描述各種實例實施例，圖式中示出了一些實例實施例。然而，本公開主題可以用許多不同形式實施，並且不應被解釋為限於本文中所闡述的實例實施例。實際上，提供這些實例實施例以使得本發明將透徹以及全面，且將向本領域的技術人員充分地傳達本公開主題的範圍。在圖式中，為了清楚起見可能會誇大層和區域的尺寸及相對尺寸。
應理解，當一個元件或層被稱作在另一元件或層“上”、“連接到”另一元件或層或“耦合到”另一元件或層時，這個元件或層可直接在另一元件或層上、直接連接到另一元件或層或耦合到另一元件或層，或可能存在介入的元件或層。相比之下，當一個元件被稱作“直接”在另一元件或層“上”、“直接連接到”另一元件或層或“直接耦合到”另一元件或層時，不存在介入的元件或層。相同標號始終指代相同元件。如本文中所使用，術語“和/或”包含相關所列項中的一個或多個的任何及所有組合。
應理解，雖然本文中可使用術語第一、第二、第三等來描述各種元件、元件、區域、層和/或區段，但是這些元件、元件、區域、層和/或區段不應受到這些術語的限制。這些術語僅用於區分一個元件、元件、區域、層或區段與另一區域、層或區段。因此，在不脫離本公開主題的教示的情況下，下文所論述的第一元件、元件、區域、層或區段可稱為第二元件、元件、區域、層或區段。
本文中為易於描述可使用例如“在…下面”、“在…下方”、“下部”、“在…上方”、“上部”以及其類似術語的空間相對術語來描述如圖式中所示的一個元件或特徵與另一元件或特徵的關係。應理解，空間相對術語意圖涵蓋裝置在使用或操作中除圖式中所描繪的取向外的不同取向。舉例來說，如果圖式中的裝置倒過來，那麼描述為“在”其它元件或特徵“下方”或“在”其它元件或特徵“下面”的元件的取向將變成“在”其它元件或特徵“上方”。因此，示範性術語“在…下方”可涵蓋上方和下方兩個取向。裝置可以其它方式取向（旋轉90度或處於其它取向），並且本文中所使用的空間相對描述詞相應地進行解釋。
同樣地，本文中為易於描述可使用例如“高”、“低”、“上拉”、“下拉”、“1”、“0”以及其類似術語的電學術語來描述如圖式中所示相對於其它電壓電平或相對於另一元件或特徵的電壓電平或電流。應理解，電學相對術語意圖涵蓋裝置在使用或操作中除圖式中所描繪的電壓或電流外的不同參考電壓。舉例來說，如果圖式中的裝置或信號反向或使用其它參考電壓、電流或電荷，那麼被描述為“高”或“上拉”的元件與新參考電壓或電流相比隨後將為“低”或“下拉”的。因此，示範性術語“高”可涵蓋相對低電壓或電流或高電壓或電流。裝置可以其它方式基於不同的電學參考幀，並且本文中所使用的電學相對描述詞相應地進行解釋。
本文中所使用的術語僅出於描述特定實例實施例的目的，且並不意圖限制本公開主題。如本文中所使用，除非上下文另外明確指示，否則單數形式“一（a、an）”以及“所述”意圖也包含複數形式。將進一步理解，當用於本說明書中時，術語“包括（comprises和/或comprising）”指定存在所陳述的特徵、整數、步驟、操作、元件和/或元件，但不排除存在或添加一個或多個其它特徵、整數、步驟、操作、元件、元件和/或其群組。
本文中參考為理想化實例實施例（以及中間結構）的示意性圖解的橫截面圖解來描述實例實施例。因此，預期圖解的形狀因為例如製造技術和/或公差而有所變化。因此，實例實施例不應當解釋為限於本文中所說明的區域的特定形狀，而是應包含（例如）由製造引起的形狀偏差。舉例來說，說明為矩形的注入區域通常將具有圓形或彎曲特徵和/或注入物濃度在其邊緣上的梯度，而不是從注入區域到非注入區域的二元變化。同樣地，通過注入形成的掩埋區域可在掩埋區域與發生注入所在的表面之間的區域中產生一些注入。因此，圖式中所說明的區域本質上是示意性的，並且其形狀並不意圖說明裝置的區域的實際形狀且並不意圖限制本公開主題的範圍。
除非另外定義，否則本文中所使用的所有術語（包含技術和科學術語）具有本公開主題所屬領域的普通技術人員通常所理解的相同含義。應進一步理解，術語（例如常用詞典中所定義的那些術語）應被解釋為具有與其在相關領域的上下文中的含義一致的含義，並且不應在理想化或過分形式化的意義上進行解釋，除非在本文中這樣明確定義。
下文將參考圖式詳細解釋實例實施例。
圖1是根據所公開主題的系統100的實例實施例的方塊圖。在所說明的實施例中，系統100可包含配置成儲存資料位元的記憶體電路。在各種實施例中，系統100可被包含為系統級晶片（system-on-a-chip；SoC）、中央處理單元（central processor unit；CPU）、專用記憶體電路或其它計算裝置的部分。
在各種實施例中，系統100可包含多個記憶體區塊102（例如記憶體區塊102、記憶體區塊102A、記憶體區塊102B以及記憶體區塊102C）。每一記憶體區塊102可被配置成儲存至少一個資料位元。雖然僅說明記憶體區塊102的內部，但是應理解記憶體區塊102A、記憶體區塊102B以及記憶體區塊102C可包含相似或相同電路。還應理解，雖然僅示出四個記憶體區塊，但是在各種實施例中，系統100中可採用任何數目的記憶體區塊。
在各種實施例中，系統100可包含全域位元線104。在各種實施例中，全域位元線104可與多個記憶體區塊102中的每一個相交或被多個記憶體區塊102中的每一個部分地包含。全域位元線104可被配置成促進記憶體存取。在傳統系統中，全域位元線104可與保持器電路以及集中式預充電電路耦合，如上文所描述。全域位元線104也可與全域位元線下拉裝置150耦合。
然而，在所說明的實施例中，每一記憶體區塊102可包含局部保持器/預充電電路116。在這種情形下，術語局部可指被局部化於個別或相應記憶體區塊102或與個別或相應記憶體區塊102相關。在這類實施例中，與大型集中式預充電電路相反，預充電功能或電路可分佈在多個記憶體區塊102中。同樣地，保持器功能或電路可分佈在多個記憶體區塊102中。在所說明的實施例中，分散式或局部化的保持器/預充電電路116可被配置成至少部分地執行傳統集中式保持器電路以及預充電電路的功能，如上文所描述。
在所說明的實施例中，每一記憶體區塊102可包含控制電路118。在這類實施例中，控制電路118可被配置成至少部分地控制局部保持器/預充電電路116。在各種實施例中，控制電路118可被配置成防止或減小局部保持器/預充電電路116與記憶體區塊102的其它部分或其它記憶體區塊（例如記憶體區塊102A、記憶體區塊102B以及記憶體區塊102C）之間的爭用。在另一實施例中，也可物理地在每一記憶體區塊102外部發現控制電路118。在這類實施例中，控制電路118可以是全域的。
在所說明的實施例中，記憶體區塊102還可包含一個或多個位元單元112。在所說明的實施例中，記憶體區塊102可包含左位元單元112和右位元單元112，所述左位元單元112和右位元單元112可以是彼此的鏡像版本。在這類實施例中，每一位元單元112可儲存相同資料位元。在各種實施例中，系統100可包含位元單元組合器114（例如反及閘（NAND gate）或電路）。應理解，上述僅是並未限制所公開主題的一個說明性實例。
圖2是根據所公開主題的系統200的實例實施例的電路圖。在所說明的實施例中，系統200可包含配置成儲存資料位元的記憶體電路。在所說明的實施例中，可示出單個記憶體區塊。所說明的記憶體區塊可以是多個記憶體區塊（例如如圖1中所示）中的一個。在各種實施例中，系統200可被包含為系統級晶片（SoC）、中央處理單元（CPU）、專用記憶體電路或其它計算裝置的部分。
在所說明的實施例中，記憶體區塊或系統200可包含多個位元單元212（例如左位元單元和右位元單元）、局部保持器/預充電電路216、控制電路218以及全域位元線（global bit line；GBL）204的一部分。在各種實施例中，系統200還可包含位元單元組合器214以及其相關電路。
在所說明的實施例中，每一位元單元212可包含耦合以便彼此回饋且儲存資料的一對反相器221和反相器222。位元單元212還可包含資料n通道金屬氧化物半導體場效應電晶體（n-channel metal-oxide-semiconductor；NMOS）電晶體223，其耦合在地電壓201與字元線NMOS電晶體224之間。數據NMOS電晶體223可與反相器221和反相器222耦合以從反相器221和反相器222中讀取資料以及將資料寫入到反相器221和反相器222。在所說明的實施例中，字元線NMOS電晶體224可耦合字元線信號225或由字元線信號225控制。
應注意，所示的位元單元（例如位元單元212）不是記憶體電路中通常所採用的完整8電晶體位元單元。為簡單陳述起見，僅示出儲存閂鎖和讀取埠裝置。應理解，上述僅是並未限制所公開主題的一個說明性實例。
在各種實施例中，每一位元單元212可輸出局部位元線（local bit line；LBL），示出為LBL 229L和LBL 229R。這些LBL 229L和LBL 229R可耦合在字元線NMOS電晶體224與位元單元組合器214（例如反及閘或電路）之間。本領域的技術人員將認識到，在典型操作中將僅啟動兩個位元單元212中的一個。舉例來說，與右位元單元相關的字元線225獨立于與左位元單元相關的字元線225。這些字元線225都不能同時處於“高”狀態中。類似地，在常規操作期間，信號227L和信號227R不能同時處於“高”狀態中。因此，在啟動左側的情況下，信號227L將處於“高”狀態中同時信號227R將處於“低”狀態中。LBL 229R將保持在“高”狀態或預充電狀態中，由此確保信號230相對於LBL 229L呈現反向狀態。在各種實施例中，局部預充電電路226可與局部位元線229耦合。在這類實施例中，每一局部預充電電路226可包含p通道金屬氧化物半導體場效應電晶體（p-channel metal-oxide-semiconductor；PMOS）電晶體。局部預充電電路226可耦合在局部位元線229與電壓供應器（Vdd）202之間。
在所說明的實施例中，系統200可包含局部位元線下拉電路231。在各種實施例中，局部位元線下拉電路231可包含耦合在保持器/預充電電路216與地電壓201之間的NMOS電晶體。在這類實施例中，局部位元線下拉電路231可由從位元單元組合器214輸出的局部位元線下拉信號230來控制。在這類實施例中，位元單元組合器214、局部預充電電路226以及局部位元線下拉電路231可包含在局部評估電路213中。
在所說明的實施例中，系統200可包含局部保持器/預充電電路216。在各種實施例中，局部保持器/預充電電路216可耦合在電壓供應器Vdd 202與全域位元線204之間。在各種實施例中，保持器/預充電電路216可包含部分或電路232，以及部分或電路234。在一些實施例中，這些部分232和部分234可串聯堆疊或放置。
在一個這類實施例中，部分232可包含耦合在電源供應器Vdd 202與部分234之間的PMOS電晶體。在一些實施例中，部分232可至少部分地由從控制電路218輸出的保持器使能或控制信號219控制。在各種實施例中，部分232可被配置成在局部位元線229保持“高”時使全域位元線204保持“高”，並且配置成在將局部位元線229拉“低”時鬆開或不再使全域位元線204保持“高”。在這類實施例中，部分232可被配置成去除、減小或避免兩信號204與229之間的爭用。在各種實施例中，部分232可相對於全域預充電信號246自定時。
在所說明的實施例中，系統200可包含輸出保持器使能或控制信號219的控制電路218。在各種實施例中，控制電路218可包含自定時電路242（例如反或閘（NOR gate）或電路），其配置成如果停用（例如“高”）局部位元線227L和局部位元線227R中的任何一個或全域預充電信號246，那麼接通部分232。在所說明的實施例中，局部位元線227L和局部位元線227R以及全域預充電信號246可反向或低活動。在一個實施例中，控制電路218可包含反相器244以不反向全域預充電信號246。應理解，上述僅是並未限制所公開主題的一個說明性實例。
在這類實施例中，部分或電路234可包含耦合在部分232與全域位元線204之間的PMOS電晶體。在各種實施例中，部分234可至少部分地通過位元單元組合器214或局部位元線下拉信號230的輸出來控制。在這類實施例中，在評估階段之後，部分或電路234可接通且驅動全域位元線204。在各種實施例中，每一記憶體區塊的局部保持器/預充電電路（作為整體）可充當多個記憶體區塊的分散式預充電電路。在這類實施例中，與每一記憶體區塊相關的分散式預充電電路可基本上同時將全域位元線204充電（全系統）到第一預定義狀態（例如“高”）。
在所說明的實施例中，系統200可為SRAM暫存器堆提供基本上無爭用形式的讀取操作。系統200還可提供或包含以分佈方式預充電全域位元線204的方法。
圖3A是根據所公開主題的系統200的實例實施例的電路圖。在所說明的實施例中，系統200可包含配置成儲存資料位元的記憶體電路。在所說明的實施例中，可示出單個記憶體區塊。所說明的記憶體區塊可以是多個記憶體區塊（例如如圖1中所示）中的一個。在各種實施例中，系統200可被包含為系統級晶片（SoC）、中央處理單元（CPU）、專用記憶體電路或其它計算裝置的部分。
在所說明的實施例中，系統200可儲存1值（具體來說在位元單元212的反相器221和反相器222中）。在所說明的實施例中，可發生讀取操作或記憶體存取。圖解示出各種信號的值（例如1、0）。用箭頭示出的值（例如1→0）表示值從第一值（例如1）轉換為第二值（例如0）。此外，未示出成鏡像的（例如右位元單元212的那些值）或非說明性的值。
在所說明的實施例中，在讀取操作期間，全域預充電信號246以及局部預充電充電信號227L中的一個可解除斷言，其作為反向信號意味著信號246和信號227L具有值1。這可使部分或電晶體232轉為“ON”。這可啟用特定記憶體區塊。在圖3C中，示出如何在部分232轉為“OFF”時停用未選擇的記憶體區塊。
在所說明的實施例中，隨著字元線225從低（0）轉換到高（1），可將局部位元線229L拉“低”（從1到0）。這可致使部分234轉為“OFF”，停用保持器/預充電電路216。這可允許全域下拉裝置231在無（來自部分234的）爭用的情況下寫入GBL 204。
圖3B是根據所公開主題的系統200的實例實施例的電路圖。在所說明的實施例中，系統200可包含配置成儲存資料位元的記憶體電路。在所說明的實施例中，可示出單個記憶體區塊。所說明的記憶體區塊可以是多個記憶體區塊（例如如圖1中所示）中的一個。在各種實施例中，系統200可被包含為系統級晶片（SoC）、中央處理單元（CPU）、專用記憶體電路或其它計算裝置的部分。
在所說明的實施例中，系統200可儲存0值（具體來說在位元單元212的反相器221和反相器222中）。在所說明的實施例中，可發生讀取操作或記憶體存取。圖解示出各種信號的值（例如1、0）。用箭頭示出的值（例如1→0）表示值從第一值（例如1）轉換為第二值（例如0）。此外，未示出成鏡像的（例如右位元單元212的那些值）或非說明性的值。
在所說明的實施例中，在讀取操作期間，全域預充電信號246以及局部預充電充電信號227L中的一個可解除斷言，其作為反向信號意味著信號246和信號227L具有值1。這可使部分或電晶體232轉為“ON”。這可啟用特定記憶體區塊。在圖3C中，示出如何在部分232轉為“OFF”時停用未選擇的記憶體區塊。
在所說明的實施例中，隨著字元線225從低（0）轉換到高（1），局部位元線229L可保持“高”（1），並且局部位元線下拉信號230可保持“低”（0），由此允許部分234保持“ON”。全域下拉裝置231由此保持“OFF”，從而允許保持器/預充電電路216在無（來自全域下拉裝置231的）爭用的情況下維持1到GBL 204。
此外，可見局部預充電信號如何允許部分232自定時以避免爭用。
圖3C是根據所公開主題的系統200的實例實施例的電路圖。在所說明的實施例中，系統200可包含配置成儲存資料位元的記憶體電路。在所說明的實施例中，可示出單個記憶體區塊。所說明的記憶體區塊可以是多個記憶體區塊（例如如圖1中所示）中的一個。在各種實施例中，系統200可被包含為系統級晶片（SoC）、中央處理單元（CPU）、專用記憶體電路或其它計算裝置的部分。
在所說明的實施例中，可不選擇系統200。替代地，可針對特定記憶體存取而選擇另一記憶體區塊（未示出）。圖解示出各種信號的值（例如1、0）。用箭頭示出的值（例如1→0）表示值從第一值（例如1）轉換為第二值（例如0）。此外，未示出成鏡像的（例如右位元單元212的那些值）或非說明性的值。
在所說明的實施例中，在讀取操作期間，全域預充電信號246解除斷言，其作為反向信號意味著信號246具有值1。相反地，因為並未選擇所說明的記憶體區塊，所以局部預充電信號227L和局部預充電信號227R可被斷言或處於0。這可使未選擇的記憶體區塊的部分或電晶體232轉為“OFF”。這可停用特定記憶體區塊。
在這類實施例中，局部保持器/預充電電路216可被配置成僅在相應記憶體區塊正執行記憶體存取時啟用相應記憶體區塊，並且僅在相應記憶體區塊不執行記憶體存取時停用相應記憶體區塊。
圖3D是根據所公開主題的系統200的實例實施例的電路圖。在所說明的實施例中，系統200可包含配置成儲存資料位元的記憶體電路。在所說明的實施例中，可示出單個記憶體區塊。所說明的記憶體區塊可以是多個記憶體區塊（例如如圖1中所示）中的一個。在各種實施例中，系統200可被包含為系統級晶片（SoC）、中央處理單元（CPU）、專用記憶體電路或其它計算裝置的部分。
在所說明的實施例中，系統200可充當分散式預充電網路的部分。在這類實施例中，所說明的記憶體區塊可與其它記憶體區塊（例如圖1所示的那些記憶體區塊）協同工作以預充電全域位元線204。
圖解示出各種信號的值（例如1、0）。用箭頭示出的值（例如1→0）表示值從第一值（例如1）轉換為第二值（例如0）。此外，未示出成鏡像的（例如右位元單元212的那些值）或非說明性的值。
在所說明的實施例中，在記憶體存取的評估階段之後，局部預充電信號227L和局部預充電信號227R斷言“低”或0。隨後全域預充電信號246也斷言轉換為“低”或0。這可使未選擇的記憶體區塊的部分或電晶體232轉為“ON”。
在所說明的實施例中，局部字元線信號225可以是0，這繼而致使位元線下拉信號230為0。位元線下拉電晶體231可轉為“OFF”並且電晶體234可轉為“ON”。這可致使將全域位元線204（經由保持器/預充電電路216）上拉為1。
在這類實施例中，通過多個記憶體區塊的許多局部保持器/預充電電路216可充當分散式預充電電路。然而，通過遍及多個記憶體區塊分佈，局部保持器/預充電電路216可相對較小並且不放置在長全域預充電導線的遠端（傳統的單一預充電電路放置在長全域預充電導線的遠端）。這可有益於分解大型RC網路且得到較低預充電時間，由此降低最大工作頻率的限制。此外，分散式預充電電路可降低放置在供電柵格上的應力。應理解，上述僅是並未限制所公開主題的一些說明性實例。
圖4是根據所公開主題的系統400的實例實施例的電路圖。在所說明的實施例中，系統400可包含配置成儲存資料位元的記憶體電路。在所說明的實施例中，可示出單個記憶體區塊。所說明的記憶體區塊可以是多個記憶體區塊（例如如圖1中所示）中的一個。在各種實施例中，系統400可被包含為系統級晶片（SoC）、中央處理單元（CPU）、專用記憶體電路或其它計算裝置的部分。
在所說明的實施例中，系統400可包含位元單元212、評估電路213以及保持器/預充電電路216，如上文所描述。在所說明的實施例中，系統400還可包含控制電路418。在這類實施例中，控制電路418可被配置成通過在不處於使用中時（或其它原因）斷開記憶體區塊來降低功耗。在這類實施例中，可通過將保持器/預充電電路216用作功率報頭電路來實現。
在所說明的實施例中，控制電路418可接收全域預充電信號（或其反向，信號246）以及記憶體區塊選擇信號（或其反向，信號227C）作為輸入。在各種實施例中，反向記憶體區塊選擇信號227C可以至少部分地是局部預充電信號227L與局部預充電信號227R的組合。在所說明的實施例中，反向全域預充電信號246以及反向記憶體區塊選擇信號227C可組合（例如經由及閘（AND gate）444）。
在所說明的實施例中，控制電路418可接收功率使能信號（或其反向，信號472）作為輸入。在這類實施例中，反向功率使能信號472可被配置成指示系統400何時供電以及系統400何時停用。在所說明的實施例中，可通過反或閘442來組合反向功率使能信號472與預充電信號246和預充電信號227C。反或閘442的輸出隨後可在充當控制信號419之前由反相器446反向。應理解，上述僅是並未限制所公開主題的一個說明性實例。
在所說明的實施例中，如果反向功率使能信號472經啟用（0），那麼控制信號419可如參考圖3A、圖3B、圖3C以及圖3D所描述的那樣操作，其中保持器/預充電電路216保持或預充電全域位元線204，如上文所描述。然而，如果反向功率使能信號472經停用（1），那麼控制信號419可使電晶體232轉為“OFF”，由此從電源供應器Vdd 202斷連記憶體區塊且將其放置在低功率模式（例如關閉或下暫停狀態）下。
圖5是可包含根據所公開主題的原理形成的半導體裝置的資訊處理系統500的示意性方塊圖。
參看圖5，資訊處理系統500可包含根據所公開主題的原理構建的裝置中的一個或多個。在另一實施例中，資訊處理系統500可採用或執行根據所公開主題的原理的一種或多種技術。
在各種實施例中，資訊處理系統500可包含計算裝置，例如膝上型電腦、桌上型電腦、工作站、伺服器、刀片伺服器、個人數位助理、智慧手機、平板電腦以及其它適當的電腦或其虛擬機器或虛擬計算裝置。在各種實施例中，資訊處理系統500可由使用者（未示出）使用。
根據所公開主題的資訊處理系統500可進一步包含中央處理單元（CPU）、邏輯或處理器510。在一些實施例中，處理器510可包含一個或多個功能單元塊（functional unit block；FUB）或組合邏輯塊（combinational logic block；CLB）515。在這類實施例中，組合邏輯塊可包含各種布林（Boolean）邏輯操作（例如與非（NAND）、或非（NOR）、非（NOT）、異或（XOR））、穩定邏輯裝置（例如觸發器、閂鎖）、其它邏輯裝置或其組合。這些組合邏輯操作可以簡單或複雜方式配置成處理輸入信號以實現所需結果。應理解，在描述同步組合邏輯操作的一些說明性實例時，所公開主題不受如此限制並且可包含非同步作業或其混合。在一個實施例中，組合邏輯操作可包括多個互補金屬氧化物半導體（complementary metal oxide semiconductor；CMOS）電晶體。在各種實施例中，這些CMOS電晶體可佈置到執行邏輯運算的門中；但應理解，可使用其它技術且所述其它技術在所公開主題的範圍內。
根據所公開主題的資訊處理系統500可進一步包含揮發性記憶體520（例如隨機存取記憶體（RAM））。根據所公開主題的資訊處理系統500可進一步包含非揮發性記憶體530（例如硬碟驅動器、光記憶體、與非（NAND）或快閃記憶體）。在一些實施例中，揮發性記憶體520、非揮發性記憶體530或其組合或部分可被稱作“儲存介質”。在各種實施例中，揮發性記憶體520和/或非揮發性記憶體530可被配置成以半永久或基本上永久形式儲存資料。
在各種實施例中，資訊處理系統500可包含一個或多個網路介面540，其配置成允許資訊處理系統500成為通信網路的部分且經由通信網路通信。Wi-Fi協定的實例可包含（但不限於）電氣和電子工程師學會（Institute of Electrical and Electronics Engineers；IEEE） 802.11g, IEEE 802.11n。蜂窩協定（cellular protocol）的實例可包含（但不限於）：IEEE 802.16m（又名無線都會區網路（Wireless-Metropolitan Area Network；Wireless-MAN））高級、長期演進（Long Term Evolution；LTE）高級、增強型資料速率全球移動通信系統（Global System for Mobile Communications；GSM）演進（Enhanced Data rates for GSM Evolution；EDGE）、演進型高速分組接入（Evolved High-Speed Packet Access；HSPA+）。有線協定的實例可包含（但不限於）IEEE 802.3（又名乙太網（Ethernet））、光纖通道（Fibre Channel）、電力線通信（Power Line communication）（例如HomePlug、IEEE 1901）。應理解，上述僅是並未限制所公開主題的一些說明性實例。
根據所公開主題的資訊處理系統500可進一步包含使用者介面單元550（例如顯示卡（display adapter）、觸覺介面、人機介面裝置）。在各種實施例中，這一使用者介面單元550可被配置成或者從使用者接收輸入和/或向用戶提供輸出。其它種類的裝置同樣可以用於提供與用戶的交互；例如，向用戶提供的回饋可以是任何形式的感覺回饋（例如視覺回饋、聽覺回饋或觸感回饋）；並且來自用戶的輸入可以按任何形式接收，包含聲音、語音或觸感輸入。
在各種實施例中，資訊處理系統500可包含一個或多個其它裝置或硬體元件560（例如顯示器或監視器、鍵盤、滑鼠、相機、指紋讀取器、視頻處理器）。應理解，上述僅是並未限制所公開主題的一些說明性實例。
根據所公開主題的資訊處理系統500可進一步包含一個或多個系統匯流排505。在這類實施例中，系統匯流排505可被配置成通信地耦合處理器510、揮發性記憶體520、非揮發性記憶體530、網路介面540、使用者介面單元550以及一個或多個硬體元件560。由處理器510處理的資料或從非揮發性記憶體530外部輸入的資料可儲存在非揮發性記憶體530或揮發性記憶體520中。
在各種實施例中，資訊處理系統500可包含或執行一個或多個軟體元件570。在一些實施例中，軟體元件570可包含作業系統（operating system；OS）和/或應用程式。在一些實施例中，OS可被配置成向應用程式提供一個或多個服務並且管理或充當在應用程式與資訊處理系統500的各種硬體元件（例如處理器510、網路介面540）之間的仲介。在這類實施例中，資訊處理系統500可包含一個或多個原生應用程式，其可安設在本地（例如在非揮發性記憶體530內）並且配置成直接由處理器510執行以及直接與OS交互。在這類實施例中，原生應用程式可包含預編譯機器可執行碼。在一些實施例中，原生應用程式可包含腳本解譯器（例如C shell（csh）、蘋果腳本（AppleScript）、熱鍵腳本（AutoHotkey））或虛擬執行機（virtual execution machine；VM）（例如Java虛擬機器（Java Virtual Machine）、微軟公共語言運行時（Microsoft Common Language Runtime）），其被配置成將原始程式碼或目標代碼轉譯為隨後由處理器510執行的可執行碼。
上文所描述的半導體裝置可使用各種封裝技術來包封。舉例來說，根據所公開主題的原理構建的半導體裝置可使用下述技術中的任一個來包封：層疊封裝（package on package；POP）技術、球柵陣列（ball grid array；BGA）技術、晶片尺寸封裝（chip scale package；CSP）技術、塑膠引線晶片載體（plastic leaded chip carrier；PLCC）技術、塑膠雙列直插式封裝（plastic dual in-line package；PDIP）技術、華夫包裝式裸片（die in waffle pack）技術、晶片式裸片（die in wafer form）技術、板上晶片（chip on board；COB）技術、陶瓷雙列直插封裝（ceramic dual in-line package；CERDIP）技術、塑膠公制四方扁平封裝（plastic metric quad flat package；PMQFP）技術、塑膠四方扁平封裝（plastic quad flat package；PQFP）技術、小外形（small outline package；SOIC）技術、緊縮小外形封裝（shrink small outline package；SSOP）技術、薄型小外形封裝（薄型小外形封裝；TSOP）技術、薄型四方扁平封裝（thin quad flat package；TQFP）技術、系統級封裝（system in package；SIP）技術、多晶片封裝（multi-chip package；MCP）技術、晶片級構造封裝（wafer-level fabricated package；WFP）技術、晶片級處理堆疊封裝（wafer-level processed stack package；WSP）技術或如本領域的技術人員將已知的其它技術。
方法步驟可由執行電腦程式的一個或多個可程式設計處理器來執行，以通過對輸入資料進行操作並且生成輸出來執行功能。方法步驟也可由例如現場可程式設計閘陣列（field programmable gate array；FPGA）或專用積體電路（application-specific integrated circuit；ASIC）的專用邏輯電路來執行，並且設備可實施為專用邏輯電路。
在各種實施例中，電腦可讀介質可包含在執行時使得裝置執行方法步驟的至少一部分的指令。在一些實施例中，電腦可讀介質可包含在磁性介質、光學介質、其它介質或其組合中（例如CD-ROM、硬碟驅動器、唯讀記憶體、快閃驅動器）。在這類實施例中，電腦可讀介質可以是有形且非暫時性體現的製品。
在已參考實例實施例描述所公開主題的原理時，本領域的技術人員將顯而易見的是可在不脫離這些公開概念的精神和範圍的情況下對其作出各種改變以及修改。因此，應理解，上述實施例並非限制性的，而僅是說明性的。因此，本公開的概念的範圍將通過所附申請專利範圍及其等效物的最廣泛的容許的解釋來確定，並且不應受上述描述的約束或限制。因此，應理解，所附申請專利範圍旨在涵蓋如屬於實施例的範圍內的所有此類修改和改變。
0、1‧‧‧值
100、200、400‧‧‧系統
102、102A、102B、102C‧‧‧記憶體區塊
104、204‧‧‧全域位元線
112、212‧‧‧位元單元
114、214‧‧‧位元單元組合器
116、216‧‧‧局部保持器/預充電電路
118、218、418‧‧‧控制電路
150‧‧‧全域位元線下拉裝置
201‧‧‧地電壓
202‧‧‧電壓供應器
213‧‧‧局部評估電路
219‧‧‧保持器使能或控制信號
221、222、244、446‧‧‧反相器
223‧‧‧數據NMOS電晶體
224‧‧‧字元線NMOS電晶體
225‧‧‧字元線信號；
226‧‧‧局部預充電電路
227C‧‧‧反向記憶體區塊選擇信號
227L、227R‧‧‧局部預充電信號、局部位元線
229、229L、229R‧‧‧局部位元線
230‧‧‧位元線下拉信號
231‧‧‧局部位元線下拉電路、全域下拉裝置、位元線下拉電晶體
232、234‧‧‧部分或電路、電晶體
242‧‧‧自定時電路
246‧‧‧全域預充電信號
419‧‧‧控制信號
442‧‧‧反或閘
444‧‧‧及閘
472‧‧‧反向功率使能信號
500‧‧‧資訊處理系統
505‧‧‧系統匯流排
510‧‧‧處理器
515‧‧‧功能單元塊或組合邏輯塊
520‧‧‧揮發性記憶體
530‧‧‧非揮發性記憶體
540‧‧‧網路介面
550‧‧‧使用者介面單元
560‧‧‧硬體元件
570‧‧‧軟體元件
1→0‧‧‧值從第一值轉換為第二值。
圖1是根據所公開主題的系統的實例實施例的方塊圖。 圖2是根據所公開主題的系統的實例實施例的電路圖。 圖3A是根據所公開主題的系統的實例實施例的電路圖。 圖3B是根據所公開主題的系統的實例實施例的電路圖。 圖3C是根據所公開主題的系統的實例實施例的電路圖。 圖3D是根據所公開主題的系統的實例實施例的電路圖。 圖4是根據所公開主題的系統的實例實施例的電路圖。 圖5是可包含根據所公開主題的原理形成的裝置的資訊處理系統的示意性方塊圖。

Claims (20)

  1. 一種設備，包括： 全域位元線，配置成促進記憶體存取；以及 多個記憶體區塊，其中每一記憶體區塊包括： 局部保持器預充電電路，耦合在電源與所述全域位元線之間，以及 控制電路，配置成至少部分地控制所述局部保持器預充電電路。
  2. 如申請專利範圍第1項所述的設備，其中所述局部保持器預充電電路中的每一個充當分散式預充電電路。
  3. 如申請專利範圍第2項所述的設備，其中所述局部保持器預充電電路中的每一個被配置成實質上同時將所述全域位元線充電到第一預定義狀態。
  4. 如申請專利範圍第1項所述的設備，其中所述局部保持器預充電電路被配置成基於控制信號將所述全域位元線保持在第一預定義狀態下或允許所述全域位元線從所述第一預定義狀態無爭用轉換到第二預定義狀態。
  5. 如申請專利範圍第1項所述的設備，其中所述局部保持器預充電電路包括： 第一電晶體，耦合在所述電源與第二電晶體之間；以及 所述第二電晶體，耦合在所述第一電晶體與所述全域位元線之間。
  6. 如申請專利範圍第1項所述的設備，其中所述控制電路被配置成至少部分地基於局部預充電信號來自定時控制信號；以及 其中所述控制信號控制所述局部保持器預充電電路的一部分。
  7. 如申請專利範圍第1項所述的設備，其中相應記憶體區塊的每一局部保持器預充電電路被配置成： 僅在所述相應記憶體區塊正執行記憶體存取時啟用所述電源與所述全域位元線之間的導電；以及 僅在所述相應記憶體區塊不執行記憶體存取時停用所述電源與所述全域位元線之間的導電。
  8. 如申請專利範圍第1項所述的設備，其中在所述記憶體存取的評估階段之後，每一局部保持器預充電電路被配置成： 以分佈方式預充電所述全域位元線。
  9. 如申請專利範圍第1項所述的設備，其中相應記憶體區塊的每一局部保持器預充電電路被配置成通過從所述電源斷連所述全域位元線來降低所述相應記憶體區塊的功耗。
  10. 如申請專利範圍第9項所述的設備，其中每一相應控制電路被配置成至少部分地基於功率使能信號，所述功率使能信號致使所述相應局部保持器預充電電路從所述電源斷連所述全域位元線。
  11. 一種設備，包括： 靜態隨機存取記憶體（SRAM）電路，配置成無爭用操作以及包含多個記憶體區塊，其中每一記憶體區塊包括： 局部電晶體堆疊，具有在電源與全域位元線之間串聯耦合的兩個電晶體，以及 局部控制電路，配置成至少部分地控制所述局部電晶體堆疊。
  12. 如申請專利範圍第11項所述的設備，其中所述局部電晶體堆疊中的每一個充當分散式預充電電路。
  13. 如申請專利範圍第11項所述的設備，其中所述局部電晶體堆疊包括配置成將所述全域位元線充電到第一預定義狀態的預充電電路。
  14. 如申請專利範圍第11項所述的設備，其中所述局部電晶體堆疊包括保持器電路，所述保持器電路配置成基於控制信號將所述全域位元線保持在第一預定義狀態下或允許所述全域位元線從所述第一預定義狀態無爭用轉換到第二預定義狀態。
  15. 如申請專利範圍第11項所述的設備，其中相應記憶體區塊的每一局部電晶體堆疊被配置成： 僅在所述相應記憶體區塊正執行記憶體存取時啟用所述電源與所述全域位元線之間的導電；以及 僅在所述相應記憶體區塊不執行記憶體存取時停用所述電源與所述全域位元線之間的導電。
  16. 如申請專利範圍第11項所述的設備，其中在所述記憶體存取的評估階段之後，每一局部電晶體堆疊被配置成： 以分佈方式預充電所述全域位元線。
  17. 如申請專利範圍第11項所述的設備，其中所述局部電晶體堆疊被配置成在功率節省模式下從所述全域位元線斷連所述電源。
  18. 如申請專利範圍第17項所述的設備，其中每一相應局部控制電路被配置成至少部分地基於功率使能信號，所述功率使能信號致使所述相應局部電晶體堆疊從所述電源斷連所述相應記憶體區塊。
  19. 一種設備，包括： 隨機存取記憶體（RAM）電路，包括： 多個記憶體區塊，各自配置成至少儲存相應資料位元； 全域位元線，配置成促進對所述隨機存取記憶體電路的記憶體存取； 分散式保持器電路，配置成基於控制信號將所述全域位元線保持在第一預定義狀態下或允許所述全域位元線從所述第一預定義狀態無爭用轉換到第二預定義狀態，以及其中所述分散式保持器電路分佈在所述多個記憶體區塊之間；以及 分散式預充電電路，配置成將所述全域位元線充電到所述第一預定義狀態，以及其中所述分散式預充電電路分佈在所述多個記憶體區塊之間。
  20. 如申請專利範圍第19項所述的設備，其中所述多個記憶體區塊中的每一個包括報頭電路，所述報頭電路配置成在功率節省模式下時從所述相應記憶體區塊的電源斷連所述全域位元線。
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