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CN109119116A - 存储体设备、静态随机存取及随机存取存储器设备 - Google Patents

存储体设备、静态随机存取及随机存取存储器设备 Download PDF

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CN109119116A
CN109119116A CN201810619243.1A CN201810619243A CN109119116A CN 109119116 A CN109119116 A CN 109119116A CN 201810619243 A CN201810619243 A CN 201810619243A CN 109119116 A CN109119116 A CN 109119116A
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retainer
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Samsung Electronics Co Ltd
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Abstract

本发明提供一种存储体设备、静态随机存取存储器设备及随机存取存储器设备。根据一个通用方面，设备可包含全局位线以及多个存储体。全局位线可被配置成促进存储器存取。每一存储体可包含耦合在电源与全局位线之间的局部保持器预充电电路，以及配置成至少部分地控制局部保持器预充电电路的控制电路。控制电路可被配置成防止或减小局部保持器预充电电路与存储体的其它部分或其它存储体之间的争用。

Description

存储体设备、静态随机存取及随机存取存储器设备
相关申请案的交叉引用
本申请案要求2017年6月26日提交的标题为“用于低电压操作的分布式全局位线保持器/预充电/报头电路(DISTRIBUTED GLOBAL-BITLINE KEEPER/PRECHARGE/HEADERCIRCUIT FOR LOW VOLTAGE OPERATION)”的临时专利申请案第62/525,180号的优先权。这一先前提交的申请案的主题以引用的方式并入本文中。
技术领域
本发明大体上涉及电路。具体来说，本发明涉及用于低电压操作的分布式全局位线保持器/预充电/报头电路的系统和方法。
背景技术
存储体通常是电子设备中存储的逻辑单元，其与硬件相关。举例来说，在计算机中，存储体可由硬件存储器的物理组织确定。在典型的静态随机存取存储器(staticrandom-access memory；静态RAM或SRAM)中，存储体可包含存储单元的多个行和多个列，并且通常扩展在电路中。SRAM是使用双稳态锁存电路(例如触发器或其部分)以存储每一位的类型的半导体存储器。在单次读取操作或写入操作中，通常仅存取一个存储体。通常，存储器可被称作寄存器堆。
通常，基于位单元的寄存器堆通常组织在多个阵列存储体中。每一存储体可用局部位线上的多个位单元来组织。其中位线对于存储体是局部的。一般来说，在存储器存取(例如读取、写入)发生时，位线传输信息。每一存储体可连接到动态全局位线，所述动态全局位线延伸穿过每一存储体或由每一存储体包含(因此位线的全局性质)。
一般来说，全局位线附接到两个电路。保持器或下拉装置，用于在未主动地驱动时保留全局位线的状态的目的。以及单独预充电装置，在存储器存取的评估阶段完成之后将全局位线拉“高”或向上拉。
通常，对全局位线的要求致使寄存器堆出现问题。举例来说，保持器装置需要跨越广泛范围的工艺、电压以及温度(process,voltage and temperature；PVT)变化来工作，并且防止全局位线泄漏电流并且在不需要时转换到“低”。在另一实例中，在保持器装置(将全局位线拉“高”)与存储体位线下拉装置(将全局位线拉“低”)之间可存在争用。通常，这限制了SRAM的最小电压或最低工作电压。
同样地，预充电装置通常存在问题。全局位线预充电装置通常放置在横跨存储器的宽度并且连接多个存储体的长导线(全局位线)的远端处。预充电装置经常必须通过相当大的电阻电容(resistance-capacitance；RC)网络来将全局位线拉“高”。这通常造成高预充电时间，其限制存储器的最大工作频率。另外，全局位线预充电装置通常是为较大全局位线电容供应充足电荷的大型装置。因此，在存储器存取的部分期间，较大电流通常流经预充电部分，为供电栅格带来应力。
发明内容
根据一个通用方面，设备可包含全局位线以及多个存储体。全局位线可被配置成促进存储器存取。每一存储体可包含耦合在电源与全局位线之间的局部保持器预充电电路，以及配置成至少部分地控制局部保持器预充电电路的控制电路。
根据另一通用方面，设备可包含静态随机存取存储器(SRAM)电路，其配置成无争用操作且包含多个存储体。每一存储体可包含具有在电源与全局位线之间串联耦合的两个晶体管的局部场效应晶体管堆叠，以及配置成至少部分地控制局部堆叠的局部控制电路。
根据另一通用方面，设备可包含随机存取存储器(random access memory；RAM)电路。RAM可包含：多个存储体，各自配置成至少存储相应数据位；全局位线，配置成促进对RAM电路的存储器存取；分布式保持器电路，配置成基于控制信号将全局位线保持在第一预定义状态下或允许全局位线从第一预定义状态无争用转换到第二预定义状态，并且其中分布式保持器电路分布在多个存储体之间；以及分布式预充电电路，配置成将全局位线充电到第一预定义状态，并且其中分布式预充电电路分布在多个存储体之间。
以下附图以及描述中阐述一个或多个实施方案的细节。其它特征将从描述和图式且从权利要求书显而易见。
基本上如结合图式中的至少一个所示和/或所描述，如权利要求书中更完整阐述用于低电压操作的分布式全局位线保持器/预充电/报头电路的系统和/或方法。
附图说明
图1是根据所公开主题的系统的实例实施例的框图。
图2是根据所公开主题的系统的实例实施例的电路图。
图3A是根据所公开主题的系统的实例实施例的电路图。
图3B是根据所公开主题的系统的实例实施例的电路图。
图3C是根据所公开主题的系统的实例实施例的电路图。
图3D是根据所公开主题的系统的实例实施例的电路图。
图4是根据所公开主题的系统的实例实施例的电路图。
图5是可包含根据所公开主题的原理形成的装置的信息处理系统的示意性框图。
各图式中的相同参考符号指示相同元件。
附图标号说明
0、1：值；
100、200、400：系统；
102、102A、102B、102C：存储体；
104、204：全局位线；
112、212：位单元；
114、214：位单元组合器；
116、216：局部保持器/预充电电路；
118、218、418：控制电路；
120：控制信号；
150：全局位线下拉装置；
201：地电压；
202：电压供应器；
213：局部评估电路；
219：保持器使能或控制信号；
221、222、244、446：反相器；
223：数据NMOS晶体管；
224：字线NMOS晶体管；
225：字线信号；
226：局部预充电电路；
227C：反向存储体选择信号；
227L、227R：局部预充电信号、局部位线；
229、229L、229R：局部位线；
230：位线下拉信号；
231：局部位线下拉电路、全局下拉装置、位线下拉晶体管；
232、234：部分或电路、晶体管；
242：自定时电路；
246：全局预充电信号；
419：控制信号；
442：或非门；
444：与门；
472：反向功率使能信号；
500：信息处理系统；
505：系统总线；
510：处理器；
515：功能单元块或组合逻辑块；
520：易失性存储器；
530：非易失性存储器；
540：网络接口；
550：用户接口单元；
560：硬件组件；
570：软件组件；
1→0：值从第一值转换为第二值。
具体实施方式
将在下文中参考附图更全面地描述各种实例实施例，附图中示出了一些实例实施例。然而，本公开主题可以用许多不同形式实施，并且不应被解释为限于本文中所阐述的实例实施例。实际上，提供这些实例实施例以使得本发明将透彻以及全面，且将向本领域的技术人员充分地传达本公开主题的范围。在图式中，为了清楚起见可能会夸大层和区域的尺寸及相对尺寸。
应理解，当一个元件或层被称作在另一元件或层“上”、“连接到”另一元件或层或“耦合到”另一元件或层时，这个元件或层可直接在另一元件或层上、直接连接到另一元件或层或耦合到另一元件或层，或可能存在介入的元件或层。相比之下，当一个元件被称作“直接”在另一元件或层“上”、“直接连接到”另一元件或层或“直接耦合到”另一元件或层时，不存在介入的元件或层。相同标号始终指代相同元件。如本文中所使用，术语“和/或”包含相关所列项中的一个或多个的任何及所有组合。
应理解，虽然本文中可使用术语第一、第二、第三等来描述各种元件、组件、区域、层和/或区段，但是这些元件、组件、区域、层和/或区段不应受到这些术语的限制。这些术语仅用于区分一个元件、组件、区域、层或区段与另一区域、层或区段。因此，在不脱离本公开主题的教示的情况下，下文所论述的第一元件、组件、区域、层或区段可称为第二元件、组件、区域、层或区段。
本文中为易于描述可使用例如“在…下面”、“在…下方”、“下部”、“在…上方”、“上部”以及其类似术语的空间相对术语来描述如图式中所示的一个元件或特征与另一元件或特征的关系。应理解，空间相对术语意图涵盖装置在使用或操作中除图式中所描绘的取向外的不同取向。举例来说，如果图式中的装置倒过来，那么描述为“在”其它元件或特征“下方”或“在”其它元件或特征“下面”的元件的取向将变成“在”其它元件或特征“上方”。因此，示范性术语“在…下方”可涵盖上方和下方两个取向。装置可以其它方式取向(旋转90度或处于其它取向)，并且本文中所使用的空间相对描述词相应地进行解释。
同样地，本文中为易于描述可使用例如“高”、“低”、“上拉”、“下拉”、“1”、“0”以及其类似术语的电学术语来描述如图式中所示相对于其它电压电平或相对于另一元件或特征的电压电平或电流。应理解，电学相对术语意图涵盖装置在使用或操作中除图式中所描绘的电压或电流外的不同参考电压。举例来说，如果图式中的装置或信号反向或使用其它参考电压、电流或电荷，那么被描述为“高”或“上拉”的元件与新参考电压或电流相比随后将为“低”或“下拉”的。因此，示范性术语“高”可涵盖相对低电压或电流或高电压或电流。装置可以其它方式基于不同的电学参考帧，并且本文中所使用的电学相对描述词相应地进行解释。
本文中所使用的术语仅出于描述特定实例实施例的目的，且并不意图限制本公开主题。如本文中所使用，除非上下文另外明确指示，否则单数形式“一(a、an)”以及“所述”意图也包含复数形式。将进一步理解，当用于本说明书中时，术语“包括(comprises和/或comprising)”指定存在所陈述的特征、整数、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整数、步骤、操作、元件、组件和/或其群组。
本文中参考为理想化实例实施例(以及中间结构)的示意性图解的横截面图解来描述实例实施例。因此，预期图解的形状因为例如制造技术和/或公差而有所变化。因此，实例实施例不应当解释为限于本文中所说明的区域的特定形状，而是应包含(例如)由制造引起的形状偏差。举例来说，说明为矩形的注入区域通常将具有圆形或弯曲特征和/或注入物浓度在其边缘上的梯度，而不是从注入区域到非注入区域的二元变化。同样地，通过注入形成的掩埋区域可在掩埋区域与发生注入所在的表面之间的区域中产生一些注入。因此，图式中所说明的区域本质上是示意性的，并且其形状并不意图说明装置的区域的实际形状且并不意图限制本公开主题的范围。
除非另外定义，否则本文中所使用的所有术语(包含技术和科学术语)具有本公开主题所属领域的普通技术人员通常所理解的相同含义。应进一步理解，术语(例如常用词典中所定义的那些术语)应被解释为具有与其在相关领域的上下文中的含义一致的含义，并且不应在理想化或过分形式化的意义上进行解释，除非在本文中这样明确定义。
下文将参考附图详细解释实例实施例。
图1是根据所公开主题的系统100的实例实施例的框图。在所说明的实施例中，系统100可包含配置成存储数据位的存储器电路。在各种实施例中，系统100可被包含为系统级芯片(system-on-a-chip；SoC)、中央处理单元(central processor unit；CPU)、专用存储器电路或其它计算装置的部分。
在各种实施例中，系统100可包含多个存储体102(例如存储体102、存储体102A、存储体102B以及存储体102C)。每一存储体102可被配置成存储至少一个数据位。虽然仅说明存储体102的内部，但是应理解存储体102A、存储体102B以及存储体102C可包含相似或相同电路。还应理解，虽然仅示出四个存储体，但是在各种实施例中，系统100中可采用任何数目的存储体。
在各种实施例中，系统100可包含全局位线104。在各种实施例中，全局位线104可与多个存储体102中的每一个相交或被多个存储体102中的每一个部分地包含。全局位线104可被配置成促进存储器存取。在传统系统中，全局位线104可与保持器电路以及集中式预充电电路耦合，如上文所描述。全局位线104也可与全局位线下拉装置150耦合。
然而，在所说明的实施例中，每一存储体102可包含局部保持器/预充电电路116。在这种情形下，术语局部可指被局部化于个别或相应存储体102或与个别或相应存储体102相关。在这类实施例中，与大型集中式预充电电路相反，预充电功能或电路可分布在多个存储体102中。同样地，保持器功能或电路可分布在多个存储体102中。在所说明的实施例中，分布式或局部化的保持器/预充电电路116可被配置成至少部分地执行传统集中式保持器电路以及预充电电路的功能，如上文所描述。
在所说明的实施例中，每一存储体102可包含控制电路118。控制电路118输出控制信号120。在这类实施例中，控制电路118可被配置成至少部分地控制局部保持器/预充电电路116。在各种实施例中，控制电路118可被配置成防止或减小局部保持器/预充电电路116与存储体102的其它部分或其它存储体(例如存储体102A、存储体102B以及存储体102C)之间的争用。在另一实施例中，也可物理地在每一存储体102外部发现控制电路118。在这类实施例中，控制电路118可以是全局的。
在所说明的实施例中，存储体102还可包含一个或多个位单元112。在所说明的实施例中，存储体102可包含左位单元112和右位单元112，所述左位单元112和右位单元112可以是彼此的镜像版本。在这类实施例中，每一位单元112可存储相同数据位。在各种实施例中，系统100可包含位单元组合器114(例如与非门(NAND gate)或电路)。应理解，上述仅是并未限制所公开主题的一个说明性实例。
图2是根据所公开主题的系统200的实例实施例的电路图。在所说明的实施例中，系统200可包含配置成存储数据位的存储器电路。在所说明的实施例中，可示出单个存储体。所说明的存储体可以是多个存储体(例如如图1中所示)中的一个。在各种实施例中，系统200可被包含为系统级芯片(SoC)、中央处理单元(CPU)、专用存储器电路或其它计算装置的部分。
在所说明的实施例中，存储体或系统200可包含多个位单元212(例如左位单元和右位单元)、局部保持器/预充电电路216、控制电路218以及全局位线(global bit line；GBL)204的一部分。在各种实施例中，系统200还可包含位单元组合器214以及其相关电路。
在所说明的实施例中，每一位单元212可包含耦合以便彼此反馈且存储数据的一对反相器221和反相器222。位单元212还可包含数据n沟道金属氧化物半导体场效应晶体管(n-channel metal-oxide-semiconductor；NMOS)晶体管223，其耦合在地电压201与字线NMOS晶体管224之间。数据NMOS晶体管223可与反相器221和反相器222耦合以从反相器221和反相器222中读取数据以及将数据写入到反相器221和反相器222。在所说明的实施例中，字线NMOS晶体管224可耦合字线信号225或由字线信号225控制。
应注意，所示的位单元(例如位单元212)不是存储器电路中通常所采用的完整8晶体管位单元。为简单陈述起见，仅示出存储锁存和读取端口装置。应理解，上述仅是并未限制所公开主题的一个说明性实例。
在各种实施例中，每一位单元212可输出局部位线(local bit line；LBL)，示出为LBL 229L和LBL 229R。这些LBL 229L和LBL 229R可耦合在字线NMOS晶体管224与位单元组合器214(例如与非门或电路)之间。本领域的技术人员将认识到，在典型操作中将仅激活两个位单元212中的一个。举例来说，与右位单元相关的字线225独立于与左位单元相关的字线225。这些字线225都不能同时处于“高”状态中。类似地，在常规操作期间，信号227L和信号227R不能同时处于“高”状态中。因此，在激活左侧的情况下，信号227L将处于“高”状态中同时信号227R将处于“低”状态中。LBL 229R将保持在“高”状态或预充电状态中，由此确保信号230相对于LBL 229L呈现反向状态。在各种实施例中，局部预充电电路226可与局部位线229耦合。在这类实施例中，每一局部预充电电路226可包含p沟道金属氧化物半导体场效应晶体管(p-channel metal-oxide-semiconductor；PMOS)晶体管。局部预充电电路226可耦合在局部位线229与电压供应器(Vdd)202之间。
在所说明的实施例中，系统200可包含局部位线下拉电路231。在各种实施例中，局部位线下拉电路231可包含耦合在保持器/预充电电路216与地电压201之间的NMOS晶体管。在这类实施例中，局部位线下拉电路231可由从位单元组合器214输出的局部位线下拉信号230来控制。在这类实施例中，位单元组合器214、局部预充电电路226以及局部位线下拉电路231可包含在局部评估电路213中。
在所说明的实施例中，系统200可包含局部保持器/预充电电路216。在各种实施例中，局部保持器/预充电电路216可耦合在电压供应器Vdd 202与全局位线204之间。在各种实施例中，保持器/预充电电路216可包含部分或电路232，以及部分或电路234。在一些实施例中，这些部分232和部分234可串联堆叠或放置。
在一个这类实施例中，部分232可包含耦合在电压供应器Vdd 202与部分234之间的PMOS晶体管。在一些实施例中，部分232可至少部分地由从控制电路218输出的保持器使能或控制信号219控制。在各种实施例中，部分232可被配置成在局部位线229保持“高”时使全局位线204保持“高”，并且配置成在将局部位线229拉“低”时松开或不再使全局位线204保持“高”。在这类实施例中，部分232可被配置成去除、减小或避免全局位线204与局部位线229之间的争用。在各种实施例中，部分232可相对于全局预充电信号246自定时。
在所说明的实施例中，系统200可包含输出保持器使能或控制信号219的控制电路218。在各种实施例中，控制电路218可包含自定时电路242(例如或非门(NOR gate)或电路)，其配置成如果停用(例如“高”)局部位线227L和局部位线227R中的任何一个或全局预充电信号246，那么接通部分232。在所说明的实施例中，局部位线227L和局部位线227R以及全局预充电信号246可反向或低活动。在一个实施例中，控制电路218可包含反相器244以不反向全局预充电信号246。应理解，上述仅是并未限制所公开主题的一个说明性实例。
在这类实施例中，部分或电路234可包含耦合在部分232与全局位线204之间的PMOS晶体管。在各种实施例中，部分234可至少部分地通过位单元组合器214或局部位线下拉信号230的输出来控制。在这类实施例中，在评估阶段之后，部分或电路234可接通且驱动全局位线204。在各种实施例中，每一存储体的局部保持器/预充电电路(作为整体)可充当多个存储体的分布式预充电电路。在这类实施例中，与每一存储体相关的分布式预充电电路可基本上同时将全局位线204充电(全系统)到第一预定义状态(例如“高”)。
在所说明的实施例中，系统200可为SRAM寄存器堆提供基本上无争用形式的读取操作。系统200还可提供或包含以分布方式预充电全局位线204的方法。
图3A是根据所公开主题的系统200的实例实施例的电路图。在所说明的实施例中，系统200可包含配置成存储数据位的存储器电路。在所说明的实施例中，可示出单个存储体。所说明的存储体可以是多个存储体(例如如图1中所示)中的一个。在各种实施例中，系统200可被包含为系统级芯片(SoC)、中央处理单元(CPU)、专用存储器电路或其它计算装置的部分。
在所说明的实施例中，系统200可存储1值(具体来说在位单元212的反相器221和反相器222中)。在所说明的实施例中，可发生读取操作或存储器存取。图解示出各种信号的值(例如1、0)。用箭头示出的值(例如1→0)表示值从第一值(例如1)转换为第二值(例如0)。此外，未示出成镜像的(例如右位单元212的那些值)或非说明性的值。
在所说明的实施例中，在读取操作期间，全局预充电信号246以及局部预充电信号227L中的一个可解除断言，其作为反向信号意味着信号246和信号227L具有值1。这可使部分或晶体管232转为“ON”。这可启用特定存储体。在图3C中，示出如何在部分232转为“OFF”时停用未选择的存储体。
在所说明的实施例中，随着字线225从低(0)转换到高(1)，可将局部位线229L拉“低”(从1到0)。这可致使部分234转为“OFF”，停用保持器/预充电电路216。这可允许全局下拉装置231在无(来自部分234的)争用的情况下写入GBL 204。
图3B是根据所公开主题的系统200的实例实施例的电路图。在所说明的实施例中，系统200可包含配置成存储数据位的存储器电路。在所说明的实施例中，可示出单个存储体。所说明的存储体可以是多个存储体(例如如图1中所示)中的一个。在各种实施例中，系统200可被包含为系统级芯片(SoC)、中央处理单元(CPU)、专用存储器电路或其它计算装置的部分。
在所说明的实施例中，系统200可存储0值(具体来说在位单元212的反相器221和反相器222中)。在所说明的实施例中，可发生读取操作或存储器存取。图解示出各种信号的值(例如1、0)。用箭头示出的值(例如1→0)表示值从第一值(例如1)转换为第二值(例如0)。此外，未示出成镜像的(例如右位单元212的那些值)或非说明性的值。
在所说明的实施例中，在读取操作期间，全局预充电信号246以及局部预充电信号227L中的一个可解除断言，其作为反向信号意味着信号246和信号227L具有值1。这可使部分或晶体管232转为“ON”。这可启用特定存储体。在图3C中，示出如何在部分232转为“OFF”时停用未选择的存储体。
在所说明的实施例中，随着字线225从低(0)转换到高(1)，局部位线229L可保持“高”(1)，并且局部位线下拉信号230可保持“低”(0)，由此允许部分234保持“ON”。全局下拉装置231由此保持“OFF”，从而允许保持器/预充电电路216在无(来自全局下拉装置231的)争用的情况下维持1到GBL 204。
此外，可见局部预充电信号如何允许部分232自定时以避免争用。
图3C是根据所公开主题的系统200的实例实施例的电路图。在所说明的实施例中，系统200可包含配置成存储数据位的存储器电路。在所说明的实施例中，可示出单个存储体。所说明的存储体可以是多个存储体(例如如图1中所示)中的一个。在各种实施例中，系统200可被包含为系统级芯片(SoC)、中央处理单元(CPU)、专用存储器电路或其它计算装置的部分。
在所说明的实施例中，可不选择系统200。替代地，可针对特定存储器存取而选择另一存储体(未示出)。图解示出各种信号的值(例如1、0)。用箭头示出的值(例如1→0)表示值从第一值(例如1)转换为第二值(例如0)。此外，未示出成镜像的(例如右位单元212的那些值)或非说明性的值。
在所说明的实施例中，在读取操作期间，全局预充电信号246解除断言，其作为反向信号意味着信号246具有值1。相反地，因为并未选择所说明的存储体，所以局部预充电信号227L和局部预充电信号227R可被断言或处于0。这可使未选择的存储体的部分或晶体管232转为“OFF”。这可停用特定存储体。
在这类实施例中，局部保持器/预充电电路216可被配置成仅在相应存储体正执行存储器存取时启用相应存储体，并且仅在相应存储体不执行存储器存取时停用相应存储体。
图3D是根据所公开主题的系统200的实例实施例的电路图。在所说明的实施例中，系统200可包含配置成存储数据位的存储器电路。在所说明的实施例中，可示出单个存储体。所说明的存储体可以是多个存储体(例如如图1中所示)中的一个。在各种实施例中，系统200可被包含为系统级芯片(SoC)、中央处理单元(CPU)、专用存储器电路或其它计算装置的部分。
在所说明的实施例中，系统200可充当分布式预充电网络的部分。在这类实施例中，所说明的存储体可与其它存储体(例如图1所示的那些存储体)协同工作以预充电全局位线204。
图解示出各种信号的值(例如1、0)。用箭头示出的值(例如1→0)表示值从第一值(例如1)转换为第二值(例如0)。此外，未示出成镜像的(例如右位单元212的那些值)或非说明性的值。
在所说明的实施例中，在存储器存取的评估阶段之后，局部预充电信号227L和局部预充电信号227R断言“低”或0。随后全局预充电信号246也断言转换为“低”或0。这可使未选择的存储体的部分或晶体管232转为“ON”。
在所说明的实施例中，局部字线信号225可以是0，这继而致使位线下拉信号230为0。位线下拉晶体管231可转为“OFF”并且晶体管234可转为“ON”。这可致使将全局位线204(经由保持器/预充电电路216)上拉为1。
在这类实施例中，通过多个存储体的许多局部保持器/预充电电路216可充当分布式预充电电路。然而，通过遍及多个存储体分布，局部保持器/预充电电路216可相对较小并且不放置在长全局预充电导线的远端(传统的单一预充电电路放置在长全局预充电导线的远端)。这可有益于分解大型RC网络且得到较低预充电时间，由此降低最大工作频率的限制。此外，分布式预充电电路可降低放置在供电栅格上的应力。应理解，上述仅是并未限制所公开主题的一些说明性实例。
图4是根据所公开主题的系统400的实例实施例的电路图。在所说明的实施例中，系统400可包含配置成存储数据位的存储器电路。在所说明的实施例中，可示出单个存储体。所说明的存储体可以是多个存储体(例如如图1中所示)中的一个。在各种实施例中，系统400可被包含为系统级芯片(SoC)、中央处理单元(CPU)、专用存储器电路或其它计算装置的部分。
在所说明的实施例中，系统400可包含位单元212、评估电路213以及保持器/预充电电路216，如上文所描述。在所说明的实施例中，系统400还可包含控制电路418。在这类实施例中，控制电路418可被配置成通过在不处于使用中时(或其它原因)断开存储体来降低功耗。在这类实施例中，可通过将保持器/预充电电路216用作功率报头电路来实现。
在所说明的实施例中，控制电路418可接收全局预充电信号(或其反向，信号246)以及存储体选择信号(或其反向，信号227C)作为输入。在各种实施例中，反向存储体选择信号227C可以至少部分地是局部预充电信号227L与局部预充电信号227R的组合。在所说明的实施例中，反向全局预充电信号246以及反向存储体选择信号227C可组合(例如经由与门(AND gate)444)。
在所说明的实施例中，控制电路418可接收功率使能信号(或其反向，信号472)作为输入。在这类实施例中，反向功率使能信号472可被配置成指示系统400何时供电以及系统400何时停用。在所说明的实施例中，可通过或非门442来组合反向功率使能信号472与预充电信号246和预充电信号227C。或非门442的输出随后可在充当控制信号419之前由反相器446反向。应理解，上述仅是并未限制所公开主题的一个说明性实例。
在所说明的实施例中，如果反向功率使能信号472经启用(0)，那么控制信号419可如参考图3A、图3B、图3C以及图3D所描述的那样操作，其中保持器/预充电电路216保持或预充电全局位线204，如上文所描述。然而，如果反向功率使能信号472经停用(1)，那么控制信号419可使晶体管232转为“OFF”，由此从电压供应器Vdd 202断连存储体且将其放置在低功率模式(例如关闭或下暂停状态)下。
图5是可包含根据所公开主题的原理形成的半导体装置的信息处理系统500的示意性框图。
参看图5，信息处理系统500可包含根据所公开主题的原理构建的装置中的一个或多个。在另一实施例中，信息处理系统500可采用或执行根据所公开主题的原理的一种或多种技术。
在各种实施例中，信息处理系统500可包含计算装置，例如膝上型计算机、桌上型计算机、工作站、服务器、刀片服务器、个人数字助理、智能手机、平板计算机以及其它适当的计算机或其虚拟机或虚拟计算装置。在各种实施例中，信息处理系统500可由用户(未示出)使用。
根据所公开主题的信息处理系统500可进一步包含中央处理单元(CPU)、逻辑或处理器510。在一些实施例中，处理器510可包含一个或多个功能单元块(functional unitblock；FUB)或组合逻辑块(combinational logic block；CLB)515。在这类实施例中，组合逻辑块可包含各种布尔(Boolean)逻辑操作(例如与非(NAND)、或非(NOR)、非(NOT)、异或(XOR))、稳定逻辑装置(例如触发器、锁存)、其它逻辑装置或其组合。这些组合逻辑操作可以简单或复杂方式配置成处理输入信号以实现所需结果。应理解，在描述同步组合逻辑操作的一些说明性实例时，所公开主题不受如此限制并且可包含异步操作或其混合。在一个实施例中，组合逻辑操作可包括多个互补金属氧化物半导体(complementary metal oxidesemiconductor；CMOS)晶体管。在各种实施例中，这些CMOS晶体管可布置到执行逻辑运算的门中；但应理解，可使用其它技术且所述其它技术在所公开主题的范围内。
根据所公开主题的信息处理系统500可进一步包含易失性存储器520(例如随机存取存储器(RAM))。根据所公开主题的信息处理系统500可进一步包含非易失性存储器530(例如硬盘驱动器、光存储器、与非(NAND)或快闪存储器)。在一些实施例中，易失性存储器520、非易失性存储器530或其组合或部分可被称作“存储介质”。在各种实施例中，易失性存储器520和/或非易失性存储器530可被配置成以半永久或基本上永久形式存储数据。
在各种实施例中，信息处理系统500可包含一个或多个网络接口540，其配置成允许信息处理系统500成为通信网络的部分且经由通信网络通信。Wi-Fi协议的实例可包含(但不限于)电气和电子工程师学会(Institute of Electrical and ElectronicsEngineers；IEEE)802.11g,IEEE 802.11n。蜂窝协议(cellular protocol)的实例可包含(但不限于)：IEEE 802.16m(又名无线城域网(Wireless-Metropolitan Area Network；Wireless-MAN))高级、长期演进(Long Term Evolution；LTE)高级、增强型数据速率全球移动通信系统(Global System for Mobile Communications；GSM)演进(Enhanced Datarates for GSM Evolution；EDGE)、演进型高速分组接入(Evolved High-Speed PacketAccess；HSPA+)。有线协议的实例可包含(但不限于)IEEE 802.3(又名以太网(Ethernet))、光纤通道(Fibre Channel)、电力线通信(Power Line communication)(例如HomePlug、IEEE 1901)。应理解，上述仅是并未限制所公开主题的一些说明性实例。
根据所公开主题的信息处理系统500可进一步包含用户接口单元550(例如显示适配器(display adapter)、触觉接口、人机接口装置)。在各种实施例中，这一用户接口单元550可被配置成或者从用户接收输入和/或向用户提供输出。其它种类的装置同样可以用于提供与用户的交互；例如，向用户提供的反馈可以是任何形式的感觉反馈(例如视觉反馈、听觉反馈或触感反馈)；并且来自用户的输入可以按任何形式接收，包含声音、语音或触感输入。
在各种实施例中，信息处理系统500可包含一个或多个其它装置或硬件组件560(例如显示器或监视器、键盘、鼠标、相机、指纹读取器、视频处理器)。应理解，上述仅是并未限制所公开主题的一些说明性实例。
根据所公开主题的信息处理系统500可进一步包含一个或多个系统总线505。在这类实施例中，系统总线505可被配置成通信地耦合处理器510、易失性存储器520、非易失性存储器530、网络接口540、用户接口单元550以及一个或多个硬件组件560。由处理器510处理的数据或从非易失性存储器530外部输入的数据可存储在非易失性存储器530或易失性存储器520中。
在各种实施例中，信息处理系统500可包含或执行一个或多个软件组件570。在一些实施例中，软件组件570可包含操作系统(operating system；OS)和/或应用程序。在一些实施例中，OS可被配置成向应用程序提供一个或多个服务并且管理或充当在应用程序与信息处理系统500的各种硬件组件(例如处理器510、网络接口540)之间的中介。在这类实施例中，信息处理系统500可包含一个或多个原生应用程序，其可安设在本地(例如在非易失性存储器530内)并且配置成直接由处理器510执行以及直接与OS交互。在这类实施例中，原生应用程序可包含预编译机器可执行码。在一些实施例中，原生应用程序可包含脚本解译器(例如C shell(csh)、苹果脚本(AppleScript)、热键脚本(AutoHotkey))或虚拟执行机(virtual execution machine；VM)(例如Java虚拟机(Java Virtual Machine)、微软公共语言运行时(Microsoft Common Language Runtime))，其被配置成将源代码或目标代码转译为随后由处理器510执行的可执行码。
上文所描述的半导体装置可使用各种封装技术来包封。举例来说，根据所公开主题的原理构建的半导体装置可使用下述技术中的任一个来包封：层叠封装(package onpackage；POP)技术、球栅阵列(ball grid array；BGA)技术、芯片尺寸封装(chip scalepackage；CSP)技术、塑料引线芯片载体(plastic leaded chip carrier；PLCC)技术、塑料双列直插式封装(plastic dual in-line package；PDIP)技术、华夫包装式裸片(die inwaffle pack)技术、晶片式裸片(die in wafer form)技术、板上芯片(chip on board；COB)技术、陶瓷双列直插封装(ceramic dual in-line package；CERDIP)技术、塑料公制四方扁平封装(plastic metric quad flat package；PMQFP)技术、塑料四方扁平封装(plastic quad flat package；PQFP)技术、小外形(small outline package；SOIC)技术、紧缩小外形封装(shrink small outline package；SSOP)技术、薄型小外形封装(薄型小外形封装；TSOP)技术、薄型四方扁平封装(thin quad flat package；TQFP)技术、系统级封装(system in package；SIP)技术、多芯片封装(multi-chip package；MCP)技术、晶片级构造封装(wafer-level fabricated package；WFP)技术、晶片级处理堆叠封装(wafer-levelprocessed stack package；WSP)技术或如本领域的技术人员将已知的其它技术。
方法步骤可由执行计算机程序的一个或多个可编程处理器来执行，以通过对输入数据进行操作并且生成输出来执行功能。方法步骤也可由例如现场可编程门阵列(fieldprogrammable gate array；FPGA)或专用集成电路(application-specific integratedcircuit；ASIC)的专用逻辑电路来执行，并且设备可实施为专用逻辑电路。
在各种实施例中，计算机可读介质可包含在执行时使得装置执行方法步骤的至少一部分的指令。在一些实施例中，计算机可读介质可包含在磁性介质、光学介质、其它介质或其组合中(例如CD-ROM、硬盘驱动器、只读存储器、快闪驱动器)。在这类实施例中，计算机可读介质可以是有形且非暂时性体现的制品。
在已参考实例实施例描述所公开主题的原理时，本领域的技术人员将显而易见的是可在不脱离这些公开概念的精神和范围的情况下对其作出各种改变以及修改。因此，应理解，上述实施例并非限制性的，而仅是说明性的。因此，本公开的概念的范围将通过所附权利要求书及其等效物的最广泛的容许的解释来确定，并且不应受上述描述的约束或限制。因此，应理解，所附权利要求书旨在涵盖如属于实施例的范围内的所有此类修改和改变。

Claims (20)

1.一种存储体设备，其特征在于，包括：
全局位线，配置成促进存储器存取；以及
多个存储体，其中每一存储体包括：
局部保持器预充电电路，耦合在电源与所述全局位线之间，以及
控制电路，配置成至少部分地控制所述局部保持器预充电电路。
2.根据权利要求1所述的存储体设备，其中所述局部保持器预充电电路中的每一个充当分布式预充电电路。
3.根据权利要求2所述的存储体设备，其中所述局部保持器预充电电路中的每一个被配置成同时将所述全局位线充电到第一预定义状态。
4.根据权利要求1所述的存储体设备，其中所述局部保持器预充电电路被配置成基于控制信号将所述全局位线保持在第一预定义状态下或允许所述全局位线从所述第一预定义状态无争用转换到第二预定义状态。
5.根据权利要求1所述的存储体设备，其中所述局部保持器预充电电路包括：
第一晶体管，耦合在所述电源与第二晶体管之间；以及
所述第二晶体管，耦合在所述第一晶体管与所述全局位线之间。
6.根据权利要求1所述的存储体设备，其中所述控制电路被配置成至少部分地基于局部预充电信号来自定时控制信号；以及
其中所述控制信号控制所述局部保持器预充电电路的一部分。
7.根据权利要求1所述的存储体设备，其中相应存储体的每一局部保持器预充电电路被配置成：
仅在所述相应存储体正执行存储器存取时启用所述电源与所述全局位线之间的导电；以及
仅在所述相应存储体不执行存储器存取时停用所述电源与所述全局位线之间的导电。
8.根据权利要求1所述的存储体设备，其中在所述存储器存取的评估阶段之后，每一局部保持器预充电电路被配置成：
以分布方式预充电所述全局位线。
9.根据权利要求1所述的存储体设备，其中相应存储体的每一局部保持器预充电电路被配置成通过从所述电源断连所述全局位线来降低所述相应存储体的功耗。
10.根据权利要求9所述的存储体设备，其中每一相应控制电路被配置成至少部分地基于功率使能信号，所述功率使能信号致使所述相应局部保持器预充电电路从所述电源断连所述全局位线。
11.一种静态随机存取存储器设备，其特征在于，包括：
静态随机存取存储器电路，配置成无争用操作以及包含多个存储体，其中每一存储体包括：
局部晶体管堆叠，具有在电源与全局位线之间串联耦合的两个晶体管，以及
局部控制电路，配置成至少部分地控制所述局部晶体管堆叠。
12.根据权利要求11所述的静态随机存取存储器设备，其中所述局部晶体管堆叠中的每一个充当分布式预充电电路。
13.根据权利要求11所述的静态随机存取存储器设备，其中所述局部晶体管堆叠包括配置成将所述全局位线充电到第一预定义状态的预充电电路。
14.根据权利要求11所述的静态随机存取存储器设备，其中所述局部晶体管堆叠包括保持器电路，所述保持器电路配置成基于控制信号将所述全局位线保持在第一预定义状态下或允许所述全局位线从所述第一预定义状态无争用转换到第二预定义状态。
15.根据权利要求11所述的静态随机存取存储器设备，其中相应存储体的每一局部晶体管堆叠被配置成：
仅在所述相应存储体正执行存储器存取时启用所述电源与所述全局位线之间的导电；以及
仅在所述相应存储体不执行存储器存取时停用所述电源与所述全局位线之间的导电。
16.根据权利要求11所述的静态随机存取存储器设备，其中在所述存储器存取的评估阶段之后，每一局部晶体管堆叠被配置成：
以分布方式预充电所述全局位线。
17.根据权利要求11所述的静态随机存取存储器设备，其中所述局部晶体管堆叠被配置成在功率节省模式下从所述全局位线断连所述电源。
18.根据权利要求17所述的静态随机存取存储器设备，其中每一相应局部控制电路被配置成至少部分地基于功率使能信号，所述功率使能信号致使所述相应局部晶体管堆叠从所述电源断连所述相应存储体。
19.一种随机存取存储器设备，其特征在于，包括：
随机存取存储器电路，包括：
多个存储体，各自配置成至少存储相应数据位；
全局位线，配置成促进对所述随机存取存储器电路的存储器存取；
分布式保持器电路，配置成基于控制信号将所述全局位线保持在第一预定义状态下或允许所述全局位线从所述第一预定义状态无争用转换到第二预定义状态，以及其中所述分布式保持器电路分布在所述多个存储体之间；以及
分布式预充电电路，配置成将所述全局位线充电到所述第一预定义状态，以及其中所述分布式预充电电路分布在所述多个存储体之间。
20.根据权利要求19所述的随机存取存储器设备，其中所述多个存储体中的每一个包括报头电路，所述报头电路配置成在功率节省模式下时从所述相应存储体的电源断连所述全局位线。
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