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TW201838186A - 高電子遷移率電晶體 - Google Patents

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TW201838186A
TW201838186A TW106110975A TW106110975A TW201838186A TW 201838186 A TW201838186 A TW 201838186A TW 106110975 A TW106110975 A TW 106110975A TW 106110975 A TW106110975 A TW 106110975A TW 201838186 A TW201838186 A TW 201838186A
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陳志諺
楊弦龍
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聯穎光電股份有限公司
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Abstract

一種高電子遷移率電晶體包括第一III-V族化合物層、第二III-V族化合物層、源極電極、汲極電極、閘極電極、第一溝槽與第二溝槽。第二III-V族化合物層設置於第一III-V族化合物層上。源極電極與汲極電極設置於第一III-V族化合物層之上。閘極電極設置於在第一方向上位於源極電極與汲極電極之間的第二III-V族化合物層之上。第二III-V族化合物層包括第一區設置於閘極電極之下。第一溝槽於第一方向上至少部分設置於第一區與源極電極之間，且第二溝槽於第一方向上至少部分設置於第一區與汲極電極之間。

Description

高電子遷移率電晶體
本發明係關於一種高電子遷移率電晶體(high electron mobility transistor，HEMT)，尤指一種具有溝槽之高電子遷移率電晶體。
III-V族半導體化合物由於其半導體特性而可應用於形成許多種類的積體電路裝置，例如高功率場效電晶體、高頻電晶體或高電子遷移率電晶體(high electron mobility transistor，HEMT)。在高電子遷移率電晶體中，兩種不同能帶隙(band-gap)的半導體材料係結合而於接面(junction)形成異質接面(heterojunction)而為載子提供通道。近年來，氮化鎵(GaN)系列的材料由於擁有較寬能隙與飽和速率高的特點而適合應用於高功率與高頻率產品。氮化鎵系列的高電子遷移率電晶體由材料本身的壓電效應產生二維電子氣(2DEG)，其電子速度及密度均較高，故可用以增加切換速度。然而，在高功率操作時容易因電流變大而使得在通道處產生熱效應，進而使得高電子遷移率電晶體的可靠度(reliability)降低而影響品質。
本發明提供了一種高電子遷移率電晶體，利用於第二III-V族化合物層中形成溝槽來控制二維電子氣(2DEG)或/及電場分布狀況，藉此提升高電子遷移率電晶體的電性表現或/及改善高電子遷移率電晶體的可靠度。
根據本發明之一實施例，本發明提供了一種高電子遷移率電晶體，包括一第一III-V族化合物層、一第二III-V族化合物層、一源極電極、一汲極電極、一閘極電極、一第一溝槽與一第二溝槽。第二III-V族化合物層設置於第一III-V族化合物層上，且第二III-V族化合物層之組成係與第一III-V族化合物層不同。源極電極與汲極電極設置於第一III-V族化合物層之上。閘極電極設置於在一第一方向上位於源極電極與汲極電極之間的第二III-V族化合物層之上。第二III-V族化合物層包括一第一區設置於閘極電極之下。第一溝槽與第二溝槽係至少部分設置於第二III-V族化合物層中。第一溝槽係於第一方向上至少部分設置於第一區與源極電極之間，而第二溝槽係於第一方向上至少部分設置於第一區與汲極電極之間。
請參閱第1圖。第1圖所繪示為本發明第一實施例之高電子遷移率電晶體的示意圖。如第1圖所示，本實施例提供一種高電子遷移率電晶體101，包括一第一III-V族化合物層30、一第二III-V族化合物層40、一源極電極51、一汲極電極52、一閘極電極80、一第一溝槽M1與一第二溝槽M2。第二III-V族化合物層40設置於第一III-V族化合物層30上，且第二III-V族化合物層40之組成係與第一III-V族化合物層30不同。舉例來說，第一III-V族化合物層30可當作高電子遷移率電晶體101中的通道層(channel layer)而可利用氮化鎵(gallium nitride，GaN)或/及、氮化銦鎵(indium gallium nitride，InGaN)等材料來形成，第二III-V族化合物層40可當作高電子遷移率電晶體101中的阻障層(barrier layer)而可利用氮化鋁鎵(alumium gallium nitride，AlGaN)、氮化鋁銦(alumium indium nitride，AlInN)或/及氮化鋁(alumium nitride，AlN)等材料來形成，但並不以此為限。在一些實施例中，亦可視需要使用上述材料以外之III-V族化合物來形成第一III-V族化合物層30與第二III-V族化合物層40。源極電極51與汲極電極52設置於第一III-V族化合物層30之上，而閘極電極80設置於在一第一方向D1上位於源極電極51與汲極電極52之間的第二III-V族化合物層40之上。在一些實施例中，源極電極51與汲極電極52可設置於第二III-V族化合物層40之上，但並不以此為限。在一些實施例中，亦可視需要將源極電極51與汲極電極52可設置於第一III-V族化合物層30之上而未設置第二III-V族化合物層40之上。源極電極51、汲極電極52與閘極電極80可分別包括金屬導電材料或其他適合之導電材料。上述之金屬導電材料可包括金(Au)、鎢(W)、鈷(Co)、鎳(Ni)、鈦(Ti)、鉬(Mo)、銅(Cu)、鋁(Al)、鉭(Ta)、鈀(Pd)、鉑(Pt)、上述材料之化合物、複合層或合金，但並不以此為限。在一些實施例中，高電子遷移率電晶體101可更包括一閘極介電層70設置於第二III-V族化合物層40上，部分之閘極介電層70係於一垂直方向D3上設置於第二III-V族化合物層40與閘極電極80之間，而閘極介電層70可延伸以覆蓋源極電極51、汲極電極52以及第一III-V族化合物層30與第二III-V族化合物層40的側面，但並不以此為限。在一些實施例中，閘極介電層70可為單層或多層材料層堆疊的結構，例如可包括一第一介電層71與一第二介電層72，但並不以此為限。閘極介電層70的材料可包括氮化鋁、氮化矽(例如Si3 N4 )、氧化矽(例如SiO2 )、氧化鋁(例如Al2 O3 )、氧化鉿(例如HfO2 )、氧化鑭(例如La2 O3 )、氧化(例如Lu2 O3 )、氧化鑭(LaLuO3 )或其他適合之介電材料。
第二III-V族化合物層40可包括一第一區R1、一第二區R2以及一第三區R3。第一區R1設置於閘極電極80之下，第二區R2設置於源極電極51之下，而第三區R3設置於汲極電極52之下。第一溝槽M1與第二溝槽M2係至少部分設置於第二III-V族化合物層40中。第一溝槽M1可於第一方向D1上至少部分設置於第二III-V族化合物層40的第一區R1與源極電極51之間，而第二溝槽M2可於第一方向D1上至少部分設置於第二III-V族化合物層40的第一區R1與汲極電極52之間。在源極電極51與汲極電極52設置於第二III-V族化合物層40之上的狀況下，第一溝槽M1可於第一方向D1上至少部分設置於第二III-V族化合物層40的第一區R1與第二區R2之間，而第二溝槽M2可於第一方向D1上至少部分設置於第二III-V族化合物層40的第一區R1與第三區R3之間。換句話說，第一溝槽M1係位於靠近源極電極51的一側，第二溝槽M2係位於靠近汲極電極52的一側，而位於閘極電極80之下的第一區R1係於第一方向D1上位於第一溝槽M1與第二溝槽M2之間。因此，藉由於第二III-V族化合物層40中形成第一溝槽M1與第二溝槽M2，可用以控制或/及改變於第二III-V族化合物層40以及一第二III-V族化合物層40之間產生的二維電子氣(2DEG)以及所形成之電場分布狀況，藉此提升高電子遷移率電晶體101的電性表現或/及改善高電子遷移率電晶體101的可靠度，例如可改善臨界電壓(threshold voltage，Vth)的穩定性與臨界電壓的遲滯效應(hysteresis)狀況。此外，在一些實施例中，可視需要控制第一溝槽M1與第二溝槽M2的深度，例如第一溝槽M1與第二溝槽M2可分別貫穿第二III-V族化合物層40(未繪示此狀況)，或者第一溝槽M1與第二溝槽M2可未貫穿第二III-V族化合物層40，藉此可避免用以形成第一溝槽M1與第二溝槽M2之蝕刻製程對於通道區產生破壞並減少閘極下方區域的電荷捕捉效應(charge trapping effect)，對於高電子遷移率電晶體101的可靠度有更進一步的幫助。
如第1圖所示，高電子遷移率電晶體101可更包括一緩衝層20設置於第一III-V族化合物層30之下，而高電子遷移率電晶體101可設置於一基底10上，但並不以此為限。在一些實施例中，緩衝層20可包括例如氮化鎵、氮化鋁鎵或其他適合之緩衝材料，而基底10可包括矽基底、碳化矽(SiC)基底、氮化鎵基底、藍寶石(sapphire)基底或其他適合材料所形成之基底。此外，藉由控制閘極電極80的大小、閘極電極80與源極電極51以及汲極電極52之間的相對距離、第一溝槽M1與第二溝槽M2的大小等方式可調整電場的分布狀況，達到提升高電子遷移率電晶體101之崩潰電壓(breakdown voltage)的效果。舉例來說，第一溝槽M1於第一方向D1上之長度(例如第1圖中所示之第一長度W1)可小於第二溝槽M2第一方向D1上之長度(例如第1圖中所示之第二長度W2)，但並不以此為限。在本發明之一些其他實施例中，亦可視其他設計需要而使第一溝槽M1之第一長度W1大於或等於第二溝槽M2之第二長度W2。此外，在一些實施例中，閘極電極80可延伸而部分設置於第一溝槽M1或/及第二溝槽M2中，閘極電極80可朝源極電極51延伸而與設置於第一溝槽M1與源極電極51之間之第二III-V族化合物層40的一部分於垂直方向D3上重疊，且閘極電極80亦可朝汲極電極52延伸而與設置於第二溝槽M2與汲極電極52之間之第二III-V族化合物層40的一部分於垂直方向D3上重疊。在一些實施例中，第一溝槽M1或/及第二溝槽M2可被閘極介電層70以及閘極電極80填滿，但並不以此為限。
請參閱第1圖至第3圖。第2圖所繪示為本實施例之高電子遷移率電晶體101於一實施態樣的上視示意圖，而第3圖所繪示為本實施例之高電子遷移率電晶體101於另一實施態樣的上視示意圖。如第1圖與第2圖所示，於一些實施態樣中，第一溝槽M1與第二溝槽M2可彼此分離，例如第一溝槽M1與第二溝槽M2可分別為一條狀溝槽沿與第一方向D1正交之一第二方向D2延伸，但並不以此為限。如第1圖與第3圖所示，於一些實施態樣中，第一溝槽M1與第二溝槽M2可彼此相連而構成一第一壕溝結構MS1。第一壕溝結構MS1可為一封閉的壕溝圍繞部分之第二III-V族化合物層40。換句話說，第一壕溝結構MS1包括上述之第一溝槽M1與第二溝槽M2，且第一壕溝結構MS1係於第一方向D1以及第二方向D2上圍繞第二III-V族化合物層40之第一區R1。藉由形成第一壕溝結構MS1圍繞位於閘極電極80下方之部分的第二III-V族化合物層40，可更進一步加強控制或/及改變二維電子氣以及所形成之電場分布狀況的效果，對於高電子遷移率電晶體101的電性表現以及可靠度都有正面的幫助。此外，值得說明的是，上述第2圖與第3圖所示之第一溝槽M1與第二溝槽M2互相分離或彼此相連而形成第一壕溝結構MS1之設置方式亦可適用於以下本發明的其他實施例中。
下文將針對本發明的不同實施例進行說明，且為簡化說明，以下說明主要針對各實施例不同之處進行詳述，而不再對相同之處作重覆贅述。此外，本發明之各實施例中相同之元件係以相同之標號進行標示，以利於各實施例間互相對照。
請參閱第4圖。第4圖所繪示為本發明第二實施例之高電子遷移率電晶體的示意圖。如第4圖所示，本實施例之高電子遷移率電晶體102與上述第一實施例不同的地方在於，高電子遷移率電晶體102可更包括一含氟區域60設置於第二III-V族化合物層40中，至少一部分之含氟區域60可設置於第二III-V族化合物層40之第一區R1中，但並不以此為限。含氟區域60中可包括氟離子，氟離子可提供靜止的強烈負電荷而可有效地空乏(deplete)載子通道的電子，使通道載子濃度降低或使通道中斷，使載子通道成為經常性關閉狀態，故可使高電子遷移率電晶體102成為一常關式(normally-off)電晶體，但並不以此為限。含氟區域60的大小以及深度可藉由調整形成含氟區域60的製程例如離子植入製程的製程參數來控制。舉例來說，含氟區域60的最上表面(topmost surface)可低於第二III-V族化合物層40的最上表面，而含氟區域60的最底表面(bottommost surface)可高於第二III-V族化合物層40的最底表面，但並不以此為限。在本發明的一些其他實施例中，亦可視需要使含氟區域60接觸第二III-V族化合物層40的最上表面或/及最底表面。此外，在一些實施例中，至少一部分之含氟區域60可於第一方向D1上設置於第一溝槽M1與第二溝槽M2之間，藉由第一溝槽M1與第二溝槽M2所形成在物理上的限制，可降低當高電子遷移率電晶體102在長時間操作下含氟區域60中的氟離子受到電場驅動力或/及操作產生之熱能影響而發生擴散現象，對此擴散現象之抑制可有效改善高電子遷移率電晶體102的可靠度，且第一溝槽M1與第二溝槽M2亦可用於控制或/及改變所形成之電場分布狀況，對於高電子遷移率電晶體102的電性表現亦有正面的幫助。此外，在一些實施例中，第一溝槽M1與第二溝槽M2的底面可與含氟區域60的最底表面大體上等高，但並不以此為限。在本發明之一些其他實施例中，亦可視需要使第一溝槽M1與第二溝槽M2的底面高於或低於含氟區域60的最底表面，甚至亦可使第一溝槽M1與第二溝槽M2的底面高於含氟區域60的最上表面。第一溝槽M1與第二溝槽M2除了可在物理上形成對於含氟區域60之擴散限制效果，第一溝槽M1與第二溝槽M2亦可用以重新調整電場分布狀況，例如可調整閘極電極80與汲極電極52之間的強電場分布，藉此對含氟區域60的擴散狀況形成阻擋效果，因此第一溝槽M1與第二溝槽M2無論深淺均有一定程度抑制含氟區域60擴散或/及控制電場的效果，故可使得第一溝槽M1與第二溝槽M2的製程容許範圍(process window)較有彈性。此外，在一些實施例中，含氟區域60亦可未與第一溝槽M1或/及第二溝槽M2直接接觸，但並不以此為限。
請參閱第4圖至第6圖。第5圖所繪示為本實施例之高電子遷移率電晶體102於一實施態樣的上視示意圖，而第6圖所繪示為本實施例之高電子遷移率電晶體102於另一實施態樣的上視示意圖。如第4圖與第5圖所示，於一些實施態樣中，第一溝槽M1與第二溝槽M2可彼此分離，例如第一溝槽M1與第二溝槽M2可分別為一條狀溝槽沿第二方向D2延伸，且至少一部分之含氟區域60可於第一方向D1上設置於第一溝槽M1與第二溝槽M2之間，但並不以此為限。如第4圖與第6圖所示，於一些實施態樣中，第一溝槽M1與第二溝槽M2可彼此相連而構成第一壕溝結構MS1，而第一壕溝結構MS1可於第一方向D1以及第二方向D2上圍繞第二III-V族化合物層40之第一區R1以及至少部分之含氟區域60。藉由形成第一壕溝結構MS1圍繞至少部分之含氟區域60，可更進一步加強抑制含氟區域60擴散的效果，進而可更加提升可靠度。
請參閱第4圖以及第7圖至第9圖。第7圖至第9圖所繪示為本實施例之高電子遷移率電晶體102的製作方法示意圖。本實施例之高電子遷移率電晶體102的製作方法可包括但並不限於下列步驟。首先，如第7圖所示，於基底10上依序形成緩衝層20、第一III-V族化合物層30以及第二III-V族化合物層40，然後藉由於第二III-V族化合物層40上形成一遮罩層例如一介電蓋層49並搭配蝕刻製程來對緩衝層20、第一III-V族化合物層30以及第二III-V族化合物層40進行圖案化而形成一臺地(mesa)結構。接著，如第7圖至第8圖所示，將介電蓋層49移除後，於第二III-V族化合物層40上形成源極電極51與汲極電極52，並於第二III-V族化合物層40中形成含氟區域60。然後，如第9圖所示，形成第一溝槽M1與第二溝槽M2。之後，如第4圖所示，形成閘極介電層70與閘極電極80。值得說明的是，含氟區域60可於第一溝槽M1與第二溝槽M2之前形成，但並不以此為限。在一些實施例中，亦可視需要先形成第一溝槽M1與第二溝槽M2再形成含氟區域60。
請參閱第10圖。第10圖所繪示為本發明第三實施例之高電子遷移率電晶體的示意圖。如第10圖所示，本實施例之高電子遷移率電晶體103與上述第二實施例不同的地方在於，本實施例之含氟區域60可更進一步沿第二方向D2上延伸而部分位於由第一溝槽M1與第二溝槽M2所構成之第一壕溝結構MS1之外，藉此可對此區域之通道區產生空乏效果。
請參閱第11圖與第12圖。第11圖所繪示為本發明第四實施例之高電子遷移率電晶體的上視示意圖，而第12圖為沿第11圖中A-A’剖所繪示之剖面示意圖。如第11圖與第12圖所示，本實施例之高電子遷移率電晶體104與上述第三實施例不同的地方在於，本實施例之含氟區域60可再更進一步延伸而覆蓋第二III-V族化合物層40、第一III-V族化合物層30以及緩衝層20之側面與緩衝層20的上表面，藉此更進一步加強對通道區產生之空乏效果。
請參閱第13圖、第14圖與第15圖。第13圖所繪示為本發明第五實施例之高電子遷移率電晶體105的示意圖，第14圖所繪示為本發明第六實施例之高電子遷移率電晶體106的示意圖，而第15圖所繪示為本發明第七實施例之高電子遷移率電晶體107的示意圖。在本發明之高電子遷移率電晶體中，可藉由控制閘極電極的大小、閘極電極與源極電極以及汲極電極之間的相對距離等設計來調整所形成之電場的分布狀況，並藉此提升高電子遷移率電晶體之崩潰電壓。舉例來說，如第13圖所示，在一些實施例中，閘極電極80可僅部分設置於第一溝槽M1與第二溝槽M2而未填滿第一溝槽M1與第二溝槽M2。此外，第一溝槽M1於第一方向D1上之長度(例如第13圖中所示之第一長度W1)可小於第二溝槽M2第一方向D1上之長度(例如第13圖中所示之第二長度W2)，而藉由較大的第二溝槽M2可舒緩閘極電極80與汲極電極52之間的電場分布狀況，藉此可避免負電荷之氟離子被此較強之電場影響而擴散出含氟區域60之外，但並不以此為限。如第14圖所示，在一些實施例中，第二溝槽M2於第一方向D1上之第二長度W2亦可小於第一溝槽M1於第一方向D1上之第一長度W1。如第15圖所示，在一些實施例中，第一溝槽M1於第一方向D1上之第一長度W1亦可大體上等於第二溝槽M2於第一方向D1上之第二長度W2。值得說明的是，上述之第一溝槽M1與第二溝槽M2的相對長度關係亦可適用於本發明的其他實施例中。
請參閱第16圖。第16圖所繪示為本發明第八實施例之高電子遷移率電晶體的示意圖。如第16圖所示，本實施例之高電子遷移率電晶體108與上述第五實施例不同的地方在於，本實施例之閘極電極80可朝源極電極51延伸而與設置於第一溝槽M1與源極電極51之間之第二III-V族化合物層40的一部分於垂直方向D3上重疊，而第一溝槽M1可被閘極電極80與閘極介電層70填滿，且第二溝槽M2係未被閘極電極80與閘極介電層70填滿。
請參閱第17圖。第17圖所繪示為本發明第九實施例之高電子遷移率電晶體的示意圖。如第17圖所示，本實施例之高電子遷移率電晶體109與上述第五實施例不同的地方在於，本實施例之閘極電極80可朝汲極電極52延伸而與設置於第二溝槽M2與汲極電極52之間之第二III-V族化合物層40的一部分於垂直方向D3上重疊，而第二溝槽M2可被閘極電極80與閘極介電層70填滿，且第一溝槽M1係未被閘極電極80與閘極介電層70填滿。
請參閱第18圖。第18圖所繪示為本發明第十實施例之高電子遷移率電晶體的示意圖。如第18圖所示，與上述第二實施例不同的地方在於，本實施例之高電子遷移率電晶體201可更包括一第三溝槽M3與一第四溝槽M4。第三溝槽M3與第四溝槽M4係至少部分設置於第二III-V族化合物層40中，第三溝槽M3係於第一方向D1上至少部分設置於第一溝槽M1與源極電極51之間，且第四溝槽M4係於第一方向D1上至少部分設置於第二溝槽M2與汲極電極52之間。換句話說，第二III-V族化合物層40可更包括一第四區R4以及一第五區R5，第四區R4係位於第一溝槽M1與第三溝槽M3之間，且第五區R5係位於第二溝槽M2與第四溝槽M4之間。第三溝槽M3與第四溝槽M4可用以於第一溝槽M1與第二溝槽M2之外產生另一層的阻擋效果，可更進一步抑制含氟區域60可能發生之擴散現象。此外，請參閱第19圖與第20圖。第19圖所繪示為本實施例之高電子遷移率電晶體201於一實施態樣的上視示意圖，而第20圖所繪示為本實施例之高電子遷移率電晶體201於另一實施態樣的上視示意圖。如第18圖與第19圖所示，於一些實施態樣中，第三溝槽M3與第四溝槽M4可彼此相連而構成第二壕溝結構MS2，而第二壕溝結構MS2可於第一方向D1以及第二方向D2上圍繞第二III-V族化合物層40之第一區R1以及由第三溝槽M3與第四溝槽M4所構成之第一壕溝結構MS1。藉由第二壕溝結構MS2之設置可更進一步加強抑制含氟區域60擴散的效果，進而可更加提升高電子遷移率電晶體201的可靠度。如第18圖與第20圖所示，於一些實施態樣中，第三溝槽M3與第四溝槽M4可彼此分離，例如第三溝槽M3與第四溝槽M2可分別為一條狀溝槽沿第二方向D2延伸，且第一壕溝結構MS1可於第一方向D1上設置於第三溝槽M3與第四溝槽M4之間。
請參閱第21圖至第28圖。第21圖所繪示為本發明第十一實施例之高電子遷移率電晶體202的示意圖，第22圖所繪示為本發明第十二實施例之高電子遷移率電晶體203的示意圖，第23圖所繪示為本發明第十三實施例之高電子遷移率電晶體204的示意圖，第24圖所繪示為本發明第十四實施例之高電子遷移率電晶體205的示意圖，第25圖所繪示為本發明第十五實施例之高電子遷移率電晶體206的示意圖，第26圖所繪示為本發明第十六實施例之高電子遷移率電晶體207的示意圖，第27圖所繪示為本發明第十七實施例之高電子遷移率電晶體208的示意圖，而第28圖所繪示為本發明第十八實施例之高電子遷移率電晶體209的示意圖。如第21圖至第28圖所示，在一些實施例中，可藉由控制閘極電極80的大小、閘極電極80與源極電極51以及汲極電極52之間的相對距離等設計來調整所形成之電場的分布狀況，並藉此提升高電子遷移率電晶體之崩潰電壓。舉例來說，如第21圖所示，在一些實施例中，於具有第一溝槽M1、第二溝槽M2、第三溝槽M3以及第四溝槽M4的狀況下，閘極電極80可僅部分設置於第一溝槽M1與第二溝槽M2中而未設置於第三溝槽M3與第四溝槽M4中，且第一溝槽M1與第二溝槽M2可未被閘極電極80與閘極介電層70填滿。如第22圖所示，在一些實施例中，閘極電極80可朝源極電極51延伸而部分設置於第一溝槽M1與第三溝槽M3中，且閘極電極80可與設置於該第三溝槽M3與第一溝槽M1之間之第二III-V族化合物層40的第四區R4於垂直方向D3上重疊。此外，閘極電極80亦可朝汲極電極52延伸而部分設置於第二溝槽M2與第四溝槽M4中，且閘極電極80可與設置於該第四溝槽M4與第二溝槽M2之間之第二III-V族化合物層40的第五區R5於垂直方向D3上重疊。如第22圖所示，第一溝槽M1與第二溝槽M2可被閘極電極80與閘極介電層70填滿，而第三溝槽M3與第四溝槽M4可未被閘極電極80與閘極介電層70填滿。如第23圖所示，第三溝槽M3與第四溝槽M4可被閘極電極80與閘極介電層70填滿，閘極電極80可與設置於第三溝槽M3與源極電極51之間之第二III-V族化合物層40的一部分重疊，且閘極電極80可與設置於第四溝槽M4與汲極電極52之間之第二III-V族化合物層40的一部分重疊。如第24圖至第28圖所示，閘極電極80可視需要偏向源極電極51或汲極電極52設置，故第一溝槽M1、第二溝槽M2、第三溝槽M3以及第四溝槽M4可分別被閘極電極80與閘極介電層70填滿或未被閘極電極80與閘極介電層70填滿。此外，值得說明的是，上述第21圖至第28圖中亦可視需要未設置含氟區域60，而第三溝槽M3、第四溝槽M4與閘極電極80的設置方式亦可用以達到控制或/及改變二維電子氣以及所形成之電場分布之效果。
請參閱第29圖。第29圖所繪示為本發明第十九實施例之高電子遷移率電晶體的示意圖。如第29圖所示，與上述第二實施例不同的地方在於，本實施例之高電子遷移率電晶體301可更包括一輔助電極90設置於位於第二溝槽M2與汲極電極52之間的第二III-V族化合物層40上，且輔助電極90可與源極電極51電性連接，輔助電極90可用以於第二溝槽M2與汲極電極52之間調變通道載子密度，藉此使得高電子遷移率電晶體301可用於cascode電路裝置。
請參閱第30圖、第31圖與第32圖。第30圖所繪示為本發明第二十實施例之高電子遷移率電晶體401的示意圖，第31圖所繪示為本發明第二十一實施例之高電子遷移率電晶體402的示意圖，而第32圖所繪示為本發明第二十二實施例之高電子遷移率電晶體403的示意圖。如第30圖所示，在一些實施例中，第一溝槽M1與第二溝槽M2的底面可低於含氟區域60的最底表面。如第31圖所示，在一些實施例中，第一溝槽M1與第二溝槽M2的底面可高於含氟區域60的最底表面且低於含氟區域60的最上表面，且部分之含氟區域60可設置於第一溝槽M1與第二溝槽M2的下方，但並不以此為限。如第32圖所示，第一溝槽M1與第二溝槽M2的底面可高於含氟區域60的最上表面，且含氟區域60可未接觸第一溝槽M1與第二溝槽M2。值得說明的是，相對較淺的第一溝槽M1與第二溝槽M2可避免通道區被形成第一溝槽M1與第二溝槽M2的蝕刻製程產生破壞，藉此可避免對高電子遷移率電晶體403的電性表現產生負面影響。
請參閱第33圖。第33圖所繪示為本發明第二十三實施例之高電子遷移率電晶體的示意圖。如第33圖所示，與上述第二實施例不同的地方在於，本實施例之高電子遷移率電晶體501可更包括一蓋層45設置於第二III-V族化合物層40上，源極電極51與汲極電極52係設置於蓋層45上，且蓋層45係設置於閘極介電層70與第二III-V族化合物層40之間。蓋層45的材料可包括氮化鎵、氮化鋁、氮化鋁鎵、氮化矽或其他適合之材料。此外，在一些實施例中，第一溝槽M1與第二溝槽M2係分別貫穿蓋層45，但並不以此為限。值得說明的是，本實施例之蓋層45亦可視需要應用於本發明之其他實施例中，例如上述之各實施例中。
綜上所述，在本發明之高電子遷移率電晶體中，第一溝槽與第二溝槽可分別設置於第二III-V族化合物層中介於閘極電極與源極電極之間以及介於閘極電極與汲極電極之間的區域，藉由第一溝槽與第二溝槽來控制或/及改變二維電子氣以及所形成之電場分布狀況，藉此改善高電子遷移率電晶體的電性表現與可靠度。此外，本發明之高電子遷移率電晶體可更包括含氟區域設置於第二III-V族化合物層中，而第一溝槽與第二溝槽可用於形成在物理上的限制或/及改變電場分布狀況，藉此降低當高電子遷移率電晶體在長時間操作下使得含氟區域中的氟離子受到電場驅動力或/及操作產生之熱能影響而發生擴散現象，故亦可在具有含氟區域的狀況下達到改善電性表現與可靠度的效果。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10‧‧‧基底
20‧‧‧緩衝層
30‧‧‧第一III-V族化合物層
40‧‧‧第二III-V族化合物層
45‧‧‧蓋層
49‧‧‧介電蓋層
51‧‧‧源極電極
52‧‧‧汲極電極
60‧‧‧含氟區域
70‧‧‧閘極介電層
71‧‧‧第一介電層
72‧‧‧第二介電層
80‧‧‧閘極電極
90‧‧‧輔助電極
101-109‧‧‧高電子遷移率電晶體
201-209‧‧‧高電子遷移率電晶體
301‧‧‧高電子遷移率電晶體
401-403‧‧‧高電子遷移率電晶體
501‧‧‧高電子遷移率電晶體
D1‧‧‧第一方向
D2‧‧‧第二方向
D3‧‧‧垂直方向
M1‧‧‧第一溝槽
M2‧‧‧第二溝槽
M3‧‧‧第三溝槽
M4‧‧‧第四溝槽
MS1‧‧‧第一壕溝結構
MS2‧‧‧第二壕溝結構
R1‧‧‧第一區
R2‧‧‧第二區
R3‧‧‧第三區
R4‧‧‧第四區
R5‧‧‧第五區
W1‧‧‧第一長度
W2‧‧‧第二長度
第1圖所繪示為本發明第一實施例之高電子遷移率電晶體的示意圖。 第2圖所繪示為本發明第一實施例之高電子遷移率電晶體於一實施態樣的上視示意圖。 第3圖所繪示為本發明第一實施例之高電子遷移率電晶體於另一實施態樣的上視示意圖。 第4圖所繪示為本發明第二實施例之高電子遷移率電晶體的示意圖。 第5圖所繪示為本發明第二實施例之高電子遷移率電晶體於一實施態樣的上視示意圖。 第6圖所繪示為本發明第二實施例之高電子遷移率電晶體於另一實施態樣的上視示意圖。 第7圖至第9圖所繪示為本發明第二實施例之高電子遷移率電晶體的製作方法示意圖，其中 第8圖繪示了第7圖之後的製作方法示意圖； 第9圖繪示了第8圖之後的製作方法示意圖。 第10圖所繪示為本發明第三實施例之高電子遷移率電晶體的示意圖。 第11圖所繪示為本發明第四實施例之高電子遷移率電晶體的上視示意圖。 第12圖為沿第11圖中A-A’剖所繪示之剖面示意圖。 第13圖所繪示為本發明第五實施例之高電子遷移率電晶體的示意圖。 第14圖所繪示為本發明第六實施例之高電子遷移率電晶體的示意圖。 第15圖所繪示為本發明第七實施例之高電子遷移率電晶體的示意圖。 第16圖所繪示為本發明第八實施例之高電子遷移率電晶體的示意圖。 第17圖所繪示為本發明第九實施例之高電子遷移率電晶體的示意圖。 第18圖所繪示為本發明第十實施例之高電子遷移率電晶體的示意圖。 第19圖所繪示為本發明第十實施例之高電子遷移率電晶體於一實施態樣的上視示意圖。 第20圖所繪示為本發明第十實施例之高電子遷移率電晶體於另一實施態樣的上視示意圖。 第21圖所繪示為本發明第十一實施例之高電子遷移率電晶體的示意圖。 第22圖所繪示為本發明第十二實施例之高電子遷移率電晶體的示意圖。 第23圖所繪示為本發明第十三實施例之高電子遷移率電晶體的示意圖。 第24圖所繪示為本發明第十四實施例之高電子遷移率電晶體的示意圖。 第25圖所繪示為本發明第十五實施例之高電子遷移率電晶體的示意圖。 第26圖所繪示為本發明第十六實施例之高電子遷移率電晶體的示意圖。 第27圖所繪示為本發明第十七實施例之高電子遷移率電晶體的示意圖。 第28圖所繪示為本發明第十八實施例之高電子遷移率電晶體的示意圖。 第29圖所繪示為本發明第十九實施例之高電子遷移率電晶體的示意圖。 第30圖所繪示為本發明第二十實施例之高電子遷移率電晶體的示意圖。 第31圖所繪示為本發明第二十一實施例之高電子遷移率電晶體的示意圖。 第32圖所繪示為本發明第二十二實施例之高電子遷移率電晶體的示意圖。 第33圖所繪示為本發明第二十三實施例之高電子遷移率電晶體的示意圖。

Claims (24)

  1. 一種高電子遷移率電晶體(high electron mobility transistor，HEMT)，包括： 一第一III-V族化合物層； 一第二III-V族化合物層，設置於該第一III-V族化合物層上，該第二III-V族化合物層之組成係與該第一III-V族化合物層不同； 一源極電極以及一汲極電極，設置於該第一III-V族化合物層之上； 一閘極電極，設置於在一第一方向上位於該源極電極與該汲極電極之間的該第二III-V族化合物層之上，其中該第二III-V族化合物層包括一第一區，設置於該閘極電極之下； 一第一溝槽，至少部分設置於該第二III-V族化合物層中且於該第一方向上至少部分設置於該第一區與該源極電極之間；以及 一第二溝槽，至少部分設置於該第二III-V族化合物層中且於該第一方向上至少部分設置於該第一區與該汲極電極之間。
  2. 如請求項1所述之高電子遷移率電晶體，其中該第一溝槽與該第二溝槽係彼此分離。
  3. 如請求項1所述之高電子遷移率電晶體，其中該第一溝槽與該第二溝槽係彼此相連。
  4. 如請求項3所述之高電子遷移率電晶體，其中一第一壕溝結構包括該第一溝槽與該第二溝槽，該第一壕溝結構係於該第一方向以及一與該第一方向正交之第二方向上圍繞該第二III-V族化合物層之該第一區。
  5. 如請求項1所述之高電子遷移率電晶體，更包括： 一含氟區域，設置於該第二III-V族化合物層中，其中至少一部分之該含氟區域係設置於該第二III-V族化合物層之該第一區中。
  6. 如請求項5所述之高電子遷移率電晶體，其中至少一部分之該含氟區域係於該第一方向上設置於該第一溝槽與該第二溝槽之間。
  7. 如請求項1所述之高電子遷移率電晶體，其中該第一溝槽於該第一方向上之長度係小於該第二溝槽於該第一方向上之長度。
  8. 如請求項1所述之高電子遷移率電晶體，其中該第二溝槽於該第一方向上之長度係小於該第一溝槽於該第一方向上之長度。
  9. 如請求項1所述之高電子遷移率電晶體，其中第一溝槽於該第一方向上之長度係等於該第二溝槽於該第一方向上之長度。
  10. 如請求項1所述之高電子遷移率電晶體，其中該閘極電極係部分設置於該第一溝槽與該第二溝槽中。
  11. 如請求項10所述之高電子遷移率電晶體，其中該閘極電極係與設置於該第一溝槽與該源極電極之間之該第二III-V族化合物層的一部分重疊。
  12. 如請求項11所述之高電子遷移率電晶體，更包括： 一閘極介電層，設置於該第二III-V族化合物層上，其中該第一溝槽係被該閘極介電層以及該閘極電極填滿。
  13. 如請求項10所述之高電子遷移率電晶體，其中該閘極電極係與設置於該第二溝槽與該汲極電極之間之該第二III-V族化合物層的一部分重疊。
  14. 如請求項13所述之高電子遷移率電晶體，更包括： 一閘極介電層，設置於該第二III-V族化合物層上，其中該第二溝槽係被該閘極介電層以及該閘極電極填滿。
  15. 如請求項1所述之高電子遷移率電晶體，更包括： 一第三溝槽，至少部分設置於第二III-V族化合物層中且於該第一方向上至少部分設置於該第一溝槽與該源極電極之間；以及 一第四溝槽，至少部分設置於第二III-V族化合物層中且於該第一方向上至少部分設置於該第二溝槽與該汲極電極之間。
  16. 如請求項15所述之高電子遷移率電晶體，其中該第三溝槽與該第四溝槽係彼此分離。
  17. 如請求項15所述之高電子遷移率電晶體，其中該第三溝槽與該第四溝槽係彼此相連。
  18. 如請求項17所述之高電子遷移率電晶體，其中一第二壕溝結構包括該第三溝槽與該第四溝槽，且該第二壕溝結構圍繞該第一溝槽、該第二溝槽以及該第二III-V族化合物層之該第一區。
  19. 如請求項15所述之高電子遷移率電晶體，其中部分之該閘極電極係設置於該第三溝槽中。
  20. 如請求項19所述之高電子遷移率電晶體，其中該閘極電極係與設置於該第三溝槽與該源極電極之間之該第二III-V族化合物層的一部分重疊。
  21. 如請求項15所述之高電子遷移率電晶體，其中分之該閘極電極係設置於該第四溝槽中。
  22. 如請求項21所述之高電子遷移率電晶體，其中該閘極電極係與設置於該第四溝槽與該汲極電極之間之該第二III-V族化合物層的一部分重疊。
  23. 如請求項1所述之高電子遷移率電晶體，更包括： 一輔助電極，設置於位於該第二溝槽與該汲極電極之間的該第二III-V族化合物層上，其中該輔助電極係與該源極電極電性連接。
  24. 如請求項1所述之高電子遷移率電晶體，更包括： 一蓋層，設置於該第二III-V族化合物層上，其中該第一溝槽與該第二溝槽係分別貫穿該蓋層。
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