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TW201838176A - 具有降低的寄生電容的半導體元件 - Google Patents

具有降低的寄生電容的半導體元件 Download PDF

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TW201838176A
TW201838176A TW106116133A TW106116133A TW201838176A TW 201838176 A TW201838176 A TW 201838176A TW 106116133 A TW106116133 A TW 106116133A TW 106116133 A TW106116133 A TW 106116133A TW 201838176 A TW201838176 A TW 201838176A
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周淳朴
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台灣積體電路製造股份有限公司
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Abstract

一種半導體元件包括：基底以及電晶體，所述電晶體包括形成在所述基底上的源極、汲極及閘極。所述半導體元件進一步包括：深井，其形成在所述基底中位於所述基底的表面之下的預定距離處；以及觸點，其被配置成將所述深井電耦合至電壓源，使得電壓能夠施加至所述深井而生成用於降低所述電晶體與所述基底之間的寄生電容的基底耗盡區。

Description

具有降低的寄生電容的半導體元件
本發明實施例是有關於一種半導體元件，且特別是有關於例如為鰭式場效電晶體（“fin” field effect transistor，FinFET）元件的一種半導體元件，其具有能被配置成降低寄生電容（parasitic capacitance）的基底耗盡區（substrate depletion region）。
半導體元件常困擾於會導致元件的高頻性能降低之寄生電容。半導體元件的一個實例為“鰭”式場效電晶體（FinFET）元件。FinFET元件有時會以包括在基底上形成的閘極、源極及汲極的非平面多閘極電晶體（non-planar multi-gate transistor）形式呈現。一般來說，FinFET包括在基底上形成的“鰭”。閘極將鰭交切劃分成兩部分。所得的鰭被摻雜而形成FinFET的源極區及汲極區。
本發明實施例提供一種半導體元件，包括基底、電晶體、深井以及觸點(contact)。電晶體包括在基底上形成的源極、汲極及閘極。深井在基底中形成於基底的表面之下的預定距離處。觸點被配置成將深井電耦合至電壓源，使得能夠將電壓施加至深井以生成基底耗盡區。
以下揭露內容提供用於實施所提供的標的之不同特徵的許多不同實施例或實例。以下所描述的構件及配置的具體實例是為了以簡化的方式傳達本發明實施例為目的。當然，這些僅僅為實例而非用以限制。舉例來說，於以下描述中，在第一特徵上方或在第一特徵上形成第二特徵可包括第二特徵與第一特徵形成為直接接觸的實施例，且亦可包括第二特徵與第一特徵之間可形成有額外特徵使得第二特徵與第一特徵可不直接接觸的實施例。此外，本發明各種實施例中可使用相同的元件符號及/或字母來指代相同或類似的部件。元件符號的重複使用是為了簡單及清楚起見，且並不表示所欲討論的各個實施例及/或配置本身之間的關係。
另外，為了易於描述附圖中所繪示的一個構件或特徵與另一組件或特徵的關係，本文中可使用例如「在...下」、「在...下方」、「下部」、「在…上」、「在…上方」、「上部」及類似術語的空間相對術語。除了附圖中所繪示的定向之外，所述空間相對術語意欲涵蓋元件在使用或操作時的不同定向。設備可被另外定向（旋轉90度或在其他定向），而本文所用的空間相對術語相應地作出解釋。
本文中所述的基底耗盡區可實作於各種類型的半導體元件中以降低寄生電容。基底耗盡區是半導體元件的基底內的絕緣區。基底耗盡區可以藉由下列方式的若干方式中的任一種來形成：例如，生成使得基底內的自由載流子（free carrier）被移除的電場。
寄生電容通常是指可能存在於電子元件或電路的各種部分之間的不必要電容。所述電容可能因元件的各部分相互接近而造成。在FinFET元件的情形中，在FinFET元件與上面形成有所述FinFET元件的基底之間可能存在寄生電容。寄生電容可能存在於源極、閘極或汲極中的一者或多者的任意組合與上面形成有所述源極、閘極或汲極的基底之間。在某些實例中，寄生電容可因源極、閘極或汲極與基底之間的分隔非常薄而造成。在某些實施例中，所述分隔可小於0.2微米。較小的分隔可能會造成反向偏壓p-n接面電容（reverse biased p-n junction capacitance）的形成。此寄生電容可能使元件的高頻性能降低，從而在較高速度下降低性能。在某些實施例中，寄生電容可能限制FinFET元件的最大運作速度。
本發明實施例提供用於降低FinFET元件中的寄生電容的基底耗盡區。在某些實施例中，FinFET元件可在所述FinFET元件的基底中具有基底耗盡區，所述基底耗盡區會有效地增大所述FinFET元件與基底之間的距離以減少原本將形成於元件與基底之間的接面電容。在某些實施例中，可通過以下方式來形成基底耗盡區：在所述方式中，將偏置電壓施加至定位於基底中的深N井以形成具有足夠厚度的基底耗盡區。深N井通常是指在進一步位於定位有典型N井的表面之下（即，深於所述表面）的基底的層面中對P型基底的一部分進行N摻雜（N doping）而生成的結構。
圖1是根據某些實施例的FinFET元件的實例的示意圖。在圖1中，FinFET元件100包括基底102及包括在基底102上形成的“鰭”（源極104、汲極106及閘極108）的場效電晶體（field effect transistor，FET）元件。在某些實施例中，如圖1中所示，基底可為p型基底（例如，輕摻雜p型基底（light doped p-type substrate））。
FinFET元件100進一步包括在基底102中位於場效電晶體元件之下的深N井110。深N井110可通過例如高能量砷摻雜步驟（high energy arsenic doping process）（或磷、銻、鉍及/或鋰摻雜步驟）來形成。深N井的摻雜劑（例如，砷）濃度可介於1E16原子/立方公分（atm/cm3 ）至5E18 atm/cm3 之間。在某些實施例中，深N井110可為高電阻性的。為了實現此種高電阻，深N井110的形狀可如圖1中所示，為長且薄的或為會生成高電阻（而非高電容）的某些其他形狀。在某些實施例中，深N井可具有介於0.1微米與10微米之間的寬度及/或高度。在某些實施例中，深N井的長度可介於0.1微米與100微米之間。高電阻性形狀的另一實例為魚骨形狀。圖6A至圖6C（以下將更詳細論述）說明魚骨形深N井實施例的各種實施例。
FinFET元件100進一步包括N摻雜區120、N擴散區122及用於將深N井110電耦合至偏置電壓118的觸點124。在操作中，可將偏置電壓（例如，0.8-1.2伏（Volt）、1.0伏或1.8-3.3伏）118施加至觸點124且所述施加偏置電壓118可在深N井110周圍生成基底耗盡區112。具體來說，所述將偏置電壓118施加至深N井110會在所述深N井周圍生成電場，所述電場會在深N井110周圍形成基底耗盡區112。
在某些實施例中，也可使用其他結構將觸點124耦合至深N井110。在某些實施例中，基底102也可為高電阻性的（例如，極輕摻雜p型），此可進一步增強耗盡區112的效果。
在某些實施例中，將基底耗盡區112延伸至基底102的位於FET元件的源極104、汲極106及閘極108下方的表面可為理想的。通過這種方式，FET與基底102之間的反向偏壓p-n接面電容因與基底102的距離的增大而縮減。在某些實施例中，基底耗盡區112的大小至少部分地取決於被施加至深N井110的偏置電壓118。因此，在某些實施例中，深N井110可基於所期望的偏置電壓118而定位於基底的表面之下的預定深度處。在某些實施例中，深N井可定位於基底的表面之下0.1微米與10微米之間。
一般來說，偏置電壓118越大，則FET元件與基底102之間的電距離（electrical distance）116越大。在某些實施例中，如圖1中所示，為約1伏的偏置電壓可在單一側上造成為約1微米的耗盡深度（depletion depth），因而造成為約2微米的總深度。所述增大的距離會降低寄生電容114。
在某些實施例中，深N井110及基底耗盡區112可將電距離從0.2微米增大至約2微米（即，電距離增大為10倍）。寄生電容與電距離成反比（寄生電容=(源極及汲極的面積（A）)/(源極及汲極與基底之間的距離（d）)）。因此，在某些實施例中，距離增大為10倍可使源極104、汲極106或閘極108與基底102之間的寄生電容114縮小10倍。
圖2是根據某些實施例的FinFET元件的另一實例的示意圖。在圖2中，FinFET元件200包括基底202及包括在基底202上形成的“鰭”（源極104、汲極106及閘極108）的FET元件。除了所述基底為n型基底（例如，輕摻雜n型基底（light doped n-type substrate））以外，圖2中所示實施例與以上參照圖1所論述的實施例相似。
FinFET元件200進一步包括在基底202中位於FET元件之下的深P井210。深P井210可通過例如高能量硼摻雜步驟（high energy boron doping process）（或鋁、氮、鎵及/或銦摻雜步驟）來形成。在某些實施例中，深P井210可為高電阻性的。與圖1中所述實施例相似，為了實現此種高電阻，深P井210的形狀可如圖2中所示為長且薄的或為會生成高電阻（而非高電容）的某些其他形狀。高電阻性形狀的另一實例為魚骨形狀。
FinFET元件200進一步包括P摻雜區220、P擴散區222及用於將深P井210電耦合至偏置電壓118的觸點124。如參照圖3所更詳細論述，還可提供電阻器（R）。在操作中，可將偏置電壓（例如，0.8-1.2伏、1.0伏或1.8-3.3伏）118施加至觸點124且所述施加偏置電壓118可在深P井210周圍生成基底耗盡區212。在某些實施例中，也可使用其他結構將觸點124耦合至深P井210。
在某些實施例中，基底202也可為高電阻性的（例如，極輕摻雜p型），此可進一步增強耗盡區212的效果。
在某些實施例中，理想情況可以將基底耗盡區212延伸至位於FET元件的源極104、汲極106及閘極108下方的基底202的表面。通過這種方式，FET與基底202之間的反向偏壓p-n接面電容因與基底202的距離的增大而縮減。在某些實施例中，基底耗盡區212的大小至少部分地取決於被施加至深P井210的偏置電壓118。因此，在某些實施例中，深P井210可基於所期望的偏置電壓118而定位於基底的表面之下的預定深度處。一般來說，偏置電壓118越大，則FET元件與基底202之間的電距離116越大。所述增大的距離會降低以上參照圖1所論述的寄生電容。
在某些實施例中，深P井210及基底耗盡區212可將電距離從0.2微米增大至約2微米（即，電距離增大為10倍）。在某些實施例中，距離增大可使源極104、汲極106或閘極108與基底202之間的寄生電容縮小10倍。
圖3是根據某些實施例的FinFET元件的另一實例的示意圖。在圖3中，FinFET元件300與圖1中所述FinFET元件100相似。然而，FinFET元件300包括電阻性網路（resistive network）304，其用於減輕源極104、汲極106或閘極108與所添加深N井110之間的電容性耦合（capacitive coupling）302之效果。
在圖3中，FinFET元件300包括基底102及包括形成在基底102上的“鰭”（源極104、汲極106及閘極108）的FET元件。在某些實施例中，基底102可為p型基底（例如，輕摻雜p型基底）。與圖1中所述實施例相似，FinFET元件300包括在基底102中位於FET元件之下的深N井110。深N井110可通過例如高能量砷摻雜步驟（或以上所論述的其他摻雜步驟）來形成。在某些實施例中，深N井110可為高電阻性的。為了實現此種高電阻，深N井110的形狀可如圖3中所示為長且薄的或為會生成高電阻（而非高電容）的某些其他形狀。
FinFET元件300進一步包括N摻雜區120、N擴散區122、用於將深N井110電耦合至偏置電壓118的觸點124及位於觸點124與偏置電壓118之間的電阻性網路304。在操作中，可將偏置電壓（例如，0.8-1.2伏、1.0伏或1.8-3.3伏）118施加至電阻性網路304且所述施加偏置電壓118可在深N井110周圍生成基底耗盡區112。
如以上所論述，在某些實施例中，將基底耗盡區112延伸至基底102的位於FET元件的源極104、汲極106及閘極108下方的表面可為理想的。通過這種方式，FET元件與基底102之間的反向偏壓p-n接面電容因與基底102的距離的增大而降低。在某些實施例中，基底耗盡區112的大小至少部分地取決於被施加至深N井110的偏置電壓118。因此，在某些實施例中，深N井110可基於所期望的偏置電壓118而定位於基底102的表面之下的預定深度處。一般來說，偏置電壓118越大，則FET元件與基底102之間的電距離116越大。所述增大的距離會縮小參照圖1所論述的寄生電容114。
然而，在某些實施例中，所述添加深N井可在源極104、汲極106或閘極108與深N井110之間添加電容性耦合302。為了減輕此新引入的電容性耦合302的效果，是在觸點124與偏置電壓118之間設置電阻性網路304。在某些實施例中，電阻性網路304可具有大於500歐姆（ohm）的電阻。
圖4是根據某些實施例的FinFET元件的另一實例的示意圖。如圖4中所示，FinFET元件400與上述FinFET元件相似。然而，FinFET元件400包括定位於單一深N井110上方的若干電晶體（“鰭”）402。在某些實施例中，深N井110（或深P井210）對“鰭”的相對標度（relative scale）可使得若干“鰭”定位於單一深N井（或深P井）上方。
圖5是說明製作及操作根據某些實施例的FinFET元件的實例的流程圖。在操作501中，在基底102、202內在FinFET半導體元件的所期望定位之下的位置處生成深N井110（或深P井210）。在某些實施例中，可通過例如高能量硼摻雜步驟（或以上所論述的其他摻雜步驟）來形成深N井110（或深P井210）。在某些實施例中，深N井110（或深P井210）可為高電阻性的。在某些實施例中，深N井110（或深P井210）的形狀可如圖1至圖4中所示為長且薄的或為會生成高電阻（而非高電容）的某些其他形狀（例如圖6A、圖6B及圖6C中所示實施例）。在操作502中，在為p型基底（例如，輕摻雜p型基底）或作為另外一種選擇為n型基底（例如，輕摻雜n型基底）的基底102、202上形成包括“鰭”（源極104、汲極106及閘極108）的FinFET元件100、200、300。
在操作503中，可將深N井110（或深P井210）耦合至電壓源118。在某些實施例中，可使用N摻雜區120、N擴散區122及用於將深N井110電耦合至偏置電壓118的觸點124來實現深N井110與電壓源118之間的耦合。在操作504中，可將偏置電壓（例如，0.8-1.2伏、1.0伏或1.8-3.3伏）118施加至深N井110（或深P井210）以在深N井110（或深P井210）周圍生成基底耗盡區112、212。
如以上所論述，基底耗盡區112、212可延伸至基底102的位於FinFET元件100、200、300的源極104、汲極106及閘極108下方的表面。通過這種方式，FinFET半導體元件與基底102、202之間的反向偏壓p-n接面電容因與基底102、202的距離的增大而變小。在某些實施例中，耗盡區的大小至少部分地取決於被施加至深N井110（或深P井210）的偏置電壓118。因此，在某些實施例中，深N井110（或深P井210）可基於所期望偏置電壓118而位於基底的表面之下預定深度處。一般來說，偏置電壓118越大，則FET元件與基底102、202之間的電距離116越大。所述增大的距離會縮小寄生電容114。
在某些實施例中，深N井110（或深P井210）及基底耗盡區112、212可將電距離從0.2微米增大至約2微米（即，電距離增大為10倍）。在某些實施例中，距離增大可使源極104、汲極106或閘極108與基底102、202之間的寄生電容縮小10倍。
圖6A至圖6C說明根據某些實施例的魚骨形深N井的各種實施例。如圖6A中所示，深N井可包括實質上線性的結構及彼此平行且與第一個結構實質上垂直的若干附加線性結構。通過這種方式，深N井的總體結構類似於魚骨。一般來說，允許呈任何結構，只要所述結構不形成圓環（loop）即可。在某些實施例中，相鄰線性結構之間的間隔可為0.1微米至10微米（或小於約2微米）。圖6B及圖6C說明包括嵌模式魚骨結構（nested fishbone structure）的又一些實施例。
本文所述某些實施例可包括一種半導體元件，所述半導體元件包括：基底以及電晶體，所述電晶體包括在所述基底上形成的源極、汲極及閘極。所述半導體元件進一步包括：深N井，形成在所述基底中於所述基底的表面之下的預定距離處；以及觸點，被配置成將所述深N井電耦合至電壓源，使得電壓能夠施加至所述深N井而生成用於降低所述電晶體與所述基底之間的寄生電容的基底耗盡區。
在某些實施例中，所述深井是深N井或深P井中的一者。在某些實施例中，所述基底耗盡區被配置成可降低所述電晶體與所述基底之間的寄生電容。在某些實施例中，所述半導體元件是鰭式場效電晶體。在某些實施例中，所述預定距離是至少部分地基於被施加至所述深井的所述電壓來選擇。在某些實施例中，所述基底耗盡區延伸至所述基底的所述表面以增大所述電晶體與所述基底之間的距離。在某些實施例中，所述基底是輕摻雜p型基底或輕摻雜n型基底中的一者。在某些實施例中，所述基底是高電阻性的。在某些實施例中，所述深井形成於所述電晶體之下。在某些實施例中，所述深井是形成於所述基底的所述表面之下的井。在某些實施例中，所述的半導體元件進一步包括耦合於所述電壓源與所述深井之間的電阻性網路。
本文所述某些實施例可包括一種用於減少寄生電容的結構，所述結構包括：基底；以及深井，在所述基底中形成於所述基底的表面之下預定距離處。觸點被設置及配置成將所述深井電耦合至電壓源，使得電壓能夠被施加至所述深井而生成用於減少所述電晶體與所述基底之間的寄生電容的基底耗盡區。
在某些實施例中，所述深井是深N井或深P井中的一者。在某些實施例中，所述基底耗盡區被配置成降低所述基底與在所述深井上方形成於所述基底的所述表面上的電晶體之間的所述寄生電容。在某些實施例中，所述預定距離是至少部分地基於被施加至所述深井的所述電壓來選擇。在某些實施例中，所述基底耗盡區延伸至所述基底的所述表面以增大所述基底與形成於所述基底的所述表面上的電晶體之間的距離。在某些實施例中，所述基底是輕摻雜p型基底或輕摻雜n型基底中的一者。在某些實施例中，所述深井形成於所述電晶體之下。
本文所述某些實施例可包括一種製作用於降低基底與形成於所述基底的表面上的電晶體之間的寄生電容的半導體元件的方法，所述方法包括：在輕摻雜p型基底中在所述基底的所述表面之下預定深度處形成深井；以及在所述深井上方在所述基底上形成包括源極、閘極及汲極的鰭式場效電晶體元件。所述深井包括被配置成能夠使所述深井耦合至電壓源的結構。所述半導體元件被配置成當對所述深井施加偏置電壓時會在所述深井周圍生成基底耗盡區以降低所述電晶體與所述基底之間的寄生電容。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本發明實施例的各個方面。所屬領域中的技術人員應知，其可容易地使用本發明實施例作為設計或修改其他工藝及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本發明實施例的精神及範圍，而且他們可在不背離本發明實施例的精神及範圍的條件下對其作出各種改變、代替及變更。
100、200、300、400‧‧‧鰭式場效電晶體元件
102、202‧‧‧基底
104‧‧‧源極
106‧‧‧汲極
108‧‧‧閘極
110‧‧‧深N井
112、212‧‧‧基底耗盡區
114‧‧‧寄生電容
116‧‧‧電距離
118‧‧‧偏置電壓/電壓源
120‧‧‧N摻雜區
122‧‧‧N擴散區
124‧‧‧觸點
210‧‧‧深P井
220‧‧‧P摻雜區
222‧‧‧P擴散區
302‧‧‧電容性耦合
304‧‧‧電阻性網路
402‧‧‧電晶體
501、502、503、504‧‧‧操作
結合附圖閱讀以下詳細說明，會最好地理解本發明實施例的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1是根據某些實施例的FinFET元件的實例的示意圖。 圖2是根據某些實施例的FinFET元件的另一實例的示意圖。 圖3是根據某些實施例的FinFET元件的另一實例的示意圖。 圖4是根據某些實施例的FinFET元件的另一實例的示意圖。 圖5是說明製作及操作根據某些實施例的FinFET元件的實例的流程圖。 圖6A至圖6C說明根據某些實施例的魚骨形深N井的各種實施例。

Claims (1)

  1. 一種半導體元件，包括： 基底； 電晶體，其包括在該基底上形成的源極、汲極及閘極； 深井，其形成在所述基底中位於所述基底的表面之下的預定距離處；以及 觸點，其被配置成將該深井電耦合至電壓源，使得電壓能夠施加至該深井而生成一基底耗盡區。
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