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TW201838130A - 用於三維積體電路之功率分配網路 - Google Patents

用於三維積體電路之功率分配網路 Download PDF

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TW201838130A
TW201838130A TW107103651A TW107103651A TW201838130A TW 201838130 A TW201838130 A TW 201838130A TW 107103651 A TW107103651 A TW 107103651A TW 107103651 A TW107103651 A TW 107103651A TW 201838130 A TW201838130 A TW 201838130A
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Taiwan
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3dic
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TW107103651A
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English (en)
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普雷尤胥 卡莫爾
坎畢茲 沙瑪迪
謝靜
楊 杜
Original Assignee
美商高通公司
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices
    • H10W20/427—
    • H10W80/00—
    • H10W72/01—
    • H10W72/252—
    • H10W90/297—
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    • H10W90/724—

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Abstract

本發明揭示一三維(3D)積體電路(IC) (3DIC)中之功率分配網路。在一個態樣中，一3DIC中之一功率分配網路內之一電壓降被減小以減小不必要的功率耗散。在一第一態樣中，致力於該3DIC之一給定階層內之功率分配的互連層具備一增大之厚度，使得此等互連層之一電阻相對於先前使用之互連層減小，且亦相對於其他互連層被減小。進一步電壓降減小亦可藉由置放用於互連不同階層之通孔且尤其是用於互連致力於該功率分配之該等經增厚互連層之彼等通孔來實現。亦即，該等通孔之數目、位置及/或配置可在該3DIC中予以控制以減小該電壓降。

Description

用於三維積體電路之功率分配網路
本發明之技術大體上係關於三維(three-dimensional，3D)積體電路(integrated circuit，IC)(3DIC)內之功率分配。
計算裝置在整個社會中已變得普遍。計算裝置數目之增大係部分由此等裝置之功能性及速度之增大引起。在功能性及速度之增大已增大了全部計算裝置之效用同時，用於計算裝置中之電路之大小的同時發生的減小已有助於增大諸如膝上型電腦、智慧型電話、平板電腦及類似者之行動計算裝置的風行。 儘管莫耳定律暗示，將有可能改良製造使得給定面積中之電晶體的數目每兩年加倍，但事實為使用低奈米規模技術之積體電路(IC)明顯地達到某種真實實體限制，且持續之大小減小愈來愈難以達成。為繼續增大電晶體密度，電路設計者已併入三維(3D)設計，該等三維設計使IC之階層在彼此頂部上堆疊。該等階層可係單體裝置之部分或可為堆疊於彼此頂部上之單獨晶圓。 使用3D設計引起其自身設計挑戰。計算裝置可使用電壓供應源以用於將電壓提供至各種組件以供操作。可使用具有用於分配功率之一或多個功率分配網路的功率分配系統，而非將電壓供應源直接耦接至組件。3D設計可類似地具有此等功率分配網路。隨著裝置大小減小，已存在並行移動以減小工作電壓。即使在工作電壓並未被減小時，改良行動計算裝置中之電池效能之努力亦向設計者施加減小功率分配網路內之功率耗散的壓力。
詳細描述中揭示之態樣包括用於三維(3D)積體電路(IC) (3DIC)之功率分配網路。例示性態樣涉及減小3DIC中之功率分配網路內之電壓降，藉此減小功率耗散。減小電壓降允許工作電壓被減小，同時仍達成用於操作3DIC中之裝置的相同功率位準，且例如可延長針對行動計算裝置之電池效能。在第一例示性態樣中，致力於在3DIC之給定階層內分配功率的互連層(例如，金屬層)具備增大之厚度，使得此等互連層之電阻相對於先前使用之互連層被減小，且亦相對於其他互連層被減小。在第二例示性態樣中，進一步電壓降減小亦可藉由置放用於互連不同階層之通孔且尤其是用於互連致力於分配功率之經增厚互連層之彼等通孔來實現。亦即，該等通孔之數目、位置及/或配置可在該3DIC中予以控制以減小該電壓降。 就此而言，在一個態樣中，揭示一種3DIC。該3DIC包括第一IC階層。第一IC階層包括界面層，該界面層包括第一面。第一IC階層亦包括第一複數個金屬層，該第一複數個金屬層包括大體上鄰接於第一面的第一頂部金屬層及與第一面隔開的第一底部金屬層。第一頂部金屬層之厚度至少為第一底部金屬層之厚度的八倍。該3DIC亦包括第二IC階層。第二IC階層包括第二界面層，該第二界面層包括與該第一面面對面配置地定位的一第二面。第二IC階層亦包括第二複數個金屬層，該第二複數個金屬層包括大體上鄰接於第二面之第二頂部金屬層及與第二面隔開之第二底部金屬層。第二頂部金屬層之厚度至少為第二底部金屬層之厚度的八倍。 在另一態樣中，揭示一種3DIC。3DIC包括用於容納第一電路之構件。用於容納該第一電路之該構件包括界面層，該界面層包括第一面。用於容納第一電路之該構件亦包括第一複數個金屬層，該第一複數個金屬層包括大體上鄰接於第一面之第一頂部金屬層及與第一面隔開之第一底部金屬層。第一頂部金屬層之厚度至少為第一底部金屬層之厚度的八倍。3DIC亦包括用於容納第二電路之構件。用於容納第二電路之該構件包括第二界面層，其包括與該第一面面對面配置地定位之一第二面。用於容納第二電路之該構件亦包括第二複數個金屬層，該第二複數個金屬層包括大體上鄰接於第二面之第二頂部金屬層及與第二面隔開之第二底部金屬層。第二頂部金屬層之厚度至少為第二底部金屬層之厚度的八倍。3DIC亦包括用於電耦接該第一頂部金屬層至該第二頂部金屬層之構件。 在另一態樣中，揭示一種3DIC。該3DIC包括第一IC階層。該3DIC亦包括第二IC階層。3DIC亦包括自第一IC階層延伸至第二IC階層的功率分配路徑。功率分配路徑包括第一IC階層中之第一頂部金屬層及第二IC階層中之第二頂部金屬層。第一頂部金屬層為至少三微米(3 µm)厚。 在另一態樣中，揭示一種3DIC。3DIC包括用於容納第一IC階層上之第一電路之第一構件。3DIC亦包括用於容納第二IC階層上之第二電路之第二構件。3DIC亦包括自第一IC階層延伸至第二IC階層的用於分配功率之構件。用於分配功率之該構件包括第一IC階層中之第一頂部金屬層及第二IC階層中之第二頂部金屬層。第一頂部金屬層為至少3 µm厚。
現參考圖式，描述本發明之若干例示性態樣。詞語｢例示性｣在本文中用以意謂｢充當實例、例子或說明｣。本文中描述為「例示性」之任何態樣未必被認作比其他態樣更佳或更有利。 詳細描述中揭示之態樣包括用於三維(3D)積體電路(IC) (3DIC)之功率分配網路。例示性態樣涉及減小3DIC中之功率分配網路內之電壓降，藉此減小功率耗散。減小電壓降允許工作電壓被減小，同時仍達成用於操作3DIC中之裝置的相同功率位準，且例如可延長行動計算裝置之電池效能。在第一例示性態樣中，致力於在3DIC之給定階層內分配功率的互連層(例如，金屬層)具備增大之厚度，使得此等互連層之電阻相對於先前使用之互連層被減小，且亦相對於其他互連層被減小。在第二例示性態樣中，進一步電壓降減小亦可藉由置放用於互連不同階層之通孔且尤其是用於互連致力於分配功率之經增厚互連層之彼等通孔來實現。亦即，該等通孔之數目、位置及/或配置可在該3DIC中予以控制以減小電壓降。 就此而言，圖1係3DIC 100的簡化表示。相比於二維(two-dimensional，2D) IC (two-dimensional IC，2DIC)，該2DIC具有由半導體基板材料(諸如矽或絕緣體上矽材料)形成之單層與在該單層上形成之主動元件，3DIC 100具有多個階層102，其各者可具有半導體基板(例如，矽)及主動層與形成於主動層上之諸如電晶體的主動元件。階層102有時可被稱作IC階層，此係由於給定階層可形成自含式IC。階層102可藉由作為例子之氫氣切割或其他單體階層形成方法來形成。替代地，階層102可為堆疊於彼此頂部上之單獨晶圓(例如，諸如系統級封裝(system in a package，SIP))。晶圓可以2DIC開始，其隨後經堆疊以形成3DIC。此等晶圓可在單個基板薄片上製造，且隨後切割為晶粒以形成個別IC，如良好理解。 使用3DIC技術允許3DIC 100內之階層102中的不同階層執行不同功能，且潛在地藉由在不同階層內設置不同電路來在單個3DIC 100中提供特定裝置之全部功能。由此，階層102中之每一者係用於容納電路之構件。儘管例示性態樣預期到階層102中之每一者上形成有完整電路，但階層102可替代地含有裝置的用以形成電路之組件或元件。在例示性態樣中，3DIC 100可包括電路以形成用於行動計算裝置之射頻(radio frequency，RF)收發器及控制器。因此，第一階層104包括感測器與其他大型特徵大小的元件。 繼續參考圖1，第二階層106可包括RF、類比及/或電源管理IC (power management IC，PMIC)組件，諸如接收器、傳輸器，及/或雙工器/開關。可將第二階層106設計為係相對低雜訊的，使得傳入RF類比信號不失真。 繼續參考圖1，第三階層108可具有數據機或其他控制器。為將功能收容於第三階層108上，可選擇第三階層108之材料與設計以促進中間速度架構。 繼續參考圖1，第四階層110及第五階層112可為具有隨機存取記憶體(random access memory，RAM)之記憶體位元胞元陣列，該隨機存取記憶體包括動態RAM (動態RAM，DRAM)、靜態RAM(static RAM，SRAM)或其類似者。第四階層110及第五階層112兩者可經設計以提供低漏電迴路以改良RAM之操作。 繼續參考圖1，第六階層114及第七階層116可為通用處理單元階層。第六階層114可包括諸如基頻處理器之使用組合邏輯的數位信號處理器(digital signal processor，DSP)，而第七階層116可包括依賴循序邏輯的DSP。第六階層114及第七階層116兩者可經設計而以具有增加之洩漏電流為代價支援高速度。 繼續參考圖1，階層102中之每一者包括各別主動層118(1)至118(7)，在該各別主動層上，電晶體或其他主動元件形成於基板(未具體標記)上方。階層102中之每一者亦包括複數個金屬層。舉例而言，第一階層104包括第一複數個金屬層120，且第二階層106包括第二複數個金屬層122。第一複數個金屬層120及第二複數個金屬層122允許階層內電互連在各別階層內之不同主動元件之間形成，且有時可被稱作互連層。對於階層間連接，提供通孔124。通孔124有時在本文中被稱作用於電相互耦接階層之構件，且更特定言之用於相互耦接不同階層之金屬層的構件。通孔124可為矽穿孔(through silicon vias，TSV)或氧化物穿孔(through oxide vias，TOV)。 作為術語之觀點，階層102中之各階層具有「面」。如本文所用，階層面係階層之最接近其中之複數個金屬層之側。因此，由於第一複數個金屬層120及第二複數個金屬層122並不具有主動元件之介入層，故第一階層104及第二階層106處於面對面配置。相比而言，第二階層106及第三階層108處於面對背配置，且第三階層108及第四階層110處於背對背配置。 參考圖2提供階層102中之二者的更詳細視圖，在該更詳細視圖處，說明3DIC 100之一部分200。詳言之，說明第一階層104及第二階層106。第一階層104經組態以經由焊料凸塊202或諸如引腳之其他連接導體耦接至計算裝置(未說明)內之印刷電路板(亦未說明)。焊料凸塊202充當3DIC 100之功率輸入端。第一階層104如上所指出具有主動層118(1)，該主動層包括基板204與形成於基板上或基板中之主動元件206(1)至206(M)。功率自焊料凸塊202經由觸點208及經由通孔210流動至底部金屬層212(1)。如良好理解，通孔210可為矽穿孔(TSV)或氧化物穿孔(TOV)或其他豎直互連件。底部金屬層212(1) (有時被稱作M1)可包括可將通孔210電耦接至第一主動元件206(1)之導電跡線，該主動元件按需要或期望可為功率閘控電路或其他元件。底部金屬層212(1)係第一複數個金屬層120之部分，其在圖2中標記為212(1)至212(N)。如所說明，N為七(7)。底部金屬層212(1)具有第一厚度。此厚度有時被稱作Mz。例示性厚度是零點三至零點五微米(0.3至0.5 µm)。通孔214或金屬互連件耦接第一複數個金屬層212(1)至212(N)。介電材料216填充第一複數個金屬層212(1)至212(N)之間的空間。如良好理解，第一複數個金屬層212(1)至212(N)提供導電路徑以在主動元件206(1)至206(M)之間提供電連接。 繼續參考圖2，第一階層104包括具有面220之界面層218。面220大體上鄰接於頂部金屬層212(N)。階層間通孔222自頂部金屬層212(N)延伸至第二階層106。 本發明使用術語「界面層」。如本文所用，「界面層」係一階層的與另一階層接觸之部分。亦即，形成兩個階層之間的「界面」之平面在其任一側上具有界面層。 本發明描述「厚度」。由於厚度是視角問題，且因此如本文所用，「厚度」係相對於平行於基板204(或其他基板)之平面。亦即，在基板204(或其他基板)作為起始參考點情況下，金屬層212(1)至212(N)各自具有跨越大體上等效於基板204之平面的長度及寬度，且具有關於厚度之「豎直」尺寸。應瞭解，某些3DIC可水平地裝配而非豎直地裝配，但厚度亦是相對於由基板形成之平面。術語厚度有時可被稱作「深度」以重申其至名義上z軸的連接。 本發明使用類似「頂部」及「底部」之描述性詞語以輔助讀者提及特定元件。如本文所用，「頂部」及「上部」係參考階層之面而使用。因此，頂部金屬層212(N)係最上金屬層且在其他金屬層「頂部」，即使如所說明，整個階層102經倒置，使得該面在階層102之背面下方。類似地，如「底部」及「下部」之術語係參考階層之面使用。因此，底部金屬層212(1)距階層102之面220最遠且距背面最近。 如本文所用，「大體上鄰接」意謂該面與頂部金屬層(例如，頂部金屬層212(N))之間不存在其他層。亦即，不存在比頂部金屬層更接近該面之其他金屬層，且面與頂部金屬層之間不存在主動元件(例如，主動元件206(1)至206(M))。類似地，儘管可能存在薄電介質層及/或氧化物接合層，但頂部金屬層與面之間不存在除階層間通孔之外的結構。儘管本發明預期到頂部金屬層大體上鄰接於面，但在其他例示性態樣中，頂部金屬層可僅鄰接於面以便賦予存在於本發明中之特徵，諸如階層間通孔222。 返回至圖2，第二階層106包括主動層118(2)，其包括基板224與形成於基板上或基板中之主動元件226(1)至226(P)。第二階層106進一步包括第二複數個金屬層122，其在圖2中標記為228(1)至228(Q)。如所說明，Q=N=7。底部金屬層228(1)(有時被稱作M1)可包括導電跡線，該導電跡線可電耦接通孔230至第一主動元件226(1)。底部金屬層228(1)係第二複數個金屬層228(1)至228(Q)之部分。底部金屬層228(1)具有第一厚度。此厚度有時被稱作Mz。用於底部金屬層228(1)之例示性厚度係0.3至0.5 µm。通孔232或金屬互連件耦接第二複數個金屬層228(1)至228(Q)。介電材料234填充第二複數個金屬層228(1)至228(Q)之間的空間。如良好理解，第二複數個金屬層228(1)至228(Q)提供導電路徑以在主動元件226(1)至226(P)之間提供電連接。 繼續參考圖2，第二階層106包括具有第二面238之第二界面層236。第二面238大體上鄰接於頂部金屬層228(Q)。階層間通孔222自頂部金屬層212(N)延伸至頂部金屬層228(Q)。 功率分配網路由焊料凸塊202形成，經由觸點208、通孔210、底部金屬層212(1)、係第一主動元件206 (1)之功率閘控電路向下經由通孔214至頂部金屬層212(N)。頂部金屬層212(N)係用於再分配功率至其他主動元件206(2)至206(M)以及至下一階層(即，第二階層106)之主要金屬層。功率分配網路進一步包括將功率運載至第二階層106之階層間通孔222的至少一些。功率藉由頂部金屬層228(Q)在第二階層106內再分配，且向下經由通孔232再分配至主動元件226(1)至226(P)。儘管功率可經由各種特定佈線或互連路徑經由功率分配網路分配，但應理解功率分配路徑存在於焊料凸塊202與終點主動元件之間，無論該終點主動元件為主動元件206(2)至206(M)或226(1)至226(P)中之哪一個。類似地，儘管功率分配路徑可自焊料凸塊202至終點主動元件存在，但可存在階層內或自第一階層至第二階層之子路徑。此等功率分配路徑在本文中可被稱作用於分配功率之構件。3DIC中，功率分配網路必須跨越多個階層將功率提供至主動元件，從而意謂存在自功率輸入端至最遠階層上之主動元件之相對長的電阻路徑。電壓降沿彼電阻路徑發生。儘管電阻路徑之長度大部分係固定的，但特定區段之電阻可經改變以減小總電壓降。隨著裝置大小收縮且可用於提供互連的區域變得更受限制，電壓降之減小變得愈來愈重要。 本發明之例示性態樣藉由固化至大體上鄰接於階層之面之金屬層上之功率分配而減低功率分配網路內之電壓降。因此，頂部金屬層212(N)及228(Q)係功率分配層且大體上鄰接於各別面220及238。另外，與頂部金屬層212(N)及228(Q)相關之厚度相較於其他金屬層212(1)至212(N-1)及228(1)至228(Q -1)較厚。在例示性態樣中，頂部金屬層212(N)及228(Q)相較於底部金屬層212(1)及228(1)厚八倍(例如，三(3) µm)。在其他例示性態樣中，頂部金屬層212(N)及228(Q)相較於底部金屬層212(1)及228(1)厚八至三十二倍，且更具體而言，厚十六至三十二倍。較厚金屬層相較於薄金屬層具有較低電阻。 除增大頂部金屬層212(N)及228(Q)之厚度之外，本發明之例示性態樣對階層間通孔222使用TSV及TOV。再者，階層間通孔222之配置可經操縱以幫助減小電壓降。第一操縱在圖3中說明，在圖3處，階層間通孔222經配置成群集通孔300之交替型樣。群集通孔300配置成列302及304。列302中之通孔係階層間通孔222 (例如，Vdd)。列302中間係接地通孔306之列304 (例如，Vss)。作為另一個改進，在給定間距308內，通孔222及306如圖4中所說明之群集通孔400之型樣中所展示一般交錯。亦即，階層間通孔222相對於接地通孔306側向移位。 考慮到圖3及圖4之階層間通孔222經群集化，當執行電路佈局設計時存在幾個可用的設計方案。詳言之，通孔群集可為由選取及佈線軟體使用之硬體巨集(hard macro)。替代地，通孔群集可嵌入由選取及佈線軟體使用之其他巨集中。 就此而言，圖5說明在3DIC 500之階層內之具有通孔群集之例示性巨集。詳言之，3DIC 500包括具有第一巨集塊504之第一階層502，該第一巨集塊具有配置於圍繞邏輯電路506之壁中的群集通路300。應瞭解，「壁」表示群集通孔300之一般線形(general line)。儘管說明在邏輯電路506之相反側上之兩個壁，但亦可使用單個壁。替代地，3DIC 500可包括第二巨集塊508，其中群集通孔300定位於邏輯電路510內部。亦即，邏輯電路510具有周邊，且群集通孔300與該周邊向內隔開。群集通孔300在其中具有階層間通孔222，該等階層間通孔延伸至第二階層512。儘管未說明，但亦預期到，一或多個群集通孔300之群集可定位於該周邊內部，但鄰接於該周邊。然而，相比於上文所述之「壁」，群集通孔300可以不足以形成壁之數目存在。在再一預期之態樣中，壁及內部定位兩者可在單個邏輯電路內使用。 參考圖6提供例示性程序600，其用於藉由本發明之功率分配網路操作圖2之3DIC 100。程序600以提供功率至功率輸入端(例如，焊料凸塊202) (區塊602)開始。視情況，可藉由功率閘控電路206(1)閘控功率(區塊604)。功率隨後經由金屬層212(1)至212(N-1)提供至頂部金屬層212(N) (區塊606)。頂部金屬層212(N)經由低電阻金屬且經由金屬層212(1)至212(N-1)再分配功率至主動元件206(2)至206(M)，且亦經由階層間通孔222輸送功率至頂部金屬層228(Q) (區塊608)。頂部金屬層228(Q)經由低電阻金屬再分配功率，且隨後經由金屬層228(1)至228(Q -1)再分配功率至主動元件226(1)至226(P) (區塊610)。若3DIC 100中存在其他階層102，則功率經由額外頂部金屬層被輸送至其(區塊612)。 參考圖7提供用於設計本發明之功率分配網路的程序700。程序700結合選取及佈線軟體利用上文所述之巨集塊504及508。程序700以判定3DIC 100之用途(區塊702)開始。舉例而言，3DIC 100可為RF前端(RF front-end，RFFE)電路或系統單晶片(system on a chip，SoC)或類似者。一旦判定出用途，設計者便判定需要何種主動元件以滿足該用途(區塊704)。程序700以設計者判定各階層102中金屬層之數目(區塊706)繼續。設計者隨後使各階層中之頂部金屬層至少為底部金屬層之八倍厚(區塊708)。設計者隨後將頂部金屬層連接至設計中之功率輸入端(區塊710)。設計者隨後使用選取及佈線軟體以在可能處使用巨集塊將主動元件置放在階層中(區塊712)。選取及佈線軟體隨後將頂部金屬層連接至設計中之第一階層中的主動元件(區塊714)。軟體隨後使用巨集塊中之通孔以互連階層(區塊716)。 根據本文所揭示之態樣的用於3DIC之功率分配網路可提供於或整合至任何基於處理器之裝置中。實例(非限制)包括：機上盒、娛樂單元、導航裝置、通信裝置、固定位置資料單元、行動位置資料單元、全球定位系統(global positioning system ，GPS)裝置、行動電話、蜂巢式電話、智慧型手機、會話起始協定(session initiation protocol ，SIP)電話、平板電腦、平板手機、伺服器、電腦、攜帶型電腦、行動計算裝置、可穿戴式計算裝置(例如，智慧型手錶、保健或健康跟蹤器、護目鏡等)、桌上型電腦、個人數位助理(personal digital assistant ，PDA)、監視器、電腦監視器、電視、調諧器、無線電、衛星無線電、音樂播放器、數位音樂播放器、攜帶型音樂播放器、數位視訊播放器、視訊播放器、數位視訊光碟(digital video disc ，DVD)播放器、攜帶型數位視訊播放器、汽車、車輛組件、航空電子系統、無人駕駛飛機及多旋翼飛行器(multicopter)。 就此而言，圖8說明可使用圖1至圖5中所說明之功率分配網路的基於處理器之系統800的實例。在此實例中，基於處理器之系統800包括一或多個中央處理單元(central processing unit，CPU)802，每一中央處理單元包括一或多個處理器804。CPU 802可具有耦接至處理器804以用於快速存取暫時儲存之資料的快取記憶體806。一或多個CPU 802耦接至系統匯流排808且可將包括於基於處理器之系統800中之主控裝置與從屬裝置相互耦接。如所熟知，一或多個CPU 802藉由經由系統匯流排808交換位址、控制及資料資訊而與此等其他裝置通信。舉例而言，一或多個CPU 802可將匯流排異動請求傳達至作為從屬裝置之實例的記憶體控制器810。雖然圖8中未說明，但可提供多個系統匯流排808，其中各系統匯流排808構成不同網狀架構。 其他主控裝置及從屬裝置可連接至系統匯流排808。如圖8中所說明，作為實例，此等裝置可包括記憶體系統812、一或多個輸入裝置814、一或多個輸出裝置816、一或多個網路介面裝置818及一或多個顯示控制器820。輸入裝置814可包括任何類型之輸入裝置，其包括(但不限於)輸入按鍵、開關、語音處理器等。輸出裝置816可包括任何類型之輸出裝置，其包括(但不限於)音訊、視訊、其他視覺指示器等。網路介面裝置818可為經組態以允許交換至及自網路822之資料的任何裝置。網路822可為任何類型之網路，其包括但不限於有線或無線網路、私用或公用網路、區域網路(local area network，LAN)、無線區域網路(wireless local area network，WLAN)、廣域網路(wide area network，WAN)、BLUETOOTHTM 網路及網際網路。網路介面裝置818可經組態以支援任何類型之所要通信協定。記憶體系統812可包括一或多個記憶體單元824(0至N)。 CPU 802亦可經組態以經由系統匯流排808存取顯示控制器820以控制發送至一或多個顯示器826之資訊。顯示控制器820發送資訊至顯示器826以經由一或多個視訊處理器828顯示，其將待顯示之資訊處理為適用於顯示器826之格式。顯示器826可包括任何類型之顯示器，包括但不限於陰極射線管(cathode ray tube，CRT)、液晶顯示器(liquid crystal display，LCD)、電漿顯示器、發光二極體(light emitting diode，LED)顯示器等。 熟習此項技術者將進一步瞭解，結合本文中所揭示之態樣描述的各種說明性邏輯區塊、模組、電路及演算法可實施為電子硬體、儲存於記憶體或另一電腦可讀媒體中且由處理器或其他處理裝置執行之指令，或兩者之組合。作為實例，本文所描述之裝置可用於任何電路、硬體組件、IC或IC晶片中。本文中所揭示之記憶體可為任何類型及大小之記憶體，且可經組態以儲存所需的任何類型之資訊。為清楚地說明此互換性，上文已大體上就其功能性而描述了各種說明性組件、區塊、模組、電路及步驟。如何實施此功能性取決於特定應用、設計選項及/或強加於整個系統之設計約束。熟習此項技術者可針對每一特定應用而以變化之方式實施所描述之功能性，但不應將此等實施決策解譯為造成脫離本發明之範疇。 結合本文中所揭示之態樣而描述的各種說明性邏輯區塊、模組及電路可藉由處理器、DSP、特殊應用積體電路(Application Specific Integrated Circuit，ASIC)、場可程式化閘陣列(Field Programmable Gate Array，FPGA)或其他可程式化邏輯裝置、離散閘或電晶體邏輯、離散硬體組件或其經設計以執行本文中所描述之功能的任一組合來實施或執行。處理器可為微處理器，但在替代例中，處理器可為任何習知處理器、控制器、微控制器或狀態機。處理器亦可實施為計算裝置之組合(例如，DSP與微處理器之組合、複數個微處理器、結合DSP核心之一個或一個以上微處理器，或任何其他此類組態)。 本文中所揭示之態樣可以硬體及儲存於硬體中之指令體現，且可駐存於例如RAM、快閃記憶體、唯讀記憶體(Read Only Memory，ROM)、電可程式化ROM (Electrically Programmable ROM，EPROM)、電可抹除可程式化ROM (Electrically Erasable Programmable ROM，EEPROM)、暫存器、硬碟、可抽取式磁碟、CD-ROM或此項技術中已知的任何其他形式之電腦可讀媒體中。例示性儲存媒體耦接至處理器，使得處理器可自儲存媒體讀取資訊並將資訊寫入至儲存媒體。在替代例中，儲存媒體可整合至處理器。處理器及儲存媒體可駐存於ASIC中。ASIC可駐存在遠端台中。在替代例中，處理器及儲存媒體可作為離散組件駐存在遠端台、基地台或伺服器中。 亦應注意，描述在本文中任何例示性態樣中所描述之操作步驟以提供實例及論述。可以不同於所說明之序列的眾多不同序列執行所描述之操作。此外，實際上可以數個不同步驟來執行單一操作步驟中描述之操作。此外，可組合例示性態樣中論述之一個或一個以上操作步驟。應理解，如對於熟習此項技術者將顯而易見的是，流程圖中所說明之操作步驟可經受眾多不同修改。熟習此項技術者亦將理解，可使用多種不同技藝及技術中之任一者表示資訊及信號。舉例而言，可由電壓、電流、電磁波、磁場或磁粒子、光場或光粒子或其任何組合表示可貫穿以上描述所參考之資料、指令、命令、資訊、信號、位元、符號及碼片。 提供本發明之先前描述以使得任何熟習此項技術者能夠製作或使用本發明。對本發明之各種修改對於熟習此項技術者將易於為顯而易見的，且本文所定義之一般原理可在不脫離本發明之精神或範疇的情況下應用於其他變體。因此，本發明並不意欲限於本文中所描述之實例及設計，而是應符合與本文中所揭示之原理及新穎特徵相一致的最廣泛範疇。
100‧‧‧三維積體電路
102‧‧‧階層
104‧‧‧第一階層
106‧‧‧第二階層
108‧‧‧第三階層
110‧‧‧第四階層
112‧‧‧第五階層
114‧‧‧第六階層
116‧‧‧第七階層
118(1)‧‧‧主動層
118(2)‧‧‧主動層
118(3)‧‧‧主動層
118(4)‧‧‧主動層
118(5)‧‧‧主動層
118(6)‧‧‧主動層
118(7)‧‧‧主動層
120‧‧‧第一複數個金屬層
122‧‧‧第二複數個金屬層
124‧‧‧通孔
200‧‧‧部分
202‧‧‧焊料凸塊
204‧‧‧基板
206(1)‧‧‧第一主動元件/功率閘控電路
206(M)‧‧‧主動元件
208‧‧‧觸點
210‧‧‧通孔
212(1)‧‧‧底部金屬層
212(2)‧‧‧金屬層
212(3)‧‧‧金屬層
212(4)‧‧‧金屬層
212(5)‧‧‧金屬層
212(6)‧‧‧金屬層
212(7)‧‧‧金屬層
212(N)‧‧‧頂部金屬層
214‧‧‧通孔
216‧‧‧介電材料
218‧‧‧界面層
220‧‧‧面
222‧‧‧階層間通孔
224‧‧‧基板
226(1)‧‧‧第一主動元件
226(P)‧‧‧主動元件
228(1)‧‧‧底部金屬層
228(2)‧‧‧金屬層
228(3)‧‧‧金屬層
228(4)‧‧‧金屬層
228(5)‧‧‧金屬層
228(6)‧‧‧金屬層
228(7)‧‧‧金屬層
228(Q)‧‧‧頂部金屬層
230‧‧‧通孔
232‧‧‧通孔
234‧‧‧介電材料
236‧‧‧界面層
238‧‧‧面
300‧‧‧群集通孔
302‧‧‧列
304‧‧‧列
306‧‧‧接地通孔
308‧‧‧間距
400‧‧‧群集通孔
500‧‧‧三維積體電路
502‧‧‧第一階層
504‧‧‧第一巨集塊
506‧‧‧邏輯電路
508‧‧‧第二巨集塊
510‧‧‧邏輯電路
512‧‧‧第二階層
600‧‧‧例示性程序
602‧‧‧區塊
604‧‧‧區塊
606‧‧‧區塊
608‧‧‧區塊
610‧‧‧區塊
612‧‧‧區塊
700‧‧‧用於設計本發明之功率分配網路的程序
702‧‧‧區塊
704‧‧‧區塊
706‧‧‧區塊
708‧‧‧區塊
710‧‧‧區塊
712‧‧‧區塊
714‧‧‧區塊
716‧‧‧區塊
800‧‧‧基於處理器之系統
802‧‧‧中央處理單元(CPU)
804‧‧‧處理器
806‧‧‧快取記憶體
808‧‧‧系統匯流排
810‧‧‧記憶體控制器
812‧‧‧記憶體系統
814‧‧‧輸入裝置
816‧‧‧輸出裝置
818‧‧‧網路介面裝置
820‧‧‧顯示控制器
822‧‧‧網路
824(0-N)‧‧‧記憶體單元(0至N)
826‧‧‧顯示器
828‧‧‧視訊處理器
M1‧‧‧金屬層
M2‧‧‧金屬層
M3‧‧‧金屬層
M4‧‧‧金屬層
M5‧‧‧金屬層
M6‧‧‧金屬層
M7‧‧‧金屬層
圖1係根據本發明之例示性態樣的三維(3D)積體電路(IC) (3DIC)之簡化橫截面視圖，該3DIC可併有跨越具有經增厚互連層之多個階層的功率分配網路； 圖2是圖1之3DIC的兩個階層之橫截面視圖，從而更詳細地說明在其中以面對面配置而配置的互連層及功率分配網路之元件； 圖3係用於互連根據本發明之例示性態樣的圖1之3DIC之兩個階層的通孔之簡化俯視正視圖； 圖4係用於互連圖1之3DIC之兩個階層的通孔之替代交錯配置的簡化俯視正視圖； 圖5說明根據本發明之例示性態樣的通孔置放設計方案之簡化方塊圖； 圖6係說明根據本發明之用於操作具有功率分配網路之3DIC之例示性程序之流程圖； 圖7係說明根據本發明之用於設計具有功率分配網路之電路的例示性程序之流程圖；且 圖8係根據本發明之例示性態樣的例示性基於處理器之系統之方塊圖，該系統可包括圖1之具有功率分配網路的3DIC。

Claims (28)

  1. 一種三維(3D)積體電路(IC) (3DIC)，其包含： 一第一IC階層，其包含： 一界面層，其包含一第一面；及 第一複數個金屬層，該第一複數個金屬層包含大體上鄰接於該第一面之一第一頂部金屬層及與該第一面隔開之一第一底部金屬層，其中該第一頂部金屬層之一厚度係至少該第一底部金屬層之一厚度的八倍；及 一第二IC階層，其包含： 一第二界面層，其包含以與該第一面的一面對面配置而定位之一第二面；及 第二複數個金屬層，該第二複數個金屬層包含大體上鄰接於該第二面之一第二頂部金屬層及與該第二面隔開之一第二底部金屬層，其中該第二頂部金屬層之一厚度係至少該第二底部金屬層之一厚度的八倍。
  2. 如請求項1之3DIC，其中該第一頂部金屬層之該厚度係該第一底部金屬層之該厚度的十六倍。
  3. 如請求項1之3DIC，其中該第一頂部金屬層之該厚度係該第一底部金屬層之該厚度的三十二倍。
  4. 如請求項1之3DIC，其進一步包含電耦接該第一頂部金屬層至該第二頂部金屬層之一通孔。
  5. 如請求項4之3DIC，其中該通孔包含一矽穿孔(TSV)。
  6. 如請求項4之3DIC，其中該通孔包含一氧化物穿孔(TOV)。
  7. 如請求項1之3DIC，其中複數個通孔將該第一頂部金屬層電耦接至該第二頂部金屬層。
  8. 如請求項7之3DIC，其中該複數個通孔形成圍繞該第一IC階層中之一邏輯電路的兩個通孔壁。
  9. 如請求項7之3DIC，其中該複數個通孔中之至少一者係定位於該第一IC階層中之一邏輯電路內部。
  10. 如請求項7之3DIC，其中該複數個通孔之一第一子組經組態以耦接至一第一參考電壓源，且該複數個通孔之一第二子組經組態以耦接至一第二參考電壓源。
  11. 如請求項10之3DIC，其中該複數個通孔配置成複數個列，其中交替列分別耦接至該第一參考電壓源及該第二參考電壓源。
  12. 如請求項11之3DIC，其中該等交替列相對於彼此交錯。
  13. 如請求項1之3DIC，其中該第一頂部金屬層及該第二頂部金屬層中之至少一者包含用於該第二IC階層之一功率分配路徑的至少部分。
  14. 如請求項13之3DIC，其中該第一頂部金屬層及該第二頂部金屬層中之兩者包含用於該第二IC階層之該功率分配路徑之至少部分。
  15. 一種三維(3D)積體電路(IC) (3DIC)，其包含： 用於容納一第一電路的一構件，該第一電路包含： 一界面層，其包含一第一面；及 第一複數個金屬層，其包含大體上鄰接於該第一面之一第一頂部金屬層及與該第一面隔開之一第一底部金屬層，其中該第一頂部金屬層之一厚度係至少該第一底部金屬層之一厚度的八倍； 用於容納一第二電路的一構件，該第二電路包含： 一第二界面層，其包含以與該第一面的一面對面配置而定位之一第二面；及 第二複數個金屬層，其包含大體上鄰接於該第二面之一第二頂部金屬層及與該第二面隔開之一第二底部金屬層，其中該第二頂部金屬層之一厚度係至少該第二底部金屬層之一厚度的八倍；及 用於將該第一頂部金屬層電耦接至該第二頂部金屬層的一構件。
  16. 如請求項15之3DIC，其中用於電耦接該第一頂部金屬層至該第二頂部金屬層之該構件包含一通孔。
  17. 一種三維(3D)積體電路(IC) (3DIC)，其包含： 一第一IC階層； 一第二IC階層；及 一功率分配路徑，其自該第一IC階層延伸至該第二IC階層，其中該功率分配路徑包含該第一IC階層中之一第一頂部金屬層及該第二IC階層中之一第二頂部金屬層，其中該第一頂部金屬層為至少三微米(3 µm)厚。
  18. 如請求項17之3DIC，其中該第二頂部金屬層為至少3 µm厚。
  19. 如請求項17之3DIC，其進一步包含電耦接該第一頂部金屬層至該第二頂部金屬層之一通孔。
  20. 如請求項19之3DIC，其中該通孔包含一矽穿孔(TSV)。
  21. 如請求項19之3DIC，其中該通孔包含一氧化物穿孔(TOV)。
  22. 如請求項17之3DIC，其中複數個通孔將該第一頂部金屬層電耦接至該第二頂部金屬層。
  23. 如請求項22之3DIC，其中該複數個通孔形成圍繞該第一IC階層中之一邏輯電路的兩個通孔壁。
  24. 如請求項22之3DIC，其中該複數個通孔中之至少一者係定位於該第一IC階層中之一邏輯電路內部。
  25. 如請求項22之3DIC，其中該複數個通孔之一第一子組經組態以耦接至一第一參考電壓源，且該複數個通孔之一第二子組經組態以耦接至一第二參考電壓源。
  26. 如請求項25之3DIC，其中該複數個通孔配置成複數個列，其中交替列分別耦接至該第一參考電壓源及該第二參考電壓源。
  27. 如請求項26之3DIC，其中該等交替列相對於彼此交錯。
  28. 一種三維(3D)積體電路(IC) (3DIC)，其包含： 用於容納一第一IC階層上之一第一電路的一第一構件； 用於容納一第二IC階層上之一第二電路的一第二構件；及 自該第一IC階層延伸至該第二IC階層之用於分配功率的一構件，其中用於分配功率之該構件包含該第一IC階層中之一第一頂部金屬層及該第二IC階層中之一第二頂部金屬層，其中該第一頂部金屬層為至少三微米(3 µm)厚。
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