TWI770072B - 具有用於扇出縮放的柱和通孔連接之高密度互連層的封裝基板 - Google Patents

Abstract

大致呈現了具有用於縮放高密度佈線之高密度互連架構的積體電路封裝基板，以及相關的結構、裝置和方法。更明確地，呈現了具有基於高密度互連層的扇出佈線的積體電路封裝基板，所述高密度互連層可以包括柱和通孔以及用於晶粒附接的集成腔。 　　另外，呈現了具有在高密度互連層上形成的自對準柱和通孔的積體電路封裝基板以及相關的方法。

Description

具有用於扇出縮放的柱和通孔連接之高密度互連層的封裝基板

[0001] 實施例係有關於半導體裝置的製造。更特別地，實施例係有關於具有高密度互連層的封裝基板，其中高密度互連層具有用於縮放互連的柱和通孔以及用於晶粒附接的集成腔。

[0002] 半導體晶粒通常經由封裝基板連接到較大的電路板，諸如主機板和其他類型的印刷電路板(PCB)。封裝基板通常具有兩組連接點，第一組用於連接到晶粒或多個晶粒以及第二組密度較小的封裝組用於連接到PCB。封裝基板通常由複數個有機絕緣層或介電質層以及形成在絕緣層之間的軌線之複數個圖案化導電層的交替序列組成。延伸穿過絕緣層的導電通孔電性互連該導電層。積體電路技術的不斷進步已經導致需要具有更高佈線密度的封裝基板。

及

[0025] 一般呈現具有用於縮放佈線之高密度互連架構的積體電路封裝基板以及相關的結構、裝置和方法。更明確地，呈現了具有基於包括柱和通孔之高密度互連層之扇出佈線的積體電路封裝基板和用於晶粒附接的集成腔。此外，還呈現具有自對準柱和通孔的積體電路封裝基板以及相關的方法。 　　[0026] 在下面的說明中，大量的細節被討論以提供對本揭示的實施例之更徹底的解釋。然而，對本發明所屬領域之具有通常知識者，本揭示的實施例可不用這些特定的細節可被實踐是顯而易見的。在其它例子中，為了避免模糊本揭示的實施例，已知的結構和裝置非以詳細敘述，而以方塊圖的形式被示出。 　　[0027] 貫穿說明書及在申請專利範圍中，用語「連接的」意指在連接的東西之間以諸如電性、機械或磁性的直接連接，而沒有任何中間的裝置。用語「耦接」的意思是透過一或多個被動或主動中間裝置在連接的或間接連接的物之間的直接或間接連接，諸如直接電性、機械或磁性連接。用於「電路」或「模組」可指的是一或多個被動和/或主動組件，其為佈置以與另一個合作來提供所需的功能。用語「訊號」可稱為至少一電流訊號、電壓訊號、磁性訊號或資料/時脈訊號。「一(a)」、「一個(an)」以及「該」的意思包括數個參考。「中」的意思包括「中」和「上」。 　　[0028] 除非以其它方式指明，使用用以敘述一般物件之序數形容詞「第一」、「第二」以及「第三」等等，僅指示相似物件之不同實例被提及，並且不旨在暗示如此描述的物件必須以給定的順序，無論是時間、空間、排名或以在任何其他方式。 　　[0029] 對於本揭露之目的，用語「A和/或B」的意思是(A)、(B)或(A和B)。對於本揭露之目的，用語「A、B和/或C」的意思是(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。在敘述和申請專利範圍中「左」、「右」、「前」、「後」、「頂」、「底」、「之上」、「之下」、「上」等的用語為用於敘述性目的，而不一定用於描述永久的相對位置。 　　[0030] 用於多晶片封裝(MCP)之封裝基板需要顯著的高密度輸入/輸出(I/O)佈線以及不同的IO密度用於晶粒附接。基板之IO密度可以被基板之內的其他元件物理性地限制，包括通孔尺寸、線/空間間距(L/S)、凸塊間距、通孔到襯墊的對準、襯墊到通孔的對準以及材料(例如，抗蝕劑和薄介電質材料)性質。例如，使用已知的製程來實現110微米(μm)的凸塊間距導致密度小於20 IO/mm/layer，其中通孔具有50μm的直徑、10/10μmL/S和15μm對準。如本文所使用的，凸塊間距是指凸塊之間的距離(即，中心點到中心點)。如本文所使用的，「線空間」和「L/S」可互換地使用，並且指的是從一個導電軌線的邊緣到下一個導電軌線的邊緣之後的導電軌線的寬度。如本文所使用的，「線空間間距」是指線和空間值的總和。 　　[0031] 如本文所述，非常高密度互連或佈線可以是單層或多層，其中多層中的導電軌線藉由通孔連接，並且是指與基板層相關聯的輸入和輸出(IO)密度，其中IO密度大於100 IO密度(即，100 IO/mm/layer)。如本文所使用的，「高密度層」、「高密度互連」和「高密度互連層」可互換地使用。高密度互連層可以藉由導電地連接或耦接晶粒而使得在同一積體電路封裝上的晶粒之間能夠進行通訊。 　　[0032] 如本領域中已知的，用語「互連」(有時也被稱為溝槽、線或軌線)被用來敘述導電線，其通常由包含設置在IC晶片之平面中之層間介電質材料的層隔離。此種互連典型地在金屬層之間用介電質層堆疊成多個層級以形成封裝基板、中介層或其它積體電路互連結構。這個介電質和導電層的堆疊在這裡可以被稱為「封裝基板」、「建立層」或「封裝基板建立層」，並且可以使用本領域已知的建立製程形成。如本領域中也已知的，用語「通孔」用於敘述電性互連不同層級的二或更多個金屬溝槽的導電元件。通孔被設置為實質上垂直於IC晶片的平面。通孔可以將相鄰層級中的兩個金屬溝槽或者彼此不相鄰層的兩個金屬溝槽互連。如本領域所知，用語通路、溝槽和通孔通常與用於形成金屬互連的特徵相關聯。如本文所使用的，用語「線」、「軌線」、「互連」和「溝槽」可以互換使用。 　　[0033] 高密度互連層(例如，2/2微米L/S)可以用於扇出佈線的凸塊間距(BP)尺寸，對於當前的標準基板技術而言太密集(例如，40μm BP可能扇出到100μm BP)。高密度層可以與通孔和柱形成一起使用，以在單層上實現高佈線密度(例如，2/2μm L/S和14μm襯墊)。如本文所使用的，柱是指形成在將高密度層連接到晶粒或其它裝置的高密度互連層之主動側上的導電垂直結構。如本文所使用的，通孔是指形成在將高密度層連接到封裝基板的高密度互連層之背側上的導電垂直結構。而且，如本文所使用的，通孔可以指在封裝基板中形成的通孔，然而，下面的敘述以及上下文將根據需要將形成在高密度互連層上的通孔與形成在封裝基板層中的通孔區別開。高密度互連層可以用作扇出佈線的起始層，其可以根據標準設計規則(例如，10/10μmL/S和80μm襯墊)在封裝基板的多個層中執行。在一些實施例中，扇出佈線可以包括用於將較粗的凸塊間距與晶粒附接以減小基板x/y尺寸和翹曲風險的集成腔。在一些實施例中，嵌入式軌線(ETS)層是本文敘述之具有高密度互連層之封裝基板的範例，該高密度互連層具有通孔和柱形成物作為用於扇出佈線的起始層。在一些實施例中，高密度互連層的I/O範圍係介於100-1000 I/O/mm/layer之間。在一些實施例中，高密度互連層之襯墊尺寸可為1μm-24μm。在一些實施例中，高密度互連層之凸塊間距可為10μm-80μm。 　　[0034] 圖1-12為根據各個實施例在包括用於縮放互連的高密度互連層之封裝基板之製造的各個階段之橫截面側視圖。圖1-12示出被形成在載體之兩側上的基板，如此一來，所有的描述適用於載體之兩側。 　　[0035] 圖1示出包括載體或載體基板102、第一金屬層104、第二金屬層106和晶種層108的組件100。載體102可能是剛性的以提供平坦且穩定的表面以促進製造期間的緊密設計規則(例如，4μm間距的銅圖案等)。載體102可以為任何合適的材料，諸如不鏽鋼、玻璃、矽、玻璃纖維強化環氧樹脂等等。載體102可以是暫時的，並且可以包括可以在其上沉積第一金屬層104的釋放層。第一金屬層104可以是箔層，並且可以是任何合適的金屬，較佳地為銅。第一金屬層104可以疊層、電鍍或以其他方式使用任何合適的方式沉積在載體102的表面上。在某些示例中，載體102的表面可以包括第一金屬層104，使得當第一金屬層104是鎳時載體可以被稱為鎳批覆載體，或者當第一金屬層104是銅等時可以被稱為銅批覆載體。第二金屬層106可以被電鍍或疊層到第一金屬層104上，並且可以是與第一金屬層不同的任何合適的金屬，較佳地為鎳。鎳和銅是有利的第一和第二金屬，因為它們容易沉積，並且各自具有選擇性蝕刻以去除一種金屬而留下另一種金屬。在其他範例中，第一和第二金屬可以交換，或者可以根據這些原理使用其他金屬。第二金屬層可被電鍍或疊層到第一金屬層的頂部，以促進如參照下面圖22-28所述的自對準的柱形成。在一些實施例中，第二金屬層厚度可介於3μm和20μm之間。晶種層108可沉積在第二金屬層106上並且可為任何合適的材料，較佳地為銅。在一些實施例中，晶種層108可為使用無電製程電鍍。在一些實施例中，晶種層厚度可小於1μm。 　　[0036] 圖2示出在將光抗蝕劑112施加到組件100並微影地圖案化高密度層110之後的組件200。在圖案化之前，可以藉由研磨、拋光或化學機械拋光使載體平坦化，以降低表面粗糙度並符合微影平坦度要求。光抗蝕劑112可為液體或乾式膜類型。光抗蝕劑112可施加至載體102以及高密度層可為微影圖案化的。在圖案化之後，金屬軌線可被電鍍在其中光抗蝕劑被去除的區域中。金屬軌線110可為任何合適的金屬，較佳地為銅。 　　[0037] 圖3示出在組件200中的高密度層上的柱形成114之後的組件300。在一些實施例中，柱可藉由使用乾式或濕式蝕刻製程或任何合適的製程的化學蝕刻而形成。在一些實施例中，柱使用自對準的柱形成而形成。如本文所使用的，自對準的柱是指藉由下面敘述之自對準的柱形成製程形成的導電垂直結構，其將高密度層連接至晶粒或其它裝置。柱形成在高密度互連層的「主動側」上，其成為封裝基板的主動側。 　　[0038] 圖4示出在組件300中的高密度層上的通孔形成116之後的組件400。在一些實施例中，通孔使用自對準的通孔形成而形成。如本文所使用的，自對準的通孔是指使用下面敘述之自對準的通孔形成製程形成的導電垂直結構，並且自對準的通孔將高密度層連接至封裝基板。通孔形成在高密度互連層的「背側」上，其成為封裝基板的背側。例如，半加成處理(SAP)製程、減去製程或其它已知製程可被用來形成封裝基板層。如下參造圖22-28所述，對於自對準通孔和柱形成，光抗蝕劑保留在表面上作為第一光抗蝕劑層的自對準製程的一部分。一旦形成自對準的柱114和通孔116，光抗蝕劑112可被去除。 　　[0039] 導電通孔和柱可由一或多個導電材料形成，諸如金屬(例如，銅)。雖然導電通孔和柱在圖式中被顯示為具有實質上平行側壁，但它們可具有任何輪廓(例如，如由用於形成它們的製造操作所規定的)。例如，在一些實施例中，導電通孔和柱可為朝向前側或背側逐漸變細。在一些實施例中，寬度(例如，直徑)可以沿著導電路徑的長度不同，其中一部分可以比另一部分更寬(例如，具有更大的直徑)。雖然通孔和柱可為任何合適的尺寸，在一些實施例中，自對準通孔可具有大約2μm-10μm的直徑，以及自對準的柱可具有大約2-20μm的直徑以及10μm-80μm的凸塊間距。 　　[0040] 圖5示出去除光抗蝕劑112並選擇性地以黏著促進劑118處理露出的銅之後的組件500。黏著促進劑118可為粗糙類型、化學類型、乾式類型，例如藉由電漿增強型化學氣相沈積(PECVD)沉積的氮化矽。黏著促進劑可沉積在任何介電質材料和任何導電材料之間，以促進材料之間的黏著。 　　[0041] 圖6示出在組件500中的高密度/通孔層上疊層介電質120之後的組件600。介電質層可使用任何合適的製程(諸如疊層或狹縫塗佈和固化)並且以任何合適的材料形成。可以使用的介電質材料之範例包括但不限於基於環氧樹脂的材料/膜、填充有陶瓷/矽土的環氧化物膜、聚醯亞胺膜、填充的聚醯亞胺膜、其他有機材料從半導體處理已知的其他無機介電質材料以及二氧化矽(SiO₂ )、碳摻雜氧化物(CDO)、氮化矽、諸如過氟化環丁烷或聚四氟乙烯的有機聚合物、氟矽酸鹽玻璃(FSG)和諸如半矽氧烷、矽氧烷或有機矽酸鹽玻璃(OSG)的有機矽酸鹽。在一些實施例中，介電質層可被形成至完全地覆蓋一或多個通孔之頂表面的厚度以解決不平坦的表面。在一些實施例中，介電質層之厚度可被最小化以減少在後續處理操作中露出一或多個通孔所需的蝕刻時間。在一些實施例中，介電質層的厚度可為3μm-30μm。 　　[0042] 圖7示出在顯露組件600中通孔122的頂表面之後的組件700。通孔122之頂表面可藉由例如研磨、拋光或化學機械拋光(CMP)的平坦化或藉由包括濕式或乾式的蝕刻顯露。 　　[0043] 圖8示出在藉由在組件700上沉積圖案化的金屬層124開始封裝基板建立製程(例如，SAP)之後的組件800。如圖所示，導電材料被沉積至藉由圖案化光抗蝕劑層形成的開口之中以形成軌線124和襯墊125。 　　[0044] 圖9示出了在疊層介電質層126和鑽穿通孔開口128之後的組件900。金屬層124可以是任何類型的導電金屬(較佳地為銅)，並且可以使用任何合適的製程(諸如電解電鍍)來沉積。在一些實施例中，金屬層124可以具有10μm-20μm的厚度。導電結構可以使用任何合適的方法形成，包括微影和電解電鍍，並且可以包括一或多個層。導電通孔128、線124和襯墊125可由任何合適的導電材料形成，例如銅、鋁(Al)、金(Au)、銀(Ag)和/或其合金。在一些本發明實施例中，用於互連的金屬為銅或銅合金。較佳地，導電互連為銅(Cu)。 　　[0045] 圖10示出在繼續圖8和9中所示之建立製程之後的組件1000，以建立由組件900上的通孔連接之額外的軌線層以形成封裝基板。在圖10中，基板形成仍在載體的兩側上執行，然而為了更清楚的說明，圖中省略了底側。在建立製程完成之後，阻焊136被施加在背側上以形成其中焊料可以被施加以用於附接到電路板的區域134。封裝基板凸塊間距的背側可以是任何合適的值，例如介於在200μm-1000μm之間。封裝基板的I/O可以是任何合適的值，例如介於15-60I/O/mm/layer之間。 　　[0046] 圖11示出組件1100，其為從載體分離或去除組件之後的組件1000。在分離之後，基板組件可以顯著地較不剛性，並且在一些實施例中，可以具有附接在作為背側的阻焊側136上的暫時性載體。一旦載體被去除，可以例如藉由蝕刻移除第一金屬層，並且可以使用選擇性金屬蝕刻來移除第二金屬層，同時保持柱138的完整性。 　　[0047] 圖12示出了在沉積黏著促進劑、疊層介電質和露出用於晶粒附接的組件1000之主動側上的柱之頂表面之後的組件1200。介電質疊層、通孔形成和通孔露出可以如之前對於圖6和7中的高密度層所描述的那樣執行。在一些實施例中，可以應用表面修整140,142，例如無電金屬或圖案化銅以擴大用於晶粒附接的可用金屬區。在一些實施例中，組件可以在露出的銅與由諸如有機保焊劑(OSP)或浸金(Au)等薄的表面修整保護的表面執行。 　　[0048] 介電質層可以以任何合適的製程(諸如疊層或狹縫塗佈和固化)並且以任何合適的材料(諸如，具有矽土的環氧樹脂)形成。在一些實施例中，介電質層被形成至完全地覆蓋一或多個通孔之頂表面的厚度以解決不平坦的表面。在一些實施例中，介電質層之厚度可被最小化以減少在後續處理操作中露出一或多個通孔所需的蝕刻時間。 　　[0049] 光抗蝕劑層可以以任何合適的製程(諸如，疊層)形成，並且可以具有正色調或負色調以使用紫外線來形成交聯部分和非交聯部分以用於圖案化導電材料層。未交聯的部分溶解以形成其中可以沉積導電材料的開口。 　　[0050] 修整的基板可以是單個封裝基板或者可以是可經歷單片化製程的重複單元，其中每個單元彼此分離以形成單個封裝基板。單片化基板可為任何合適的尺寸和任何合適的厚度；典型地，基板的尺寸可以是50mm×50mm，厚度可以是100μm到2000μm。 　　[0051] 圖13A-B為根據各個實施例製造包括用於縮放互連的高密度互連層之封裝基板之範例方法的流程圖。儘管參考該方法討論的各種操作以特定順序示出，但是可以以任何合適的順序(例如，以並聯或串聯性能的任何組合)執行操作，並且可以適當地重複或省略。 　　[0052] 在1302中，第一金屬層被設置在載體上。例如，銅箔層104可被疊層在暫時性載體102上。 　　[0053] 在1304中，第二金屬層被設置在第一金屬層上。例如，鎳層106可被電鍍或疊層在銅箔層104上。 　　[0054] 在1306中，晶種層被設置在第二金屬層上。例如，銅晶種層108可被濺鍍在鎳層106上。 　　[0055] 在1308中，可形成高密度層。例如，光抗蝕劑可被應用在在載體上的頂部金屬層，高密度可被微影圖案化，以及銅軌線可在圖案化之後電鍍。 　　[0056] 在1310中，自對準的柱和通孔可被形成在高密度層上，如下面在圖22-28中所述。一旦形成柱和通孔時，所有的光抗蝕劑可被去除。 　　[0057] 在1312中，黏著促進劑和介電質層可被設置在圖案化導電軌線和通孔上。例如，露出的高密度層之銅軌線和通孔可以以黏著促進劑處理，並且介電質層可被疊層在高密度層之上。 　　[0058] 在1314中，通孔之頂表面可藉由蝕刻或平坦化介電質層顯露。 　　[0059] 在1316中，可以執行封裝基板建立製程以形成導電軌線和通孔的多個層。可以在已經使用高密度互連層將以扇出凸塊間距從細到粗(例如，40μm BP至110μm BP)之後，執行封裝基板建立製程以根據已知設計規則(例如，10/10μm L/S和50μm通孔)路由訊號。在1318中，在完成封裝基板建立製程之後，封裝基板可從載體去除，以及第一和第二金屬層可藉由例如化學蝕刻去除。 　　[0060] 在1320中，露出的銅表面可以藉由施加黏著促進劑、疊層介電質層、露出柱的頂表面以及施加用於晶粒附接的表面修整於柱來完成。 　　[0061] 在一些實施例中，提供了用於嵌入和附接晶粒至縮放的互連之腔。例如，具有40μm BP之記憶體晶粒可使用高密度層扇出，接著使用標準封裝基板設計準則路由至在腔中附接的邏輯晶粒。因為邏輯晶粒具有較大的凸塊間距，在高密度層上的空間可以藉由將邏輯晶粒放置在遵循標準封裝基板設計規則的空腔中而被節省。此外，藉由將晶粒放置在腔中，降低了基板的x/y尺寸以及生產成本。 　　[0062] 圖14-20為根據各個實施例在包括用於縮放互連和集成晶粒腔的高密度層之封裝基板之製造的各個階段之橫截面側視圖。在圖14-20中，基板形成仍在載體的兩側上執行，然而為了更清楚的說明，圖中省略了底側。 　　[0063] 圖14示出在組件900上繼續封裝基板建立製程之後的組件1400。在圖14中，必要時繼續建立製程以縮放互連。當對於特定扇出完成建立製程時，可以在頂部導電層1402上沉積介電質層1404。 　　[0064] 圖15示出在組件1400之介電層1404中形成通孔1502之後的組件1500。通孔可以藉由任何合適的製程形成，例如藉由雷射鑽孔、除渣和電解電鍍。 　　[0065] 圖16示出在將蝕刻停止材料1602平坦化並沉積到組件1500之通孔1502的頂表面之後的組件1600。蝕刻停止材料可以是任何合適的材料，例如錫，並且可以藉由任何合適的製程(諸如，浸沒)來施加。 　　[0066] 圖17示出了在繼續組件1600的建立製程以完成整個表面修整並建立腔1702之後的組件1700，並且可包括可用作當如下所述之開放腔時鑽孔的停止點的暫時金屬襯墊1710(例如，銅襯墊)。如前面所述，背側的完成可包括沉積黏著促進劑、疊層介電質和露出用於附接至電路板之通孔的頂表面，或其他板。介電質疊層、通孔形成和通孔露出可以如之前對於圖6和7中的高密度層所描述的那樣執行。修整也可包括應用阻焊1704。在一些實施例中，可以應用表面修整1706，諸如無電金屬或圖案化銅，以及蝕刻停止材料1708，諸如浸錫或鎳。 　　[0067] 圖18示出在開放組件1700之空腔1802之後的組件1800。空腔可由任何合適的方式開放，包括包括雷射鑽孔、噴砂和介電質建立材料的濕式/乾式蝕刻。 　　[0068] 圖19示出從封裝基板中的開口空腔1902選擇性蝕刻暫時性銅襯墊之後的組件1900。例如，浸入錫可以作為蝕刻停止，因為錫對銅的蝕刻溶液選擇性大於1000:1，使得可以去除暫時性銅襯墊。另外，當開放腔時，暫時性銅襯墊可以用作腔鑽孔的停止。使用蝕刻停止的優點是可以允許佈線在腔的下面並通過腔。 　　[0069] 圖20示出組件2000，其為在將組件從載體分離並且完成主動側之後的組件1900，如上面參考圖11-12所述。 　　[0070] 圖21為根據各個實施例製造包括用於縮放如圖14-20中所示的互連和集成晶粒腔的高密度互連層之封裝基板之範例方法的流程圖。 　　[0071] 在2102，可以在無核心載體上形成高密度層並且可以開始建立製程。另外，可在高密度層上形成柱和通孔。在2104，建立製程可以繼續按照需要扇出佈線。在2106，封裝基板通孔可在頂表面上形成並平坦化。在2108，蝕刻停止材料可沉積在平坦化通孔之頂表面上。在2110，建立製程可以繼續，並且可以形成具有暫時金屬襯墊的腔。在2112，建立製程可以完成，並且腔可被開放。在2114，可以去除暫時金屬襯墊。在2116，基板組件可從載體去除，並可以完成主動側。 　　[0072] 圖22-27示出基於無核心高密度層的自對準的柱之形成的範例製程流程。自對準可導致比通常可用的更小的襯墊。這些較小的襯墊可以用於藉由具有更多佈線跡線和/或減小凸塊間距來增加IO密度。 　　[0073] 圖22A根據各個實施例顯示在包括高密度互連層的封裝基板中製造自對準柱的範例方法中具有形成在表面之上的箔層之載體層的平面視圖。圖22B-C顯示具有形成在表面之上的箔層之載體層的兩個相應橫斷面視圖。雖然附圖將這個製程顯示為雙側製程，但是製程可以在載體的單側上進行。此外，雖然附圖顯示了一個柱的形成，但是可以同時形成一或多個柱，或者可以對單個柱重複該製程以形成額外的柱。 　　[0074] 參照圖22B-C，第一金屬層2204(例如，銅)可被沉積在載體基板2202之頂和底表面之上。第一金屬層2204可為任何合適的金屬，包括鎳、錫或銅等等。第一金屬層2204可為任何合適的金屬，包括鎳、錫或銅等等。第二金屬層2206(例如，鎳)可沉積在第一金屬層2204之上。選擇性地，第二金屬層可由濺鍍的或無電的銅層(未顯示)覆蓋，以改善對於光抗蝕劑層的黏著。 　　[0075] 圖23A根據各個實施例顯示在第一光抗蝕劑層已經在表面之上圖案化之後載體層的平面視圖。圖23B-C顯示在第一光抗蝕劑層已經在表面之上圖案化之後載體層的兩個相應橫斷面視圖。 　　[0076] 參照圖23B-C，第一光抗蝕劑層2302可形成在第二金屬層2206之上、被圖案化以提供用於高密度導線的開口以及用銅電鍍以形成高密度導線2304。第一光抗蝕劑層可使用微影圖案化製程(例如，用輻射源透過佈線層遮罩曝光並用顯影劑顯影)或任何其它合適的製程圖案化。高密度導線可形成高密度層(例如，2/2μm L/S及14μm襯墊)。高密度導線2304可以以電解銅電路、銅濺鍍等形成。 　　[0077] 圖24A根據各個實施例顯示在第二光抗蝕劑層已經在表面之上圖案化之後載體層的平面視圖。圖24B-C顯示在第二光抗蝕劑層已經在表面之上圖案化之後載體層的兩個相應橫斷面視圖。 　　[0078] 參照圖24B-C，第二光抗蝕劑層2402可形成在第一光抗蝕劑層2302和導線2304之上，並且圖案化以提供柱開口2404。如圖24B-C所示，柱開口2404之四個壁中的三個由第一光抗蝕劑層2302限定，以及第四壁由第二光抗蝕劑層2402限定。 　　[0079] 圖25A根據各個實施例顯示在露出的金屬部分已經被蝕刻之後載體層的平面視圖。圖25B-C顯示在露出的金屬部分已經被蝕刻之後載體層的兩個相應橫斷面視圖。 　　[0080] 參照圖25B-C，在柱開口中露出的銅可藉由例如具有高蝕刻因子的減去蝕刻劑去除，以最小化蝕刻到線中的擴展。在去除銅之後，可以施加用於第二金屬層2206(例如，鎳層)的選擇性蝕刻以去除在柱開口2502中的第二金屬層。在銅上具有10:1之選擇性的鎳蝕刻溶液是本領域已知的。例如，如果鎳金屬層的厚度大約為5μm厚，那麼也只蝕刻大約500nm的銅。此外，第一金屬層2204(即，銅層)可以用作蝕刻停止。 　　[0081] 圖26A根據各個實施例顯示在已經電鍍金屬以填充柱之後載體層的平面視圖。圖26B-C為顯示在已經電鍍金屬以填充柱之後載體層的兩個相應橫斷面視圖。 　　[0082] 參照圖26B-C，在蝕刻之後，柱開口2602可以用銅重新電鍍至銅線2304的高度，例如大約7μm厚。可以使用任何合適的製程(諸如，無電鍍或電解電鍍)來重新電鍍銅。然而，應該控制電鍍製程來沉積銅，以避免過量填充並衝擊下一層介電質，其可具有厚度大約為3μm。銅電鍍厚度的理想公差為±30％。 　　[0083] 圖27A根據各個實施例顯示在第二光抗蝕劑層已經被去除之後載體層的平面視圖。圖27B-C顯示在第二光抗蝕劑層已經去除之後載體層的兩個相應橫斷面視圖。 　　[0084] 參照圖27B-C，第二光抗蝕劑層2402可被去除而在原位留下第一光抗蝕劑層2302。如果形成自對準通孔，應去除第二光抗蝕劑層而不去除第一光抗蝕劑層。在一些實施例中，第一光抗蝕劑層2302可以是當去除第二光抗蝕劑層時不會被剝離的永久性光反應材料。在一些實施例中，第一光抗蝕劑層可由銅(或其它金屬)晶種層保護。在一些實施例中，在沒有形成自對準通孔的情況下，可以去除第一光抗蝕劑層。 　　[0085] 在高密度層上形成自對準通孔的製程與圖22-27所示的相同，除了可以省略用於去除金屬層的蝕刻製程。可以將第二光抗蝕劑層圖案化以形成柱和通孔，或者一旦形成自對準柱，則可以去除第二光抗蝕劑層，然後再施加並圖案化以形成自對準通孔開口。可以對開口進行電鍍以形成自對準通孔，並且可以去除第二光抗蝕劑層。 　　[0086] 如上所述，當完成建立製程(即，SAP)時，封裝基板組件可從暫時性載體分離，並且鎳金屬層可使用例如相同於用於柱形成的選擇性蝕刻溶液被蝕刻掉以顯露銅柱。介電質層可疊層在銅柱之上。隨後可以藉由機械、化學或電漿回蝕來顯露柱的頂表面。柱允許高密度互連被介電質覆蓋並增加高密度層上的佈線密度。 　　[0087] 圖28為根據各種實施例在包括高密度互連層之封裝基板中形成自對準柱和通孔之範例方法的流程圖。 　　[0088] 在2802，第一金屬層(例如，銅)被沉積在載體上。在2804，第二金屬層(例如，鎳)可沉積在第一金屬層之上。 　　[0089] 在2806，第一光抗蝕劑層可被沉積及圖案化，以形成導線開口。 　　[0090] 在2808，導電材料(例如，銅)可被沉積在開口中，以形成圖案化導線。 　　[0091] 在2810，第二光抗蝕劑層可被沉積及圖案化以建立用於柱的開口，或在2811，第二光抗蝕劑層可被沉積及圖案化以建立用於通孔的開口。柱和通孔開口可藉由第一和第二光抗蝕劑層形成。 　　[0092] 在1812，對於柱形成，柱開口可被蝕刻以選擇性地去除導線，接著蝕刻以選擇性地去除第二金屬層。於通孔形成，蝕刻不是必須的並且可被省略。 　　[0093] 在2814，導電材料(例如，銅)可被沉積至柱開口中以形成柱，並且在2813，被沉積至通孔開口中以形成通孔。柱開口可以用導電材料電鍍，使得柱之導電材料與導線大致平齊。通孔開口可以用導電材料電鍍，以形成至下一導電層的連接。 　　[0094] 在2816，一旦形成柱和通孔時，第二光抗蝕劑層可被去除。 　　[0095] 藉由從2810開始重複所述的每個製程在高密度層上形成額外的柱和通孔，或藉由圖案化光抗蝕劑層以形成額外的柱和/或通孔。在2818，一旦完成在高密度互連層上的柱形成和通孔形成，可以去除第一光抗蝕劑層。 　　[0096] 本文揭露的封裝基板可被包括在任何合適的電子裝置。圖29-32示出各種設備之範例，其可被包括在或可包括任何本文揭露的封裝基板中的一或多個。 　　[0097] 圖29A和29B為晶圓2900和晶粒2902之上視圖，晶圓2900和晶粒2902可以採用任何本文揭露的IC結構之實施例。晶圓2900可由半導體材料組成，並且可包括具有形成在晶圓2900之表面上的IC元件之一或多個晶粒2902。每一個晶粒2902可以是包括任何合適的IC的半導體產品的重複單元。在完成半導體產品的製造之後，晶圓2900可經歷單片化製程，其中每個晶粒2902係從彼此分離以提供半導體產品的離散「晶片」。晶粒2902可包括一或多個電晶體(例如，下文討論的圖30之電晶體3040中的一些)和/或支持電路以將電訊號路由到電晶體以及任何其它IC組件。晶粒2902可包括一或多個導電通路。在一些實施例中，晶圓2900或晶粒2902可包括記憶體裝置(例如，靜態隨機存取記憶體(SRAM)裝置、邏輯裝置(例如，AND、OR、NAND或NOR閘)或任何其他合適的電路元件。這些裝置中的多個可以被組合在單個晶粒2902上。例如，由多個記憶體裝置形成的記憶體陣列可被形成在相同晶粒2902上，如經組態以將資訊儲存在記憶體裝置中或執行儲存在記憶體陣列中之指令的處理裝置(例如，圖32之處理裝置3202)或其它邏輯。 　　[0098] 圖30為IC裝置3000的橫截面側視圖，IC裝置3000可以與本文揭露的IC結構之任何實施例一起使用。IC裝置3000可被形成在基板3002(例如，圖29A的晶圓2900)上，並且可包括在晶粒(例如，圖29B的晶粒2902)中。基板3002可以是由包括例如N型或P型材料系統的半導體材料系統組成的半導體基板。基板3002可包括例如使用塊狀矽或絕緣層上矽基板形成的結晶性基板。在一些實施例中，基板3002可以使用或可以不與矽組合的替代材料形成，其包括但不限於鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、或銻化鎵。分類為II-VI、III-V或IV族的進一步材料也可以用來形成基板3002。儘管這裡描述了可以形成基板3002的材料的一些範例，可以用作構建IC裝置3000的基礎的任何材料也可被使用。基板3002可以為單片化晶粒(圖29B之晶粒2902)或晶圓(例如，圖29A之晶圓2900)的一部分。 　　[0099] IC裝置3000可包括設置在基板3002上的一或多個裝置層3004。裝置層3004可包括在本文揭露之IC結構之晶粒的裝置側處的電路中。裝置層3004可包括形成在基板3002上之一或多個電晶體3040(例如，金屬氧化物半導體場效電晶體(MOSFET))的特徵。裝置層3004可包括例如一或多個源極和/或汲極(S/D)區3020、在該S/D區3020之間用以控制在電晶體3040中的電流流動之閘極3022以及用以將電訊號路由至S/D區3020或從S/D區3020路由電訊號的一或多個S/D接觸3024。電晶體3040可包括為了清楚起見未示出的額外特徵，諸如裝置隔離區、閘極接觸等。電晶體3040不限制於圖30中所描繪之類型和組態，並且可包括各種其他類型和組態，諸如(例如)平面電晶體、非平面電晶體或兩者的組合。非平面電晶體可包括諸如雙閘極電晶體或三閘極電晶體之FinFET電晶體，以及諸如奈米帶(nanoribbon)和奈米線電晶體的環繞(wrap-around)或全包覆式(all-around)閘極電晶體。 　　[0100] 每個電晶體3040可包括由至少兩層形成的閘極3022、閘極介電質層和閘極電極層。閘極介電質層可包括一層或堆疊層。一或多個層可包括氧化矽、二氧化矽和/或高k介電質材料。高k介電質材料可包括諸如鉿、矽、氧、鈦、鉭、鑭、鋁、鋯、鋇、鍶、釔、鉛、鈧、鈮和鋅的元素。可以用於閘極介電質層的高k材料的範例包括但不限於氧化鉿、氧化矽鉿、氧化鑭、氧化鋁鑭、氧化鋯、氧化鋯鋯、氧化鉭、氧化鈦、鋇鍶鈦氧化物、鋇鈦氧化物、鍶鈦氧化物、氧化釔、氧化鋁、鉛鈧鉭氧化物和鈮酸鉛鋅。在一些實施例中，退火製程可以在閘極介電質層上進行，以便在使用高k材料時提高其品質。 　　[0101] 閘極電極層可形成在閘極介電質層上並且可包括P型功函數金屬或N型功函數金屬中的至少一者，其取決於電晶體3040是PMOS或NMOS電晶體。在一些實施方式中，閘極電極層可以由兩或多個金屬層的堆疊組成，其中一或多個金屬層是功函數金屬層，並且至少一個金屬層是填充金屬層。可以包括其它金屬層用於其它目的，例如阻障層。對於PMOS電晶體，可用於閘極電極的金屬包括但不限於釕、鈀、鉑、鈷、鎳和導電金屬氧化物(例如氧化釕)。對於NMOS電晶體，可用於閘極電極的金屬包括但不限於鉿、鋯、鈦、鉭、鋁、這些金屬的合金以及這些金屬的碳化物(例如碳化鉿、碳化鋯、碳化鈦、碳化鉭和碳化鋁)。 　　[0102] 在一些實施例中，當沿著源極-通道-汲極方向看作電晶體3040的橫截面時，閘極電極可以由U形結構組成，其包括實質上平行於基板的表面的底部和實質上垂直於基板的頂表面的兩個側壁部分。於其他實施例中，形成閘極電極的金屬層中的至少一者可以簡單地是實質上平行於基板之頂表面的平面層，並且不包括實質上垂直於基板之頂表面的側壁部分。於其他實施例中，閘極電極可以由U形結構和平面的、非U形結構組成。例如，閘極電極可以由在一或多個平面的非U形層上形成的一或多個U形金屬層組成。 　　[0103] 在一些實施例中，一對側壁間隔物可被形成在閘極堆疊的相對側，該閘極堆疊支撐著閘極堆疊。側壁間隔物可以由諸如氮化矽、氧化矽、碳化矽、摻雜有碳的氮化矽和氮氧化矽等材料形成。用於形成側壁間隔物之製程為本領域眾所周知的，並且通常包括沉積和蝕刻製程步驟。在一些實施例中，複數個間隔物對可被使用；例如，可以在閘極堆疊的相對側上形成兩對、三對或四對側壁間隔物。 　　[0104] S/D區3020可被形成在鄰近每一電晶體3040之閘極3022的基板3002之中。例如，S/D區3020可為使用佈植/擴散製程或蝕刻/沉積製程形成。在前一種製程中，可以將諸如硼、鋁、銻、磷或砷的摻雜劑離子佈植到基板3002中以形成S/D區3020。退火製程活化了摻雜物並且導致它們進一步擴散至基板3002內，退火製程可接在離子佈植製程後。在後一製程中，可以首先蝕刻基板3002以在S/D區3020的位置處形成凹陷。然後可以進行磊晶沉積製程以使用用來製造S/D區3020的材料填充凹陷。在一些實施方式中，S/D區3020可使用矽合金製成，諸如鍺化矽或碳化矽。在一些實施例中，磊晶沉積的矽合金可以用摻雜劑如硼、砷或磷原位摻雜。在一些實施例中，S/D區3020可使用一或多個替代半導體材料形成，諸如鍺或III-V族材料或合金。在進一步實施例中，金屬和/或金屬合金之一或多個層可被用來形成S/D區3020。 　　[0105] 諸如功率和/或輸入/輸出(I/O)訊號的電訊號可以透過設置在裝置層3004上(在圖30中被示出為互連層3006-3010)的一或多個互連層路由至裝置層3004之電晶體3040和/或從裝置層3004之電晶體3040路由，可以是本文揭露的IC結構之任何實施例。例如，裝置層3004之導電特徵(例如，閘極3022和S/D接觸3024)可以與互連層3006-3010之互連結構3028電性耦接。一或多個互連層3006-3010可形成IC裝置3000之層間介電質(ILD)堆疊3019。導電路徑3012可延伸至和電性耦接至一或多個互連層3006-3010。導電路徑3012可路由訊號至裝置層3004中的裝置/從裝置層3004中的裝置路由訊號，或透過互連層3006-3010路由訊號至其它裝置(例如，在堆疊的IC結構中的電子組件或與IC裝置3000共享電路板的其他組件)/從其它裝置路由訊號。 　　[0106] 互連結構3028可為配置在互連層3006-3010之中，以根據各式各樣的設計(特別地，配置不限於圖30中所描繪的互連結構3028之特定組態)路由電訊號。儘管在圖30中描繪了特定數目的互連層3006-3010，但是本發明之實施例包括具有比所描繪更多或更少互連層的IC裝置。 　　[0107] 在一些實施例中，互連結構3028可包括填充有諸如金屬的導電材料的溝槽結構3028a(有時被稱為「線」)和/或通孔結構3028b(有時被稱為「孔」)。溝槽結構3028a可被配置以將電訊號路由在與其上形成裝置層3004之基板3002表面實質上平行的平面的方向上。例如，溝槽結構3028a可以從圖30的角度沿著進入和離開頁面的方向發送電訊號。通孔結構3028b可被配置以將電訊號路由在與其上形成裝置層3004之基板3002表面實質上垂直的平面的方向上。在一些實施例中，通孔結構3028b可將不同互連層3006-3010之溝槽結構3028a電性耦接在一起。 　　[0108] 互連層3006-3010可包括設置在互連結構3028之間的介電質材料3026，如圖30中所示。在一些實施例中，設置在互連層3006-3010之不同一者中互連結構3028之間的介電質材料3026可具有不同組成；於其他實施例中，不同互連層3006-3010之間的介電質材料3026的組成可以相同。 　　[0109] 第一互連層3006(被稱為金屬1或「M1」)可以直接形成在裝置層3004上。在一些實施例中，第一互連層3006可包括溝槽結構3028a和/或通孔結構3028b，如圖所示。第一互連層3006的溝槽結構3028a可以與裝置層3004之接觸(例如，S/D接觸3024)耦接。 　　[0110] 第二互連層3008(被稱為金屬2或「M2」)可以直接形成在第一互連層3006上。在一些實施例中，第二互連層3008可包括通孔結構3028b，以將第二互連層3008之溝槽結構3028a與第一互連層3006之溝槽結構3028a耦接。在一些實施例中，儘管為了清楚起見，溝槽結構3028a和通孔結構3028b在結構上用每一互連層內的線(例如，在第二互連層3008內)劃定，但是溝槽結構3028a和通孔結構3028b可以在結構上和/或在材料上連續(例如，在雙鑲嵌工藝期間同時填充)。 　　[0111] 根據結合第二互連層3008或第一互連層3006所敘述的類似技術和組態，可以在第二互連層3008上依次形成第三互連層3010(稱為金屬3或「M3」)(以及額外的互連層，根據需要)。 　　[0112] IC裝置3000可包括形成在互連層3006-3010上的阻焊材料3034(例如，聚醯亞胺或類似的材料)和一或多個接合襯墊3036。例如，接合襯墊3036可提供接觸，以耦接至FLI。接合襯墊3036可與互連結構3028電性耦接並且組態以將電晶體3040之電訊號路由至其它外部裝置。例如，焊料接合可被形成一或多個接合襯墊3036上，以將包括IC裝置3000之晶片與另一組件(例如，電路板)機械和/或電性耦接。IC裝置3000可具有其它替代組態，以傳送來自互連層3006-3010的電訊號，而不是其他實施例中所描繪的。例如，接合襯墊3036可以被替換為或者可進一步包括將電訊號路由到外部組件的其他類似特徵(例如，柱)。 　　[0113] 圖31為IC裝置組件3100的橫截面側視圖，IC裝置組件3100包括本文揭露的IC結構之任何實施例。IC裝置組件3100包括數個設置在電路板3102(其可為例如主機板)上的組件。IC裝置組件3100包括設置在電路板3102之第一面3140和電路板3102之相對第二面3142上的組件；一般而言，組件可設置在面3140和3142中的一者或兩者上。 　　[0114] 在一些實施例中，電路板3102可為包括印刷電路板(PCB)，其包括藉由介電質材料層彼此分離且藉由導電通孔互連的多個金屬層。可以以期望的電路圖案形成任何一或多個金屬層，以在耦接到電路板3102的組件之間路由電訊號(可選地與其他金屬層結合)。在其他實施例中，電路板3102可以是非PCB基板。 　　[0115] 圖31中所示之IC裝置組件3100包括藉由耦接組件3116耦接至電路板3102之第一面3140的疊合式中介層結構3136。耦接組件3116可將疊合式中介層結構3136電性和機械耦接至電路板3102，並且可包括焊球(如圖31所示)、插座的公和母部分、黏著劑、底填充材料和/或任何其他合適的電性和/或機械耦接結構。 　　[0116] 疊合式中介層結構3136可包括藉由耦接組件3118耦接至中介層3104的電子封裝3120。耦接組件3118可採取任何合適的形式用於應用，諸如上面參考耦接組件3116所討論的形式。雖然在圖31中顯示為單個電子封裝3120，但是多個電子封裝可被耦接至中介層3104；實際上，額外的中介層可以被耦接到中介層3104。中介層3104可提供用於橋接電路板3102和電子封裝3120的中間基板。電子封裝3120可以是或者包括例如晶粒(圖29B的晶粒2902)、IC裝置(例如，圖30的IC裝置3000)或任何其他合適的組件。通常，中介層3104可延展連接至更寬間距，或改程連接至不同連接。例如，中介層3104可將電子封裝3120(例如，晶粒)耦接至用於耦接至電路板3102的耦接組件3116之球柵陣列(BGA)。於圖31所示的實施例中，電子封裝3120和電路板3102被附接至中介層3104的相對側；於其他實施例中電子封裝3120和電路板3102可被附接到中介層3104的相同側。在一些實施例中，三或更多個組件藉由中介層3104互連。在一些實施例中，電子封裝3120可包括本文揭露的IC結構。額外的電子組件可被設置在電子封裝3120上以形成堆疊的IC結構。 　　[0117] 中介層3104可以以環氧樹脂、玻璃纖維增強環氧樹脂、陶瓷材料、或諸如聚醯亞胺之聚合物材料形成。在一些實施例中，中介層3104可以替代的剛性或可撓材料形成，其可包括以上所敘述用於半導體基板之相同材料，諸如矽、鍺及其他III-V族及IV族材料。中介層3104可包括金屬互連3108及通孔3110，其包括但不限制於穿越矽通孔(TSV)3106。中介層3104可進一步包括嵌入裝置3114，包括被動及主動裝置兩者。此種裝置可包括但不限制於電容器、解耦電容器、電阻器、電感器、熔絲、二極體、變壓器、感測器、靜電放電(ESD)裝置及記憶體裝置。諸如射頻(RF)裝置、功率放大器、電力管理裝置、天線、陣列、感測器、及微電子系統(MEMS)裝置之更複雜的裝置亦可形成於中介層3104上。封裝上中介層結構3136可以採用本領域已知的任何封裝上中介層結構的形式。 　　[0118] IC裝置組件3100可以包括藉由耦接組件3122耦接到電路板3102之第一面3140的電子封裝3124。耦接組件3122可以採用上面參考耦接組件3116所討論的任何實施例的形式，並以及電子封裝3124可以採用上面參照電子封裝3120討論的任何實施例的形式。在一些實施例中，電子封裝3124可包括任何本文揭露的IC結構。額外的電子組件可被設置在電子封裝3124上以形成堆疊的IC結構。 　　[0119] 圖31中所示之IC裝置組件3100包括藉由耦接組件3128耦接至電路板3102之第二面3142的疊合式封裝結構3134。疊合式封裝結構3134可包括藉由耦接組件3130耦接在一起的電子封裝3126和電子封裝3132，使得電子封裝3126設置在電路板3102與電子封裝3132之間。疊合式封裝結構3134可以採取本文揭露的IC結構的形式。耦接組件3128和3130可以採用上面討論的耦接組件3116之任何實施例的形式，並且電子封裝3126和3132可以採用上面討論的電子封裝3120的任何實施例的形式。 　　[0120] 圖32為範例計算裝置3200的方塊圖，計算裝置3200可以包括一或多個本文揭露的IC結構之任何實施例。圖32中示出了包括在計算裝置3200中的數個組件，但是這些組件中的任何一或多個可以被省略或複制，如適用於該應用中。在一些實施例中，包括在計算裝置3200中的一些或全部組件可以被附接到一或多個主機板。在一些實施例中，這些組件中的一些或全部係製造於單一系統晶片(SoC)晶粒上。 　　[0121] 另外，在各種實施例中，計算裝置3200可以不包括圖32中示出的一個或多個組件，但是計算裝置3200可以包括用於耦接到一或多個組件的介面電路。例如，計算裝置3200可不包括顯示裝置3206，但可包括顯示裝置介面電路(例如，連接器和驅動電路)，顯示裝置3206可耦接至顯示裝置介面電路。在另一組範例中，計算裝置3200可不包括音頻輸入裝置3224或音頻輸出裝置3208，但可包括音頻輸入裝置3224或音頻輸出裝置3208可耦接到的音頻輸入或輸出裝置介面電路(例如，連接器和支持電路)。 　　[0122] 計算裝置3200可包括處理裝置3202(例如，一或多個處理裝置)。如本文中所使用，術語「處理裝置」或「處理器」可指處理來自暫存器和/或記憶體之電子資料而將電子資料轉變為可儲存於暫存器及/或記憶體中之任何裝置或部分裝置的其它電子資料。處理裝置3202可包括一或多個數位訊號處理器(DSP)、特定應用積體電路(ASIC)、中央處理單元(CPU)、圖形處理單元(GPU)、密碼處理器(在硬體內執行密碼演算法之專用的處理器)、伺服器處理器或任何其他合適的處理裝置。計算裝置3200可包括本身包括一或多個諸如揮發記憶體(例如，動態隨機存取記憶體(DRAM))、非揮發記憶體(例如，唯讀記憶體(ROM))、快閃記憶體、固態記憶體和/或硬驅動機之記憶體裝置的記憶體3204。在一些實施例中，記憶體3204可包括與處理裝置3202共享晶粒的記憶體。這個記憶體可以用作快取記憶體並且可包括嵌入式動態隨機存取記憶體(eDRAM)或自旋轉移力矩磁性隨機存取記憶體(STT-MRAM)。 　　[0123] 在一些實施例中，計算裝置3200可包括通訊晶片3212(例如，一或多個通訊晶片)。例如，通訊晶片3212可組態以管理無線通訊，用於將資料轉移至計算裝置3200及從計算裝置3200轉移資料。術語「無線」及其衍生字可用以敘述可藉由使用調諧電磁輻射經由非固態介質而通訊資料之電路、裝置、系統、方法、技術、通訊通道等等。用語並非暗示相關裝置不包含任何線路，儘管在一些實施例中它們可能不包含任何線路。 　　[0124] 通訊晶片3212可實施任何數目之無線標準或協定，包括但不限定於Wi-Fi(IEEE 2302.11族)、IEEE 2302.16標準(例如，IEEE 2302.16-2005修正)，長期演進(LTE)項目以及任何修改、更新和/或修訂(例如，LTE高級項目、超移動寬帶(UMB)項目(也稱為「3GPP2」)等之電機電子工程師學會(IEEE)標準。IEEE 2302.16相容寬帶無線存取(BWA)網路大致上被稱為WiMAX網路，首字母縮略字代表全球互通微波存取，其係對於通過該IEEE 2302.16標準的符合度及互通測試之產品的證明標記。通訊晶片3212可按照全球移動通信系統(GSM)、通用分組無線業務通信技術(GPRS)、通用行動通訊系統(UMTS)、高速封包存取(HSPA)、演進式HSPA(E-HSPA)、或LTE網路操作。通訊晶片3212可按照全球行動通訊系統(GSM)增強數據率演進(EDGE)、GSM/EDGE無線通訊網路(GERAN)、通用陸地無線接入網(UTRAN)、或演進式UTRAN(E-UTRAN)操作。該通訊晶片3212可按照分碼多工存取(CDMA)、分時多工存取(TDMA)、數位增強無線通信(DECT)、演進數據優化(EV-DO)及其衍生者、以及任何其他無線協定操作，該等無線協定被指定為3G、4G、5G、及超出者。於其他實施例中，該通訊晶片3212可按照其他無線協定操作。計算裝置3200可包括天線3222以促進無線通訊和/或接收其他無線通訊(諸如AM或FM無線電傳輸)。 　　[0125] 在一些實施例中，通訊晶片3212可管理有線通訊，諸如電性、光學或任何其它合適的通訊協定(例如，乙太網路)。如上所述，通訊晶片3212可包括多通訊晶片。例如，第一通訊晶片3212可專用於短距離無線通訊諸如Wi-Fi或藍芽，及第二通訊晶片3212可專用於長距離無線通訊諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO、或其他。在一些實施例中，第一通訊晶片3212可為專用於無線通訊，以及第二通訊晶片3212可專用於有線通訊。 　　[0126] 計算裝置3200可包括電池/電力電路3214。電池/電力電路3214可包括一或多個儲能裝置(例如，電池或電容)和/或用於將計算裝置3200之組件耦接至從計算裝置3200分離之能源(例如，AC線電力)的電路。 　　[0127] 計算裝置3200可包括顯示裝置3206(或相應的介面電路，如上所討論)。例如，顯示裝置3206可包括任何視覺指示器，諸如抬頭顯示器、電腦監視器、投影機、觸控螢幕顯示器、液晶顯示器(LCD)、發光二極體顯示器或平板顯示器。 　　[0128] 計算裝置3200可包括音頻輸出裝置3208(或相應的介面電路，如上所討論)。例如，音頻輸出裝置3208可包括任何產生可聽指示器的裝置，例如揚聲器、頭戴式耳機或耳塞。 　　[0129] 計算裝置3200可包括音頻輸入裝置3224(或相應的介面電路，如上所討論)。音頻輸入裝置3224可包括任何產生表示聲音之訊號的裝置，諸如麥克風、麥克風陣列或數位樂器(例如，具有樂器數位介面(MIDI)輸出的樂器)。 　　[0130] 計算裝置3200可包括全球定位系統(GPS)裝置3218(或相應的介面電路，如上所討論)。GPS裝置3218可以與基於衛星的系統通訊並且可以接收計算裝置3200的位置，如本領域中已知的。 　　[0131] 計算裝置3200可包括其它輸出裝置3210(或相應的介面電路，如上所討論)。其它輸出裝置3210之範例可包括音頻編碼解碼器、視頻編碼解碼器、印表機、用於提供資訊至其它裝置的有線或無線傳輸器或額外的儲存裝置。 　　[0132] 計算裝置3200可包括其它輸入裝置3220(或相應的介面電路，如上所討論)。其它輸入裝置3220之範例可包括加速計、迴轉儀、羅盤、影像擷取裝置、鍵盤、諸如滑鼠、手寫筆、觸控板、條碼讀取器、快速回應(QR)碼讀取器、任何感測器或射頻識別(RFID)讀取器的游標控制設備。 　　[0133] 計算裝置3200可具有任何所需的形成因子，諸如手持或行動計算裝置(例如，行動電話、智慧型手機、行動網際網路裝置、音樂播放器、平板電腦、膝上型電腦、小筆電、輕薄型電腦、個人數位助理(PDA)、超級行動個人電腦等)、桌上型電腦裝置、伺服器或其它網路的計算組件、印表機、掃描器、監視器、機上盒、娛樂控制單元、車輛控制單元、數位相機、數位錄影機或穿戴式計算裝置。在一些實施例中，計算裝置3200可為處理資料之任何其他電子裝置。 　　[0134] 下面的範例涉及到進一步的實施例。不同實施例的各種特徵可以與所包括的一些特徵以及排除在外的一些特徵進行各種組合，以適於各種不同的應用。 　　[0135] 範例1為一種積體電路封裝，包括：具有第一側和第二側的高密度互連層；形成在該高密度互連層之該第一側上的柱；形成在該高密度互連層之該第二側上的通孔；第一晶粒；以及封裝基板。 　　[0136] 範例2可包括範例1的請求標的，並且可以進一步指明該第一晶粒電性耦接至該柱。 　　[0137] 範例3可包括範例1的請求標的，並且可以進一步指明該封裝基板電性耦接至該通孔。 　　[0138] 範例4可包括範例1-3任一者之請求標的，並且可進一步包括形成在該封裝基板上的腔。 　　[0139] 範例5可包括範例4的請求標的，並且可以進一步包括：在形成在該封裝基板上的該腔中的第二晶粒，其中該第二晶粒導電地連接至該封裝基板。 　　[0140] 範例6可包括範例5的請求標的，並且可以進一步包括：在形成在該封裝基板上的該腔中的第三晶粒，其中該第三晶粒導電地連接至該第二晶粒。 　　[0141] 範例7可包括範例1的請求標的，並且可以進一步指明該高密度互連層的I/O係介於100-1000 I/O/mm/layer之間。 　　[0142] 範例8可包括範例1的請求標的，並且可以進一步指明該封裝基板的I/O係介於15-60 I/O/mm/layer之間。 　　[0143] 範例9可包括範例1的請求標的，並且可以進一步指明中複數個柱係形成在該高密度互連層之該第一側上，以及該些柱的凸塊間距係介於10μm-80μm之間。 　　[0144] 範例10可包括範例1的請求標的，並且可以進一步指明在該封裝基板之背側上的該凸塊間距係介於200μm-1000μm之間。 　　[0145] 範例11可包括範例1的請求標的，並且可以進一步指明在該高密度互連層上的襯墊尺寸係介於1μm-24μm之間。 　　[0146] 範例12可包括範例1的請求標的，並且可以進一步指明在該高密度互連層上的該柱為自對準的柱。 　　[0147] 範例13可包括範例1的請求標的，並且可以進一步指明在該高密度互連層上的該通孔為自對準的通孔。 　　[0148] 範例14為一種形成積體電路封裝的方法，該方法更包括：在載體上沉積第一金屬層；沉積第二金屬層在該第一金屬層之上；形成高密度互連層在該第二金屬層之上；在該高密度互連層上形成柱；在該高密度互連層上形成通孔；形成封裝基板；從該載體去除該基板；蝕刻該第一和第二金屬層以露出該柱；以及完成該封裝基板之頂表面和底表面。 　　[0149] 範例15可包括範例14的請求標的，並且可進一步包括：將晶粒附接至該主動側，其中該晶粒電性耦接至在該高密度互連層上的該柱。 　　[0150] 範例16可包括範例14-15任一者的請求標的，並且可進一步指明形成該封裝基板更包括：在該封裝基板中形成通孔；平坦化該通孔的該頂表面；在該通孔的該頂表面上沉積蝕刻停止材料；繼續該建立製程形成腔；以及打開該腔。 　　[0151] 範例17可包括範例16的請求標的，並且可以進一步包括：將第一晶粒附接在該腔中，其中該第一晶粒導電地連接至該封裝基板。 　　[0152] 範例18可包括範例17的請求標的，並且可以進一步包括：將第二晶粒附接在該腔中，其中該第二晶粒導電地連接至該第一晶粒。 　　[0153] 範例19可包括範例14的請求標的，並且可以進一步指明形成高密度互連層更包括：沉積和圖案化第一光抗蝕劑層以形成用於導線的開口；以及在該些開口中電鍍金屬以形成導線。 　　[0154] 範例20可包括範例19的請求標的，並且可以進一步指明在該高密度互連層上形成該柱的該方法更包含：沉積和圖案化在該第一光抗蝕劑層和導線之上的第二光抗蝕劑層以形成用於該柱的開口；蝕刻該柱開口以去除該電鍍的金屬導線；蝕刻該柱開口以去除該第二金屬層；在該開口中再次電鍍金屬以形成該柱；以及去除該第二光抗蝕劑層。 　　[0155] 範例21可包括範例19的請求標的，並且可以進一步指明在該高密度互連層上形成該通孔的該方法更包含：沉積和圖案化在該第一光抗蝕劑層和導線之上的第二光抗蝕劑層以形成用於通孔的開口；在該開口中電鍍金屬以形成該通孔；以及去除該第二光抗蝕劑層。 　　[0156] 範例22為一種計算裝置，包括：電路板；以及耦接至該電路板的積體電路封裝，其中該積體電路封裝包括：具有第一側和第二側的高密度互連層；形成在該高密度互連層之該第一側上的柱；形成在該高密度互連層之該第二側上的通孔；第一晶粒；以及封裝基板。 　　[0157] 範例23可包括範例22的請求標的，並且可以進一步指明該第一晶粒電性耦接至該柱。 　　[0158] 範例24可包括範例22的請求標的，並且可以進一步指明該封裝基板電性耦接至該通孔。 　　[0159] 範例25可包括範例22-24任一者之請求標的，並且可進一步包括形成在該封裝基板上的腔。 　　[0160] 範例26可包括範例25的請求標的，並且可以進一步包括：在形成在該封裝基板上的該腔中的第二晶粒，其中該第二晶粒導電地連接至該封裝基板。 　　[0161] 範例27可包括範例26的請求標的，並且可以進一步包括：在形成在該封裝基板上的該腔中的第三晶粒，其中該第三晶粒導電地連接至該第二晶粒。 　　[0162] 範例28可包括範例22的請求標的，並且可以進一步指明該高密度互連層的I/O係介於100-1000 I/O/mm/layer之間。 　　[0163] 範例29可包括範例22的請求標的，並且可以進一步指明該封裝基板的I/O係介於15-60 I/O/mm/layer之間。 　　[0164] 範例30可包括範例22的請求標的，並且可以進一步指明中複數個柱係形成在該高密度互連層之該第一側上，以及其中該些柱的凸塊間距係介於10μm-80μm之間。 　　[0165] 範例31可包括範例22的請求標的，並且可以進一步指明在該封裝基板之背側上的該凸塊間距係介於200μm-1000μm之間。 　　[0166] 範例32可包括範例22的請求標的，並且可以進一步指明在該高密度互連層上的襯墊尺寸係介於1μm-24μm之間。 　　[0167] 範例33可包括範例22的請求標的，並且可以進一步指明在該高密度互連層上的該柱為自對準的柱。 　　[0168] 範例34可包括範例22的請求標的，並且可以進一步指明在該高密度互連層上的該通孔為自對準的通孔。

[0169]100、200、300、400、500、600、700、800、900、1000、1100、1200、1400、1500、1600、1700、1800、1900、2000‧‧‧組件102、2202‧‧‧載體基板104、2204‧‧‧第一金屬層106、2206‧‧‧第二金屬層108‧‧‧晶種層110‧‧‧高密度層112‧‧‧光抗蝕劑114‧‧‧柱形成116‧‧‧通孔形成118‧‧‧黏著促進劑120‧‧‧疊層介電質122、1502、3110‧‧‧通孔124‧‧‧金屬層125‧‧‧襯墊126‧‧‧疊層介電質層128‧‧‧通孔開口134‧‧‧區域136、1704‧‧‧阻焊138‧‧‧柱140、142、1706‧‧‧表面修整1402‧‧‧頂部導電層1404‧‧‧介電質層1602、1708‧‧‧蝕刻停止材料1702、1802‧‧‧腔1710‧‧‧暫時金屬襯墊1902‧‧‧開口空腔2302‧‧‧第一光抗蝕劑層2304‧‧‧高密度導線2402‧‧‧第二光抗蝕劑層2404、2502、2602‧‧‧柱開口2900‧‧‧晶圓2902‧‧‧晶粒3000‧‧‧IC裝置3002‧‧‧基板3004‧‧‧裝置層3006、3008、3010‧‧‧互連層3012‧‧‧導電路徑3019‧‧‧層間介電質(ILD)堆疊3020‧‧‧源極和/或汲極(S/D)區3022‧‧‧閘極3024‧‧‧S/D接觸3026‧‧‧介電質材料3028‧‧‧互連結構3028a‧‧‧溝槽結構3028b‧‧‧通孔結構3034‧‧‧阻焊材料3036‧‧‧接合襯墊3040‧‧‧電晶體3100‧‧‧IC裝置組件3102‧‧‧電路板3104‧‧‧中介層3106‧‧‧穿越矽通孔(TSV)3108‧‧‧金屬互連3114‧‧‧嵌入式裝置3116、3118、3122、3128、3130‧‧‧耦接組件3120、3124、3126、3132‧‧‧電子封裝3134‧‧‧疊合式封裝結構3136‧‧‧疊合式中介層結構3140‧‧‧第一面3142‧‧‧第二面3200‧‧‧計算裝置3202‧‧‧處理裝置3204‧‧‧記憶體3206‧‧‧顯示裝置3208‧‧‧音頻輸出裝置3210‧‧‧其他輸出裝置3212‧‧‧通訊晶片3214‧‧‧電池/電力電路3218‧‧‧GPS裝置3220‧‧‧其他輸入裝置3222‧‧‧天線3224‧‧‧音頻輸入裝置

[0003] 文中所述之實施例透過範例而非限制的方式在附圖的圖中示出，其中相同的元件編號指示相似的元件。以下附圖是說明性的，並且可以根據這裡敘述的請求標的使用其他處理技術或階段。此外，省略了一些習知細節，以免與這裡敘述的發明概念混淆。 　　[0004] 圖1-12為根據各個實施例在具有用於縮放互連的高密度互連層之封裝基板之製造的各個階段之橫截面側視圖。 　　[0005] 圖13A-B為根據各個實施例製造包括用於縮放互連的高密度互連層之封裝基板之範例方法的流程圖。 　　[0006] 圖14-20為根據各個實施例在具有用於縮放互連和集成腔的高密度互連層之封裝基板之製造的各個階段之橫截面側視圖。 　　[0007] 圖21為根據各個實施例製造包括用於縮放互連和集成腔的高密度互連層之封裝基板之範例方法的流程圖。 　　[0008] 圖22A為根據各個實施例之在包括高密度互連層的封裝基板中製造自對準通孔的範例方法中具有形成在表面之上的箔層之載體層的平面視圖。 　　[0009] 圖22B-C為根據各個實施例之具有形成在表面之上的箔層之載體層的兩個相應橫斷面視圖。 　　[0010] 圖23A為根據各個實施例之在第一光抗蝕劑層已經在表面之上圖案化之後載體層的平面視圖。 　　[0011] 圖23B-C為根據各個實施例之在第一光抗蝕劑層已經在表面之上圖案化之後載體層的兩個相應橫斷面視圖。 　　[0012] 圖24A為根據各個實施例之在第二光抗蝕劑層已經在表面之上圖案化之後載體層的平面視圖。 　　[0013] 圖24B-C為根據各個實施例之在第二光抗蝕劑層已經在表面之上圖案化之後載體層的兩個相應橫斷面視圖。 　　[0014] 圖25A為根據各個實施例之在露出的金屬部分已經被蝕刻之後載體層的平面視圖。 　　[0015] 圖25B-C為根據各個實施例之在露出的金屬部分已經被蝕刻之後載體層的兩個相應橫斷面視圖。 　　[0016] 圖26A為根據各個實施例之在已經電鍍金屬以填充通孔之後載體層的平面視圖。 　　[0017] 圖26B-C為根據各個實施例之在已經電鍍金屬以填充通孔之後載體層的兩個相應橫斷面視圖。 　　[0018] 圖27A為根據各個實施例之在第二光抗蝕劑層已經被去除之後載體層的平面視圖。 　　[0019] 圖27B-C為根據各個實施例之在第二光抗蝕劑層已經被去除之後載體層的兩個相應橫斷面視圖。 　　[0020] 圖28為根據各個實施例在包括圖22-28中所示之高密度互連層的封裝基板中形成自對準通孔之範例方法的流程圖。 　　[0021] 圖29A和29B為晶圓和晶粒之上視圖，晶圓和晶粒可以與本文揭露的IC結構之任何實施例一起使用。 　　[0022] 圖30為IC裝置的橫截面側視圖，IC裝置可以與本文揭露的IC結構之任何實施例一起使用。 　　[0023] 圖31為IC裝置組件的橫截面側視圖，IC裝置組件包括本文揭露的IC結構之任何實施例。 　　[0024] 圖32為範例計算裝置的方塊圖，計算裝置可以包括本文揭露的IC結構之任何實施例。

140、142‧‧‧表面修整

1200‧‧‧組件

Claims (24)

1. 一種積體電路封裝，包含：具有第一側和第二側之高密度互連層；形成在該高密度互連層之該第一側上的柱；形成在該高密度互連層之該第二側上的通孔；第一晶粒；以及封裝基板；其中該高密度互連層的I/O係介於100-1000 I/O/mm/layer之間。
2. 如申請專利範圍第1項所述之積體電路封裝，其中該第一晶粒電性耦接至該柱。
3. 如申請專利範圍第1項所述之積體電路封裝，其中該封裝基板電性耦接至該通孔。
4. 如申請專利範圍第1項所述之積體電路封裝，更包含：形成在該封裝基板上的腔。
5. 如申請專利範圍第4項所述之積體電路封裝，更包含：在形成在該封裝基板上的該腔中的第二晶粒，其中該 第二晶粒導電地連接至該封裝基板。
6. 如申請專利範圍第5項所述之積體電路封裝，更包含：在形成在該封裝基板上的該腔中的第三晶粒，其中該第三晶粒導電地連接至該第二晶粒。
7. 如申請專利範圍第1項所述之積體電路封裝，其中該封裝基板的I/O係介於15-60 I/O/mm/layer之間。
8. 如申請專利範圍第1項所述之積體電路封裝，其中複數個柱係形成在該高密度互連層之該第一側上，以及其中該些柱的凸塊間距係介於10μm-80μm之間。
9. 如申請專利範圍第1項所述之積體電路封裝，其中在該封裝基板之背側上的凸塊間距係介於200μm-1000μm之間。
10. 如申請專利範圍第1項所述之積體電路封裝，其中該高密度互連層上的襯墊尺寸係介於1μm-24μm之間。
11. 一種形成積體電路封裝的方法，該方法包含：在載體上沉積第一金屬層；沉積第二金屬層在該第一金屬層之上； 形成高密度互連層在該第二金屬層之上；在該高密度互連層上形成柱；在該高密度互連層上形成通孔；形成封裝基板；從該載體去除該基板；蝕刻該第一和第二金屬層以露出該柱；以及完成該封裝基板之頂表面和底表面。
12. 如申請專利範圍第11項所述之方法，更包含：將晶粒附接至主動側，其中該晶粒電性耦接至在該高密度互連層上的該柱。
13. 如申請專利範圍第11項所述之方法，其中形成該封裝基板更包含：在該封裝基板中形成通孔；平坦化該通孔的該頂表面；在該通孔的該頂表面上沉積蝕刻停止材料；繼續該建立製程形成腔；以及打開該腔。
14. 如申請專利範圍第13項所述之方法，更包含：將第一晶粒附接在該腔中，其中該第一晶粒導電地連接至該封裝基板。
15. 如申請專利範圍第14項所述之方法，更包含：將第二晶粒附接在該腔中，其中該第二晶粒導電地連接至該第一晶粒。
16. 如申請專利範圍第11項所述之方法，其中形成高密度互連層更包含：沉積和圖案化第一光抗蝕劑層以形成用於導線的開口；以及在該些開口中電鍍金屬以形成導線。
17. 如申請專利範圍第16項所述之方法，其中在該高密度互連層上形成該柱的該方法更包含：沉積和圖案化在該第一光抗蝕劑層和導線之上的第二光抗蝕劑層以形成用於該柱的開口；蝕刻該柱開口以去除該電鍍的金屬導線；蝕刻該柱開口以去除該第二金屬層；在該開口中再次電鍍金屬以形成該柱；以及去除該第二光抗蝕劑層。
18. 如申請專利範圍第16項所述之方法，其中在該高密度互連層形成該通孔的該方法更包含：沉積和圖案化在該第一光抗蝕劑層和導線之上的第二光抗蝕劑層以形成用於通孔的開口；在該開口中電鍍金屬以形成該通孔；以及 去除該第二光抗蝕劑層。
19. 一種計算裝置，包含：電路板；以及積體電路封裝，其耦接至該電路板，其中該積體電路封裝包含：具有第一側和第二側之高密度互連層；形成在該高密度互連層之該第一側上的柱；形成在該高密度互連層之該第二側上的通孔；第一晶粒；以及封裝基板；其中該高密度互連層的I/O係介於100-1000 I/O/mm/layer之間。
20. 如申請專利範圍第19項所述之計算裝置，其中該第一晶粒電性耦接至該柱。
21. 如申請專利範圍第19項所述之計算裝置，其中該封裝基板電性耦接至該通孔。
22. 如申請專利範圍第19項所述之計算裝置，更包含：形成在該封裝基板上的腔。
23. 如申請專利範圍第22項所述之計算裝置，更包含： 在形成在該封裝基板上的該腔中的第二晶粒，其中該第二晶粒導電地連接至該封裝基板。
24. 如申請專利範圍第23項所述之計算裝置，更包含：在形成在該封裝基板上的該腔中的第三晶粒，其中該第三晶粒導電地連接至該第二晶粒。

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