TW201836026A - 具有緩解應力圖樣結構之半導體裝置封裝 - Google Patents

Abstract

半導體封裝具有一晶粒、一介電材料之一圖樣結構、複數個金屬接點、一模塑化合層及一重佈層。該介電材料之該圖樣結構形成於該晶粒的一主動表面。該些金屬接點電性連接於該晶粒且被該圖樣結構包圍。該模塑化合層係圍著該圖樣結構、該晶粒及該些金屬接點而形成。該重佈層形成於該模塑化合層之一研磨後表面，且電性連接於該些金屬接點。該介電材料的楊氏模數係小於該模塑化合層的楊氏模數，且該介電材料的熱膨脹係數係小於該模塑化合層的熱膨脹係數。

Description

具有緩解應力圖樣結構之半導體裝置封裝

本發明關於半導體裝置封裝，尤指具有可緩解應力的介電材料圖樣結構之半導體裝置封裝。

晶圓級封裝製程已為本領域習知製程，在晶圓級封裝製程中，可施加多道製程於載有積體電路的晶圓，例如研磨、晶粒打線、封膠等，最後執行切割以得到成品。晶圓級封裝製程常被視為適用於小尺寸及高速封裝之技術。

在晶圓級封裝製程中，晶圓及黏置於晶圓的晶粒一般由相對較厚的模塑化合物所覆蓋，此較厚的模塑化合物會因為熱膨脹係數不相符、及封裝的厚度等因素，會導致翹曲（warpage）問題增加，而晶圓的翹曲問題已然為持續待解之問題。

本發明實施例提供一種形成半導體裝置封裝之方法，包含將一晶粒設置於一載體上；於該晶粒的一主動表面形成一介電材料之一圖樣結構，其中該圖樣結構包圍電連接於該晶粒之複數個金屬接點；形成一模塑化合層，其中該模塑化合層包圍該晶粒、該些金屬接點及該圖樣結構，該介電材料的楊氏模數係小於該模塑化合層的楊氏模數，且該介電材料的熱膨脹係數係小於該模塑化合層的熱膨脹係數；研磨該模塑化合層以露出該些金屬接點；移除該載體；及於該模塑化合層之一研磨後表面形成一重佈層，其中該重佈層電性連接於該些金屬接點。

本發明實施例提供一種半導體裝置封裝，包含一晶粒、複數個金屬接點、一介電材料、一模塑化合層、及一重佈層。該複數個金屬接點電性連接於該晶粒。該介電材料之一圖樣結構形成於該晶粒的一主動表面，其中該圖樣結構包圍該些金屬接點。該模塑化合層包圍該圖樣結構、該晶粒及該些金屬接點。該重佈層形成於該模塑化合層之一研磨後表面，且電性連接於該些金屬接點。其中該介電材料的楊氏模數係小於該模塑化合層的楊氏模數，且該介電材料的熱膨脹係數係小於該模塑化合層的熱膨脹係數。

本發明於下列圖式及敘述中，係根據實施例而敘述，本文之圖式可為簡圖，用以表示本發明的結構及方法中的元件及集成關係。因此，圖式之元件可非用以表示實際之數量、形狀、尺寸、比例等。圖式中，部份的尺寸、及尺寸比例可被放大或簡化，以利繪示說明。實際的數量、形狀、尺寸、尺寸比例可選擇性地被設計及置放於圖式，而實際的細節元件佈局可能會較為複雜。

第1圖是本發明第一實施例的扇出型晶圓級封裝（fan-out wafer level package，FOWLP）300的剖面圖。第2圖是第1圖之扇出型晶圓級封裝300之每個晶粒110的主動表面111沿著切線2-2’的平面圖。扇出型晶圓級封裝300可包含複數個晶粒110、複數個金屬接點120、介電材料310之複數個圖樣結構（pattern）302，封膠層130、及至少一重佈層（redistribution layer，RDL）140。每個晶粒110可由第2圖的晶粒區域112劃出輪廓。每個晶粒110可具有金屬接點120形成於其上，且金屬接點120可電性連接於對應的晶粒110。金屬接點120可由（但不限於）凸塊鑄焊方式、電鍍方式或打線方式形成。每個晶粒110可包含對應的圖樣結構302，設置於晶粒110上。每個圖樣結構302可位於對應之晶粒110之主動表面111，且位於晶粒區域112內。圖樣結構302形成後，可包圍晶粒110之金屬接點120。圖樣結構302可作為緩解應力圖樣結構（stress relax pattern），用以分散對應晶粒110之主動表面111周遭部份引致的應力。因此，可抑制晶粒110之翹曲。圖樣結構302、晶粒110及金屬接點120可由封膠層130予以包覆。封膠層130可具有研磨表面131，重佈層140可形成於研磨表面131上。重佈層140可電性連接於金屬接點120。介電材料310形成之圖樣結構302，其楊氏模數小於封膠層130的楊氏模數。此外，介電材料310的熱膨脹係數小於封膠層130的熱膨脹係數。介電材料310的楊氏模數可介於0.01吉帕（GPa）至5吉帕之間。介電材料310可為環氧樹脂、矽樹脂、聚亞醯胺樹脂、或相關的化合物。根據實施例，介電材料310可為b階段（b-stage）黏膠。

第3圖至第9圖係形成扇出形晶圓級封裝300的方法過程之剖面圖。該方法可包含複數個製程步驟，每一製程步驟可述於第3圖至第9圖之一對應示意圖。

如第3圖所示，複數個晶粒110可暫時性地置於載體500上。此暫時性的載體500可為矽晶圓或玻璃載板。每一晶粒110可具有複數個金屬接點120，形成於主動表面111。

第4圖中，圖樣結構302形成於每一晶粒110之主動表面111。圖樣結構302可為介電材料310經使用網版印刷技術形成於主動表面111之結構。然而，其他實施例中，亦可用光微影技術形成圖樣結構302。圖樣結構302可包圍對應之晶粒110的金屬接點120，如第2圖所示。圖樣結構302可於晶粒110被暫時性置放於載體500之前或之後，形成於對應之晶粒110上。

如第5圖所示，封膠層130可包覆晶粒111、金屬接點120及圖樣結構302。封膠層130可為模塑化合層，以環氧模塑化合層（epoxy molding compound，EMC）形成。

如第5圖所示，封膠層130可藉由研磨製程被研磨，以形成研磨表面131。所述的研磨製程可降低封膠層130之厚度，且使研磨表面131可露出金屬接點120及介電材料310之表面。

如第7圖所示，可將載體500移除。

如第8圖所示，可將重佈層140形成於封膠層130之研磨表面131。重佈層140電性連接於金屬接點120。重佈層140可包含第一介電層141、金屬層142及第二介電層143。金屬層142可形成於第一介電層141及第二介電層143之間。第一介電層141可具有多個開口，以露出金屬接點120的表面。此外，第一介電層141的開口可另填入導電材料，以形成金屬層142，且形成金屬接點120及金屬層142之間的導電連接路徑。第二介電層143可具有開口，以露出金屬層140的至少一部分。複數個焊球150可形成於第二介電層143之開口，以使焊球150透過金屬層142電性連接於金屬接點120。第一介電層141及第二介電層143可為聚亞醯胺層。

如第9圖所示，重佈層140形成後，可使用切割製程，切割封膠層130及重佈層140，從而製造半導體裝置封裝350。根據實施例，半導體裝置封裝350可包含至少一晶粒110。

第10圖係第二實施例中，介電材料310之圖樣結構302的另一佈局之平面圖。根據此實施例，每一圖樣結構302可包含附加部份310A以使圖樣結構302形成兩開口。該些金屬接點120的一部分可形成於圖樣結構302的第一開口內，該些金屬接點120的另一部分可形成於圖樣結構302的第二開口內。此外，附加部份310A可使圖樣結構302的兩開口為實質上同尺寸的開口。因此，兩開口內的金屬接點120的數量可為相等。根據其他實施例，金屬接點120可排成奇數列。本示例中，圖樣結構302的一開口可大於另一開口。金屬接點120及圖樣結構302之間的空間可填入封膠層130之材料。

第11圖係第三實施例中，介電材料310之圖樣結構302的另一佈局之平面圖。實施例中，圖樣結構302可包含複數個開口，每個金屬接點120可位於圖樣結構302之一開口中。金屬接點120及圖樣結構302之間的空間可填入封膠層130之材料。

第12圖係第四實施例中，介電材料310之圖樣結構302的另一佈局之平面圖。根據實施例，封膠層130形成前，金屬接點120可被圖樣結構302包圍。

根據本發明實施例，介電材料之圖樣結構可為緩解應力之圖樣結構，用以緩解晶粒表面積聚的應力。介電材料之熱膨脹係數及楊氏模數，可低於封膠層的模塑化合材料之熱膨脹係數及楊氏模數。因此之故，晶粒之翹曲問題可被抑制。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

300‧‧‧扇出型晶圓級封裝

110‧‧‧晶粒

120‧‧‧金屬接點

130‧‧‧封膠層

140‧‧‧重佈層

150‧‧‧焊球

131‧‧‧研磨表面

111‧‧‧主動表面

310‧‧‧介電材料

112‧‧‧晶粒區域

302‧‧‧圖樣結構

500‧‧‧載體

141‧‧‧第一介電層

142‧‧‧金屬層

143‧‧‧第二介電層

350‧‧‧半導體裝置封裝

310A‧‧‧附加部份

2-2’‧‧‧切線

第1圖是本發明第一實施例的扇出型晶圓級封裝的剖面圖。 第2圖是第1圖之扇出型晶圓級封裝之每個晶粒的主動表面沿著切線2-2’的剖面圖。 第3圖至第9圖係第一實施例中，形成扇出形晶圓級封裝的方法過程之剖面圖。 第10圖係第二實施例中，介電材料之圖樣結構的另一佈局之平面圖。 第11圖係第三實施例中，介電材料之圖樣結構的另一佈局之平面圖。 第12圖係第四實施例中，介電材料之圖樣結構的另一佈局之平面圖。

Claims (10)

1. 一種形成半導體裝置封裝之方法，包含： 將一晶粒設置於一載體上； 於該晶粒的一主動表面形成一介電材料之一圖樣結構，其中該圖樣結構包圍電連接於該晶粒之複數個金屬接點； 形成一模塑化合層，其中該模塑化合層包圍該晶粒、該些金屬接點及該圖樣結構，該介電材料的楊氏模數係小於該模塑化合層的楊氏模數，且該介電材料的熱膨脹係數係小於該模塑化合層的熱膨脹係數； 研磨該模塑化合層以露出該些金屬接點； 移除該載體；及 於該模塑化合層之一研磨後表面形成一重佈層，其中該重佈層電性連接於該些金屬接點。
2. 如請求項1所述的方法，其中該圖樣結構具有一開口，且該些金屬接點全數形成於該開口內。
3. 如請求項1所述的方法，其中該圖樣結構具有一第一開口及一第二開口，該些金屬接點之一第一部份係形成於該第一開口內，且該些金屬接點之一第二部份係形成於該第二開口內。
4. 如請求項1所述的方法，其中該圖樣結構具有複數個開口，該些金屬接點之每一金屬接點係形成於該些開口之一對應開口內。
5. 如請求項1所述的方法，其中該模塑化合層係至少填充於該些金屬接點及該圖樣結構之間的一空間。
6. 一種半導體裝置封裝，包含： 一晶粒； 複數個金屬接點，電性連接於該晶粒； 一介電材料之一圖樣結構，形成於該晶粒的一主動表面，其中該圖樣結構包圍該些金屬接點； 一模塑化合層，包圍該圖樣結構、該晶粒及該些金屬接點；及 一重佈層，形成於該模塑化合層之一研磨表面，且電性連接於該些金屬接點； 其中該介電材料的楊氏模數係小於該模塑化合層的楊氏模數，且該介電材料的熱膨脹係數係小於該模塑化合層的熱膨脹係數。
7. 如請求項6所述之半導體裝置封裝，其中該圖樣結構具有一開口，且該些金屬接點係全數形成於該開口內。
8. 如請求項6所述之半導體裝置封裝，其中該圖樣結構具有一第一開口及一第二開口，該些金屬接點之一第一部份形成於該第一開口內，且該些金屬接點之一第二部份形成於該第二開口內。
9. 如請求項6所述的半導體裝置封裝，其中該圖樣結構係具有複數個開口，該些金屬接點之每一金屬接點係形成於該些開口之一對應開口內。
10. 如請求項6所述的半導體裝置封裝，其中該圖樣結構係包覆該些金屬接點。