TW201835911A

TW201835911A - 半導體記憶裝置

Info

Publication number: TW201835911A
Application number: TW106125404A
Authority: TW
Inventors: 稲場恒夫; 岸達也; 中山昌彥
Original assignee: 東芝記憶體股份有限公司
Priority date: 2017-03-24
Filing date: 2017-07-28
Publication date: 2018-10-01
Also published as: TWI660342B; JP2018163710A; CN108630262A; US10446739B2; CN108630262B; US20180277743A1

Abstract

本實施形態係提供一種可將寫入後至能夠執行下次寫入或讀取前之時間縮短之半導體記憶裝置。本實施形態之半導體記憶裝置係具備：磁阻效應元件22，其具有記憶層23及參照層25、及配置於記憶層23與參照層25間之中間層24；移位調整層27，其配置於參照層25之中間層24之相反側；耦合層26，其配置於參照層25與移位調整層27之間；及寫入電路13，其對磁阻效應元件22施加電壓。參照層25與移位調整層27係反鐵磁性耦合，參照層25、耦合層26、及移位調整層27構成SAF構造，寫入電路13於使磁阻效應元件22自第1電阻值轉變為較第1電阻值大之第2電阻值之寫入中，對磁阻效應元件22施加第1電壓、及與第1電壓相反極性之第2電壓。

Description

半導體記憶裝置

本實施形態係關於一種半導體記憶裝置。

作為半導體記憶裝置，已知有於記憶胞使用了磁阻效應(magnetoresistive effect)之MRAM(Magnetoresistive Random Access Memory：磁阻隨機存取記憶體)。MRAM作為具有高速動作、大容量及非揮發性之記憶體器件而備受關注。

本實施形態係提供一種可將寫入後至能夠執行下次寫入或讀取前之時間縮短的半導體記憶裝置。本實施形態之半導體記憶裝置係具備：電阻變化元件，其具有第1磁性層及第2磁性層、及配置於上述第1磁性層與上述第2磁性層間之非磁性層；第3磁性層，其配置於上述第2磁性層之上述非磁性層之相反側；金屬層，其配置於上述第2磁性層與上述第3磁性層之間；及寫入電路，其對上述電阻變化元件施加電壓；且上述第2磁性層與上述第3磁性層為反鐵磁性耦合，上述第2磁性層、上述金屬層、及上述第3磁性層係構成為SAF(synthetic antiferromagnetic：合成反鐵磁性)構造，上述寫入電路係於使上述電阻變化元件自第1電阻值轉變為較上述第1電阻值更大之第2電阻值之寫入時，對上述電阻變化元件施加第1電壓、及與上述第1電壓相反極性之第2電壓。

以下，參照圖式對實施形態進行說明。以下說明中，對具有同一功能及構成之構成要件標註同一符號。又，以下所示之各實施形態係例示用以使該實施形態之技術性思想具體化之裝置或方法者，並非將構成零件之材質、形狀、構造、配置等特定為下述者。各功能區塊可作為硬體、電腦軟體中任一者或兩者組合而實現。各功能區塊未必如下例所示般區分。例如，一部分之功能亦可藉由與例示之功能區塊不同之功能區塊執行。再者，例示之功能區塊亦可進而分割為更小之功能子區塊。 [実施形態] 對本實施形態之半導體記憶裝置進行說明。 [1]半導體記憶裝置之構成實施形態之半導體記憶裝置係對例如將磁阻效應元件(MTJ：Magnetic Tunnel Junction：磁穿隧結)作為電阻性記憶元件(或電阻變化元件)使用之垂直磁化方式之MRAM之情形進行說明。以下，亦將電阻性記憶元件稱為電阻變化元件。圖1係顯示實施形態之半導體記憶裝置之構成之方塊圖。如圖1所示，半導體記憶裝置10具備記憶胞陣列11、電流吸收器12、感測放大器及寫入電路13、列解碼器14、頁面緩衝器15、輸入輸出電路16、及控制器17。記憶胞陣列11具備列(row)及行(column)狀排列之複數個記憶胞MC。且，位於同一列之記憶胞MC連接於同一條字元線WL，位於同一行之記憶胞MC之兩端連接於同一條位元線BL及同一條源極線SL。電流吸收器12連接於位元線BL及源極線SL。電流吸收器12於資料之寫入及讀取等之動作中，將位元線BL或源極線SL設為基準電壓VSS，例如接地電位。感測放大器及寫入電路13連接於位元線BL及源極線SL。感測放大器及寫入電路13係經由位元線BL及源極線SL對動作對象之記憶胞MC供給電流，而對記憶胞MC寫入資料。又，感測放大器及寫入電路13係經由位元線BL及源極線SL對動作對象之記憶胞MC供給電流，而對記憶胞MC讀取資料。更具體而言，感測放大器及寫入電路13具有驅動器控制電路、及寫入驅動器。且，感測放大器及寫入電路13內之驅動器控制電路、及寫入驅動器進行對記憶胞MC之資料之寫入。又，感測放大器及寫入電路13內之感測放大器進行來自記憶胞MC之資料之讀取。關於利用驅動器控制電路、及寫入驅動器之資料寫入之細節予以後述。列解碼器14經由字元線WL與記憶胞陣列11連接。列解碼器14係將指定記憶胞陣列11之列方向之列位址解碼。接著，根據解碼結果選擇字元線WL，並對選擇之字元線WL施加資料之寫入及讀取等動作所需之電壓。頁面緩衝器15係將寫入記憶胞陣列11內之資料、及自記憶胞陣列11讀取之資料以被稱為頁面之資料單位暫時保持。輸入輸出電路16係將自半導體記憶裝置10之外部接收之各種信號發送向控制器17及頁面緩衝器15，並將來自控制器17及頁面緩衝器15之各種資訊發送向半導體記憶裝置10之外部。控制器17係與電流吸收器12、感測放大器及寫入電路13、列解碼器14、頁面緩衝器15、及輸入輸出電路16分別連接。控制器17係根據輸入輸出電路16自半導體記憶裝置10之外部接收之各種信號，控制電流吸收器12、感測放大器及寫入電路13、列解碼器14、及頁面緩衝器15。 [1-1]記憶胞陣列其次，對半導體記憶裝置10之記憶胞陣列11之構成進行說明。圖2係顯示記憶胞陣列11之構成之電路圖。如上所述，於記憶胞陣列11，矩陣狀地排列有複數個記憶胞MC。於記憶胞陣列11，設置有複數條字元線WL(WL0～WLn)、複數條位元線BL(BL0～BLm)、及複數條源極線SL(SL0～SLm)。n及m為0以上之自然數。複數條字元線WL沿列方向延伸，複數條位元線BL及源極線SL沿行方向延伸。鄰接之位元線BL與源極線SL成對。藉此，複數條字元線WL、與複數條位元線BL及源極線SL之對以彼此交叉之方式配線。記憶胞MC係與字元線WL、與位元線BL及源極線SL之對之交點對應設置。於1條字元線WL，連接1列記憶胞MC，於1條位元線BL及源極線SL之對，連接1行記憶胞MC。與1條字元線WL連接之記憶胞MC之組被稱為「頁面」。 [1-1-1]記憶胞其次，對記憶胞陣列11內之記憶胞MC之構成進行說明。圖3係顯示記憶胞MC之構成之模式圖。如圖3所示，記憶胞MC例如包含選擇電晶體21及磁阻效應元件22。選擇電晶體21係於對磁阻效應元件22寫入及讀出資料時，設置作為控制電流之供給及停止之開關。磁阻效應元件22係包含積層之複數層膜。藉由於複數層膜之膜面沿垂直方向流通電流，而將磁阻效應元件22之電阻值切換為低電阻狀態或高電阻狀態。磁阻效應元件22可根據該電阻狀態之變化寫入資料，且非揮發地保持寫入資料，作為可讀取之電阻性記憶元件發揮功能。選擇電晶體21係閘極連接於字元線WL，源極或汲極之一者連接於源極線SL，另一者連接於磁阻效應元件22之一端。磁阻效應元件22之另一端連接於位元線BL。 [1-1-2]磁阻效應元件其次，使用圖3對記憶胞MC之磁阻效應元件22之構成之一例進行說明。本構成例之磁阻效應元件22係包含記憶層23、中間層24、參照層25、耦合層26、及移位調整層27。磁阻效應元件22亦可進一步包含層。於記憶層23與參照層25間配置中間層24。於參照層25與移位調整層27間配置耦合層26。記憶層23、中間層24、參照層25、耦合層26、及移位調整層27分別依序積層於膜面上。磁阻效應元件22係記憶層23及參照層25之磁化方向(magnetization orientation)各自相對於膜面朝向垂直方向之垂直磁化型MTJ元件。記憶層23係包含1或複數個導電性磁性材料、或由導電性磁性材料組成。具體而言，記憶層23係包含鐵(Fe)、硼(B)、鈷(Co)等1種以上之元素，包含例如鈷鐵硼(CoFeB)或硼化鐵(FeB)。記憶層23亦可包含人工晶格。或者，記憶層23包含Co、Fe及B之合金、或由Co、Fe及B之合金組成。記憶層23係於沿著某軸之方向上被磁化，例如記憶層23之磁化係沿著貫通層23、24、及25之軸相對於例如層23、24、及25之邊界面垂直之方向而穩定。即，例如記憶層23係具有沿著貫通層23、24、及25之軸相對於例如層23、24、及25之邊界面垂直之方向的磁性各向異性，即具有所謂之垂直磁性各向異性。記憶層23之磁化可朝向沿著易磁化軸之2個方向中之任一方向而穩定。記憶層23之磁化之方向可藉由貫通層23、24、及25流通之電流(寫入電流)而反轉。中間層24包含非磁性之絕緣材料、或由非磁性絕緣材料組成，並作為通道障壁發揮功能。中間層24例如包含氧化鎂(MgO)、或由MgO組成。參照層25包含導電性磁性材料、或由導電性磁性材料組成。參照層25包含Co、Pt、Pd、及Ni中至少1個元素。參照層25包含例如鈷鉑(CoPt)、鈷鎳(CoNi)或鈷鈀(CoPd)、或由CoPt、CoNi或CoPd組成。參照層25亦可由與記憶層23相同之材料形成。參照層25與記憶層23同樣具有垂直磁性各向異性。參照層25具有固定方向或不變之磁化，例如，具有較記憶層23之保磁力更大之保磁力。參照層25之磁化方向為「固定」或「不變」係指不易因具有使記憶層23之磁化反轉之大小之寫入電流而反轉參照層25之磁化方向。於本實施形態中，作為因寫入電流而使參照層25之磁化方向反轉時之對策。記憶層23、中間層24、及參照層25之組顯示磁阻效應。具體而言，若記憶層23之磁化方向與參照層25之磁化方向平行或反向平行，則磁阻效應元件22分別顯示最小及最大之電阻值。磁阻效應元件22顯示較高者之電阻、或較低者之電阻，即記憶層23之磁化之方向可用於例如記憶裝置之胞之資料記憶。移位調整層27藉由參照層25產生，具有抑制被施加於記憶層23之磁場(漏磁場)之功能。移位調整層27包含導電性磁性材料、或由導電性磁性材料組成。移位調整層27可為例如與參照層25之材料相同或實質性相同之材料。參照層25產生貫通中間層24到達記憶層23之內部之磁場。藉由該磁場，記憶層23之磁化容易朝向遵從磁場之方向。移位調整層27意欲使用藉由移位調整層27產生之磁場，抑制或抵消參照層25產生之漏磁場。具體而言，利用由移位調整層27產生且到達記憶層23之內部，且具有與參照層25產生之磁場之磁力線之方向相反方向之磁力線的磁場，抑制或抵消參照層25產生於記憶層23中之磁場。移位調整層27較參照層25遠離記憶層23，且移位調整層27產生於記憶層23中之磁場之大小，係較參照層25產生於記憶層23中之磁場之大小小。因此，移位調整層27為了自較參照層25遠之位置，將與參照層25產生於記憶層23中之磁場之大小相同程度大小之磁場產生於記憶層23中，而具有較參照層25之磁化量大之磁化量。更具體而言，例如，移位調整層27由與參照層25之材料相同或實質性相同之材料構成，且較參照層25厚。耦合層26包含導電性材料、或由導電性材料組成。耦合層26具有使參照層25與移位調整層27反鐵磁性耦合之功能。即，參照層25、耦合層26、及移位調整層27構成synthetic antiferromagnetic(SAF)構造。耦合層26包含例如Ru、Rh及Os、或由Ru、Rh及Os組成。已知Ru係基於其厚度，使夾著Ru之層之2個磁性體磁性耦合或反鐵磁性耦合。耦合層26亦可進而包含Pt及/或Pd之層。耦合層26具有使參照層25與移位調整層27反鐵磁性耦合之厚度。另，於本實施形態中，採用使寫入電流流通於此種磁阻效應元件22，而藉由該寫入電流控制記憶層23之磁化方向之自旋注入寫入方式。磁阻效應元件22可根據記憶層23及參照層25之磁化方向之相對關係為平行或反向平行，而獲得低電阻狀態及高電阻狀態中任一者。若於磁阻效應元件22，流通圖3之箭頭A1之方向即自參照層25朝向記憶層23之寫入電流，則記憶層23及參照層25之磁化方向之相對關係會成為反向平行。於該反向平行狀態之情形時，磁阻效應元件22之電阻值變高，磁阻效應元件22被設定為高電阻狀態。該高電阻狀態稱為「AP(Anti-Parallel：反平行)狀態」，定義為例如資料“1”之狀態。若於磁阻效應元件22，流通圖3之箭頭A2之方向即自記憶層23朝向參照層25之寫入電流，則記憶層23及參照層25之磁化方向之相對關係會成為平行。於該平行狀態之情形時，磁阻效應元件22之電阻值變低，磁阻效應元件22被設定為低電阻狀態。該低電阻狀態被稱為「P(Parallel：平行)狀態」，定義為例如資料“0”之狀態。另，於以下之說明中，雖根據上述資料之定義方法進行說明，但資料“1”及資料“0”之定義方法並未限定於上述例。例如，亦可將P狀態定義為資料“1”，AP狀態定義為資料“0”。 [1-2]寫入電路其次，對半導體記憶裝置10之寫入電路之構成進行說明。實施形態之感測放大器及寫入電路13具備驅動器控制電路13a、13b、及寫入驅動器13c來作為寫入電路。圖4、圖5係顯示驅動器控制電路13a、13b之構成之電路圖，圖6係顯示寫入驅動器13c之構成之電路圖。以下記述圖4所示之驅動器控制電路13a之構成。驅動器控制電路13a具有傳送電晶體30、時鐘反相器31、反相器32、33。信號DATA係輸入傳送電晶體30之第1端、及時鐘反相器31之輸入端。信號DATINVb係輸入傳送電晶體30之n通道MOS(Metal Oxide Semiconductor：金屬氧化物半導體)場效電晶體(以下記為nMOS電晶體)之閘極、及時鐘反相器31之第1控制端。信號DATINVb又經由反相器32輸入傳送電晶體30之p通道MOS場效電晶體(以下，記為pMOS電晶體)之閘極、及時鐘反相器31之第2控制端。傳送電晶體30之第2端及時鐘反相器32之輸出端係對反相器33輸出信號WDAT。反相器33接收信號WDAT，並輸出信號WDATb。其次，記述圖5所示之驅動器控制電路13b之構成。驅動器控制電路13b具有與非電路(以下，記為NAND(Not-AND：與非)電路)34、35、及反相器36、37。信號WDAT、信號WDATb自驅動器控制電路13a供給至驅動器控制電路13b。信號WDAT係輸入NAND電路34之第1輸入端。信號WDATb係輸入NAND電路35之第1輸入端。允寫信號WEN係輸入NAND電路34、35之第2輸入端。NAND電路34之輸出端係對反相器36輸出信號ENBLPb。NAND電路35之輸出端係對反相器37輸出信號ENSLPb。且，反相器36接收信號ENBLPb，輸出信號ENSLN。反相器37接收信號ENSLPb，輸出信號ENBLN。其次，記述圖6所示之寫入驅動器13c之構成。寫入驅動器13c具有nMOS電晶體40、41、42、43、及pMOS電晶體44、45。pMOS電晶體44及nMOS電晶體40之汲極連接於位元線BL。對pMOS電晶體44之源極供給電源電壓VDD。對nMOS電晶體40之源極供給基準電壓VSS。pMOS電晶體45及nMOS電晶體41之汲極連接於源極線SL。對pMOS電晶體45之源極供給電源電壓VDD。對nMOS電晶體41之源極供給基準電壓VSS。於位元線BL與源極線SL間，連接記憶胞MC。於nMOS電晶體42之汲極連接位元線BL，且對其源極供給基準電壓VSS。於nMOS電晶體43之汲極連接源極線SL，且對其源極供給基準電壓VSS。nMOS電晶體42將位元線BL預充電成基準電壓VSS。pMOS電晶體43將源極線SL預充電成基準電壓VSS。另，pMOS電晶體彼此、及nMOS電晶體彼此只要未特別區分，具有同一尺寸，且具有同一電壓-電流特性。 [2]半導體記憶裝置之動作其次，對實施形態之半導體記憶裝置10之寫入動作進行說明。圖7係顯示寫入動作之時序圖。圖8係顯示於寫入動作時流通於記憶胞MC之寫入電流之圖。對圖4所示之驅動器控制電路13a輸入信號DATA、及信號DATINVb。信號DATINVb係信號DATA遲延後之信號。若輸入信號DATA及信號DATINVb，自驅動器控制電路13a便會輸出信號WDAT、及信號WDATb。接著，對圖5所示之驅動器控制電路13b輸入信號WDAT、信號WDATb、及允寫信號WEN。於是，自驅動器控制電路13b便會輸出信號ENBLPb、信號ENSLPb、信號ENSLN、及信號ENBLN。接著，對圖6所示之寫入驅動器13c輸入信號ENBLPb、信號ENSLPb、信號ENSLN、及信號ENBLN。藉此，自寫入驅動器13c對位元線BL及源極線SL，施加電源電壓VDD或基準電壓VSS。其結果，對配置於位元線BL與源極線SL間之記憶胞MC，施加寫入電壓VBS，於記憶胞MC流通寫入電流IW1。 [2-1]寫入動作其次，詳述使低電阻狀態之記憶胞MC轉變為高電阻狀態之“1”寫入，意即輸入高位準(以下，亦記為“H”)作為信號DATA之情形。首先，對圖6所示之nMOS電晶體42、43之閘極輸入“H”作為預充電信號PRCH，將位元線BL及源極線SL預充電成電壓VSS。其後，於時刻t1，對nMOS電晶體42、43之閘極輸入低位準(以下，亦記為“L”)作為預充電信號PRCH，停止位元線BL及源極線SL之預充電。對圖4所示之驅動器控制電路13a，作為信號DATA及信號DATINVb，共同輸入“H”。即，對傳送電晶體30之第1端、及時鐘反相器31之輸入端，輸入“H”作為信號DATA。進而，對傳送電晶體30之nMOS電晶體之閘極、時鐘反相器31之第1控制端、及反相器32之輸入端，輸入輸入“H”作為信號DATINVb。藉此，自傳送電晶體30之第2端輸出“H”作為信號WDAT。將信號WDAT輸入反相器33，反相器33輸出“L”作為信號WDATb。其次，對圖5所示之驅動器控制電路13b輸入信號WDAT、信號WDATb、及允寫信號WEN。具體而言，對NAND電路34之第1輸入端輸入“H”作為信號WDAT，對NAND電路35之第1輸入端輸入“L”作為信號WDATb，進而，對NAND電路34、35之第2輸入端分別輸入“H”作為允寫信號WEN。藉此，NAND電路34之輸出端係輸出“L”作為信號ENBLPb。反相器36接收“L”之信號ENBLPb，輸出“H”作為信號ENSLN。NAND電路35之輸出端輸出“H”作為信號ENSLPb。反相器37接收“H”之信號ENSLPb，輸出“L”作為信號ENBLN。接著，對圖6所示之寫入驅動器13c，輸入“L”作為信號ENBLPb、ENBLN，輸入“H”作為信號ENSLPb、ENSLN。即，對pMOS電晶體44之閘極輸入“L”之信號ENBLPb，對nMOS電晶體40之閘極輸入“L”之信號ENBLN。藉此，pMOS電晶體44成為導通狀態，nMOS電晶體40成為斷開狀態。進而，對pMOS電晶體45之閘極輸入“H”之信號ENSLPb，對nMOS電晶體41之閘極輸入“H”之信號ENSLN。藉此，pMOS電晶體45成為斷開狀態，nMOS電晶體41成為導通狀態。藉由該等，自pMOS電晶體44對位元線BL供給電源電壓VDD，位元線BL之電位成為電源電壓VDD。進而，自nMOS電晶體41對源極線SL供給基準電壓VSS，源極線SL之電位成為基準電壓VSS。其結果，對連接於位元線BL及源極線SL間之記憶胞MC施加寫入電壓V1，且寫入電流IW自位元線BL經由記憶胞MC流通於源極線SL。其後，於特定時間後，信號DATINVb自“H”下降至“L”。藉此，傳送電晶體30成為斷開狀態，且自時鐘反相器31之輸出端輸出“L”作為信號WDAT。信號WDAT輸入反相器33，反相器33輸出“H”作為信號WDATb。其次，對NAND電路34之第1輸入端輸入“L”作為信號WDAT，對NAND電路35之第1輸入端輸入“H”作為信號WDATb，進而，對NAND電路34、35之第2輸入端分別輸入“H”作為允寫信號WEN。藉此，NAND電路34之輸出端輸出“H”作為信號ENBLPb。反相器36接收“H”之信號ENBLPb，輸出“L”作為信號ENSLN。NAND電路35之輸出端輸出“L”作為信號ENSLPb。反相器37接收“L”之信號ENSLPb，輸出“H”作為信號ENBLN。接著，對圖6所示之寫入驅動器13c，輸入“H”作為信號ENBLPb、ENBLN，輸入“L”作為信號ENSLPb、ENSLN。即，對pMOS電晶體44之閘極輸入“H”之信號ENBLPb，對nMOS電晶體40之閘極輸入“H”之信號ENBLN。藉此，pMOS電晶體44成為斷開狀態，nMOS電晶體40成為導通狀態。進而，對pMOS電晶體45之閘極輸入“L”之信號ENSLPb，對nMOS電晶體41之閘極輸入“L”之信號ENSLN。藉此，pMOS電晶體45成為導通狀態，nMOS電晶體41成為斷開狀態。藉由該等，自pMOS電晶體45對源極線SL供給電源電壓VDD，源極線SL之電位成為電源電壓VDD。進而，自nMOS電晶體40對位元線BL供給基準電壓VSS，位元線BL之電位成為基準電壓VSS。其結果，對連接於位元線BL與源極線SL間之記憶胞MC施加輔助電壓V2，寫入電流IW自源極線SL經由記憶胞MC流通於位元線BL。其後，於特定時間後，允寫信號WEN自“H”下降至“L”。於允寫信號WEN為“L”之情形，自NAND電路34、35輸出之信號ENBLPb、ENSLPb始終為“H”。此時，自反相器36、37輸出之信號ENSLN、ENBLN始終為“L”。對寫入驅動器13c，輸入“H”作為信號ENBLPb、ENSLPb，輸入“L”作為信號ENSLN、ENBLN。即，若對pMOS電晶體44、45之閘極分別輸入“H”作為信號ENBLPb、ENSLPb，則pMOS電晶體44、45成為斷開狀態。若對nMOS電晶體40、41之閘極分別輸入“L”作為信號ENSLN、ENBLN，則nMOS電晶體40、41成為斷開狀態。藉此，不自寫入驅動器13c對位元線BL及源極線SL供給電壓。其次，使用圖7對實施形態之半導體記憶裝置10之“1”寫入進行詳述。於時刻t1，位元線BL及源極線SL之預充電結束。於時刻t1中，對驅動器控制電路13a輸入“H”作為信號DATA及信號DATINVb，自驅動器控制電路13a分別輸出“H”及“L”作為信號WDAT及信號WDATb。於時刻t2，允寫信號WEN被確立。即，允寫信號WEN自“L”上升至“H”。若允寫信號WEN被確立，則施加於位元線BL之電壓VBL成為“H”，施加於源極線SL之電壓VSL成為“L”。藉此，於時刻t3，施加於記憶胞MC之位元線BL與源極線SL間之電壓VBS成為電壓VDD。其後，於時刻t4，信號DATINVb自“H”下降至“L”。藉此，信號WDAT及信號WDATb之電壓反轉。即，“H”之信號WDAT下降至“L”，“L”之信號WDATb上升至“H”。藉由該信號WDAT及信號WDATb之電壓反轉，施加於位元線BL及源極線SL之電壓VBL及電壓VSL亦反轉，電壓VBL成為“L”，電壓VSL成為“H”。藉此，於時刻t5，施加於記憶胞MC之位元線BL與源極線SL間之電壓VBS成為電壓-VDD。接著，於時刻t6，允寫信號WEN被否定。即，允寫信號WEN自“H”下降至“L”。若允寫信號WEN被否定，則pMOS電晶體44、45、及nMOS電晶體40、41成為斷開狀態，施加於位元線BL及源極線SL之電壓被阻斷。於時刻t6後，預充電信號PRCH被確立。即，預充電信號PRCH自“L”上升至“H”。藉由確立預充電信號PRCH，位元線BL及源極線SL被預充電至電壓VSS，電壓VBL及電壓VSL成為電壓VSS。其結果，施加於記憶胞MC之位元線BL及源極線SL間之電壓VBS成為0 V。如此，於“1”寫入時，對記憶胞MC施加寫入電壓(第1電壓)V1，其後，施加與寫入電壓V1相反極性之輔助電壓(第2電壓)V2。圖8顯示圖7所示之電壓VBS被施加於記憶胞MC時之寫入電流IW1。寫入電流IW1係於被施加寫入電壓V1之期間內，於記憶胞MC為低電阻狀態時電流值為Ia，自低電阻狀態轉變為高電阻狀態時電流值為Ib。進而，寫入電路IW1於被施加輔助電壓V2之期間內電流值為-Ic。又，圖9顯示對高電阻狀態(“1”狀態)之記憶胞MC進行“1”寫入之情形之寫入電流IW2。寫入電流IW2係於被施加寫入電壓V1之期間內維持記憶胞MC為高電阻狀態不變，因而電流值為Ib。進而，寫入電流IW2於被施加寫入電壓V2之期間內成為電流值-Ic。又，圖10顯示進行使高電阻狀態(“1”狀態)之記憶胞MC轉變為低電阻狀態(“0”狀態)之“0”寫入時之寫入電流IW3。於“0”寫入之情形，自源極線SL向位元線BL施加電壓VDD，即施加電壓-V1，因而寫入電流IW3成為與電流IW1、IW2反向之電流。寫入電流IW3係於被施加寫入電壓-V1之期間內，於記憶胞MC為高電阻狀態時電流值為-Ib，於自高電阻狀態轉變為低電阻狀態時電流值為-Ia。此處，不施加與寫入電壓相反極性之輔助電壓。進而，於圖11顯示對低電阻狀態之記憶胞MC進行“0”寫入時之寫入電流IW4。寫入電流IW4係於被施加寫入電壓-V1之期間內，維持記憶胞MC為低電阻狀態不變，因而電流值為-Ia。此處，亦不施加與寫入電壓相反極性之輔助電壓。於使高電阻狀態(或低電阻狀態)轉變為低電阻狀態之“0”寫入中，不施加與寫入電壓相反極性之輔助電壓。因此，於“0”寫入中，不流通相對於電流值-Ib、-Ia反向之電流。 [2-2]寫入動作之第1變化例於圖7及圖8所示之實施形態中，於施加寫入電壓V1後，與寫入電壓V1之下降同時施加輔助電壓V2，但於該第1變化例中，於施加寫入電壓V1後，設置電壓為0 V之期間，即不施加電壓期間，其後施加輔助電壓V2。圖12係顯示第1變化例之寫入動作之時序圖。圖13係顯示於寫入動作時流通於記憶胞MC之寫入電流之圖。於時刻t11，位元線BL及源極線SL之預充電結束。於時刻t11中，對驅動器控制電路13a輸入“H”作為信號DATA及信號DATINVb，自驅動器控制電路13a分別輸出“H”及“L”作為信號WDAT及信號WDATb。於時刻t12，允寫信號WEN被確立。若允寫信號WEN被確立，則施加於位元線BL之電壓VBL成為“H”，施加於源極線SL之電壓VSL成為“L”。藉此，於時刻t13，施加於記憶胞MC之位元線BL與源極線SL間之電壓VBS成為電壓VDD。其後，於時刻t14，允寫信號WEN被否定。若允寫信號WEN被否定，則pMOS電晶體44、45、及nMOS電晶體40、41成為斷開狀態，施加於位元線BL及源極線SL之電壓被阻斷。時刻t14後，預充電信號PRCH被確立。藉由確立預充電信號PRCH，電壓VBL及電壓VSL成為電壓VSS。其結果，施加於記憶胞MC之位元線BL與源極線SL間之電壓VBS成為0 V。其後，於時刻t15，信號DATINVb自“H”下降至“L”。藉此，信號WDAT及信號WDATb之電壓反轉。進而，於時刻t16，允寫信號WEN被確立。若允寫信號WEN被確立，則電壓VBL維持為電壓VSS不變，電壓VSL成為電壓VDD。藉此，於時刻t17，位元線BL與源極線SL間之電壓VBS成為電壓-VDD。接著，於時刻t18，允寫信號WEN被否定。若允寫信號WEN被否定，則pMOS電晶體44、45、及nMOS電晶體40、41成為斷開狀態，施加於位元線BL及源極線SL之電壓被阻斷。於時刻t18後，預充電信號PRCH被確立。藉由確立預充電信號PRCH，位元線BL及源極線SL被預充電至電壓VSS，電壓VBL及電壓VSL成為電壓VSS。其結果，位元線BL與源極線SL間之電壓VBS成為0 V。如此，於“1”寫入時，對記憶胞MC施加寫入電壓(第1電壓)V1，其後，施加於記憶胞MC之電壓成為0 V，其後，施加與寫入電壓V1相反極性之輔助電壓(第2電壓)V2。此處，於寫入電壓V1之施加期間與輔助電壓V2之施加期間之間設置有電壓為0 V之期間，亦可設置寫入電壓V1與輔助電壓V2間之中間電壓之施加期間，來替換該電壓為0 V之期間。圖13顯示圖12所示之電壓VBS被施加於記憶胞MC時之寫入電流IW5。寫入電流IW5係於施加有寫入電壓V1之期間內，於記憶胞MC為低電阻狀態時電流值為Ia，於自低電阻狀態轉變為高電阻狀態時電流值為Ib。進而，寫入電流IW5係於電壓為0 V期間內，流通之電流為0，其後，於施加有寫入電壓V2之期間內，電流值為-Ic。 [2-3]寫入動作例之第2變化例於圖7、圖8、圖12、及圖13所示之實施形態中，施加寫入電壓V1後施加輔助電壓V2，但於該第2變化例中，於施加寫入電壓V1前施加輔助電壓V2。圖14係顯示於第2變化例之寫入動作中施加於記憶胞MC之電壓VBS之圖。如圖所示，於施加寫入電壓V1前，施加與寫入電壓V1相反極性之輔助電壓V2，其後施加寫入電壓V1。 [2-4]寫入動作之第3變化例於該第3變化例中，與第2變化例同樣於施加寫入電壓V1前施加輔助電壓V2，但於輔助電壓V2之施加期間與寫入電壓V1之施加期間之間設置電壓為0 V之期間。圖15係顯示於第3變化例之寫入動作中施加於記憶胞MC之電壓VBS之圖。如圖所示，先施加輔助電壓V2，其後施加電壓0 V，其後，施加寫入電壓V1。此處，於輔助電壓V2之施加期間與寫入電壓V1之施加期間之間設置電壓為0 V之期間，亦可設置輔助電壓V2與寫入電壓V1間之中間電壓之施加期間，來替換該電壓為0 V之期間。 [3]本實施形態之效果根據本實施形態，於將記憶胞MC自低電阻狀態(或高電阻狀態)寫入為高電阻狀態之寫入動作中，對記憶胞施加寫入電壓V1，其後，施加與寫入電壓V1相反極性之輔助電壓V2。或，於對記憶胞MC施加寫入電壓V1前，施加與寫入電壓V1相反極性之輔助電壓V2，其後施加寫入電壓V1。藉此，使產生於記憶胞MC之參照層之磁化反轉迅速地回到反轉前之磁化。其結果，可將至下次執行之寫入或讀取前之時間縮短。又，具有本實施形態之記憶胞MC之磁阻效應元件係參照層25及移位調整層27形成反鐵磁性耦合。即，參照層25、耦合層26、及移位調整層27構成SAF構造。於此種構成中，對於保持所記憶之資料較為優秀，有於使低電阻狀態轉變為高電阻狀態之“1”寫入時，使參照層25之磁化方向反轉之情形。因此，只要對包含具有SAF構造之磁阻效應元件之記憶胞MC應用本實施形態之寫入動作，即可立即回到產生於參照層之磁化反轉。藉此，可將寫入後至能夠執行下次之寫入或讀取前之時間縮短。進而，由於可防止於回到產生於參照層之磁化反轉前進行寫入及讀取，故可減少因此產生之寫入錯誤及讀取錯誤之產生。 [4]其他於上述之實施形態中，作為磁阻效應元件，以垂直磁化方式型加以說明，但並未限定於垂直磁化方式之磁阻效應元件。例如，面內磁化方式型之磁阻效應元件之情形亦可同樣適用。本實施形態係可應用於具有如磁阻效應元件(MTJ元件)般之電阻性記憶元件，且藉由伴隨電流或電壓之施加之電阻變化而記憶資料之記憶胞、或具有本記憶胞之半導體記憶裝置。又，可應用於具有能夠讀取藉由將伴隨電阻變化之電阻差轉換為電流差或電壓差而記憶之資料之記憶元件的記憶胞、或具有本記憶胞之半導體記憶裝置。又，於上述之實施形態中說明了將SAF構造應用於參照層之情形，但並未限定於此。即，於將SAF構造應用於記憶層之情形，亦可獲得同樣之效果。雖已說明本發明之若干實施形態，但該等實施形態係作為實例而提出者，並非意欲限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，於未脫離發明之主旨之範圍內，可進行各種省略、置換、變更。該等實施形態及其變化包含於發明之範圍或主旨，且包含於申請專利範圍所記載之發明與其等效之範圍內。 [相關申請案] 本申請案享受將日本專利申請案2017-59262號(申請日：2017年3月24日)作為基礎申請案之優先權。本申請案藉由參照該基礎申請案，而包含基礎申請案之全部內容。

10‧‧‧半導體記憶裝置

11‧‧‧記憶胞陣列

12‧‧‧電流吸收器

13‧‧‧感測放大器及寫入電路

13a‧‧‧驅動器控制電路

13b‧‧‧驅動器控制電路

13c‧‧‧寫入驅動器

14‧‧‧列解碼器

15‧‧‧頁面緩衝器

16‧‧‧輸入輸出電路

17‧‧‧控制器

21‧‧‧選擇電晶體

22‧‧‧磁阻效應元件

23‧‧‧記憶層

24‧‧‧中間層

25‧‧‧參照層

26‧‧‧耦合層

27‧‧‧移位調整層

30‧‧‧傳送電晶體

31‧‧‧時鐘反相器

32～33‧‧‧反相器

34～35‧‧‧與非電路(NAND電路)

36～37‧‧‧反相器

40～43‧‧‧n通道MOS場效電晶體

44～45‧‧‧p通道MOS場效電晶體

A1‧‧‧箭頭符號

A2‧‧‧箭頭符號

BL‧‧‧位元線

BL0～BLm‧‧‧位元線

DATA‧‧‧信號

DATINVb‧‧‧信號

ENBLN‧‧‧信號

ENBLPb‧‧‧信號

ENSLN‧‧‧信號

ENSLPb‧‧‧信號

IW1～IW5‧‧‧寫入電流

Ia‧‧‧電流值

-Ia‧‧‧電流值

Ib‧‧‧電流值

-Ib‧‧‧電流值

-Ic‧‧‧電流值

MC‧‧‧記憶胞

PRCH‧‧‧預充電信號

SL‧‧‧源極線

SL0～SLm‧‧‧源極線

t‧‧‧時刻

t1～t6‧‧‧時刻

t11～t18‧‧‧時刻

V1‧‧‧寫入電壓

V2‧‧‧輔助電壓

VBS‧‧‧寫入電壓

VBL‧‧‧電壓

VSL‧‧‧電壓

VDD‧‧‧電源電壓

-VDD‧‧‧電壓

VSS‧‧‧基準電壓

WL‧‧‧字元線

WL0～WLn‧‧‧字元線

WDAT‧‧‧信號

WDATb‧‧‧信號

WEN‧‧‧允寫信號

圖1係顯示實施形態之半導體記憶裝置之構成之方塊圖。圖2係上述半導體記憶裝置之記憶胞陣列之電路圖。圖3係顯示上述記憶胞陣列內之記憶胞之構成之模式圖。圖4係上述半導體記憶裝置之第1驅動器控制電路之電路圖。圖5係上述半導體記憶裝置之第2驅動器控制電路之電路圖。圖6係上述半導體記憶裝置之寫入驅動器之電路圖。圖7係顯示上述半導體記憶裝置之1資料之寫入動作之時序圖。圖8係顯示於上述1資料之寫入動作時流通於記憶胞之寫入電流之圖。圖9係顯示於上述1資料之寫入動作時流通於記憶胞之寫入電流之圖。圖10係顯示於上述半導體記憶裝置之0資料之寫入動作時流通於記憶胞之寫入流之圖。圖11係顯示於上述0資料之寫入動作時流通於記憶胞之寫入電流之圖。圖12係顯示第1變化例之1資料之寫入動作之時序圖。圖13係顯示於上述1資料之寫入動作時流通於記憶胞之寫入電流之圖。圖14係顯示於第2變化例之1資料之寫入動作時施加於記憶胞之電壓之圖。圖15係顯示於第3變化例之1資料之寫入動作時施加於記憶胞之電壓之圖。

Claims

一種半導體記憶裝置，其包含：電阻變化元件，其包含第1磁性層及第2磁性層、及配置於上述第1磁性層與上述第2磁性層間之非磁性層；第3磁性層，其配置於上述第2磁性層之上述非磁性層之相反側；金屬層，其配置於上述第2磁性層與上述第3磁性層之間；及寫入電路，其對上述電阻變化元件施加電壓；且上述第2磁性層與上述第3磁性層為反鐵磁性耦合，上述第2磁性層、上述金屬層、及上述第3磁性層係構成為SAF(synthetic antiferromagnet)構造；上述寫入電路係於使上述電阻變化元件自第1電阻值轉變為較上述第1電阻值大之第2電阻值之寫入中，對上述電阻變化元件施加第1電壓、及與上述第1電壓相反極性之第2電壓。
如請求項1之半導體記憶裝置，其中將產生於上述第2磁性層之磁化方向之反轉，藉由施加上述第2電壓而使上述磁化方向回到原樣。
如請求項1或2之半導體記憶裝置，其中上述寫入電路於施加上述第1電壓後，施加上述第2電壓。
如請求項1或2之半導體記憶裝置，其中上述寫入電路於施加上述第1電壓前，施加上述第2電壓。
如請求項1或2之半導體記憶裝置，其中上述第2電壓之施加期間較上述第1電壓之施加期間短。
如請求項1或2之半導體記憶裝置，其中上述第2電壓與上述第1電壓為相同電壓。
如請求項1或2之半導體記憶裝置，其中上述第2電壓低於上述第1電壓。
如請求項1或2之半導體記憶裝置，其中於上述第1電壓之施加期間與上述第2電壓之施加期間之間，存在上述第1電壓與上述第2電壓之間之第3電壓之施加期間。
如請求項8之半導體裝置，其中上述第3電壓為0 V。
如請求項1或2之半導體記憶裝置，其中上述寫入電路係於使上述電阻變化元件自上述第2電阻值轉變為上述第1電阻值之寫入中，對上述電阻變化元件施加上述第1電壓，而不施加上述第2電壓。
如請求項1或2之半導體記憶裝置，其中上述第1磁性層包含Fe、B、Co中至少1種元素，上述非磁性層包含MgO，上述第2磁性層包含Co、Pt、Pd、Ni中至少1種元素。
如請求項1或2之半導體記憶裝置，其中上述金屬層包含Ru、Rh、Os中至少1種元素，上述第3磁性層包含Co、Pt、Pd、Ni中至少1種元素。
一種半導體記憶裝置，其包含：電阻變化元件，其包含第1磁性層及第2磁性層、及配置於上述第1磁性層與上述第2磁性層間之非磁性層；第3磁性層，其配置於上述第2磁性層之上述非磁性層之相反側；金屬層，其配置於上述第2磁性層與上述第3磁性層之間；及寫入電路，其對上述電阻變化元件流通電流；且上述第2磁性層與上述第3磁性層係反鐵磁性耦合，上述第2磁性層、上述金屬層、及上述第3磁性層係構成SAF(synthetic antiferromagnet)構造；上述寫入電路係於使上述電阻變化元件自第1電阻值轉變為較上述第1電阻值大之第2電阻值之寫入中，於上述電阻變化元件流通第1電流、及與上述第1電流反向之第2電流。