JP2018163710A - 半導体記憶装置 - Google Patents

Abstract

【課題】書き込み後に次の書き込みあるいは読み出しが実行可能となるまでの時間を短縮できる半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、記憶層２３及び参照層２５と、記憶層２３と参照層２５との間に配置された中間層２４とを有する磁気抵抗効果素子２２と、参照層２５の中間層２４と反対側に配置されたシフト調整層２７と、参照層２５とシフト調整層２７との間に配置された結合層２６と、磁気抵抗効果素子２２に電圧を印加する書き込み回路１３とを備える。参照層２５とシフト調整層２７は反強磁性結合し、参照層２５、結合層２６、及びシフト調整層２７はＳＡＦ構造を構成し、書き込み回路１３は、磁気抵抗効果素子２２を第１抵抗値から第１抵抗値より大きい第２抵抗値に遷移させる書き込みにおいて、磁気抵抗効果素子２２に第１電圧と、第１電圧と逆極性の第２電圧とを印加する。【選択図】図７

Description

実施形態は、半導体記憶装置に関するものである。

半導体記憶装置として、メモリセルに磁気抵抗効果（magnetoresistive effect）を用いたＭＲＡＭ（Magnetoresistive Random Access Memory）が知られている。ＭＲＡＭは、高速動作、大容量、及び不揮発性を有するメモリデバイスとして注目されている。

特開２０１２−２２７２６号公報

書き込み後に次の書き込みあるいは読み出しが実行可能となるまでの時間を短縮できる半導体記憶装置を提供する。

実施形態の半導体記憶装置は、第１磁性層及び第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された非磁性層とを有する抵抗変化素子と、前記第２磁性層の前記非磁性層と反対側に配置された第３磁性層と、前記第２磁性層と前記第３磁性層との間に配置された金属層と、前記抵抗変化素子に電圧を印加する書き込み回路とを具備し、前記第２磁性層と前記第３磁性層は反強磁性結合し、前記第２磁性層、前記金属層、及び前記第３磁性層はＳＡＦ（synthetic antiferromagnetic）構造を構成し、前記書き込み回路は、前記抵抗変化素子を第１抵抗値から前記第１抵抗値より大きい第２抵抗値に遷移させる書き込みにおいて、前記抵抗変化素子に第１電圧と、前記第１電圧と逆極性の第２電圧とを印加する。

図１は、実施形態の半導体記憶装置の構成を示すブロック図である。 図２は、前記半導体記憶装置におけるメモリセルアレイの回路図である。 図３は、前記メモリセルアレイ内のメモリセルの構成を示す模式図である。 図４は、前記半導体記憶装置における第１ドライバ制御回路の回路図である。 図５は、前記半導体記憶装置における第２ドライバ制御回路の回路図である。 図６は、前記半導体記憶装置における書き込みドライバの回路図である。 図７は、前記半導体記憶装置における１データの書き込み動作を示すタイミングチャートである。 図８は、前記１データの書き込み動作時にメモリセルに流れる書き込み電流を示す図である。 図９は、前記１データの書き込み動作時にメモリセルに流れる書き込み電流を示す図である。 図１０は、前記半導体記憶装置における０データの書き込み動作時にメモリセルに流れる書き込み流を示す図である。 図１１は、前記０データの書き込み動作時にメモリセルに流れる書き込み電流を示す図である。 図１２は、第１変形例における１データの書き込み動作を示すタイミングチャートである。 図１３は、前記１データの書き込み動作時にメモリセルに流れる書き込み電流を示す図である。 図１４は、第２変形例における１データの書き込み動作時にメモリセルに印加される電圧を示す図である。 図１５は、第３変形例における１データの書き込み動作時にメモリセルに印加される電圧を示す図である。

以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については同一符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。

各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。各機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。

［実施形態］
本実施形態の半導体記憶装置について説明する。

［１］半導体記憶装置の構成
実施形態の半導体記憶装置は、例えば磁気抵抗効果（ＭＴＪ：Magnetic Tunnel Junction）素子を抵抗性記憶素子（または、可変抵抗素子）として用いた、垂直磁化方式によるＭＲＡＭの場合にて説明を行う。以下、抵抗性記憶素子を、抵抗変化素子とも称する。

図１は、実施形態の半導体記憶装置の構成を示すブロック図である。図１に示すように、半導体記憶装置１０は、メモリセルアレイ１１、カレントシンク１２、センスアンプ及び書き込み回路１３、ロウデコーダ１４、ページバッファ１５、入出力回路１６、及びコントローラ１７を備えている。

メモリセルアレイ１１は、行（row）及び列（column）状に配列された複数のメモリセルＭＣを備えている。そして、同一行にあるメモリセルＭＣは、同一のワード線ＷＬに接続され、同一列にあるメモリセルＭＣの両端は、同一のビット線ＢＬ及び同一のソース線ＳＬに接続される。

カレントシンク１２は、ビット線ＢＬ及びソース線ＳＬに接続される。カレントシンク１２は、データの書き込み及び読み出し等の動作において、ビット線ＢＬ又はソース線ＳＬを基準電圧ＶＳＳ、例えば接地電位とする。

センスアンプ及び書き込み回路１３は、ビット線ＢＬ及びソース線ＳＬに接続される。センスアンプ及び書き込み回路１３は、ビット線ＢＬ及びソース線ＳＬを介して動作対象のメモリセルＭＣに電流を供給し、メモリセルＭＣへのデータの書き込みを行う。また、センスアンプ及び書き込み回路１３は、ビット線ＢＬ及びソース線ＳＬを介して動作対象のメモリセルＭＣに電流を供給し、メモリセルＭＣへのデータの読み出しを行う。より具体的には、センスアンプ及び書き込み回路１３は、ドライバ制御回路、及び書き込みドライバを有する。そして、センスアンプ及び書き込み回路１３内のドライバ制御回路、及び書き込みドライバが、メモリセルＭＣへのデータの書き込みを行う。また、センスアンプ及び書き込み回路１３内のセンスアンプが、メモリセルＭＣからのデータの読み出しを行う。ドライバ制御回路、及び書き込みドライバによるデータ書き込みの詳細については、後述する。

ロウデコーダ１４は、ワード線ＷＬを介してメモリセルアレイ１１と接続される。ロウデコーダ１４は、メモリセルアレイ１１のロウ方向を指定するロウアドレスをデコードする。そして、デコード結果に応じてワード線ＷＬを選択し、選択されたワード線ＷＬにデータの書き込み及び読み出し等の動作に必要な電圧を印加する。

ページバッファ１５は、メモリセルアレイ１１内に書き込まれるデータ、及びメモリセルアレイ１１から読み出されたデータを、ページと呼ばれるデータ単位で一時的に保持する。

入出力回路１６は、半導体記憶装置１０の外部から受信した各種信号をコントローラ１７及びページバッファ１５へ送信し、コントローラ１７及びページバッファ１５からの各種情報を半導体記憶装置１０の外部へと送信する。

コントローラ１７は、カレントシンク１２、センスアンプ及び書き込み回路１３、ロウデコーダ１４、ページバッファ１５、及び入出力回路１６とそれぞれ接続される。コントローラ１７は、入出力回路１６が半導体記憶装置１０の外部から受信した各種信号に従い、カレントシンク１２、センスアンプ及び書き込み回路１３、ロウデコーダ１４、及びページバッファ１５を制御する。

［１−１］メモリセルアレイ
次に、半導体記憶装置１０のメモリセルアレイ１１の構成について説明する。図２は、メモリセルアレイ１１の構成を示す回路図である。

前述したように、メモリセルアレイ１１には、複数のメモリセルＭＣが行列状に配列されている。メモリセルアレイ１１には、複数のワード線ＷＬ（ＷＬ０〜ＷＬｎ）、複数のビット線ＢＬ（ＢＬ０〜ＢＬｍ）、および複数のソース線ＳＬ（ＳＬ０〜ＳＬｍ）が設けられている。ｎおよびｍは０以上の自然数である。

複数のワード線ＷＬはロウ方向に延伸し、複数のビット線ＢＬ及びソース線ＳＬはカラム方向に延伸している。隣接するビット線ＢＬとソース線ＳＬは対を成している。これにより、複数のワード線ＷＬと、複数のビット線ＢＬ及びソース線ＳＬの対とは互いに交差するように配線されている。メモリセルＭＣは、ワード線ＷＬと、ビット線ＢＬ及びソース線ＳＬの対との交点に対応して設けられている。１つのワード線ＷＬには、１行のメモリセルＭＣが接続され、１つのビット線ＢＬ及びソース線ＳＬの対には、１列のメモリセルＭＣが接続される。１つのワード線ＷＬと接続されたメモリセルＭＣの組は、「ページ」と称される。

［１−１−１］メモリセル
次に、メモリセルアレイ１１内のメモリセルＭＣの構成について説明する。図３は、メモリセルＭＣの構成を示す模式図である。

図３に示すように、メモリセルＭＣは、例えば、選択トランジスタ２１及び磁気抵抗効果素子２２を含む。選択トランジスタ２１は、磁気抵抗効果素子２２へのデータ書き込み及び読み出し時において、電流の供給及び停止を制御するスイッチとして設けられる。磁気抵抗効果素子２２は積層された複数の膜を含む。複数の膜の膜面に垂直な方向に電流を流すことにより、磁気抵抗効果素子２２の抵抗値は低抵抗状態あるいは高抵抗状態に切り替わる。磁気抵抗効果素子２２は、その抵抗状態の変化によってデータを書き込み可能であり、書き込まれたデータを不揮発に保持し、読み出し可能である抵抗性記憶素子として機能する。

選択トランジスタ２１は、ゲートがワード線ＷＬに接続され、ソース又はドレインの一方がソース線ＳＬに接続され、他方が磁気抵抗効果素子２２の一端に接続されている。磁気抵抗効果素子２２の他端は、ビット線ＢＬに接続される。

［１−１−２］磁気抵抗効果素子
次に、図３を用いて、メモリセルＭＣの磁気抵抗効果素子２２の構成の一例について説明する。本構成例の磁気抵抗効果素子２２は、記憶層２３、中間層２４、参照層２５、結合層２６、およびシフト調整層２７を含む。磁気抵抗効果素子２２は、さらなる層を含んでいてもよい。記憶層２３と参照層２５間には中間層２４が配置される。参照層２５とシフト調整層２７間には結合層２６が配置される。記憶層２３、中間層２４、参照層２５、結合層２６、およびシフト調整層２７は、それぞれ膜面上に順次積層される。磁気抵抗効果素子２２は、記憶層２３及び参照層２５の磁化方向（magnetization orientation）がそれぞれ膜面に対して垂直方向を向く、垂直磁化型ＭＴＪ素子である。

記憶層２３は、１または複数の導電性の磁性材料を含むか、導電性の磁性材料からなる。具体的には、記憶層２３は、鉄（Ｆｅ）、ボロン（Ｂ）、コバルト（Ｃｏ）等の１以上の元素を含み、例えばコバルト鉄ボロン（ＣｏＦｅＢ）またはホウ化鉄（ＦｅＢ）を含む。記憶層２３は、人工格子を含んでいてもよい。または、記憶層２３は、Ｃｏ、Ｆｅ、およびＢの合金を含むか、Ｃｏ、Ｆｅ、およびＢの合金からなる。

記憶層２３は、ある軸に沿う方向に磁化されており、例えば記憶層２３の磁化は、層２３、２４、および２５を貫く軸、例えば層２３、２４、および２５の境界面に対して垂直な方向に沿って安定している。すなわち、例えば記憶層２３は、層２３、２４、および２５を貫く軸、例えば層２３、２４、および２５の境界面に対して垂直な方向に沿う磁気異方性を有し、いわゆる垂直磁気異方性を有する。記憶層２３の磁化は、磁化容易軸に沿う２方向のいずれかを向いて安定することができる。記憶層２３の磁化の方向は、層２３、２４、および２５を貫いて流れる電流（書き込み電流）により、反転させられることが可能である。

中間層２４は、非磁性の絶縁材料を含むか、非磁性絶縁材料からなり、トンネルバリアとして機能する。中間層２４は、例えば、酸化マグネシウム（ＭｇＯ）を含むか、ＭｇＯからなる。

参照層２５は、導電性の磁性材料を含むか、導電性の磁性材料からなる。参照層２５は、Ｃｏ、Ｐｔ、Ｐｄ、およびＮｉの少なくとも１つの元素を含む。参照層２５は、例えばコバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、またはコバルトパラジウム（ＣｏＰｄ）を含むか、ＣｏＰｔ、ＣｏＮｉ、またはＣｏＰｄからなる。参照層２５は、記憶層２３と同じ材料から形成されてもよい。

参照層２５は、記憶層２３と同様に、垂直磁気異方性を有する。参照層２５は、方向を固定または不変の磁化を有し、例えば、記憶層２３の保磁力より大きい保磁力を有する。参照層２５の磁化の方向が「固定されている」または「不変である」とは、記憶層２３の磁化を反転させる大きさを有する書き込み電流によって、参照層２５の磁化方向が反転し難いことを指す。本実施形態では、書き込み電流で参照層２５の磁化方向が反転した場合を対策するものである。

記憶層２３、中間層２４、および参照層２５の組は、磁気抵抗効果を示す。具体的には、記憶層２３の磁化の向きと参照層２５の磁化の向きが平行および反平行であると、磁気抵抗効果素子２２は、それぞれ最小および最大の抵抗値を示す。磁気抵抗効果素子２２が高い方の抵抗を示すか低い方の抵抗を示すか、すなわち記憶層２３の磁化の方向が、例えば記憶装置のセルによるデータの記憶に用いられることが可能である。

シフト調整層２７は、参照層２５により生成され、かつ記憶層２３に印加される磁界（漏れ磁界）を抑制する機能を有する。シフト調整層２７は、導電性の磁性材料を含むか、導電性の磁性材料からなる。シフト調整層２７は、例えば参照層２５の材料と同じまたは実質的に同じ材料であることが可能である。

参照層２５は、中間層２４を貫いて記憶層２３の内部に到達する磁界を生成する。この磁界により、記憶層２３の磁化は、磁界に従う方向を向きやすくなる。シフト調整層２７は、シフト調整層２７により生成される磁界を用いて、参照層２５による漏れ磁界を抑制または相殺することを意図されている。具体的には、シフト調整層２７により生成され、かつ記憶層２３の内部に到達し、かつ参照層２５による磁界の磁力線の向きと反対の向きの磁力線を有する磁界により、参照層２５によって記憶層２３中に生成される磁界が抑制または相殺される。

シフト調整層２７は、参照層２５よりも記憶層２３から離れており、シフト調整層２７によって記憶層２３中に生成される磁界の大きさは、参照層２５によって記憶層２３中に生成される磁界の大きさより小さい。このため、シフト調整層２７は、参照層２５よりも離れた位置から、参照層２５によって記憶層２３中に生成される磁界の大きさと同じ程度の大きさの磁界を記憶層２３中で生成するために、参照層２５の磁化量よりも大きな磁化量を有する。より具体的には、例えば、シフト調整層２７は参照層２５の材料と同じまたは実質的に同じ材料からなり、参照層２５よりも厚い。

結合層２６は、導電性の材料を含むか、導電性の材料からなる。結合層２６は、参照層２５とシフト調整層２７とを反強磁性結合させる機能を有する。すなわち、参照層２５、結合層２６、およびシフト調整層２７は、synthetic antiferromagnetic（ＳＡＦ）構造を構成する。結合層２６は、例えばＲｕ、Ｒｈ、およびＯｓを含むか、Ｒｕ、Ｒｈ、およびＯｓからなる。Ｒｕは、Ｒｕの層を挟む２つの磁性体を、Ｒｕの厚さに基づいて、磁性結合させるかあるいは反強磁性結合させることが知られている。結合層２６は、Ｐｔおよび／またはＰｄの層をさらに含んでいてもよい。結合層２６は、参照層２５とシフト調整層２７とを反強磁性結合させる厚さを有する。

なお、本実施形態では、このような磁気抵抗効果素子２２に書き込み電流を流し、この書き込み電流によって記憶層２３の磁化方向を制御するスピン注入書き込み方式を採用する。磁気抵抗効果素子２２は、記憶層２３及び参照層２５の磁化方向の相対関係が平行か反平行かによって、低抵抗状態及び高抵抗状態のいずれかを取ることができる。

磁気抵抗効果素子２２に、図３における矢印Ａ１の方向、即ち参照層２５から記憶層２３に向かう書き込み電流を流すと、記憶層２３及び参照層２５の磁化方向の相対関係は、反平行になる。この反平行状態の場合、磁気抵抗効果素子２２の抵抗値は高くなり、磁気抵抗効果素子２２は高抵抗状態に設定される。この高抵抗状態は、「ＡＰ（Anti-Parallel）状態」と呼ばれ、例えばデータ“１”の状態と規定される。

磁気抵抗効果素子２２に、図３における矢印Ａ２の方向、即ち記憶層２３から参照層２５に向かう書き込み電流を流すと、記憶層２３及び参照層２５の磁化方向の相対関係は、平行になる。この平行状態の場合、磁気抵抗効果素子２２の抵抗値は低くなり、磁気抵抗効果素子２２は低抵抗状態に設定される。この低抵抗状態は、「Ｐ（Parallel）状態」と呼ばれ、例えばデータ“０”の状態と規定される。

なお、以下の説明では、上述したデータの規定方法に従って説明するが、データ“１”及びデータ“０”の規定の仕方は、上述した例に限られない。例えば、Ｐ状態をデータ“１”と規定し、ＡＰ状態をデータ“０”と規定してもよい。

［１−２］書き込み回路
次に、半導体記憶装置１０の書き込み回路の構成について説明する。実施形態のセンスアンプ及び書き込み回路１３は、書き込み回路としてドライバ制御回路１３ａ、１３ｂ、及び書き込みドライバ１３ｃを備える。

図４、図５はドライバ制御回路１３ａ、１３ｂの構成を示す回路図、図６は書き込みドライバ１３ｃの構成を示す回路図である。

図４に示すドライバ制御回路１３ａの構成を以下に述べる。ドライバ制御回路１３ａは、トランスファトランジスタ３０、クロックドインバータ３１、インバータ３２、３３を有する。

信号ＤＡＴＡは、トランスファトランジスタ３０の第１端、及びクロックドインバータ３１の入力端に入力される。信号ＤＡＴＩＮＶｂは、トランスファトランジスタ３０のｎチャネルＭＯＳ電界効果トランジスタ（以下、ｎＭＯＳトランジスタと記す）のゲート、及びクロックドインバータ３１の第１制御端に入力される。信号ＤＡＴＩＮＶｂは、またインバータ３２を介してトランスファトランジスタ３０のｐチャネルＭＯＳ電界効果トランジスタ（以下、ｐＭＯＳトランジスタと記す）のゲート、及びクロックドインバータ３１の第２制御端に入力される。

トランスファトランジスタ３０の第２端及びクロックドインバータ３２の出力端は信号ＷＤＡＴをインバータ３３に出力する。インバータ３３は、信号ＷＤＡＴを受け取り、信号ＷＤＡＴｂを出力する。

次に、図５に示すドライバ制御回路１３ｂの構成を述べる。ドライバ制御回路１３ｂは、否定論理積回路（以下、ＮＡＮＤ回路と記す）３４、３５、インバータ３６、３７を有する。

信号ＷＤＡＴ、信号ＷＤＡＴｂがドライバ制御回路１３ａからドライバ制御回路１３ｂに供給される。信号ＷＤＡＴはＮＡＮＤ回路３４の第１入力端に入力される。信号ＷＤＡＴｂはＮＡＮＤ回路３５の第１入力端に入力される。ライトイネーブル信号ＷＥＮはＮＡＮＤ回路３４、３５の第２入力端に入力される。ＮＡＮＤ回路３４の出力端は信号ＥＮＢＬＰｂをインバータ３６に出力する。ＮＡＮＤ回路３５の出力端は信号ＥＮＳＬＰｂをインバータ３７に出力する。そして、インバータ３６は、信号ＥＮＢＬＰｂを受け取り、信号ＥＮＳＬＮを出力する。インバータ３７は、信号ＥＮＳＬＰｂを受け取り、信号ＥＮＢＬＮを出力する。

次に、図６に示す書き込みドライバ１３ｃの構成を述べる。書き込みドライバ１３ｃは、ｎＭＯＳトランジスタ４０、４１、４２、４３、及びｐＭＯＳトランジスタ４４、４５を有する。ｐＭＯＳトランジスタ４４及びｎＭＯＳトランジスタ４０のドレインはビット線ＢＬに接続される。ｐＭＯＳトランジスタ４４のソースには電源電圧ＶＤＤが供給される。ｎＭＯＳトランジスタ４０のソースには基準電圧ＶＳＳが供給される。ｐＭＯＳトランジスタ４５及びｎＭＯＳトランジスタ４１のドレインはソース線ＳＬに接続される。ｐＭＯＳトランジスタ４５のソースには電源電圧ＶＤＤが供給される。ｎＭＯＳトランジスタ４１のソースには基準電圧ＶＳＳが供給される。

ビット線ＢＬとソース線ＳＬ間には、メモリセルＭＣが接続される。ｎＭＯＳトランジスタ４２のドレインにはビット線ＢＬが接続され、そのソースには基準電圧ＶＳＳが供給される。ｎＭＯＳトランジスタ４３のドレインにはソース線ＳＬが接続され、そのソースには基準電圧ＶＳＳが供給される。ｎＭＯＳトランジスタ４２は、ビット線ＢＬを基準電圧ＶＳＳにプリチャージする。ｐＭＯＳトランジスタ４３は、ソース線ＳＬを基準電圧ＶＳＳにプリチャージする。

なお、ｐＭＯＳトランジスタ同士、及びｎＭＯＳトランジスタ同士は、特に区別しない限り、同一のサイズを有し、かつ同一の電圧−電流特性を有する。

［２］半導体記憶装置の動作
次に、実施形態の半導体記憶装置１０の書き込み動作について説明する。図７は、書き込み動作を示すタイミングチャートである。図８は、書き込み動作時にメモリセルＭＣに流れる書き込み電流を示す図である。

図４に示したドライバ制御回路１３ａに、信号ＤＡＴＡ、及び信号ＤＡＴＩＮＶｂが入力される。信号ＤＡＴＩＮＶｂは信号ＤＡＴＡが遅延された信号である。信号ＤＡＴＡ及び信号ＤＡＴＩＮＶｂが入力されると、ドライバ制御回路１３ａから信号ＷＤＡＴ、及び信号ＷＤＡＴｂが出力される。続いて、図５に示したドライバ制御回路１３ｂに、信号ＷＤＡＴ、信号ＷＤＡＴｂ、及びライトイネーブル信号ＷＥＮが入力される。すると、ドライバ制御回路１３ｂから信号ＥＮＢＬＰｂ、信号ＥＮＳＬＰｂ、信号ＥＮＳＬＮ、及び信号ＥＮＢＬＮが出力される。

続いて、図６に示した書き込みドライバ１３ｃに、信号ＥＮＢＬＰｂ、信号ＥＮＳＬＰｂ、信号ＥＮＳＬＮ、及び信号ＥＮＢＬＮが入力される。これにより、書き込みドライバ１３ｃからビット線ＢＬ及びソース線ＳＬに、電源電圧ＶＤＤあるいは基準電圧ＶＳＳが印加される。この結果、ビット線ＢＬとソース線ＳＬ間に配置されたメモリセルＭＣに書き込み電圧ＶＢＳが印加されて、メモリセルＭＣに書き込み電流ＩＷ１が流れる。

［２−１］書き込み動作
次に、低抵抗状態のメモリセルＭＣを高抵抗状態に遷移させる“１”書き込み、すなわち信号ＤＡＴＡとしてハイレベル（以下、“Ｈ”とも記す）が入力される場合を詳述する。

まず、図６に示したｎＭＯＳトランジスタ４２、４３のゲートにプリチャージ信号ＰＲＣＨとして“Ｈ”が入力され、ビット線ＢＬ及びソース線ＳＬが電圧ＶＳＳにプリチャージされる。その後、時刻ｔ１にて、プリチャージ信号ＰＲＣＨとしてローレベル（以下、“Ｌ”とも記す）がｎＭＯＳトランジスタ４２、４３のゲートに入力され、ビット線ＢＬ及びソース線ＳＬのプリチャージが停止される。

図４に示したドライバ制御回路１３ａには、信号ＤＡＴＡ及び信号ＤＡＴＩＮＶｂとして共に“Ｈ”が入力されている。すなわち、信号ＤＡＴＡとして“Ｈ”がトランスファトランジスタ３０の第１端、及びクロックドインバータ３１の入力端に入力される。さらに、信号ＤＡＴＩＮＶｂとして“Ｈ”がトランスファトランジスタ３０のｎＭＯＳトランジスタのゲート、クロックドインバータ３１の第１制御端、及びインバータ３２の入力端に入力される。これにより、トランスファトランジスタ３０の第２端から信号ＷＤＡＴとして“Ｈ”が出力される。信号ＷＤＡＴはインバータ３３に入力され、インバータ３３は信号ＷＤＡＴｂとして“Ｌ”を出力する。

次に、図５に示したドライバ制御回路１３ｂに、信号ＷＤＡＴ、信号ＷＤＡＴｂ、及びライトイネーブル信号ＷＥＮが入力される。具体的には、信号ＷＤＡＴとして“Ｈ”がＮＡＮＤ回路３４の第１入力端に入力され、信号ＷＤＡＴｂとして“Ｌ”がＮＡＮＤ回路３５の第１入力端に入力され、さらに、ライトイネーブル信号ＷＥＮとして“Ｈ”がＮＡＮＤ回路３４，３５の第２入力端にそれぞれ入力される。これにより、ＮＡＮＤ回路３４の出力端は、信号ＥＮＢＬＰｂとして“Ｌ”を出力する。インバータ３６は、“Ｌ”の信号ＥＮＢＬＰｂを受け取り、信号ＥＮＳＬＮとして“Ｈ”を出力する。ＮＡＮＤ回路３５の出力端は、信号ＥＮＳＬＰｂとして“Ｈ”を出力する。インバータ３７は、“Ｈ”の信号ＥＮＳＬＰｂを受け取り、信号ＥＮＢＬＮとして“Ｌ”を出力する。

続いて、図６に示した書き込みドライバ１３ｃに、信号ＥＮＢＬＰｂ，ＥＮＢＬＮとして“Ｌ”が入力され、信号ＥＮＳＬＰｂ、ＥＮＳＬＮ，として“Ｈ”が入力される。すなわち、ｐＭＯＳトランジスタ４４のゲートに“Ｌ”の信号ＥＮＢＬＰｂが入力され、ｎＭＯＳトランジスタ４０のゲートに“Ｌ”の信号ＥＮＢＬＮが入力される。これにより、ｐＭＯＳトランジスタ４４はオン状態となり、ｎＭＯＳトランジスタ４０はオフ状態となる。さらに、ｐＭＯＳトランジスタ４５のゲートに“Ｈ”の信号ＥＮＳＬＰｂが入力され、ｎＭＯＳトランジスタ４１のゲートに“Ｈ”の信号ＥＮＳＬＮが入力される。これにより、ｐＭＯＳトランジスタ４５はオフ状態となり、ｎＭＯＳトランジスタ４１はオン状態となる。

これらにより、ｐＭＯＳトランジスタ４４からビット線ＢＬに電源電圧ＶＤＤが供給され、ビット線ＢＬの電位が電源電圧ＶＤＤとなる。さらに、ｎＭＯＳトランジスタ４１からソース線ＳＬに基準電圧ＶＳＳが供給され、ソース線ＳＬの電位が基準電圧ＶＳＳとなる。この結果、ビット線ＢＬとソース線ＳＬ間に接続されたメモリセルＭＣに書き込み電圧Ｖ１が印加され、ビット線ＢＬからメモリセルＭＣを介してソース線ＳＬに書き込み電流ＩＷが流れる。

その後、所定時間後に、信号ＤＡＴＩＮＶｂが“Ｈ”から“Ｌ”に立ち下がる。これにより、トランスファトランジスタ３０がオフ状態となり、クロックドインバータ３１の出力端から信号ＷＤＡＴとして“Ｌ”が出力される。信号ＷＤＡＴはインバータ３３に入力され、インバータ３３は信号ＷＤＡＴｂとして“Ｈ”を出力する。

次に、信号ＷＤＡＴとして“Ｌ”がＮＡＮＤ回路３４の第１入力端に入力され、信号ＷＤＡＴｂとして“Ｈ”がＮＡＮＤ回路３５の第１入力端に入力され、さらに、ライトイネーブル信号ＷＥＮとして“Ｈ”がＮＡＮＤ回路３４，３５の第２入力端にそれぞれ入力されている。これにより、ＮＡＮＤ回路３４の出力端は、信号ＥＮＢＬＰｂとして“Ｈ”を出力する。インバータ３６は、“Ｈ”の信号ＥＮＢＬＰｂを受け取り、信号ＥＮＳＬＮとして“Ｌ”を出力する。ＮＡＮＤ回路３５の出力端は、信号ＥＮＳＬＰｂとして“Ｌ”を出力する。インバータ３７は、“Ｌ”の信号ＥＮＳＬＰｂを受け取り、信号ＥＮＢＬＮとして“Ｈ”を出力する。

続いて、図６に示した書き込みドライバ１３ｃに、信号ＥＮＢＬＰｂ，ＥＮＢＬＮとして“Ｈ”が入力され、信号ＥＮＳＬＰｂ、ＥＮＳＬＮ，として“Ｌ”が入力される。すなわち、ｐＭＯＳトランジスタ４４のゲートに“Ｈ”の信号ＥＮＢＬＰｂが入力され、ｎＭＯＳトランジスタ４０のゲートに“Ｈ”の信号ＥＮＢＬＮが入力される。これにより、ｐＭＯＳトランジスタ４４はオフ状態となり、ｎＭＯＳトランジスタ４０はオン状態となる。さらに、ｐＭＯＳトランジスタ４５のゲートに“Ｌ”の信号ＥＮＳＬＰｂが入力され、ｎＭＯＳトランジスタ４１のゲートに“Ｌ”の信号ＥＮＳＬＮが入力される。これにより、ｐＭＯＳトランジスタ４５はオン状態となり、ｎＭＯＳトランジスタ４１はオフ状態となる。

これらにより、ｐＭＯＳトランジスタ４５からソース線ＳＬに電源電圧ＶＤＤが供給され、ソース線ＳＬの電位が電源電圧ＶＤＤとなる。さらに、ｎＭＯＳトランジスタ４０からビット線ＢＬに基準電圧ＶＳＳが供給され、ビット線ＢＬの電位が基準電圧ＶＳＳとなる。この結果、ビット線ＢＬとソース線ＳＬ間に接続されたメモリセルＭＣにアシスト電圧Ｖ２が印加され、ソース線ＳＬからメモリセルＭＣを介してビット線ＢＬに書き込み電流ＩＷが流れる。

その後、所定時間後に、ライトイネーブル信号ＷＥＮが“Ｈ”から“Ｌ”に立ち下がる。ライトイネーブル信号ＷＥＮが“Ｌ”の場合、ＮＡＮＤ回路３４、３５から出力される信号ＥＮＢＬＰｂ、ＥＮＳＬＰｂは常に“Ｈ”となる。このとき、インバータ３６，３７から出力される信号ＥＮＳＬＮ、ＥＮＢＬＮは常に“Ｌ”となる。書き込みドライバ１３ｃに、信号ＥＮＢＬＰｂ，ＥＮＳＬＰｂとして“Ｈ”が入力され、信号ＥＮＳＬＮ，ＥＮＢＬＮとして“Ｌ”が入力される。すなわち、ｐＭＯＳトランジスタ４４、４５のゲートに信号ＥＮＢＬＰｂ，ＥＮＳＬＰｂとして“Ｈ”がそれぞれ入力されると、ｐＭＯＳトランジスタ４４、４５はオフ状態となる。ｎＭＯＳトランジスタ４０、４１のゲートに信号ＥＮＳＬＮ、ＥＮＢＬＮとして“Ｌ”がそれぞれ入力されると、ｎＭＯＳトランジスタ４０、４１はオフ状態となる。これにより、書き込みドライバ１３ｃからビット線ＢＬ及びソース線ＳＬに電圧は供給されない。

次に、図７を用いて、実施形態の半導体記憶装置１０の“１”書き込みについて詳述する。時刻ｔ１にて、ビット線ＢＬ及びソース線ＳＬのプリチャージが終了する。時刻ｔ１では、ドライバ制御回路１３ａに信号ＤＡＴＡ及び信号ＤＡＴＩＮＶｂとして“Ｈ”が入力されており、ドライバ制御回路１３ａから信号ＷＤＡＴ及び信号ＷＤＡＴｂとして“Ｈ”および“Ｌ”がそれぞれ出力されている。

時刻ｔ２において、ライトイネーブル信号ＷＥＮがアサートされる。すなわち、ライトイネーブル信号ＷＥＮが“Ｌ”から“Ｈ”に立ち上がる。ライトイネーブル信号ＷＥＮがアサートされると、ビット線ＢＬに印加される電圧ＶＢＬが“Ｈ”となり、ソース線ＳＬに印加される電圧ＶＳＬが“Ｌ”となる。これにより、時刻ｔ３にて、メモリセルＭＣに印加されるビット線ＢＬとソース線ＳＬ間の電圧ＶＢＳは電圧ＶＤＤとなる。

その後、時刻ｔ４にて、信号ＤＡＴＩＮＶｂは“Ｈ”から“Ｌ”に立ち下がる。これにより、信号ＷＤＡＴ及び信号ＷＤＡＴｂの電圧が反転する。すなわち、“Ｈ”の信号ＷＤＡＴが“Ｌ”に立ち下がり、“Ｌ”の信号ＷＤＡＴｂが“Ｈ”に立ち上がる。この信号ＷＤＡＴ及び信号ＷＤＡＴｂの電圧反転により、ビット線ＢＬ及びソース線ＳＬに印加される電圧ＶＢＬ及び電圧ＶＳＬも反転し、電圧ＶＢＬが“Ｌ”となり、電圧ＶＳＬが“Ｈ”となる。これにより、時刻ｔ５にて、メモリセルＭＣに印加されるビット線ＢＬとソース線ＳＬ間の電圧ＶＢＳは電圧−ＶＤＤとなる。

続いて、時刻ｔ６にて、ライトイネーブル信号ＷＥＮがネゲートされる。すなわち、ライトイネーブル信号ＷＥＮが“Ｈ”から“Ｌ”に立ち下がる。ライトイネーブル信号ＷＥＮがネゲートされると、ｐＭＯＳトランジスタ４４、４５、及びｎＭＯＳトランジスタ４０、４１がオフ状態となり、ビット線ＢＬ及びソース線ＳＬに印加される電圧が遮断される。時刻ｔ６直後、プリチャージ信号ＰＲＣＨがアサートされる。すなわち、プリチャージ信号ＰＲＣＨが“Ｌ”から“Ｈ”に立ち上がる。プリチャージ信号ＰＲＣＨがアサートされることにより、ビット線ＢＬ及びソース線ＳＬが電圧ＶＳＳにプリチャージされ、電圧ＶＢＬ及び電圧ＶＳＬが電圧ＶＳＳとなる。この結果、メモリセルＭＣに印加されるビット線ＢＬとソース線ＳＬ間の電圧ＶＢＳは０Ｖとなる。

このようにして、“１”書き込み時に、メモリセルＭＣに書き込み電圧（第１電圧）Ｖ１が印加され、その後、書き込み電圧Ｖ１と逆極性のアシスト電圧（第２電圧）Ｖ２が印加される。

図８に、図７に示した電圧ＶＢＳがメモリセルＭＣに印加された場合の書き込み電流ＩＷ１を示す。書き込み電流ＩＷ１は、書き込み電圧Ｖ１が印加されている期間で、メモリセルＭＣが低抵抗状態にあるとき電流値Ｉａとなり、低抵抗状態から高抵抗状態に遷移したとき電流値Ｉｂとなる。さらに、書き込み電流ＩＷ１は、アシスト電圧Ｖ２が印加されている期間で、電流値−Ｉｃとなる。

また、図９に、高抵抗状態（“１”状態）のメモリセルＭＣに“１”書き込みを行った場合の書き込み電流ＩＷ２を示す。書き込み電流ＩＷ２は、書き込み電圧Ｖ１が印加されている期間でメモリセルＭＣが高抵抗状態のまま維持されるため、電流値Ｉｂとなる。さらに、書き込み電流ＩＷ２は、書き込み電圧Ｖ２が印加されている期間で、電流値−Ｉｃとなる。

また、図１０に、高抵抗状態（“１”状態）のメモリセルＭＣを低抵抗状態（“０”状態）に遷移させる“０”書き込みを行った場合の書き込み電流ＩＷ３を示す。“０”書き込みの場合、ソース線ＳＬからビット線ＢＬへ電圧ＶＤＤが印加される、すなわち電圧−Ｖ１が印加されるため、書き込み電流ＩＷ３は電流ＩＷ１、ＩＷ２と逆向きの電流となる。書き込み電流ＩＷ３は、書き込み電圧−Ｖ１が印加されている期間で、メモリセルＭＣが高抵抗状態にあるとき電流値−Ｉｂとなり、高抵抗状態から低抵抗状態に遷移したとき電流値−Ｉａとなる。ここでは、書き込み電圧と逆極性のアシスト電圧を印加しない。

さらに、図１１に、低抵抗状態のメモリセルＭＣに“０”書き込みを行った場合の書き込み電流ＩＷ４を示す。書き込み電流ＩＷ４は、書き込み電圧−Ｖ１が印加されている期間で、メモリセルＭＣが低抵抗状態のまま維持されるため、電流値−Ｉａとなる。ここでも、書き込み電圧と逆極性のアシスト電圧を印加しない。

高抵抗状態（あるいは低抵抗状態）を低抵抗状態に遷移させる“０”書き込みでは、書き込み電圧と逆極性のアシスト電圧を印加しない。よって、“０”書き込みでは、電流値−Ｉｂ、−Ｉａに対して逆向きの電流は流れない。

［２−２］書き込み動作の第１変形例
図７及び図８に示した実施形態では、書き込み電圧Ｖ１を印加した後、書き込み電圧Ｖ１の立ち下がりと同時にアシスト電圧Ｖ２を印加したが、この第１変形例では、書き込み電圧Ｖ１を印加後、電圧が０Ｖの期間、すなわち電圧を印加しない期間を設け、その後アシスト電圧Ｖ２を印加する。

図１２は、第１変形例の書き込み動作を示すタイミングチャートである。図１３は、書き込み動作時にメモリセルＭＣに流れる書き込み電流を示す図である。

時刻ｔ１１にて、ビット線ＢＬ及びソース線ＳＬのプリチャージが終了する。時刻ｔ１１では、ドライバ制御回路１３ａに信号ＤＡＴＡ及び信号ＤＡＴＩＮＶｂとして“Ｈ”が入力されており、ドライバ制御回路１３ａから信号ＷＤＡＴ及び信号ＷＤＡＴｂとして“Ｈ”および“Ｌ”がそれぞれ出力されている。

時刻ｔ１２において、ライトイネーブル信号ＷＥＮがアサートされる。ライトイネーブル信号ＷＥＮがアサートされると、ビット線ＢＬに印加される電圧ＶＢＬが“Ｈ”となり、ソース線ＳＬに印加される電圧ＶＳＬが“Ｌ”となる。これにより、時刻ｔ１３にて、メモリセルＭＣに印加されるビット線ＢＬとソース線ＳＬ間の電圧ＶＢＳは電圧ＶＤＤとなる。

その後、時刻ｔ１４にて、ライトイネーブル信号ＷＥＮがネゲートされる。ライトイネーブル信号ＷＥＮがネゲートされると、ｐＭＯＳトランジスタ４４、４５、及びｎＭＯＳトランジスタ４０、４１がオフ状態となり、ビット線ＢＬ及びソース線ＳＬに印加される電圧が遮断される。時刻ｔ１４直後、プリチャージ信号ＰＲＣＨがアサートされる。プリチャージ信号ＰＲＣＨがアサートされることにより、電圧ＶＢＬ及び電圧ＶＳＬが電圧ＶＳＳとなる。この結果、メモリセルＭＣに印加されるビット線ＢＬとソース線ＳＬ間の電圧ＶＢＳは０Ｖとなる。

その後、時刻ｔ１５にて、信号ＤＡＴＩＮＶｂは“Ｈ”から“Ｌ”に立ち下がる。これにより、信号ＷＤＡＴ及び信号ＷＤＡＴｂの電圧が反転する。さらに、時刻ｔ１６において、ライトイネーブル信号ＷＥＮがアサートされる。ライトイネーブル信号ＷＥＮがアサートされると、電圧ＶＢＬが電圧ＶＳＳのまま維持され、電圧ＶＳＬが電圧ＶＤＤとなる。これにより、時刻ｔ１７にて、ビット線ＢＬとソース線ＳＬ間の電圧ＶＢＳは電圧−ＶＤＤとなる。

続いて、時刻ｔ１８にて、ライトイネーブル信号ＷＥＮがネゲートされる。ライトイネーブル信号ＷＥＮがネゲートされると、ｐＭＯＳトランジスタ４４、４５、及びｎＭＯＳトランジスタ４０、４１がオフ状態となり、ビット線ＢＬ及びソース線ＳＬに印加される電圧が遮断される。時刻ｔ１８直後、プリチャージ信号ＰＲＣＨがアサートされる。プリチャージ信号ＰＲＣＨがアサートされることにより、ビット線ＢＬ及びソース線ＳＬが電圧ＶＳＳにプリチャージされ、電圧ＶＢＬ及び電圧ＶＳＬが電圧ＶＳＳとなる。この結果、ビット線ＢＬとソース線ＳＬ間の電圧ＶＢＳは０Ｖとなる。

このようにして、“１”書き込み時に、メモリセルＭＣに書き込み電圧（第１電圧）Ｖ１が印加され、その後、メモリセルＭＣに印加される電圧が０Ｖとなり、その後、書き込み電圧Ｖ１と逆極性のアシスト電圧（第２電圧）Ｖ２が印加される。ここでは、書き込み電圧Ｖ１の印加期間とアシスト電圧Ｖ２の印加期間との間に電圧が０Ｖの期間を設けたが、この電圧が０Ｖの期間に換えて、書き込み電圧Ｖ１とアシスト電圧Ｖ２の間の中間電圧の印加期間を設けてもよい。

図１３に、図１２に示した電圧ＶＢＳがメモリセルＭＣに印加された場合の書き込み電流ＩＷ５を示す。書き込み電流ＩＷ５は、書き込み電圧Ｖ１が印加されている期間で、メモリセルＭＣが低抵抗状態にあるとき電流値Ｉａとなり、低抵抗状態から高抵抗状態に遷移したとき電流値Ｉｂとなる。さらに、書き込み電流ＩＷ５は、電圧が０Ｖの期間で流れる電流が０となり、その後、書き込み電圧Ｖ２が印加されている期間で、電流値−Ｉｃとなる。

［２−３］書き込み動作の第２変形例
図７、図８、図１２、及び図１３に示した実施形態では、書き込み電圧Ｖ１を印加した後にアシスト電圧Ｖ２を印加したが、この第２変形例では、書き込み電圧Ｖ１を印加する直前に、アシスト電圧Ｖ２を印加する。

図１４は、第２変形例の書き込み動作において、メモリセルＭＣに印加される電圧ＶＢＳを示す図である。図示するように、書き込み電圧Ｖ１を印加する直前に、書き込み電圧Ｖ１と逆極性のアシスト電圧Ｖ２を印加し、その直後に書き込み電圧Ｖ１を印加する。

［２−４］書き込み動作の第３変形例
この第３変形例では、第２変形例と同様に、書き込み電圧Ｖ１を印加する前に、アシスト電圧Ｖ２を印加するが、アシスト電圧Ｖ２の印加期間と書き込み電圧Ｖ１の印加期間との間に電圧が０Ｖの期間を設ける。

図１５は、第３変形例の書き込み動作において、メモリセルＭＣに印加される電圧ＶＢＳを示す図である。図示するように、アシスト電圧Ｖ２を先に印加し、その後、電圧０Ｖを印加し、その後、書き込み電圧Ｖ１を印加する。ここでは、アシスト電圧Ｖ２の印加期間と書き込み電圧Ｖ１の印加期間との間に電圧が０Ｖの期間を設けたが、この電圧が０Ｖの期間に換えて、アシスト電圧Ｖ２と書き込み電圧Ｖ１の間の中間電圧の印加期間を設けてもよい。

［３］本実施形態の効果
本実施形態によれば、メモリセルＭＣを低抵抗状態（あるいは高抵抗状態）から高抵抗状態に書き込む書き込み動作において、メモリセルに書き込み電圧Ｖ１を印加し、その後、書き込み電圧Ｖ１と逆極性のアシスト電圧Ｖ２を印加する。または、メモリセルＭＣに書き込み電圧Ｖ１を印加する前に、書き込み電圧Ｖ１と逆極性のアシスト電圧Ｖ２を印加し、その後、書き込み電圧Ｖ１を印加する。これにより、メモリセルＭＣの参照層に生じた磁化反転を迅速に反転前の磁化に戻す。この結果、次に実行される書き込みあるいは読み出しまでの時間を短縮することができる。

また、本実施形態のメモリセルＭＣが有する磁気抵抗効果素子は、参照層２５およびシフト調整層２７が反強磁性結合を形成する。すなわち、参照層２５、結合層２６、およびシフト調整層２７がＳＡＦ構造を構成している。このような構成では、記憶されたデータを保持することに優れているが、低抵抗状態を高抵抗状態に遷移させる“１”書き込み時に参照層２５の磁化方向が反転する場合がある。このため、ＳＡＦ構造を有する磁気抵抗効果素子を含むメモリセルＭＣに本実施形態の書き込み動作を適用すれば、参照層に生じた磁化反転を直ぐに戻すことができる。これにより、書き込み後に次の書き込みあるいは読み出しが実行可能となるまでの時間を短縮できる。さらに、参照層に生じた磁化反転を戻す前に書き込み及び読み出しが行われるのを防止できるため、このために生じる書き込みエラー及び読み出しエラーの発生を低減することができる。

［４］その他
上述の実施形態において、磁気抵抗効果素子として垂直磁化方式型にて説明したが、必ずしも垂直磁化方式の磁気抵抗効果素子に限定されるものではない。例えば、面内磁化方式型の磁気抵抗効果素子の場合でも、同様に適用可能である。

本実施形態は、磁気抵抗効果素子（ＭＴＪ素子）のような抵抗性記憶素子を有し、電流または電圧の印加にともなう抵抗変化によりデータを記憶するメモリセル、もしくは、本メモリセルを有する半導体記憶装置に適用可能である。

また、抵抗変化にともなう抵抗差を電流差または電圧差に変換することにより記憶されたデータの読み出しを行うことができる記憶素子を有するメモリセル、もしくは、本メモリセルを有する半導体記憶装置に適用可能である。

また、前述した実施形態ではＳＡＦ構造を参照層に適用した場合を説明したが、これに限定されない。すなわち、ＳＡＦ構造を記憶層に適用した場合においても、同様な効果を得ることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…半導体記憶装置、１１…メモリセルアレイ、１２…カレントシンク、１３…センスアンプ及び書き込み回路、１３ａ，１３ｂ…ドライバ制御回路、１３ｃ…書き込みドライバ、１４…ロウデコーダ、１５…ページバッファ、１６…入出力回路、１７…コントローラ、２１…選択トランジスタ、２２…磁気抵抗効果素子、２３…記憶層、２４…中間層、２５…参照層、２６…結合層、２７…シフト調整層、３０…トランスファトランジスタ、３１…クロックドインバータ、３２，３３…インバータ、３４，３５…否定論理積回路（ＮＡＮＤ回路）、３６，３７…インバータ、４０，４１，４２，４３…ｎチャネルＭＯＳ電界効果トランジスタ、４４，４５…ｐチャネルＭＯＳ電界効果トランジスタ。

Claims (13)

1. 第１磁性層及び第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された非磁性層とを有する抵抗変化素子と、
   前記第２磁性層の前記非磁性層と反対側に配置された第３磁性層と、
   前記第２磁性層と前記第３磁性層との間に配置された金属層と、
   前記抵抗変化素子に電圧を印加する書き込み回路と、
   を具備し、
   前記第２磁性層と前記第３磁性層は反強磁性結合し、前記第２磁性層、前記金属層、及び前記第３磁性層はＳＡＦ（synthetic antiferromagnetic）構造を構成し、
   前記書き込み回路は、前記抵抗変化素子を第１抵抗値から前記第１抵抗値より大きい第２抵抗値に遷移させる書き込みにおいて、前記抵抗変化素子に第１電圧と、前記第１電圧と逆極性の第２電圧とを印加する半導体記憶装置。
2. 前記第２磁性層に生じた磁化方向の反転を、前記第２電圧を印加することによって前記磁化方向を元に戻す請求項１に記載の半導体記憶装置。
3. 前記書き込み回路は、前記第１電圧を印加した後、前記第２電圧を印加する請求項１または２に記載の半導体記憶装置。
4. 前記書き込み回路は、前記第１電圧を印加する前に、前記第２電圧を印加する請求項１または２に記載の半導体記憶装置。
5. 前記第２電圧の印加期間は、前記第１電圧の印加期間より短い請求項１乃至４のいずれかに記載の半導体記憶装置。
6. 前記第２電圧は前記第１電圧と同じ電圧である請求項１乃至５のいずれかに記載の半導体記憶装置。
7. 前記第２電圧は前記第１電圧より低い請求項１乃至５のいずれかに記載の半導体記憶装置。
8. 前記第１電圧の印加期間と前記第２電圧の印加期間との間に、前記第１電圧と前記第２電圧の間の第３電圧の印加期間が存在する請求項１乃至７のいずれかに記載の半導体記憶装置。
9. 前記第３電圧は０Ｖである請求項８に記載の半導体記憶装置。
10. 前記書き込み回路は、前記抵抗変化素子を前記第２抵抗値から前記第１抵抗値に遷移させる書き込みにおいて、前記抵抗変化素子に前記第１電圧を印加し、前記第２電圧を印加しない請求項１乃至９のいずれかに記載の半導体記憶装置。
11. 前記第１磁性層はＦｅ、Ｂ、Ｃｏの少なくとも１つの元素を含み、前記非磁性層はＭｇＯを含み、前記第２磁性層はＣｏ、Ｐｔ、Ｐｄ、Ｎｉの少なくとも１つの元素を含む請求項１乃至１０のいずれかに記載の半導体記憶装置。
12. 前記金属層はＲｕ、Ｒｈ、Ｏｓの少なくとも１つの元素を含み、前記第３磁性層はＣｏ、Ｐｔ、Ｐｄ、Ｎｉの少なくとも１つの元素を含む請求項１乃至１１のいずれかに記載の半導体記憶装置。
13. 第１磁性層及び第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された非磁性層とを有する抵抗変化素子と、
    前記第２磁性層の前記非磁性層と反対側に配置された第３磁性層と、
    前記第２磁性層と前記第３磁性層との間に配置された金属層と、
    前記抵抗変化素子に電流を流す書き込み回路と、
    を具備し、
    前記第２磁性層と前記第３磁性層は反強磁性結合し、前記第２磁性層、前記金属層、及び前記第３磁性層はＳＡＦ（synthetic antiferromagnetic）構造を構成し、
    前記書き込み回路は、前記抵抗変化素子を第１抵抗値から前記第１抵抗値より大きい第２抵抗値に遷移させる書き込みにおいて、前記抵抗変化素子に第１電流と、前記第１電流と逆向きの第２電流とを流す半導体記憶装置。