TW201834248A - 半導體元件 - Google Patents

Abstract

本發明之半導體元件具有n型Si部分、配置於該n型Si部分上之第1層、配置於該第1層上之第2層、及配置於上述第2層上之電極層，且上述第1層由包含鈣原子及鋁原子之氧化物之電子鹽構成，上述第2層係自以下之群選定：(i)包含鋅(Zn)及氧(O)且進而包含矽(Si)及錫(Sn)中之至少1者之金屬氧化物、(ii)包含鈦(Ti)及氧(O)之金屬氧化物、(iii)包含錫(Sn)及氧(O)之金屬氧化物、以及(iv)包含鋅(Zn)及氧(O)之金屬氧化物。

Description

半導體元件

本發明係關於一種半導體元件，例如，係關於一種如太陽電池及薄膜電晶體之類之半導體元件。

例如，如太陽電池及薄膜電晶體(TFT，thin-film transistor)之類之半導體元件具有於包含晶質或非晶質之n型矽之構件上配置有電極層之構成(例如，參照專利文獻1)。 先前技術文獻 專利文獻 專利文獻1：國際公開第2015/098225號

[發明所欲解決之問題] 於如上述之類之半導體元件之領域中，期望進一步提高元件效率。例如，於太陽電池中要求發電效率之進一步之提昇，另一方面，於薄膜電晶體(TFT)中要求作動效率之進一步之提昇。 然而，於通常之半導體元件中，n型矽構件與電極層之間之界面不顯示歐姆性之電阻行為，其結果，存在界面之接觸電阻較高之問題。並且，該情況成為妨礙半導體元件之效率提昇之因素之一。 本發明係鑒於此種背景而成者，於本發明中，以提供一種n型矽構件～電極層之間之接觸電阻被顯著地抑制之半導體元件為目的。 [解決問題之技術手段] 於本發明中， 提供一種半導體元件，其具有： n型Si部分、 配置於該n型Si部分上之第1層、 配置於該第1層上之第2層、及 配置於上述第2層上之電極層，且 上述第1層由包含鈣原子及鋁原子之氧化物之電子鹽構成， 上述第2層係自以下之群選定： (i)包含鋅(Zn)及氧(O)且進而包含矽(Si)及錫(Sn)中之至少1者之金屬氧化物、 (ii)包含鈦(Ti)及氧(O)之金屬氧化物、 (iii)包含錫(Sn)及氧(O)之金屬氧化物、以及 (iv)包含鋅(Zn)及氧(O)之金屬氧化物。 [發明之效果] 根據本發明，可提供一種n型矽構件～電極層之間之接觸電阻被顯著地抑制之半導體元件。

以下，對本發明進行說明。 於本發明之一實施形態中， 提供一種半導體元件，其具有： n型Si部分、 配置於該n型Si部分上之第1層、 配置於該第1層上之第2層、及 配置於上述第2層上之電極層，且 上述第1層由包含鈣原子及鋁原子之氧化物之電子鹽構成， 上述第2層係自以下之群選定： (i)包含鋅(Zn)及氧(O)且進而包含矽(Si)及錫(Sn)中之至少1者之金屬氧化物、 (ii)包含鈦(Ti)及氧(O)之金屬氧化物、 (iii)包含錫(Sn)及氧(O)之金屬氧化物、以及 (iv)包含鋅(Zn)及氧(O)之金屬氧化物。 再者，於本申請案中，將n型Si部分與配置於該n型Si部分之正上方之層之間之界面稱為「第1界面」。又，將電極層與配置於該電極層之正下方之層之間之界面稱為「第2界面」。 如上所述般，於通常之半導體元件中，存在n型矽構件與電極層之間之第1界面之接觸電阻較高之問題。於金屬與Si之接合中，已知有為了使接觸電阻減小而使界面附近之Si中之載子濃度增大、或為了減小金屬與Si界面之肖特基障壁高度而選擇適當之金屬材料等方法。前者由於半導體中之摻雜劑固溶限、後者由於金屬與Si界面處之費米能階釘紮(Fermi level pinning)等物理現象，而均於接觸電阻之減小之方面存在極限。 然而，於本發明之一實施形態之半導體元件中，於n型矽構件與電極層之間追加複數個層。 根據本案發明者等人之見解，本半導體元件所包含之具有如上述般之特徵之第1層具有良好之電子電導性。又，確認第1層與n型Si部分之界面(即「第1界面」)之接觸電阻相對較低。 藉由於n型Si部分上配置第1層，而於第1界面不產生費米能階釘紮，又，第1層之載子密度較高，功函數較小，因此第1界面處之障壁高度較小。因此，可於確保作為半導體元件之動作性之狀態下顯著地抑制第1界面之接觸電阻。 此處，所謂費米能階釘紮，係指於使半導體與金屬接合之情形時，無論使用哪種功函數之金屬，肖特基障壁高度之變化均較小。例如，於使Si與Al接合之情形時，肖特基障壁高度成為1.5 eV左右，大於由Al之功函數(4.2 eV)及Si之電子親和力(4 eV)預測之肖特基障壁高度。費米能階釘紮起因於存在於半導體之帶隙內之界面能階、或界面狀態，於實用上認為與界面之化學穩定性有較大關係。 根據本案發明者等人之見解，確認如上述般之第1層係與金屬之間之接觸電阻相對較高。因此，於在第1層之正上方配置有由金屬構成之電極層之情形時，第2界面處之接觸電阻之影響變得顯著。 然而，如上所述般，於本半導體元件中，第1層與電極層不直接接觸。即，於第1層與電極層之間配置第2層。 此處，第2層具有良好之電子電導性。又，確認第2層與電極之界面(即「第2界面」)之接觸電阻相對較低。又，確認於第1層與第2層之間之界面(以下，稱為「第3界面」)，接觸電阻亦相對較低。 於本半導體元件中，於第2界面及第3界面，亦由於與第1界面相同之原因而肖特基障壁高度被顯著地抑制，因此可於確保作為該半導體元件之動作性之狀態下顯著地抑制第2界面(進而第3界面)之接觸電阻。 其結果，於本半導體元件中，可使元件效率顯著地提昇。例如，於將本半導體元件應用於太陽電池之情形時，可顯著地提高發電效率。又，於將本半導體元件應用於TFT之情形時，可顯著地提高作動效率。 (本發明之一實施形態之半導體元件) 以下，參照圖式，對本發明之一實施形態進行說明。 於圖1中，表示本發明之一實施形態之半導體元件(以下，稱為「第1半導體元件」)之概略剖面。 如圖1所示般，第1半導體元件100具備支持體110、n型Si層120、第1層130、第2層140及電極層150。 支持體110具有支持配置於其上部之各層或使n型Si層120之形成容易之作用。 例如，於第1半導體元件100構成太陽電池之一部分之情形時，支持體110可具有p型Si層。或者，支持體110可為p型Si層。又，於第1半導體元件100構成薄膜電晶體(TFT)之一部分之情形時，支持體110可具有非晶Si層。或者，支持體110可為非晶Si層。 但是，於n型Si層120較厚地形成之情形等特定之情形時，支持體110亦可省略。 n型Si層120由包含n型之矽Si之層構成。n型Si層120可為非晶質亦可為晶質。 第1層130由包含鈣原子及鋁原子之氧化物之電子鹽構成。 第2層140由包含鋅(Zn)及氧(O)且進而包含矽(Si)及錫(Sn)中之至少1者之金屬氧化物構成。 再者，針對第1層130及第2層140之詳情，於下文中進行說明。 電極層150由金屬(或合金。以下相同)構成。 於具有此種構成之第1半導體元件100中，於第1～第3界面、即n型Si層120與第1層130之間之界面(第1界面)、第2層140與電極層150之間之界面(第2界面)、及第1層130與第2層140之間之界面(第3界面)之各者，接觸電阻被顯著地抑制。 因此，於第1半導體元件100中，可使作動時之效率顯著地提昇。 (關於各構成構件) 其次，對構成圖1所示之第1半導體元件100之各構件進行進一步詳細說明。 再者，此處，為了明確化，於表示各構件時，使用圖1所示之參照符號。 (支持體110) 如上所述般，支持體110具有支持配置於其上部之各層或使n型Si層120之形成容易之作用。 支持體110之材料並無特別限制。 例如，於第1半導體元件100被應用於太陽電池之一部分之情形時，支持體110可由p型Si或非摻雜之Si構成。另一方面，於第1半導體元件100被應用於TFT之一部分之情形時，支持體110可具有非晶Si或晶質Si，或者由非晶Si或晶質Si構成。 又，支持體110可為由玻璃、氧化鋁、或矽等構成之基板。 再者，如上所述般，支持體110並非必須之構成，亦可省略。 (n型Si層120) 於支持體110上配置n型Si層120。 n型Si層120可為晶質亦可為非晶質。 n型Si層120可摻雜有磷(P)及/或砷(As)等。 n型Si層120之電子密度可為例如10¹⁴ cm^-3 ～10²¹ cm^-3 之範圍。電子密度較佳為10¹⁶ cm^-3 以上，更佳為10¹⁸ cm^-3 以上。若電子密度為10¹⁴ cm^-3 以上，則接觸電阻容易變低。電子密度較佳為10²⁰ cm^-3 以下，更佳為10¹⁹ cm^-3 以下。 (第1層130) 第1層130如上所述般，由包含鈣原子及鋁原子之氧化物之電子鹽構成。 第1層130具有如下特徵：具有導電性，具有顯著高之離子化電位，並且功函數較低。例如，第1層130之功函數為2.4 eV～4.5 eV之範圍(例如2.8 eV～3.2 eV)。 又，第1層130具有電子密度較高之特徵。第1層130之電子密度例如為2.0×10¹⁷ cm^-3 ～2.3×10²¹ cm^-3 之範圍。電子密度更佳為1.0×10¹⁸ cm^-3 以上，進而較佳為1×10¹⁹ cm^-3 以上，尤佳為1×10²⁰ cm^-3 以上。 由於第1層130之電子密度較高，故而n型Si層120與第1層130之間之界面(第1界面)由於穿隧效應而顯示出歐姆性。因此，第1界面之接觸電阻被顯著地抑制。又，第1層130與第2層140之間(第3界面)亦顯示出良好之接觸電阻。 因此，於具有第1層130之第1半導體元件100中，於第1界面及第3界面之任一者，均可顯著地抑制接觸電阻。 第1層130之厚度較佳為0.5 nm～10 nm之範圍。若為0.5 nm以上，則可形成均質之薄膜，因此可穩定地獲得接觸電阻之減小效果。第1層130之厚度更佳為2 nm以上，進而較佳為3 nm以上。另一方面，若第1層130之厚度為10 nm以下，則可忽視體積電阻之影響。第1層130之厚度更佳為7 nm以下，進而較佳為5 nm以下。 第1層130之厚度可藉由X射線反射法(XRR，X-Ray Reflectivity)或剖面穿透式電子顯微鏡觀察進行測定。 第1層130可為非晶質亦可為晶質。以下，對各情形進行說明。 (非晶質之第1層130) 第1層130可由包含鈣原子及鋁原子之非晶質氧化物之電子鹽構成。 所謂非晶質，係指於X射線繞射測定中不會形成尖銳之波峰之物質。具體而言，於X射線波長λ為0.154 nm、謝樂常數K為0.9時，利用下述(1)式所表示之謝樂之式求出之微晶粒徑(謝樂粒徑)為5.2 nm以下。若將謝樂常數設為K、將X射線波長設為λ、將半高寬設為β、將波峰位置設為θ，則謝樂粒徑L由 L＝Kλ/(βcosθ) (1)式 表示。若第1層130為非晶質，則膜表面之平滑性較高，且能夠防止元件之短路，故而較佳。 又，所謂「包含鈣原子及鋁原子之非晶質氧化物之電子鹽」，係指包含將由鈣原子、鋁原子及氧原子構成之非晶質作為溶劑且將電子作為溶質之溶劑合之非晶質固體物質。 電子鹽中之電子可作為陰離子發揮作用。電子亦可以雙極子之形式存在。雙極子係2個由鈣原子、鋁原子、及氧原子構成且三維地連結之內徑約0.4 nm之空隙即籠相鄰，進而於各籠中包接電子(溶質)而構成。但是，非晶質氧化物之電子鹽之狀態並不限定於上述，亦可於1個籠中包接2個電子(溶質)。又，亦可為該等籠凝聚複數個之狀態，所凝聚之籠亦可視為微晶，因此於非晶質中包含有微晶之狀態亦被視為非晶質。 「非晶質氧化物之電子鹽」中之鋁原子與鈣原子之莫耳比(Ca/Al)較佳為0.3～5.0之範圍，更佳為0.55～1.00之範圍，進而較佳為0.8～0.9之範圍，尤佳為0.84～0.86之範圍。 「非晶質氧化物之電子鹽」之組成較佳為12CaO・7Al₂ O₃ ，但並不限定於此，例如可例示下述(1)～(5)之化合物。 (1)Ca原子之一部分或全部被取代為Sr、Mg及/或Ba等金屬原子而成之同型化合物。例如，作為Ca原子之一部分或全部被取代為Sr之化合物，有鋁酸鍶Sr₁₂ Al₁₄ O₃₃ ，作為Ca與Sr之混合比任意地變化之混晶，有鋁酸鍶鈣Ca_{12 － x} Sr_X Al₁₄ O₃₃ (x為1～11之整數，於平均值之情形時為超過0且未達12之數)等。 (2)Al原子之一部分或全部被取代為選自由Si、Ge、Ga、In、及B所組成之群中之一種以上之原子而成之同型化合物。例如，可列舉Ca₁₂ Al₁₀ Si₄ O₃₅ 等。 (3)12CaO・7Al₂ O₃ (包含上述(1)、(2)之化合物)中之金屬原子及/或非金屬原子(其中，氧原子除外)之一部分被取代為選自由Ti、V、Cr、Mn、Fe、Co、Ni、及Cu所組成之群中之一種以上之過渡金屬原子或典型金屬原子、選自由Li、Na、及K所組成之群中之一種以上之鹼金屬原子、或選自由Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、及Yb所組成之群中之一種以上之稀土類原子而成之同型化合物。 (4)籠所包接之自由氧離子之一部分或全部被取代為其他陰離子而成之化合物。作為其他陰離子，例如有H^- 、H₂ ^- 、H^2- 、O^- 、O₂ ^- 、OH^- 、F^- 、Cl^- 、及S^2- 等陰離子或氮(N)之陰離子等。 (5)籠之骨架之氧之一部分由氮(N)等取代而成之化合物。 雙極子於光子能量為1.55 eV～3.10 eV之可見光之範圍內幾乎無光吸收，於4.6 eV附近顯示出光吸收。因此，第1層130於可見光下透明。又，藉由測定第1層130之光吸收特性，並測定4.6 eV附近之光吸收係數，而可確認於第1層130中是否存在雙極子、即第1層130是否具有非晶質氧化物之電子鹽。 第1層130之組成分析可藉由XPS(X-ray photoelectron spectroscopy，X射線光電子光譜)法、EPMA(electron probe micro-analysis，電子探針微量分析)法或EDX(energy dispersive X-ray analysis，能量分散X射線分析)法等而進行。於膜厚為100 nm以下之情形時可利用XPS法進行分析，於50 nm以上之情形時可利用EPMA法進行分析，於3 μm以上之情形時可利用EDX法進行分析。 於第1層130由非晶質氧化物之電子鹽構成之情形時，於X射線繞射之測定中未觀察到波峰，僅觀察到暈圈。 第1層130亦可包含微晶。第1層130內是否含有微晶係根據例如第1層130之剖面TEM(Transmission Electron Microscope，穿透式電子顯微鏡)照片等進行判斷。結晶狀態下之組成係由12CaO・7Al₂ O₃ 、CaO・Al₂ O₃ 、3CaO・Al₂ O₃ 等表示。又，微晶係謝樂粒徑大於5.2 nm且小於100 nm之結晶。若第1層130為微晶，則導電性提昇。 第1層130於4.6 eV之位置上之光吸收值可為100 cm^-1 以上，亦可為200 cm^-1 以上。若4.6 eV之位置上之光吸收值為100 cm^-1 以上，則電子密度變大，功函數變小，因此可充分地減小接觸電阻。 再者，第1層130之電子密度可藉由碘滴定法進行測定。另外，電子鹽之薄膜中之雙極子之密度可藉由將所測定之電子密度設為1/2倍而進行推算。 該碘滴定法係使第1層130之樣品浸漬於5 mol/l之碘水溶液中，添加鹽酸使其溶解之後，利用硫代硫酸鈉對該溶液中所包含之未反應碘之量進行滴定檢測之方法。於該情形時，由於樣品之溶解，而碘水溶液中之碘藉由以下之反應而離子化： I₂ ＋e^- →2I^- (2)式 又，於利用硫代硫酸鈉滴定碘水溶液之情形時，藉由 2Na₂ S₂ O₃ ＋I₂ →2NaI＋Na₂ S₄ O₆ (3)式 之反應，而未反應之碘變化為碘化鈉。藉由自最初之溶液中所存在之碘量減去利用(3)式滴定檢測出之碘量，而推算由(2)式之反應消耗之碘量。藉此，可測定第1層130之樣品中之電子密度。 非晶質之第1層130之成膜方法並無特別限制。非晶質之第1層130可藉由例如蒸鍍法成膜。非晶質之第1層130可例如於10^-7 Pa～10^-3 Pa之真空中將原料加熱，並進行蒸鍍。又，非晶質之第1層130亦可藉由濺鍍法等成膜。 (晶質之第1層130) 第1層130亦可由包含鈣原子及鋁原子之晶質氧化物之電子鹽構成。 晶質氧化物之電子鹽係藉由使各籠共有面且三維地堆積而構成晶格，於該等籠之一部分包接電子。於晶質C12A7電子鹽中，籠所包接之電子被稀鬆地束縛於籠，可於結晶中自由地移動。因此，晶質C12A7電子鹽顯示出高於非晶質C12A7電子鹽之導電性。「晶質氧化物之電子鹽」之組成與上述「非晶質氧化物之電子鹽」之組成相同。 晶質氧化物之電子鹽可藉由將非晶質氧化物之電子鹽加熱處理至900℃以上而進行製作。加熱處理可藉由利用通常之電爐進行之加熱、紅外線加熱、雷射加熱、或感應加熱等而進行。 (第2層140) 第2層140由包含鋅(Zn)及氧(O)且進而包含矽(Si)及錫(Sn)中之至少1者之金屬氧化物構成。 例如，第2層140可包含鋅(Zn)、矽(Si)及氧(O)。以下，將此種第2層特別稱為「ZSO層」。又，第2層可包含鋅(Zn)、錫(Sn)及氧(O)。以下，將此種第2層特別稱為「ZTO層」。進而，第2層可包含鋅(Zn)、矽(Si)、錫(Sn)及氧(O)。以下，將此種第2層特別稱為「ZSTO層」。 以下，對ZSO層、ZTO層及ZSTO層之各者進行說明。 (ZSO層) ZSO層包含鋅(Zn)、矽(Si)及氧(O)。於第2層140由ZSO層構成之情形時，不具有晶粒界，因此與一般所使用之ZnO等氧化物半導體相比而言，平坦性及均質性優異。 Zn/(Zn＋Si)之值較佳為例如以莫耳比計為0.30～0.95之範圍。若為0.30以上，則可獲得充分大之電子遷移率，而可厚膜化而使用，因此可充分地化學地保護Si基板。若為0.95以下，則可獲得平滑之表面，因此可抑制短路。Zn/(Zn＋Si)之值亦可以莫耳比計為0.70以上，亦可為0.80以上，亦可為0.85以上。Zn/(Zn＋Si)之值亦可以莫耳比計為0.94以下，亦可為0.92以下，亦可為0.90以下。 ZSO層較佳為化學組成由xZnO-(1－x)SiO₂ (x＝0.30～0.95)表示。此處，若x為0.30以上，則可獲得充分大之電子遷移率，而可厚膜化而使用，因此可充分地保護Si基板。若x為0.95以下，則可獲得平滑之表面，因此可抑制短路。x亦可為0.70以上，亦可為0.80以上，亦可為0.85以上。x亦可為0.94以下，亦可為0.92以下，亦可為0.90以下。 ZSO層透明性優異，例如顯示出0.1 cm² V^-1 s^-1 ～5.0 cm² V^-1 s^-1 之較高之電子遷移率。又，ZSO層均質且不具有晶粒界，故而氣體透過性較小，因此可用作針對Si基板及形成於基板上之各種功能層之保護層。已知Si基板及形成於基板上之各種功能層若暴露於外部大氣，則主要由於氧或水分之影響而特性劣化，故而通常需要保護層。 ZSO層之厚度較佳為10 nm～1000 nm之範圍。若ZSO層之厚度為10 nm以上，則作為保護層充分地發揮功能。又，若ZSO層之厚度為1000 nm以下，則製造步驟較短。於ZSO層之厚度超過1000 nm之情形時，為了使成膜速度(每單位時間之成膜厚度)提昇，例如於使用濺鍍法之情形時，需要準備複數個濺鍍靶或需要高輸出之成膜裝置。ZSO層之厚度更佳為20 nm以上，進而較佳為30 nm以上，尤佳為50 nm以上。另一方面，ZSO層之厚度更佳為700 nm以下，進而較佳為500 nm以下，尤佳為300 nm以下。 (ZTO層) ZTO層包含鋅(Zn)、錫(Sn)及氧(O)。於第2層140由ZTO層構成之情形時，蝕刻速率較適當，可不過度蝕刻地形成所需之形狀，因此可穩定地製造半導體元件。 ZTO層較佳為以氧化物換算計，相對於ZnO與SnO₂ 之合計100 mol%，SnO₂ 為15 mol%以上且95 mol%以下。若SnO₂ 為15 mol%以上，則結晶化溫度較高，於在各種製程中實施之熱處理步驟中難以結晶化。若SnO₂ 為95 mol%以下，則容易燒結，可獲得良好之氧化物靶，而容易形成薄膜。SnO₂ 亦可為20 mol%以上，亦可為30 mol%以上，亦可為35 mol%以上，亦可為40 mol%以上。另一方面，SnO₂ 亦可為70 mol%以下，亦可為60 mol%以下，亦可為50 mol%以下。 ZTO層透明性優異，例如顯示出1 cm² V^-1 s^-1 ～10 cm² V^-1 s^-1 之較高之電子遷移率。又，ZSTO層均質且不具有晶粒界，故而氣體透過性較小，因此可用作針對Si基板及形成於基板上之各種功能層之保護層。 ZTO層之厚度較佳為10 nm～1000 nm之範圍。若ZTO層之厚度為10 nm以上，則作為保護層充分地發揮功能。又，若ZTO層之厚度為1000 nm以下，則製造步驟較短。ZTO層之厚度更佳為20 nm以上，進而較佳為30 nm以上，尤佳為50 nm以上。另一方面，ZSO層之厚度更佳為700 nm以下，進而較佳為500 nm以下，尤佳為300 nm以下。 (ZSTO層) ZSTO層包含鋅(Zn)、錫(Sn)、矽(Si)及氧(O)。於第2層140由ZSTO層構成之情形時，功函數較低，且蝕刻速率較適當，又，可獲得較高之透明性，因此半導體元件特性提昇。 ZSTO層較佳為以氧化物換算計，相對於ZnO、SnO₂ 、及SiO₂ 之合計100 mol%，SnO₂ 為15 mol%以上且95 mol%以下。若SnO₂ 為15 mol%以上，則結晶化溫度較高，於在各種製程中實施之熱處理步驟中難以結晶化。若為95 mol%以下，則容易燒結，可獲得良好之氧化物靶，而容易形成薄膜。SnO₂ 亦可為30 mol%以上，亦可為35 mol%以上，亦可為40 mol%以上。另一方面，SnO₂ 亦可為70 mol%以下，亦可為60 mol%以下，亦可為50 mol%以下。 ZSTO層較佳為以氧化物換算計，相對於ZnO、SnO₂ 、及SiO₂ 之合計100 mol%，SiO₂ 為7 mol%以上且30 mol%以下。若SiO₂ 為7 mol%以上且30 mol%以下，則電子親和力不會過大，體積電阻率不會過高。SiO₂ 亦可為8 mol%以上，亦可為10 mol%以上。另一方面，SiO₂ 亦可為20 mol%以下，亦可為15 mol%以下。 ZSTO層透明性優異，例如顯示出0.1 cm² V^-1 s^-1 ～3 cm² V^-1 s^-1 之較高之電子遷移率。又，ZSTO層均質且不具有晶粒界，故而氣體透過性較小，因此可用作針對Si基板及形成於基板上之各種功能層之保護層。 ZSTO層之厚度較佳為10 nm～1000 nm之範圍。若ZSTO層之厚度為10 nm以上，則作為針對Si基板及形成於基板上之各種功能層之保護層充分地發揮功能。又，若ZSTO層之厚度為1000 nm以下，則製造步驟較短。ZSTO層之厚度更佳為20 nm以上，進而較佳為30 nm以上，尤佳為50 nm以上。另一方面，ZSTO層之厚度更佳為700 nm以下，進而較佳為500 nm以下，尤佳為300 nm以下。 第2層140亦可進而包含選自由鈦(Ti)、銦(In)、鎵(Ga)、鈮(Nb)、及鋁(Al)所組成之群中之一種以上之金屬成分。藉由包含該等金屬成分，而化學耐久性優異。該等金屬成分之含量以氧化物換算計，相對於ZnO、SiO₂ 、SnO₂ 及其他金屬成分之氧化物之合計100 mol%，較佳為15 mol%以下，更佳為10 mol%以下，進而較佳為5 mol%以下。再者，於氧化物換算中，該等金屬以TiO₂ 、In₂ O₃ 、Ga₂ O₃ 、Nb₂ O₅ 、或Al₂ O₃ 之形態算出。 第2層140之組成於厚度為200 nm以上之情形時，可使用EPMA進行分析。又，於厚度為700 nm以上之情形時，可使用例如10 kV之加速電壓之SEM-EDX(scanning electron microscope-energy dispersive X-ray spectrometer，掃描式電子顯微鏡-能量分散X射線光譜儀)進行分析。又，亦可藉由使用XRF(X-ray Fluorescent Analyzer，X射線螢光分析儀)進行基板修正而進行分析。又，於使用ICP(inductively coupled plasma，感應耦合電漿)之情形時，第2層140可藉由使用1 mm³ 以上之體積而進行分析。 第2層140較佳為非晶質或以非晶質之狀態占支配地位。此處，所謂非晶質，與第1層130同樣地，係指於X射線繞射測定中不形成尖銳之波峰之物質。又，所謂以非晶質之狀態占支配地位，係指非晶質以體積比率計而存在多於50%之狀態。第2層140只要為非晶質或以非晶質之狀態占支配地位，則膜表面之平滑性較高，能夠防止元件之短路，故而較佳。 第2層140可為微晶，亦可為非晶質與微晶混合存在之形態。此處，所謂微晶，係指謝樂粒徑大於5.2 nm且小於100 nm之結晶。若第2層140為微晶，則導電性提昇，故而較佳。若第2層140為非晶質與微晶混合存在之形態，則平滑性與導電性一併提昇，故而較佳。 第2層140之電子遷移率較佳為10^-4 cm² ・V^-1 s^-1 ～10² cm² ・V^-1 s^-1 。若為10^-4 cm² ・V^-1 s^-1 以上，則可將第2層140之厚度設為10 nm以上，作為針對Si基板及形成於基板上之各種功能層之保護層充分地發揮功能。若為10² cm² ・V^-1 s^-1 以下，則以非晶質之狀態占支配地位，而膜表面之平滑性較高，可防止元件之短路。第2層140之電子遷移率可為10^-4 cm² ・V^-1 s^-1 以上，亦可為10^-3 cm² ・V^-1 s^-1 以上，亦可為10^-2 cm² ・V^-1 s^-1 以上。第2層140之電子遷移率可為10² cm² ・V^-1 s^-1 以下，亦可為10 cm² ・V^-1 s^-1 以下，亦可為10^-1 cm² ・V^-1 s^-1 以下。 第2層140之電子密度較佳為1×10¹⁴ cm^-3 ～1×10²¹ cm^-3 。若為1×10¹⁴ cm^-3 以上，則可將第2層140之厚度設為10 nm以上，作為針對Si基板及形成於基板上之各種功能層之保護層充分地發揮功能。若為1×10²¹ cm^-3 以下，則以非晶質之狀態占支配地位，而膜表面之平滑性較高，可防止元件之短路。第2層140之電子密度可為1×10¹⁴ cm^-3 以上，亦可為5×10¹⁶ cm^-3 以上，亦可為1×10¹⁸ cm^-3 以上。第2層140之電子密度可為1×10²¹ cm^-3 以下，亦可為5×10²⁰ cm^-3 以下，亦可為1×10²⁰ cm^-3 以下。 第2層140之電子遷移率可藉由霍爾測定法或飛行時間(Time-of-Flight(TOF))法等求出。第2層140之電子密度可藉由碘滴定法或霍爾測定法等求出。 第2層140之電子親和力較佳為2.0 eV～4.0 eV。若為2.0 eV以上，則可充分地減小接觸電阻。若為4.0 eV以下，則無法充分地獲得接觸電阻之減小之效果。第2層140之電子親和力可為2.0 eV以上，亦可為2.2 eV以上，亦可為2.5 eV以上。另一方面，第2層140之電子親和力可為4.0 eV以下，亦可為3.5 eV以下，亦可為3.0 eV以下。 第2層140之離子化電位較佳為5.5 eV～8.5 eV。具有如此大之離子化電位之第2層140霍爾阻塞效應較高，可僅選擇性地傳輸電子。第2層140之離子化電位亦可為5.7 eV以上，亦可為5.9 eV以上。另一方面，第2層140之離子化電位亦可為7.5 eV以下，亦可為7.0 eV以下。 如上所述般，通常n型Si層與金屬電極層之間之界面不顯示歐姆性之電阻行為，存在界面之接觸電阻較高之問題。 另一方面，第2層140具有於與金屬製之電極層150之間形成歐姆接合，兩者之界面之接觸電阻相對較小之特徵。又，如上所述般，第2層140與第1層130之間之界面之接觸電阻顯著小。因此，即便於第1層130上設置第2層140，因界面數之增加引起之接觸電阻上升之影響亦較少。 其結果，藉由於電極層150之正下方配置第2層140，而於第1半導體元件100中，可抑制整體之電阻損耗。又，藉此，於第1半導體元件100中，可提高元件效率。 (電極層150) 電極層150由金屬構成。電極層150可由例如鋁、鋁合金、銅、及銅合金等構成。 電極層150之厚度例如為50 nm～100 nm之範圍。若電極層150之厚度為50 nm以上，則形成低電阻之電極，故而較佳。若電極層150之厚度為100 nm以下，則電極之邊緣之階差較小，之後成膜之膜之被覆性良好，故而較佳。電極層150之厚度亦可為60 nm以上，亦可為70 nm以上。另一方面，電極層150之厚度亦可為90 nm以下，亦可為80 nm以下。 電極層150可構成為例如網狀。 (第1半導體元件100之製造方法) 其次，參照圖2，對具有如圖1所示之構成之第1半導體元件100之製造方法之一例進行說明。 於圖2中，表示第1半導體元件100之製造方法之一例之概略流程圖。 如圖2所示般，該製造方法(以下，稱為「第1製造方法」)具有： 於支持體上配置n型Si層之步驟(步驟S110)； 於n型Si層上配置第1層之步驟(步驟S120)； 於第1層上配置第2層之步驟(步驟S130)；及 於第2層上配置電極層之步驟(步驟S140)。 以下，對各步驟進行說明。再者，此處為了明確化，於表示各構件時，使用圖1所示之參照符號。 (步驟S110) 首先，準備支持體110。 如上所述般，支持體110之材料並無特別限制。此處，作為一例，以支持體110為Si基板之情形為例進行以下說明。 將支持體110之表面於以後之步驟之前充分地清潔。 繼而，於支持體110上形成n型Si層120。 n型Si層120可藉由例如於支持體110、即Si基板之表面摻雜如磷及/或砷之類之n型之摻雜劑而形成。 (步驟S120) 繼而，於n型Si層120上配置第1層130。 第1層130之形成方法並無特別限制。第1層130例如可藉由使用包含鋁(Al)及鈣(Ca)之靶之「氣相蒸鍍法」而形成。 此處，於本申請案中，所謂「氣相蒸鍍法」，係指包含物理氣相成膜(PVD，Physical Vapor Deposition)法、PLD(pulsed laser deposition，脈衝雷射沈積)法、濺鍍法及真空蒸鍍法在內的使靶原料氣化後使該原料於被成膜構件上沈積之成膜方法之總稱。 例如，第1層130可藉由蒸鍍法進行成膜。第1層130可例如於10^-7 Pa～10^-3 Pa之真空中將原料加熱，並進行蒸鍍。若為10^-7 Pa以上，則可獲得充分之電子密度。亦可為10^-6 Pa以上，亦可為10^-5 Pa以上。若為10^-3 Pa以下，則可使用簡便之裝置且低成本地形成薄膜。亦可為10^-4 Pa以下，亦可為10^-5 Pa以下。又，第1層130亦可藉由濺鍍法等成膜。 藉由氣相蒸鍍法成膜之第1層130於通常之情形時具有非晶質結構。其後，亦可視需要對第1層130進行加熱處理。於該情形時，可藉由例如將第1層130加熱處理至900℃以上而獲得晶質之第1層130。 (步驟S130) 繼而，於第1層130上配置第2層140。 第2層140例如可藉由包括使用包含鋅(Zn)及矽(Si)之靶之濺鍍法在內之「氣相蒸鍍法」而形成。 濺鍍法包括DC(direct current，直流)濺鍍法、高頻濺鍍法、大喇叭波(helicon wave)濺鍍法、離子束濺鍍法、及磁控濺鍍法等。藉由濺鍍法，可使第2層140相對均勻地成膜於大面積區域。 靶只要為包含Zn及Si者即可。Zn及Si可包含於單獨之靶，亦可分別包含於複數個靶。於靶中，Zn及Si可分別以金屬或金屬氧化物之形式存在，亦可以合金或複合金屬氧化物之形式存在。金屬氧化物或複合金屬氧化物可為結晶，亦可為非晶質。 靶除包含Zn及Si以外，亦可包含選自由Sn、Ti、In、Ga、Nb、及Al所組成之群中之一種以上之金屬成分。Zn、Si及其他金屬成分可包含於單獨之靶，亦可分別包含於複數個靶。於靶中，Zn、Si及其他金屬成分可分別以金屬或金屬氧化物之形式存在，亦可以2種以上之金屬之合金或複合金屬氧化物之形式存在。金屬氧化物或複合金屬氧化物可為結晶，亦可為非晶質。 於使用單獨之靶之情形時，靶中之Zn/(Zn＋Si)之值以莫耳比計可為0.30～0.95，亦可為0.70～0.94，亦可為0.80～0.92，亦可為0.85～0.90。於單獨之靶除包含Zn及Si以外亦包含選自由Sn、Ti、In、Ga、Nb、及Al所組成之群中之一種以上之金屬成分之情形時，該等金屬成分之含量以氧化物換算計，相對於ZnO、SiO₂ 及其他金屬成分之氧化物之合計100 mol%，較佳為15 mol%以下，更佳為10 mol%以下，進而較佳為5 mol%以下。再者，於氧化物換算中，金屬成分係以SnO₂ 、TiO₂ 、In₂ O₃ 、Ga₂ O₃ 、Nb₂ O₅ 、或Al₂ O₃ 之形式算出。靶之組成分析可藉由XRF法等進行。再者，第2層140之組成有時與所使用之靶之組成比不同。 於使用複數個靶之情形時，例如對金屬Si之靶與ZnO之靶同時進行濺鍍，藉此可獲得第2層140。作為其他複數個靶之組合，可列舉ZnO之靶與SiO₂ 之靶之組合、包含ZnO及SiO₂ 且ZnO比率不同之複數個靶之組合、金屬Zn之靶與金屬Si之靶之組合、金屬Zn之靶與SiO₂ 之靶之組合、包含金屬Zn或金屬Si之靶與包含ZnO及SiO₂ 之靶之組合等。 於同時使用複數個靶之情形時，藉由調節對各靶施加之電力而可獲得具有所需之組成之第2層140。 於成膜第2層140時，於第2層140係非晶質或以非晶質之狀態占支配地位之情形時，支持體110較佳為不「積極地」加熱。其原因在於：若支持體110之溫度上升，則有第2層140難以成為非晶質之情況。 但是，存在由於利用離子衝擊等進行之濺鍍步驟自身，導致支持體110被「附帶地」加熱之情況。於該情形時，支持體110之溫度上升何種程度係取決於濺鍍之條件。為了避免支持體110之溫度上升，可將支持體110「積極地」冷卻。較佳為於支持體110為70℃以下進行第1層130之成膜。支持體110之溫度可為60℃以下，亦可為50℃以下。 濺鍍氣體之壓力(濺鍍裝置之腔室內之壓力)較佳為0.05 Pa～10 Pa之範圍，更佳為0.1 Pa～5 Pa，進而較佳為0.2 Pa～3 Pa。若為該範圍，則濺鍍氣體之壓力不會過低，因此電漿變得穩定。又，濺鍍氣體之壓力不會過高，因此可抑制因離子衝擊增加引起之支持體110之溫度上升。 所使用之濺鍍氣體並無特別限制。濺鍍氣體可為惰性氣體或稀有氣體。亦可含有氧。作為惰性氣體，例如可列舉N₂ 氣體。又，作為稀有氣體，可列舉He(氦)、Ne(氖)、Ar(氬)、Kr(氪)、及Xe(氙)。該等可單獨地使用，亦可與其他氣體併用。或者，濺鍍氣體亦可為如NO(一氧化氮)或CO(一氧化碳)之類之還原性氣體。 藉由以上之方法，可於第1層130上形成第2層140。 (步驟S140) 繼而，於第2層140上配置電極層150。 電極層150之形成方法並無特別限制。例如，電極層150可藉由蒸鍍法、濺鍍法、塗佈法等公知之成膜技術形成。 藉由以上之步驟，可製造第1半導體元件100。 再者，亦可於第1半導體元件100進而視需要設置其他構件。 (本發明之一實施形態之另一半導體元件) 其次，參照圖3，對本發明之一實施形態之另一半導體元件進行說明。 於圖3中，表示本發明之一實施形態之另一半導體元件(以下，稱為「第2半導體元件」)之概略剖面。 如圖3所示般，第2半導體元件200依序具備支持體210、n型Si層220、第1層230、第2層240及電極層250。 此處，第2半導體元件200之構成與圖1所示之第1半導體元件100大致相同。例如，於第2半導體元件200中，支持體210至第1層230及電極層250分別具有與第1半導體元件100中之支持體110至第1層130及電極層150相同之構成。 但是，第2半導體元件200中之第2層240係由與第1半導體元件100中之第2層140不同之層構成。 因此，以下對第2層240進行詳細說明。 (第2層240) 第2層240係由以下任一者構成： (a)包含鈦(Ti)及氧(O)之金屬氧化物、 (b)包含錫(Sn)及氧(O)之金屬氧化物、以及 (c)包含鋅(Zn)及氧(O)之金屬氧化物。 於(a)之情形時，第2層240之化學耐久性較高，尤其是針對Si基板及形成於基板上之各種功能層之保護性優異。第2層240可由摻雜有Nb(鈮)之氧化鈦構成。第2層240藉由由摻雜有Nb(鈮)之氧化鈦構成，而顯示出較高之導電性，故而尤其是可增大膜厚，因此針對Si基板及形成於基板上之各種功能層之保護性優異。Nb/(Ti＋Nb)之值例如以莫耳比計為0.01～0.15之範圍。若為0.01以上，則顯示出較高之導電性，故而可增大膜厚，因此針對Si基板及形成於基板上之各種功能層之保護性優異。若為0.15以下，則Nb(鈮)固溶，因此可製作均質之薄膜。Nb/(Ti＋Nb)之值以莫耳比計亦可為0.02以上，亦可為0.03以上，亦可為0.05以上。Nb/(Ti＋Nb)之值以莫耳比計亦可為0.10以下，亦可為0.08以下，亦可為0.07以下。 又，於(b)之情形時，第2層240之化學耐久性較高，尤其是針對Si基板及形成於基板上之各種功能層之保護性優異。第2層240可由氧化錫、ITO(銦錫氧化物)、或摻雜有氟之氧化錫等構成。 第2層240藉由由氧化錫構成，而化學耐久性較高，尤其是針對Si基板及形成於基板上之各種功能層之保護性優異。 第2層240藉由由ITO構成，而可獲得較高之導電性，故而尤其是可增大膜厚，因此針對Si基板及形成於基板上之各種功能層之保護性優異。In/(Sn＋In)之值例如以莫耳比計為0.03～0.2之範圍。若為0.03以上，則顯示出較高之導電性，故而可增大膜厚，因此針對Si基板及形成於基板上之各種功能層之保護性優異。若為0.20以下，則Sn(錫)固溶，因此可製作均質之薄膜。In/(Sn＋In)之值以莫耳比計亦可為0.5以上，亦可為0.07以上，亦可為0.09以上。In/(Sn＋In)之值以莫耳比計亦可為0.15以下，亦可為0.13以下，亦可為0.11以下。 第2層240藉由由摻雜有氟之氧化錫構成，而化學耐久性較高，尤其是針對Si基板及形成於基板上之各種功能層之保護性優異。F/(Sn＋F)之值例如以莫耳比計為0.01～0.2之範圍。若為0.01以上，則可獲得較高之導電性，故而尤其是可增大膜厚，因此針對Si基板及形成於基板上之各種功能層之保護性優異。若為0.2以下，則F(氟)固溶，因此可製作均質之薄膜。F/(Sn＋F)之值以莫耳比計亦可為0.03以上，亦可為0.05以上，亦可為0.08以上。F/(Sn＋F)之值以莫耳比計亦可為0.15以下，亦可為0.12以下，亦可為0.1以下。 進而，於(c)之情形時，第2層240可由氧化鋅、IZO(銦鋅氧化物)、摻雜有鋁之氧化鋅、或摻雜有鎵之氧化鋅等構成。 第2層240藉由由氧化鋅構成，而可獲得較高之導電性，故而尤其是可增大膜厚，因此針對Si基板及形成於基板上之各種功能層之保護性優異。 第2層240藉由由IZO構成，而可獲得較高之導電性，故而尤其是可增大膜厚，因此針對Si基板及形成於基板上之各種功能層之保護性優異。Zn/(Zn＋In)之值例如以莫耳比計為0.01～0.2之範圍。若為0.01以上，則可獲得較高之導電性，故而尤其是可增大膜厚，因此針對Si基板及形成於基板上之各種功能層之保護性優異。由於Zn(鋅)固溶，因此可製作均質之薄膜。Zn/(Zn＋In)之值以莫耳比計亦可為0.05以上，亦可為0.08以上，亦可為0.1以上。Zn/(Zn＋In)之值以莫耳比計亦可為0.15以下，亦可為0.13以下，亦可為0.11以下。 第2層240藉由由摻雜有鋁之氧化鋅構成，而可獲得較高之導電性，故而尤其是可增大膜厚，因此針對Si基板及形成於基板上之各種功能層之保護性優異。Al/(Zn＋Al)之值例如以莫耳比計為0.01～0.2之範圍。若為0.01以上，則可獲得較高之導電性，故而尤其是可增大膜厚，因此針對Si基板及形成於基板上之各種功能層之保護性優異。若為0.2以下，則Al(鋁)固溶，因此可製作均質之薄膜。Al/(Zn＋Al)之值以莫耳比計亦可為0.05以上，亦可為0.08以上，亦可為0.1以上。Al/(Zn＋Al)之值以莫耳比計亦可為0.15以下，亦可為0.13以下，亦可為0.11以下。 第2層240藉由由摻雜有鎵之氧化鋅構成，而可獲得較高之導電性，故而尤其是可增大膜厚，因此針對Si基板及形成於基板上之各種功能層之保護性優異。Ga/(Zn＋Ga)之值例如以莫耳比計為0.01～0.2之範圍。若為0.01以上，則可獲得較高之導電性，故而尤其是可增大膜厚，因此針對Si基板及形成於基板上之各種功能層之保護性優異。若為0.2以下，則Ga(鎵)固溶，因此可製作均質之薄膜。Ga/(Zn＋Ga)之值以莫耳比計亦可為0.05以上，亦可為0.08以上，亦可為0.1以上。Ga/(Zn＋Ga)之值以莫耳比計亦可為0.15以下，亦可為0.13以下，亦可為0.11以下。 第2層240可為晶質亦可為非晶質。 第2層240具有於與金屬製之電極層250之間之界面(第2界面)形成歐姆接合，第2界面之接觸電阻相對較小之特徵。又，第2層240與第1層230之間之界面(第3界面)之接觸電阻亦顯著小。因此，即便於第1層230上設置第2層240，因界面數之增加引起之接觸電阻上升之影響亦較少。 又，如上所述般，於n型Si層220與第1層230之間之界面(第1界面)，接觸電阻亦被顯著地抑制。 因此，於第2半導體元件200中，亦可獲得與第1半導體元件100之情形相同之效果。即，於第2半導體元件200中，於第1～第3界面、即n型Si層220與第1層230之間之界面(第1界面)、第2層240與電極層250之間之界面(第2界面)、及第1層230與第2層240之間之界面(第3界面)之各者，接觸電阻被顯著地抑制。其結果，於第2半導體元件200中，可使作動時之效率顯著地提昇。 (第2半導體元件200之製造方法) 作為第2半導體元件200之製造方法(以下，稱為「第2製造方法」)，可參照上述圖2所示之第1製造方法之流程圖。尤其是，上述第1製造方法中之步驟S110～步驟S120、及步驟S140可直接應用於第2製造方法。 因此，此處特別對圖2所示之步驟S130、即第2層之設置方法之一例進行說明。 (第2層240之設置方法) 第2層240如上所述般由以下任一者構成： (a)包含鈦(Ti)及氧(O)之金屬氧化物、 (b)包含錫(Sn)及氧(O)之金屬氧化物、或 (c)包含鋅(Zn)及氧(O)之金屬氧化物。 第2層240可藉由例如包含濺鍍法之「氣相蒸鍍法」形成。 濺鍍法包含DC(直流)濺鍍法、高頻濺鍍法、大喇叭波濺鍍法、離子束濺鍍法、及磁控濺鍍法等。於濺鍍法中，可使第2層240相對均勻地成膜於大面積區域。 靶只要為包含特定之材料者即可。例如，於上述(a)之情形時，使用包含Ti之靶。又，於上述(b)之情形時，使用包含Sn之靶。進而，於上述(c)之情形時，使用包含Zn之靶。該等靶可為金屬或金屬氧化物。又，靶可為晶質，亦可為非晶質。 於將第2層240製成非晶質或以非晶質之狀態占支配地位之層之情形時，成膜第2層240時之支持體210較佳為不「積極地」加熱。 再者，此處所示之第2層240之設置方法僅為一例，第2層240亦可藉由其他方法進行設置。 (本發明之一實施形態之又一半導體元件) 繼而，參照圖4，對本發明之一實施形態之又一半導體元件進行說明。 於圖4中，表示本發明之一實施形態之又一半導體元件(以下，稱為「第3半導體元件」)之概略剖面。 如圖4所示般，第3半導體元件300具備支持體310、n型Si層320、第1層330、第3層342、第4層344及電極層350。 此處，第3半導體元件300具有與圖1所示之第1半導體元件100非常相似之構成。例如，於第3半導體元件300中，支持體310至第3層342及電極層350分別具有與第1半導體元件100中之支持體110至第2層140及電極層150相同之構成。即，第3半導體元件300中之第3層342與第1半導體元件100中之第2層140相對應。 但是，第3半導體元件300於在第3層342與電極層350之間具有第4層344之方面，與第1半導體元件100不同。換言之，亦可謂第3半導體元件300具有於第1半導體元件100中，代替第2層140而配置有第3層342及第4層344之2層之構成。 此處，第4層344相當於第2半導體元件200中之第2層240。即，第4層344由以下任一者構成： (a)包含鈦(Ti)及氧(O)之金屬氧化物、 (b)包含錫(Sn)及氧(O)之金屬氧化物、或 (c)包含鋅(Zn)及氧(O)之金屬氧化物。 如上所述般，於(a)之情形時，第4層344可由摻雜有Nb(鈮)之氧化鈦構成。又，於(b)之情形時，第4層344可由氧化錫、ITO(銦錫氧化物)、或摻雜有氟之氧化錫等構成。進而，於(c)之情形時，第4層344可由氧化鋅、IZO(銦鋅氧化物)、摻雜有鋁之氧化鋅、或摻雜有鎵之氧化鋅等構成。 又，第4層344可為晶質亦可為非晶質。 此處，第3半導體元件300與上述第1半導體元件100及第2半導體元件200相比而言，層數增加1層，其結果，界面亦增加1個。 然而，根據本案發明者等人之見解，確認第3層342與第4層344之間之界面(以下，稱為「第4界面」)之接觸電阻相對較低。因此，第3半導體元件300雖與第1半導體元件100及第2半導體元件200相比而言，層數及界面數增加，但其影響幾乎不產生。 因此，於具有此種構成之第3半導體元件300中，亦可獲得與第1半導體元件100及第2半導體元件200之情形相同之效果。即，於第3半導體元件300中，於n型Si層320與第1層330之間之界面(第1界面)、第4層344與電極層350之間之界面(第2界面)、及第1層330與第3層342之間之界面(第3界面)之各者，接觸電阻被顯著地抑制。 因此，於第3半導體元件300中，可較第1半導體元件100及第2半導體元件200更減小接觸電阻，因此可使元件效率顯著地提昇。又，藉由製成第3層342與第4層344之折射率不同之構成，而可提高光學設計之自由度。 再者，根據上述第1半導體元件100及第2半導體元件200之製造方法之記載，第3半導體元件300之製造方法可容易被業者所理解。 以上，以第1～第3半導體元件100、200、300為例，對本發明之一實施形態進行了說明。然而，本發明並不限定於該等構成。例如，於第1～第3半導體元件100、200、300中，n型Si層120、220、320亦可由Si以外之其他n型半導體材料構成。 (本發明之一實施形態之半導體元件之應用例) 繼而，對本發明之一實施形態之半導體元件之應用例進行說明。再者，此處以上述第1半導體元件100之構成為例，對其應用例進行說明。但是，業者應當瞭解對於上述第2或第3半導體元件200、300之構成亦可進行相同之應用。 (太陽電池模組) 本發明之一實施形態之半導體元件可應用於例如太陽電池模組。 於圖5中模式性地表示此種太陽電池模組之一構成例。 如圖5所示般，太陽電池模組500係藉由將複數個太陽電池胞502相互電性地串聯連接而構成。 各太陽電池胞502具有金屬製之第1電極560A及第2電極560B，於兩電極560A、560B之間配置第1部分580及第2部分590。換言之，太陽電池胞502係藉由自下依序配置第2電極560B、第2部分590、第1部分580、及第1電極560A而構成。 第1電極560A與相鄰之右側之太陽電池胞502之第2電極560B電性地連接。又，第2電極560B與相鄰之左側之太陽電池胞502之第1電極560A電性地連接。藉此，各太陽電池胞502相互串聯連接。 第1部分580具有n型Si層，第2部分590具有p型Si層。於第1部分580之n型Si層與第2部分590之p型Si層之間形成pn接面。 此處，第2部分590～第1電極560A由上述第1半導體元件100構成。即，太陽電池胞502中之第2部分590與第1半導體元件100之支持體110相對應，太陽電池胞502中之第1部分580與第1半導體元件100之n型Si層120、第1層130、及第2層140相對應，太陽電池胞502中之第1電極560A與第1半導體元件100之電極層150相對應。 如上所述般，於先前之太陽電池模組中，第1電極與第1部分580中之n型Si層之間之接觸電阻相對較高，因此發電效率之提昇存在極限。 然而，於圖5所示之太陽電池模組500中，應用有具有上述特徵之第1半導體元件100。因此，於太陽電池模組500中，可使發電效率顯著地提昇。 (TFT) 本發明之一實施形態之半導體元件可應用於例如TFT。 於圖6中模式性地表示此種TFT之一構成例。 如圖6所示般，TFT600具有閘極電極601、閘極絕緣膜603、非晶Si層690、n型Si層680、第1電極660A(例如源極)、第2電極660B(例如汲極)、通道保護層670、及保護膜675。 再者，該等構件之作用為業者所理解，因此此處省略詳細之記載。 此處，非晶Si層690～第1電極660A之部分、或非晶Si層690～第2電極660B之部分由上述第1半導體元件100構成。即，TFT600中之非晶Si層690與第1半導體元件100之支持體110相對應，TFT600中之n型Si層680與第1半導體元件100之n型Si層120、第1層130、及第2層140相對應，TFT600中之第1電極660A或第2電極660B與第1半導體元件100之電極層150相對應。 如上所述般，於先前之TFT中，第1或第2電極與n型Si層之間之接觸電阻相對較高，因此作動效率之提昇存在極限。 然而，於圖6所示之TFT600中，應用有具有上述特徵之第1半導體元件100。因此，於TFT600中，可使作動效率顯著地提昇。 以上，以太陽電池模組及TFT為例，對本發明之一實施形態之半導體元件之應用例進行了說明。然而，該等應用例僅為一例，本發明之一實施形態之半導體元件亦可應用於其他裝置。 [實施例] 其次，對本發明之實施例進行說明。 (例1) 藉由以下之方法，製造如上述圖1所示之半導體元件。 首先，準備n型之Si基板。n型之Si基板係尺寸為縱30 mm×橫30 mm×厚0.5 mm，電子密度為10¹⁵ cm^-3 。 再者，將n型之Si基板(以下，簡稱為「基板」)於使用前利用氫氟酸及純水洗淨，而將表面之自然氧化膜去除。 繼而，將基板導入至濺鍍裝置。對濺鍍裝置內排氣直至成為3×10^-7 Pa之後，藉由濺鍍法，於基板上成膜非晶質C12A7電子鹽作為第1層。 於成膜時，使用金屬遮罩，於基板上形成寬度200 μm×長度800 μm×厚度2 nm之矩形狀之4個第1層(厚度2 nm)。相鄰之矩形彼此之間隔分別設為400 μm、600 μm、及800 μm。 於成膜時，將RF功率設為100 W，使用Ar作為成膜氣體，將全壓設為0.15 Pa。又，基板與靶間之距離係設為100 mm。 所獲得之第1層之電子密度為10²¹ cm^-3 。 繼而，於將基板導入至濺鍍裝置之狀態下，藉由濺鍍法於各矩形狀之第1層上成膜第2層。第2層係製成ZSO層。 靶係使用以莫耳比計Zn：Si＝80：20之組成者。 成膜時之靶與基板之間之距離係設為100 mm。成膜時之濺鍍氣體係設為Ar與O₂ 之混合氣體，濺鍍氣體之壓力係設為0.4 Pa。再者，Ar之流量係設為39.9 sccm，O₂ 之流量係設為0.1 sccm。RF電漿功率為100 W。藉此，僅於第1層上成膜厚度10 nm之第2層。 所獲得之第2層之電子密度為10¹⁵ cm^-3 。 其後，將形成有各層之基板取出至大氣中，放置1.5小時。 繼而，將基板移回至相同之濺鍍裝置，僅於第2層上形成Al合金層(以下，稱為「Al電極」)。Al電極係使用Al：2%Nd靶，藉由濺鍍法成膜。 於4個矩形之任一部分，Al電極之厚度均為200 nm。 藉由此種方法，形成半導體元件(以下，稱為「樣品A」)。 (例2) 藉由與例1相同之方法，製造半導體元件。 但是，於該例3中，於第1層上成膜摻雜有Nb(鈮)之氧化鈦作為第2層。靶係使用以莫耳比計Ti：Nb＝94：6之組成者。成膜時之靶與基板之間之距離係設為100 mm。成膜時之濺鍍氣體係設為Ar與O₂ 之混合氣體，濺鍍氣體之壓力係設為0.4 Pa。再者，Ar之流量係設為40 sccm。RF電漿功率為100 W。藉此，僅於第1層上成膜厚度10 nm之第2層。此時，第2層為非晶質。 其後，將形成有各層之基板取出至大氣中，放置48小時。 其次，將基板移回至相同之濺鍍裝置，僅於第2層上形成Al電極。 以下，將所獲得之半導體元件稱為「樣品B」。 (例3) 藉由與例1相同之方法，製造半導體元件。 但是，於該例3中，於第1層上未成膜第2層。即，於非晶質C12A7電子鹽層上直接形成Al電極。各層之成膜條件等與例1之情形相同。 以下，將所獲得之半導體元件稱為「樣品C」。 (評價) 使用上述樣品A、樣品B及樣品C進行電阻測定。電阻測定係使用TLM法(Transmission Line Model，傳輸線模型)法。 根據該方法，藉由測定各2個Al電極之間之電流及電壓，而可測定樣品之電阻值作為2個Al電極間距離之函數。電流電壓計係使用Keithley 2635B。 測定之結果，於樣品A及樣品B中，確認電阻變化為歐姆性。另一方面，於樣品C中，確認電阻變化並非為歐姆性。 於圖7中，彙總表示樣品A、樣品B、及樣品C中所獲得之測定結果。 於圖7中，橫軸係Al電極間之距離，縱軸係電阻值。 根據圖7可知，樣品A及樣品B與樣品C相比而言，顯示出顯著低之電阻值。再者，雖於圖中未表示，但於基板上直接形成4個矩形狀之Al電極，進行相同之測定。其結果，於此種樣品中，確認電阻變化並非為歐姆性。又，可知電阻之絕對值無論Al電極間之距離如何均顯著高。 作為該原因，考慮作為氧化物之非晶質C12A7電子鹽層之界面之變質。一般認為非晶質C12A7電子鹽層之導電係藉由O^2- 自籠逃逸而e^- 進入且e^- 移動而獲得，推測氧原子進入非晶質C12A7電子鹽層之界面之籠而使電特性下降，考慮為非晶質C12A7電子鹽層特有之現象。 如此，確認藉由於n型層之正上方配置上述第1層(C12A7電子鹽層)，並且於Al電極之正下方配置上述第2層(ZSO層或氧化鈦層)，而第1界面及第2界面之接觸電阻均被抑制，從而可減小半導體元件之整體之電阻值。 [產業上之可利用性] 本發明之半導體元件可應用於例如太陽電池模組及薄膜電晶體(TFT)。又，可應用於如光電裝置之類之各種電子裝置等所使用之半導體裝置等。例如，可用於電視等之顯示器、洗衣機或冷藏庫等電器、行動電話或電腦等資訊處理設備等電子設備。又，本發明之半導體元件亦可用於汽車或各種產業設備等所具備之電子設備。 本申請案係基於2016年10月3日提出申請之日本專利特願2016-195785號而主張優先權者，並將該日本申請案之全部內容藉由參照而援用於本申請案中。

100‧‧‧第1半導體元件

110‧‧‧支持體

120‧‧‧n型Si層

130‧‧‧第1層

140‧‧‧第2層

150‧‧‧電極層

200‧‧‧第2半導體元件

210‧‧‧支持體

220‧‧‧n型Si層

230‧‧‧第1層

240‧‧‧第2層

250‧‧‧電極層

300‧‧‧第3半導體元件

310‧‧‧支持體

320‧‧‧n型Si層

330‧‧‧第1層

342‧‧‧第3層

344‧‧‧第4層

350‧‧‧電極層

500‧‧‧太陽電池模組

502‧‧‧各太陽電池胞

560A‧‧‧第1電極

560B‧‧‧第2電極

580‧‧‧第1部分

590‧‧‧第2部分

600‧‧‧TFT

601‧‧‧閘極電極

603‧‧‧閘極絕緣膜

660A‧‧‧第1電極

660B‧‧‧第2電極

670‧‧‧通道保護層

675‧‧‧保護膜

680‧‧‧n型Si層

690‧‧‧非晶Si層

圖1係表示本發明之一實施形態之半導體元件之概略剖面之圖。 圖2係本發明之一實施形態之半導體元件之製造方法之一例之概略流程圖。 圖3係表示本發明之一實施形態之另一半導體元件之概略剖面之圖。 圖4係表示本發明之一實施形態之又一半導體元件之概略剖面之圖。 圖5係模式性地表示具備本發明之一實施形態之半導體元件之太陽電池模組之一構成例之剖視圖。 圖6係模式性地表示具備本發明之一實施形態之半導體元件之TFT之一構成例之剖視圖。 圖7係將於各樣品中獲得之電極間距離與電阻值之間之關係彙總表示之圖表。

Claims (9)

1. 一種半導體元件，其具有： n型Si部分、 配置於該n型Si部分上之第1層、 配置於該第1層上之第2層、及 配置於上述第2層上之電極層，且 上述第1層由包含鈣原子及鋁原子之氧化物之電子鹽構成， 上述第2層係自以下之群選定： (i)包含鋅(Zn)及氧(O)且進而包含矽(Si)及錫(Sn)中之至少1者之金屬氧化物、 (ii)包含鈦(Ti)及氧(O)之金屬氧化物、 (iii)包含錫(Sn)及氧(O)之金屬氧化物、以及 (iv)包含鋅(Zn)及氧(O)之金屬氧化物。
2. 如請求項1之半導體元件，其中上述第1層係非晶質。
3. 如請求項1或2之半導體元件，其中上述(i)之金屬氧化物係非晶質。
4. 如請求項1至3中任一項之半導體元件，其中上述(ii)之金屬氧化物係摻雜有Nb(鈮)之氧化鈦。
5. 如請求項1至4中任一項之半導體元件，其中上述(iii)之金屬氧化物係銦錫氧化物(ITO)、或摻雜有氟之氧化錫。
6. 如請求項1至5中任一項之半導體元件，其中上述(iv)之金屬氧化物係摻雜有鋁及/或鎵之氧化鋅。
7. 如請求項1至6中任一項之半導體元件，其中上述第2層由自靠近上述第1層之側包含第3層及第4層之至少2層構成， 上述第3層係自上述(i)選定， 上述第4層係自上述(ii)～(iv)之一者選定。
8. 一種太陽電池模組，其具備如請求項1至7中任一項之半導體元件。
9. 一種TFT，其具備如請求項1至7中任一項之半導體元件。