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TW201834201A - 半導體裝置 - Google Patents

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TW201834201A
TW201834201A TW106136837A TW106136837A TW201834201A TW 201834201 A TW201834201 A TW 201834201A TW 106136837 A TW106136837 A TW 106136837A TW 106136837 A TW106136837 A TW 106136837A TW 201834201 A TW201834201 A TW 201834201A
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semiconductor
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insulating film
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坪井信生
山本芳樹
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日商瑞薩電子股份有限公司
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Abstract

本發明之目的在於令半導體裝置的可靠度提高。為了達成上述目的，本發明提供一種半導體裝置，其於具有半導體基板SB、半導體基板SB上的絶緣層BX、絶緣層BX上的半導體層SM的SOI基板1，形成薄膜SOI型的p型MISFETQp1，其源極、汲極區域，亦即p＋型半導體區域SDP，形成於半導體層SM以及半導體層SM上的磊晶層EP。另外，於形成在半導體基板SB的n型井區域NW1內的p型MISFETQp1的下部，隔著絶緣層BX形成了半導體層GN。然後，n型井區域NW1的供電區域，亦即n型分接頭區域NTAPR，於n型井區域NW1的主面，並未隔著磊晶層EP便形成了矽化物層SL。

Description

半導體裝置
本發明係關於一種半導體裝置，其係可適當應用於例如使用了SOI基板的半導體裝置者。
欲製造半導體裝置，係先於半導體基板形成元件分離區域，並於被元件分離區域所劃定之半導體基板的活性區域形成MISFET（Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣體半導體場效電晶體）等的半導體元件，然後在半導體基板上形成多層配線構造。另外，存在使用SOI基板作為半導體基板的技術。
日本特開2015－27068號公報（專利文獻1），係關於一種使用了SOI基板的MISFET，SOI基板，具有：支持基板1、形成在支持基板1上的BOX層2a，以及形成在BOX層2a上的SOI層3a。例如，在圖11中，於支持基板1的n型井5上的SOI層3a形成了複數個p通道型MISFETQP5，並利用第1配線16對n型井5施加了基板偏壓Vbp。 [先前技術文獻] [專利文獻]
[專利文獻1] 日本特開2015－27068號公報
[發明所欲解決的問題] 在使用SOI基板所製造的半導體裝置中，吾人期望令其可靠度提高。
其他的問題與新穎性特徴，根據本說明書的記述以及所附圖式應可明瞭。 [解決問題的手段]
本發明一實施態樣之半導體裝置，包含：半導體基板，其具有主面與背面；第1導電型的第1半導體區域，其形成於半導體基板的主面；第1活性區域以及第2活性區域，其在第1半導體區域內，周圍被元件分離區域所劃定；第1半導體層，其在第1活性區域內，隔著第1絶緣膜形成在半導體基板的主面上；第1閘極電極，其隔著第1閘極絶緣膜形成於第1半導體層的表面；第1側壁間隔件，其形成在第1閘極電極的側壁上；第1磊晶層，其在第1閘極電極的兩端，形成在第1半導體層上；第2導電型的第2半導體區域以及第3半導體區域，其在第1閘極電極的兩端，形成於第1半導體層與第1磊晶層，且與第1導電型為相反導電型；第1導電型的第4半導體區域，其在第1活性區域內，形成在第1絶緣膜之下；第1矽化物層，其在第2活性區域中，形成於第1半導體區域的表面；層間絶緣膜，其覆蓋第1閘極電極；以及第1電源配線，其形成在層間絶緣膜上；在俯視下，第2活性區域，在第1方向上延伸；在俯視下，第1電源配線，與第2活性區域重疊，在第1方向上延伸；第1電源配線，與第2半導體區域連接；第1閘極電極，在與第1方向正交的第2方向上延伸，並且跨於第1活性區域與第2活性區域之間的該元件分離區域上。 [發明的功效]
若根據本發明一實施態樣，便可令半導體裝置的可靠度提高。
在以下的實施態樣中，於便宜作法上有其必要時，會分割成複數個段落或實施態樣進行説明，惟除了特別明示的情況之外，該等內容並非互無相關，而係具有其中一方為另一方的部分或全部的變化實施例、詳細說明、補充説明等的關係。另外，在以下的實施態樣中，當提及要件的數目等(包含個數、數値、數量、範圍等)時，除了特別明示的情況以及在原理上明顯限定於特定數值的情況等之外，並非僅限於該特定的數目，在特定的數目以上或以下均可。再者，在以下的實施態樣中，其構成要件(亦包含要件步驟等)，除了特別明示的情況以及認為在原理上明顯為必須的情況等之外，並非一定為必要構件，自不待言。同樣地，在以下的實施態樣中，當提及構成要件等的形狀、位置關係等時，除了特別明示的情況以及認為在原理上明顯並非如此的情況等之外，亦包含實質上與該形狀等近似或類似的態樣等。此點，針對上述數值以及範圍也是同樣。
以下，根據圖式詳細説明實施態樣。另外，在用來說明實施態樣的全部圖式中，具有相同功能的構件會附上相同的符號，其重複説明省略。另外，以下的實施態樣，除了特別有其必要時以外，相同或同樣的部分的説明原則上不重複。
另外，在實施態樣所使用的圖式中，即使是剖面圖，為了令圖式容易檢視，有時也會省略影線。另外，即使是俯視圖，為了令圖式容易檢視，有時也會附上影線。
(實施態樣1) ＜相關技術的説明＞ 圖1，係相關技術的半導體裝置的俯視圖。圖2，係沿著圖1的A－A線以及B－B線的剖面圖。將沿著A－A線的剖面圖顯示於AA區域，將沿著B－B線的剖面圖顯示於BB區域。
如圖1所示的，相關技術的半導體裝置，具有形成於SOI(Silicon On Insulator，絕緣層上矽晶)基板1的n型MISFETQn1以及Qn2，還有，p型MISFETQp1以及Qp2。雖在之後會詳述，惟SOI基板1，具有：作為支持基板的半導體基板(支持基板)SB、形成在半導體基板SB的主面上的絶緣層(埋入絶緣膜)BX，以及形成在絶緣層BX的頂面上的半導體層SM。然後，n型MISFETQn1以及Qn2，還有，p型MISFETQp1以及Qp2，係形成於半導體層SM的薄膜SOI型MISFET，且係完全空乏型的MISFET。
如圖1所示的，在Y方向上，從上往下依序配置了NMOS區域NMOS1/PMOS區域PMOS1/PMOS區域PMOS2/NMOS區域NMOS2。NMOS區域NMOS1以及NMOS2，還有，PMOS區域PMOS1以及PMOS2，在Y方向上具有吾人所期望的高度，在X方向(與Y方向正交)上具有吾人所期望的長度。亦即，朝X方向延伸。於NMOS區域NMOS1以及NMOS2，複數個n型MISFETQn1以及Qn2，分別在X方向上並排配置，於PMOS區域PMOS1以及PMOS2，複數個p型MISFETQp1以及Qp2，分別在X方向上並排配置。n型MISFETQn1以及Qn2，形成於其周圍被元件分離區域STI所包圍的活性區域ACTN1以及ACTN2，p型MISFETQp1以及Qp2，形成於其周圍被元件分離區域STI所包圍的活性區域ACTP1以及ACTP2。
在PMOS區域PMOS1以及PMOS2之間，設置了在X方向上延伸的電源電位配線區域VDDR以及n型分接頭區域NTAPR，並配置了在X方向上延伸的電源電位配線VDD以及n型分接頭NTAP。另外，在NMOS區域NMOS1的上側以及NMOS區域NMOS2的下側，設置了在X方向上延伸的基準電位配線區域VSSR以及p型分接頭區域PTAPR，並配置了在X方向上延伸的基準電位配線VSS以及p型分接頭PTAP。
PMOS區域PMOS1以及PMOS2，還有，電源電位配線區域VDDR，設置於在X方向上延伸的n型井區域(n型半導體區域)NW1上。亦即，複數個p型MISFETQp1以及Qp2，形成在n型井區域NW1上(換言之，形成在n型井區域NW1內)。然後，NMOS區域NMOS1以及基準電位配線區域VSSR，設置於在X方向上延伸的p型井區域(p型半導體區域)PW1上，NMOS區域NMOS2以及基準電位配線區域VSSR，設置於在X方向上延伸的p型井區域PW2上。亦即，複數個n型MISFETQn1，形成在p型井區域PW1上(換言之，形成在p型井區域PW1內)，複數個n型MISFETQn2，形成在p型井區域PW2上(換言之，形成在p型井區域PW2內)。
在n型井區域NW1內，以與電源電位配線VDD重疊的方式，配置了在X方向上延伸的活性區域ACTNT，電源電位配線VDD，透過栓塞電極PG，與n型井區域NW1連接，而可將電源電位供給到n型井區域NW1。亦即，在活性區域ACTNT，絶緣膜BX與半導體層SM被除去。
接著，用圖2，針對相關技術的半導體裝置的剖面構造進行説明。於半導體基板SB的主面，形成了n型井區域NW1，以劃定n型井區域NW1內的活性區域ACTP1、ACTP2以及ACTNT的方式形成了元件分離區域(元件分離膜)STI。n型井區域NW1，比元件分離區域STI更深，活性區域ACTP1、ACTP2以及ACTNT內的n型井區域NW1，互相連結。在活性區域ACTP1、ACTP2以及ACTNT內，於n型井區域NW1的主面，形成了n型的半導體區域GN。
如圖2的AA區域所示的，p型MISFETQp1，形成在活性區域ACTP1內，且形成於隔著絶緣層BX形成在半導體基板1的主面上的半導體層SM。p型MISFETQp1，具有：隔著閘極絶緣膜GF形成在半導體層SM上的閘極電極G1，還有配置在閘極電極G1的兩側的p－ 型半導體區域EXP以及p＋ 型半導體區域SDP。AA區域，係p型MISFETQp1的閘極長度方向的剖面圖。
閘極電極G1的一端側的p－ 型半導體區域EXP以及p＋ 型半導體區域SDP，成為p型MISFETQp1的源極區域，另一端側的p－ 型半導體區域EXP以及p＋ 型半導體區域SDP，成為汲極區域。源極區域與汲極區域之間的半導體區域SM為通道形成區域。p＋ 型半導體區域SDP，以跨半導體層SM以及形成在半導體層SM的主面上的磊晶層EP的方式形成。p－ 型半導體區域EXP，形成在p＋ 型半導體區域SDP與通道形成區域之間，且形成於半導體層SM。
圖2的BB區域，係p型MISFETQp1以及Qp2的閘極寬度方向的剖面圖。在p型MISFETQp1以及Qp2之間，設置了n型分接頭區域NTAPR。將n型井區域NW1的主面所露出的活性區域ACTNT稱為n型分接頭NTAP。亦即，n型分接頭NTAP，其半導體基板SB上的絶緣膜BX以及半導體層SM被除去，n型井區域NW1的主面露出。被元件分離區域STI所包圍的n型分接頭NTAP，於n型井區域NW1的主面，形成了n型的半導體區域GN，並在其上形成了磊晶層EP。然後，於磊晶層EP形成了n＋ 型半導體區域SDN。
在此，例如，配置在活性區域ACTP1上的閘極電極G1的端部，跨於劃定n型分接頭NTAP的元件分離區域STI上。然後，於元件分離區域STI的n型分接頭NTAP側的肩部，產生了凹部DT，在其影響之下，磊晶層EP的頂面比底面更寬。亦即，磊晶層EP的頂面(換言之，側面)，相較於並無凹部DT的態樣，更接近閘極電極G1，故在閘極電極G1與n型井區域NW1之間會發生短路或耐壓劣化，此由本案發明人的檢討所確認。亦即，吾人確認，在相關技術的半導體裝置中，可靠度會降低。另外，吾人亦確認，在閘極電極G2與n型井區域NW1之間也會發生同樣的問題。
在此，亦可令閘極電極G1以及G2與n型分接頭NTAP分開至「即使於元件分離區域STI產生凹部DT也不會發生短路或耐壓劣化」的程度，惟此時會發生半導體裝置的面積增大此等缺點。
接著，針對解決上述相關技術之問題的本實施態樣1進行説明。
＜實施態樣1之半導體裝置的構造＞ 本實施態樣1的半導體裝置，相較於上述相關技術的半導體裝置，在「於n型分接頭區域NTAPR並未設置磊晶層EP」此點有所不同，其他部分則相同。因此，上述相關技術之半導體裝置的説明，可沿用作為本實施態樣1之半導體裝置的説明，重複説明省略。
圖3，係本實施態樣1之半導體裝置的俯視圖。圖4，係圖3的A部位的詳細俯視圖。圖5，係沿著圖4的C－C線、D－D線、E－E線以及F－F線的剖面圖。
本實施態樣1之半導體裝置，如圖3所示的，在SOI基板上具有複數個NMOS區域NMOS0、NMOS1、NMOS2以及NMOS3，還有，複數個PMOS區域PMOS1、PMOS2、PMOS3以及PMOS4。然後，在Y方向上，從上往下，依序配置了NMOS區域NMOS0/NMOS區域NMOS1/PMOS區域PMOS1/PMOS區域PMOS2/NMOS區域NMOS2/NMOS區域NMOS3/PMOS區域PMOS3/PMOS區域PMOS4。於NMOS區域NMOS0以及NMOS3，還有，於NMOS區域NMOS1以及NMOS2，同樣形成了複數個n型MISFET。另外，於PMOS區域PMOS3以及PMOS4，還有，於PMOS區域PMOS1以及PMOS2，同樣形成了複數個p型MISFET。形成於複數個NMOS區域NMOS0、NMOS1、NMOS2以及NMOS3的n型MISFET，還有，形成於複數個PMOS區域PMOS1、PMOS2、PMOS3以及PMOS4的p型MISFET，均為前述的薄膜SOI型MISFET。該等薄膜SOI型MISFET，與後述的n型MISFETQn1或p型MISFETQp1為同樣的構造。
於在X方向上延伸的p型井區域PW1，朝Y方向，依序配置了NMOS區域NMOS0/基準電位配線區域VSSR/NMOS區域NMOS1，且與基準電位配線區域VSSR重疊，配置了在X方向上延伸的p型分接頭區域PTAPR。p型分接頭區域PTAPR，係用來對p型井區域PW1供給吾人所期望之電位(例如，基準電位或負電壓)的供電區域。
於在X方向上延伸的n型井區域NW1，朝Y方向，依序配置了PMOS區域PMOS1/電源電位配線區域VDDR/PMOS區域PMOS2，且與電源電位配線區域NDDR重疊，配置了在X方向上延伸的n型分接頭區域NTAPR。n型分接頭區域NTAPR，係用來對n型井區域NW1供給吾人所期望之電位(電源電位或負電壓)的供電區域。
p型井區域PW2以及n型井區域NW2，亦與p型井區域PW1以及n型井區域NW1同樣。另外，如圖3所示的，在Y方向上，p型井區域PW1以及PW2，還有，n型井區域NW1以及NW2，互相鄰接。
例如，以電源電位配線區域VDDR與基準電位配線區域VSSR所夾之PMOS區域PMOS1的p型MISFET以及NMOS區域NMOS1的n型MISFET，構成CMOS(Complementary Metal Oxide Semiconductor，互補式金屬氧化物半導體)構造的邏輯電路。
圖4，係圖3的A部位的詳細俯視圖，與前述的圖1同樣，其説明省略。在圖5中，將沿著圖4的C－C線的剖面圖顯示於CC區域，將沿著D－D線的剖面圖顯示於DD區域，將沿著E－E線的剖面圖顯示於EE區域，將沿著F－F線的剖面圖顯示於FF區域。CC區域，顯示出n型MISFETQn1的閘極長度方向的剖面圖(亦即，NMOS區域NMOS1的剖面圖)；DD區域，顯示出p型分接頭區域PTAPR；EE區域，顯示出p型MISFETQp1的閘極長度方向的剖面圖(亦即，PMOS區域PMOS1的剖面圖)；FF區域，顯示出n型分接頭區域NTAPR。
如圖5所示的，在設置於半導體基板SB的主面的n型井區域NW1內，形成了p型MISFETQp1以及n型分接頭區域NTAPR。EE區域的p型MISFETQp1，形成在活性區域ACTP1內，且形成於隔著絶緣層BX形成在半導體基板1的主面上的半導體層SM。p型MISFETQp1，具有：隔著閘極絶緣膜GF形成在半導體層SM上的閘極電極G1，還有配置在閘極電極G1的兩側的源極區域以及汲極區域。源極區域以及汲極區域，各自係由p－ 型半導體區域EXP以及p＋ 型半導體區域SDP所構成。p－ 型半導體區域EXP，形成於半導體層SM，p＋ 型半導體區域SDP，以跨半導體層SM以及其上的磊晶層EP的方式形成。在閘極電極G1的側壁上，隔著絶緣膜IL1形成了側壁間隔件SW2。亦可將絶緣膜IL1以及側壁間隔件SW2統稱為側壁間隔件。閘極電極G1與p＋ 型半導體區域SDP，被側壁間隔件分隔或分開。在側壁間隔件之下形成了p－ 型半導體區域EXP。
磊晶層EP，形成於被側壁間隔件與元件分離區域STI所劃定的區域，於磊晶層EP的主面(換言之，於p＋ 型半導體區域SDP的主面)，形成了矽化物層(金屬矽化物層)SL。另外，於閘極電極G1的主面亦形成了矽化物層SL。源極區域以及汲極區域的矽化物層SL，透過栓塞電極PG與配線M1連接。
另外，在位於半導體層SM內且位於一對p－ 型半導體區域EXP之間的通道形成區域之下，隔著絶緣層BX，n型的半導體區域GN形成於n型井區域NW1的主面。n型的半導體區域GN，係用來調整p型MISFETQp1的閾値的區域。
n型分接頭區域NTAPR(FF區域)，在被元件分離區域STI所包圍的活性區域ACTNT內，於n型井區域NW1的主面形成了n＋ 型半導體區域SDN，並於n＋ 型半導體區域SDN的主面形成了矽化物層SL。n型井區域NW1，透過與矽化物層SL接觸的栓塞電極PG，與電源電位配線VDD連接。亦即，從電源電位配線VDD所供給的電源電位，經由栓塞電極PG、矽化物層SL以及n＋ 型半導體區域SDN供給到n型井區域NW1。
如圖5所示的，在n型井區域NW1的主面上，並未形成磊晶層EP，故與前述的相關技術不同，n＋ 型半導體區域SDN不會跨於元件分離區域STI的凹部DT上。因此，n＋ 型半導體區域SDN不會接近閘極電極G1或G2，可防止閘極電極G1或G2與n型井區域NW1之間的短路或耐壓劣化。
本實施態樣1，在n型分接頭區域NTAPR中，在n型井區域NW1(換言之，半導體基板SB)的主面上並未形成磊晶層EP。因此，如圖5所示的，具有「活性區域ACTNT中的矽化物層SL的底面(亦可謂矽化物層SL與n＋ 型半導體區域SDN的界面)，與活性區域ACTP1中的絶緣層BX的底面(亦可謂絶緣層BX與半導體層GN或n型井區域NW1的界面)相等，或者，更低d1(接近半導體基板SB的背面)」此等特徴。這是因為，在並未形成磊晶層EP的情況下，在矽化物層SL形成時，半導體基板SB的一部分會與矽化物層SL形成用的金屬膜發生反應，而從該部位的主面後退(降低)的關係。在此，半導體基板SB的背面，係形成了n型井區域NW1(或是元件分離區域STI)的主面的相反側的面。
另外，如圖5所示的，在設置於半導體基板SB的主面的p型井區域PW1內，形成了n型MISFETQn1以及p型分接頭區域PTAPR。CC區域的n型MISFETQn1的構造，與上述的p型MISFETQp1相同，可沿用其説明。然而，n型MISFETQn1的源極區域以及汲極區域，各自係由n－ 型半導體區域EXN以及n＋ 型半導體區域SDN所構成。另外，在位於半導體層SM內且位於一對n－ 型半導體區域EXN之間的通道形成區域之下，隔著絶緣層BX，p型的半導體區域GP形成於p型井區域PW1的主面。p型的半導體區域GP，係用來調整n型MISFETQn1的閾値的區域。
p型分接頭區域PTAPR(DD區域)，在被元件分離區域STI所包圍的活性區域ACTPT內，以跨p型井區域PW1的主面以及形成在p型井區域PW1的主面上的磊晶層EP的方式形成了p＋ 型半導體區域SDP，並於p＋ 型半導體區域SDP的主面形成了矽化物層SL。p型井區域PW1，透過與矽化物層SL接觸的栓塞電極PG與基準電位配線VSS連接。p型分接頭區域PTAPR，與n型分接頭區域NTAPR不同，在p型井區域PW1上形成了磊晶層EP。雖在之後會詳述，惟這是因為，p型分接頭區域PTAPR，相較於n型分接頭區域NTAPR，不易產生元件分離區域STI的凹部DT，此點為本案發明人所確認。另外，將p型分接頭區域PTAPR的元件分離區域STI的凹部DT的圖式省略。亦即，p型分接頭區域PTAPR的元件分離區域STI的凹部DT，比n型分接頭區域NTAPR的元件分離區域STI的凹部DT更小。
因此，如圖5所示的，在p型分接頭區域PTAPR中，具有「活性區域ACTPT中的矽化物層SL的底面(亦可謂矽化物層SL與p＋ 型半導體區域SDP的界面)，比活性區域ACTN1中的絶緣層BX的底面(亦可謂絶緣層BX與半導體層GP的界面)更高d2(遠離半導體基板SB的背面)」此等特徴。根據該構造，便可降低p型分接頭區域PTAPR的栓塞電極PG的深度(換言之，栓塞電極PG的深寬比，或者，形成於絶緣膜SZ1的開口的深寬比)。
另外，有時會將電源電位配線VDD以及基準電位配線VSS，以上位概念的方式稱為電源配線。
當然，在p型分接頭區域PTAPR中，亦可並未在p型井區域PW1上形成磊晶層EP，而設置成與n型分接頭區域NTAPR同樣的構造。亦即，於p型井區域PW1的表面，亦可並未隔著磊晶層EP便形成矽化物層SL。
＜關於實施態樣1之半導體裝置的製造步驟＞ 參照圖式説明本實施態樣1之半導體裝置的製造步驟。圖6～圖18，係本實施態樣1之半導體裝置的製造步驟中的剖面圖。圖6～圖18，對應圖5所示的CC區域、DD區域、EE區域以及FF區域。
首先，備妥(準備)SOI(SOI，Silicon On Insulator，絕緣層上矽晶)基板1。SOI基板1，具有：作為支持基板的半導體基板(支持基板)SB、形成在半導體基板SB的主面上的絶緣層(埋入絶緣膜)BX，以及形成在絶緣層BX的頂面上的半導體層SM。
半導體基板SB，係支持絶緣層BX以及比絶緣層BX更上方之構造的支持基板，亦為半導體基板。半導體基板SB，宜為單晶矽基板，例如係由p型的單晶矽所構成。絶緣層BX，宜為氧化矽膜，絶緣層BX的厚度，例如可為10～30nm左右。半導體層SM，係由單晶矽等所構成，半導體層SM的厚度，例如可為5～25nm左右。利用該等半導體基板SB、絶緣層BX以及半導體層SM，形成SOI基板1。
另外，在SOI基板1中，將半導體基板SB的主面之中的與絶緣層BX接觸的該側的主面稱為半導體基板SB的頂面，並將半導體基板SB的頂面的相反側的主面稱為半導體基板SB的背面。另外，在SOI基板1中，將絶緣層BX的主面之中的與半導體基板SB接觸的該側的主面稱為絶緣層BX的底面，並將與半導體層SM接觸的該側的主面稱為絶緣層BX的頂面，絶緣層的頂面與底面，係彼此位於相反側的面。另外，將半導體層SM的主面之中的與絶緣層BX接觸的該側的主面稱為半導體層SM的底面，並將半導體層SM的底面的相反側的主面稱為半導體層SM的頂面。
接著，在SOI基板1的主面上，亦即在半導體層SM的頂面上，形成絶緣膜(襯墊絶緣膜)ZM1。絶緣膜ZM1，係由與絶緣層BX相同的材料所構成。當絶緣層BX由氧化矽所構成時，絶緣膜ZM1亦由氧化矽所構成。絶緣膜ZM1，例如可用CVD(Chemical Vapor Deposition，化學氣相沉積)法等形成。
接著，在絶緣膜ZM1上形成絶緣膜ZM2。絶緣膜ZM2，係由與絶緣膜ZM1不同的材料所構成。當絶緣層BX以及絶緣膜ZM1由氧化矽所構成時，絶緣膜ZM2宜由氮化矽所構成。另外，絶緣膜ZM2，係由與後述的絶緣膜ZM3也不相同的材料所構成。絶緣膜ZM2，例如可用CVD法等形成。絶緣膜ZM2的形成膜厚，例如可為80～120nm左右。
接著，如圖6所示的，形成溝槽TR。溝槽TR，係用來形成後述的元件分離區域STI的溝槽，亦即，元件分離用的溝槽。
溝槽TR，可依照以下的方式形成。亦即，首先，在絶緣膜ZM2上用微影技術形成光阻層(圖中未顯示)。該光阻層，具有露出溝槽TR形成預定區域的絶緣膜ZM2並覆蓋除此以外之區域的絶緣膜ZM2的圖案(平面形狀)。然後，將該光阻層當作蝕刻遮罩使用，蝕刻(宜為乾蝕刻)絶緣膜ZM2，令其形成圖案。藉此，溝槽TR形成預定區域的絶緣膜ZM2選擇性地被除去。然後，在將該光阻層除去之後，將絶緣膜ZM2當作蝕刻遮罩(硬遮罩)使用，蝕刻(宜為乾蝕刻)絶緣膜ZM1、半導體層SM、絶緣層BX以及半導體基板SB，藉此，便可形成溝槽TR。
溝槽TR，貫通絶緣膜ZM2、絶緣膜ZM1、半導體層SM以及絶緣層BX，溝槽TR的底部(底面)到達半導體基板SB。亦即，溝槽TR的底部(底面)位在半導體基板SB的厚度的中間部位。因此，溝槽TR的底面，位在比絶緣層BX的底面更下方的位置，在溝槽TR的底部，半導體基板SB露出。溝槽TR的深度，例如可為250～300nm左右。
接著，在絶緣膜ZM2上，以填埋溝槽TR內部的方式，形成絶緣膜。絶緣膜，係元件分離區域STI形成用的絶緣膜，宜為氧化矽膜。因此，STI形成用的絶緣膜、絶緣膜ZM1以及絶緣層BX，係由相同的材料所構成，宜均由氧化矽所構成。絶緣膜，可用CVD法等形成。絶緣膜的形成膜厚，宜設定為溝槽TR內部會被絶緣膜充分填埋(填滿)的膜厚。
接著，如圖7所示的，用CMP(Chemical Mechanical Polishing，化學機械研磨)法等研磨絶緣膜(對其進行研磨處理)，藉此，將溝槽TR的外部的絶緣膜除去，並在溝槽TR內殘留絶緣膜。藉此，便可如圖7所示的，形成由埋入溝槽TR的絶緣膜所構成的元件分離區域(元件分離構造)STI。元件分離區域STI，形成在溝槽TR內。
在該研磨處理時，絶緣膜ZM2，發揮作為研磨阻止膜的功能。亦即，係在「相較於絶緣膜，絶緣膜ZM2更不易受到研磨」的條件下實行研磨處理。然後，在結束研磨處理的階段，形成絶緣膜ZM2的頂面露出且元件分離區域STI埋入溝槽TR內的狀態，元件分離區域STI的頂面，位於與絶緣膜ZM2的頂面大致相同的高度。
接著，將絶緣膜ZM2蝕刻除去，絶緣膜ZM1的頂面露出。絶緣膜ZM2的蝕刻，可使用濕蝕刻，較為適當。當絶緣膜ZM2由氮化矽所構成，且絶緣膜ZM1以及元件分離區域STI由氧化矽所構成時，作為在絶緣膜ZM2的蝕刻步驟所使用的蝕刻液，可使用熱磷酸(經過加熱的磷酸)，較為適當。
像這樣，用STI(shallow trench isolation，淺溝槽隔離)法形成STI構造的元件分離區域STI。在準備SOI基板1的階段，係在半導體基板SB的頂面全面上隔著絶緣層BX形成半導體層SM，惟在形成元件分離區域STI之後，半導體層SM，會被區劃成各自被元件分離區域STI所包圍的複數個區域(活性區域)。
接著，如圖8所示的，用微影技術在SOI基板1上形成光阻層PR1作為遮罩層。光阻層PR1，覆蓋NMOS區域NMOS1(CC區域)以及p型分接頭區域PTAPR(DD區域)，並露出PMOS區域PMOS1(EE區域)以及n型分接頭區域NTAPR(FF區域)。光阻層PR1的側面(內壁)，位在元件分離區域STI上。
接著，將光阻層PR1當作遮罩(離子注入阻止遮罩)使用，對SOI基板1的半導體基板SB，例如，用磷離子或砷離子作為雜質，實行n型井區域NW1以及半導體區域GN形成用的離子注入步驟。n型井區域NW1，從半導體基板SB的主面形成到比元件分離區域STI的底部更深之處。半導體區域GN，形成於被元件分離區域STI所包圍的半導體基板SB的主面，且形成在絶緣層BX的正下方。相較於n型井區域NW1的雜質濃度，半導體區域GN的雜質濃度，設為較高的濃度，故為了形成半導體區域GN，會注入較高濃度的雜質離子。另外，作為變化實施例，亦可使用選擇性地露出PMOS區域PMOS1(EE區域)的光阻層，而僅於PMOS區域PMOS1(EE區域)形成半導體區域GN。
接著，如圖9所示的，在SOI基板1上形成光阻層PR2作為遮罩層。光阻層PR2，覆蓋PMOS區域PMOS1(EE區域)以及n型分接頭區域NTAPR(FF區域)，並露出NMOS區域NMOS1(CC區域)以及p型分接頭區域PTAPR(DD區域)。光阻層PR2的側面(內壁)，位在元件分離區域STI上。
接著，將光阻層PR2當作遮罩(離子注入阻止遮罩)使用，對SOI基板1的半導體基板SB，例如，使用硼離子作為雜質，實行p型井區域PW1以及半導體區域GP形成用的離子注入步驟。p型井區域PW1，從半導體基板SB的主面形成到比元件分離區域STI的底部更深之處。半導體區域GP，形成於被元件分離區域STI所包圍的半導體基板SB的主面，且形成在絶緣層BX的正下方。相較於p型井區域PW1的雜質濃度，半導體區域GP的雜質濃度，設為較高的濃度，故為了形成半導體區域GP，會注入較高濃度的雜質離子。另外，作為變化實施例，亦可使用選擇性地露出NMOS區域NMOS1(CC區域)的光阻層，而僅於NMOS區域NMOS1(CC區域)形成半導體區域GP。
接著，如圖10所示的，在SOI基板1上形成光阻層PR3作為遮罩層。光阻層PR3，覆蓋NMOS區域NMOS1(CC區域)以及PMOS區域PMOS1(EE區域)，並露出p型分接頭區域PTAPR(DD區域)以及n型分接頭區域NTAPR(FF區域)。
接著，將光阻層PR3當作遮罩(離子注入阻止遮罩)使用，並將p型分接頭區域PTAPR以及n型分接頭區域NTAPR的絶緣膜ZM1，還有，半導體層SM以及絶緣層BX，用氟酸等的蝕刻液除去，露出半導體基板SB的主面。在該蝕刻步驟中，如圖10所示的，從n型分接頭區域NTAPR(FF區域)的光阻層PR3露出的元件分離區域STI的肩部受到蝕刻，於元件分離區域STI產生較大的凹部DT，此為本案發明人所確認。在p型分接頭區域PTAPR(DD區域)中，元件分離區域STI的肩部，也受到若干蝕刻，惟並未形成如n型分接頭區域NTAPR(FF區域)該等程度的凹部DT。另外，針對p型分接頭區域PTAPR(DD區域)的凹部DT，省略了圖式。
凹部DT發生的主要原因，係在前述的n型井區域NW1或半導體區域GN的形成步驟中，質量較大的磷離子或砷離子，亦以高能量注入包圍n型分接頭區域NTAPR(FF區域)的活性區域ACTNT的元件分離區域STI，然後，在質量較大的磷離子或砷離子以高能量注入的區域中，構成元件分離區域STI的氧化矽膜會脆化(或劣化)，而變得容易被前述的蝕刻液所蝕刻。另一方面，在前述的p型井區域PW1以及半導體區域GP的形成步驟中，硼離子雖也會注入包圍p型分接頭區域PTAPR(DD區域)的活性區域ACTPT的元件分離區域STI，惟硼離子的質量較小，故構成元件分離區域STI的氧化矽膜較不易脆化(或劣化)。因此，於p型分接頭區域PTAPR(DD區域)的元件分離區域STI，不會形成如n型分接頭區域NTAPR(FF區域)該等程度的較大凹部DT。
接著，如圖11所示的，於NMOS區域NMOS1(CC區域)以及PMOS區域PMOS1(EE區域)形成閘極絶緣膜GF以及閘極電極G1。在該步驟中，會在n型分接頭區域NTAPR(FF區域)的元件分離區域STI上形成閘極電極G1以及G2。
首先，在因應需要實行洗淨處理(洗淨用的濕蝕刻處理)以令半導體層SM的表面潔淨化之後，於半導體層SM的表面，形成閘極絶緣膜GF。閘極絶緣膜GF，係由氧化矽膜等所構成，可用熱氧化法等形成。
接著，在SOI基板1的主面上，亦即，在閘極絶緣膜GF以及元件分離區域STI上，形成像多晶矽膜這樣的矽膜，作為閘極電極形成用的導電膜，然後，在矽膜上形成氮化矽膜等的絶緣膜。
接著，如圖11所示的，用微影技術以及乾蝕刻技術令絶緣膜以及矽膜形成圖案，形成由閘極電極G1以及G2與位在閘極電極G1以及G2上的帽蓋絶緣膜CP所構成的堆疊體。
另外，絶緣膜ZM1的除去步驟、閘極絶緣膜GF的形成步驟等，元件分離區域STI的頂面受到蝕刻的步驟所在多有，故在圖11中，相較於圖10，元件分離區域STI的頂面更低。
接著，如圖12所示的，在堆疊體的側面上，形成側壁間隔件SW1作為側壁絶緣膜。
側壁間隔件SW1形成步驟，首先，在包含元件分離區域STI上在內的SOI基板1的主面全面上，以覆蓋堆疊體的方式，形成由絶緣膜IL1與絶緣膜IL1上的絶緣膜IL2所構成的堆疊膜。絶緣膜IL1與絶緣膜IL2，係由相異的材料所構成，較佳的態樣為，絶緣膜IL1係由氧化矽膜所構成，絶緣膜IL2係由氮化矽膜所構成。然後，利用異向性蝕刻技術回蝕絶緣膜IL1與絶緣膜IL2的堆疊膜，藉此，在堆疊體的兩側的側面上形成側壁間隔件SW1。側壁間隔件SW1，係由絶緣膜IL1與絶緣膜IL2的堆疊膜所構成。具體而言，側壁間隔件SW1，係由從半導體層SM上到堆疊體的側面上以大致一樣的厚度連續地延伸的絶緣膜IL1，以及隔著絶緣膜IL1與半導體層SM以及堆疊體分開的絶緣膜IL2所形成。另外，在元件分離區域STI上，實際上會於閘極電極G1以及G2的兩側形成側壁間隔件SW1，惟為了簡化説明，僅圖示出接近n型分接頭NTAP者，相反側則省略。
接著，如圖13所示的，利用磊晶成長，在SOI基板1的半導體層SM上形成磊晶層EP。磊晶層EP，形成於NMOS區域NMOS1、p型分接頭區域PTAPR以及PMOS區域PMOS1。n型分接頭區域NTAPR(FF區域)，被絶緣膜ZM3所覆蓋，於n型分接頭區域NTAPR，並未形成磊晶層EP。
磊晶層EP，係利用磊晶成長所形成的磊晶層，例如係由單晶矽所構成。由於磊晶層EP係利用磊晶成長所形成，故磊晶層EP的結晶構造，會反映基底的半導體層SM或半導體基板SB的結晶構造，磊晶層EP的結晶構造，會與半導體層SM或半導體基板SB的結晶構造相同。
由於係利用磊晶成長形成磊晶層EP，故磊晶層(磊晶層EP)會選擇性地在半導體層SM的露出面(Si面)上成長，而磊晶層不會在絶緣膜上成長。因此，磊晶層EP會選擇性地在半導體層SM的表面之中的並未被堆疊體以及側壁間隔件SW1所覆蓋的區域(露出面)上成長。因此，磊晶層EP，在半導體層SM上，係形成於由堆疊體與側壁間隔件SW1所構成的構造體的兩側。亦即，係形成於NMOS區域NMOS1以及PMOS區域PMOS1的閘極電極G1以及側壁間隔件SW1的兩側。再者，在p型分接頭區域PTAPR中，係形成於半導體基板SB的主面(換言之，p型井區域PW1或半導體區域GP)上。另外，閘極電極G1的頂面被帽蓋絶緣膜CP所覆蓋，閘極電極G1的側面被側壁間隔件SW1所覆蓋，故磊晶層(磊晶層EP)不會形成在閘極電極G1上。另外，元件分離區域STI，係由絶緣體(絶緣膜)所構成，故磊晶層(磊晶層EP)不會在元件分離區域STI上成長(形成)。
接著，將構成側壁間隔件SW1的絶緣膜IL2，利用蝕刻除去。此時，由於係將絶緣膜IL2設置成與絶緣膜IL1相異的絶緣膜，故可將絶緣膜IL2選擇性地除去。另外，在絶緣膜IL2的除去步驟，閘極電極G1以及G2上的帽蓋絶緣膜CP亦被除去。由於係將帽蓋絶緣膜CP設置成與絶緣膜IL2相同材料的絶緣膜，故可將側壁間隔件SW1以及帽蓋絶緣膜CP以同一步驟除去。
接著，如圖14所示的，在SOI基板1上形成光阻層PR3作為遮罩層。光阻層PR3，覆蓋p型分接頭區域PTAPR(DD區域)、PMOS區域PMOS1(EE區域)以及n型分接頭區域NTAPR(FF區域)，並露出NMOS區域NMOS1(CC區域)。對半導體層SM以及磊晶層EP的閘極電極G1的兩側區域，注入磷(P)或砷(As)等的n型雜質離子，藉此，形成n－ 型半導體區域(延伸區域)EXN。n－ 型半導體區域EXN，形成在半導體層SM內，並形成在閘極電極G1的兩側(絶緣膜IL1的下側)。再者，n－ 型半導體區域EXN，以跨磊晶層EP與其下的半導體層SM的方式形成。
接著，如圖15所示的，在SOI基板1上形成光阻層PR4作為遮罩層。光阻層PR4，覆蓋NMOS區域NMOS1(CC區域)、p型分接頭區域PTAPR(DD區域)以及n型分接頭區域NTAPR(FF區域)，並露出PMOS區域PMOS1(EE區域)。對半導體層SM以及磊晶層EP的閘極電極G1的兩側區域，注入硼(B)等的p型雜質離子，藉此，形成p－ 型半導體區域(延伸區域)EXP。p－ 型半導體區域EXP，形成在半導體層SM內，並形成在閘極電極G1的兩側(絶緣膜IL1的下側)。再者，p－ 型半導體區域EXP，以跨磊晶層EP與其下的半導體層SM的方式形成。
接著，如圖16所示的，在閘極電極G1以及G2的側面上，形成側壁間隔件SW2作為側壁絶緣膜。
在側壁間隔件SW2形成步驟中，在包含元件分離區域STI之上在內的SOI基板1的主面全面上，以覆蓋閘極電極G1以及G2還有絶緣膜IL1的方式，形成側壁間隔件SW2形成用的絶緣膜(例如氮化矽膜)。接著，利用異向性蝕刻技術，回蝕該絶緣膜，藉此，便可在閘極電極G1以及G2的側面上形成側壁間隔件SW2。側壁間隔件SW2，隔著絶緣膜IL1形成在閘極電極G1以及G2的兩側面上。另外，在FF區域中，為了簡化説明，僅顯示出閘極電極G1以及G2的單側的側壁間隔件SW2。
接著，在SOI基板1上形成光阻層PR5作為遮罩層。光阻層PR5，覆蓋p型分接頭區域PTAPR(DD區域)以及PMOS區域PMOS1(EE區域)，並露出NMOS區域NMOS1(CC區域)以及n型分接頭區域NTAPR(FF區域)。
在NMOS區域NMOS1(CC區域)中，對SOI基板1的半導體層SM以及磊晶層EP的閘極電極G1以及側壁間隔件SW2的兩側區域，注入磷(P)或砷(As)等的n型雜質離子，藉此，形成n＋ 型半導體區域(源極、汲極區域)SDN。在用來形成n＋ 型半導體區域SDN的離子注入步驟中，閘極電極G1與其兩側的側壁間隔件SW2，可發揮作為離子注入阻止遮罩的功能。n＋ 型半導體區域SDN，相較於n－ 型半導體區域EXN，雜質濃度更高。
另外，在n型分接頭區域NTAPR(FF區域)中，於半導體基板SB(或n型井區域NW1)形成n＋ 型半導體區域SDN。
接著，如圖17所示的，在SOI基板1上形成光阻層PR6作為遮罩層。光阻層PR6，覆蓋NMOS區域NMOS1(CC區域)以及n型分接頭區域NTAPR(FF區域)，並露出p型分接頭區域PTAPR(DD區域)以及PMOS區域PMOS1(EE區域)。
在PMOS區域PMOS1(EE區域)中，對SOI基板1的半導體層SM以及磊晶層EP的閘極電極G1以及側壁間隔件SW2的兩側區域，注入硼(B)等的p型雜質離子，藉此，形成p＋ 型半導體區域(源極、汲極區域)SDP。在用來形成p＋ 型半導體區域SDP的離子注入步驟中，閘極電極G1與其兩側的側壁間隔件SW2，可發揮作為離子注入阻止遮罩的功能。p＋ 型半導體區域SDP，相較於p－ 型半導體區域EXP，雜質濃度更高。
另外，在p型分接頭區域PTAPR(DD區域)中，於半導體基板SB(或n型井區域NW1)以及磊晶層EP形成p＋ 型半導體區域SDP。
接著，如圖18所示的，利用自我對準矽化物(Salicide，Self Aligned Silicide)技術，於n＋ 型半導體區域SDN、p＋ 型半導體區域SDP、閘極電極G1以及G2的各自的上部(表層部)，形成低電阻的矽化物層SL。
金屬矽化物層SL，具體而言可依照以下的方式形成。亦即，在包含元件分離區域STI上在內的SOI基板1的主面全面上，以與閘極電極G1以及G2、磊晶層EP還有半導體基板SB的主面接觸的方式，形成矽化物層SL形成用的金屬膜。該金屬膜，例如係由鈷膜、鎳膜，或鎳鉑合金膜等所構成。然後，藉由對SOI基板1實施熱處理，以令n＋ 型半導體區域SDN、p＋ 型半導體區域SDP，還有，閘極電極G1以及G2的各自的上部與上述金屬膜發生反應。藉此，於n＋ 型半導體區域SDN、p＋ 型半導體區域SDP，還有，閘極電極G1以及G2的各自的上部，分別形成矽化物層SL。
接著，如圖5所示的，在包含元件分離區域STI上在內的SOI基板1的主面全面上，以覆蓋閘極電極G1以及G2、側壁間隔件SW2、磊晶層EP，還有，矽化物層SL的方式，形成絶緣膜SZ1作為層間絶緣膜。作為絶緣膜SZ1，可使用氧化矽膜的單體膜，或者，氮化矽膜與該氮化矽膜上的厚氧化矽膜的堆疊膜等。在絶緣膜SZ1形成之後，亦可因應需要，用CMP法研磨絶緣膜SZ1的頂面。
接著，以用微影技術形成在絶緣膜SZ1上的光阻層(圖中未顯示)作為蝕刻遮罩，對絶緣膜SZ1進行乾蝕刻，藉此，於絶緣膜SZ1形成接觸孔(貫通孔)。然後，在該接觸孔內，形成由鎢(W)等所構成的導電性的栓塞電極PG。例如，在包含接觸孔內部在內的絶緣膜SZ1上依序形成障蔽導體膜與鎢膜，然後，將接觸孔的外部的不要的主導體膜以及障蔽導體膜利用CMP法或回蝕法等除去，藉此，便可形成栓塞電極PG。栓塞電極PG，與n＋ 型半導體區域SDN以及p＋ 型半導體區域SDP上的矽化物層SL等電連接。
接著，在埋入了栓塞電極PG的絶緣膜SZ1上形成絶緣膜SZ2以及SZ3，然後，於絶緣膜SZ2以及SZ3的既定區域形成配線溝，之後，在配線溝內用單金屬鑲嵌技術埋入配線M1。在此，將絶緣膜SZ2設置成氮化矽膜等的含有氮的絶緣膜，並將絶緣膜SZ3設置成氧化矽膜等的不含有氮的絶緣膜，藉此，當於絶緣膜SZ3形成配線溝時，便可利用絶緣膜SZ2作為蝕刻阻止層。配線M1，例如，係以銅為主成分的銅配線(埋入銅配線)。配線M1，透過栓塞電極PG，與n＋ 型半導體區域SDN或p＋ 型半導體區域SDP等電連接。
之後，利用雙金屬鑲嵌法等形成第2層以後的配線，惟在此圖式以及其説明省略。
以上述的方式，製造出本實施態樣1的半導體裝置。
＜關於本實施態樣1的主要特徴＞ 在n型分接頭區域NTAPR中，在n型井區域NW1(換言之，半導體基板SB)的主面上並未形成磊晶層EP。亦即，具有「n型分接頭區域NTAPR的活性區域ACTNT中的矽化物層SL的底面，比p型MISFETQp1的形成區域(亦即活性區域ACTP1)中的絶緣層BX的底面更低d1(接近半導體基板SB的背面)」此等特徴。利用該特徴，便可防止接近n型分接頭區域NTAPR的p型MISFETQp1的閘極電極G1或G2與n型井區域NW1的短路或耐壓劣化。
另外，在p型分接頭區域PTAPR中，在p型井區域PW1(換言之，半導體基板SB)的主面上形成了磊晶層EP。亦即，具有「在p型分接頭區域PTAPR中，活性區域ACTPT中的矽化物層SL的底面，比n型MISFETQn1的形成區域(亦即活性區域ACTN1)中的絶緣層BX的底面更高d2(遠離半導體基板SB的背面)」此等特徴。利用該特徴，便可降低p型分接頭區域PTAPR的栓塞電極PG的深度(換言之，栓塞電極PG的深寬比，或者，形成於絶緣膜SZ1的開口的深寬比)。
(實施態樣2) 本實施態樣2，係實施態樣1的變化實施例，茲針對與實施態樣1相異的部分進行説明。圖19，係本實施態樣2之半導體裝置的俯視圖。圖20，係圖19的B部位的詳細俯視圖。圖21，係沿著圖20的G－G線、H－H線、I－I線、J－J線、K－K線以及L－L線的剖面圖。在圖21中，將沿著圖20的G－G線的剖面圖顯示於GG區域，將沿著H－H線的剖面圖顯示於HH區域，將沿著I－I線的剖面圖顯示於II區域，將沿著J－J線的剖面圖顯示於JJ區域，將沿著K－K線的剖面圖顯示於KK區域，並將沿著L－L線的剖面圖顯示於LL區域。圖22，係本實施態樣2之半導體裝置的製造步驟中的剖面圖。圖22，對應圖21的GG區域、HH區域、II區域、JJ區域、KK區域以及LL區域。
本實施態樣2，如圖19所示的，p型分接頭區域PTAPR1，在X方向上，配置在被分割的複數個NMOS區域NMOS1之間。另外，n型分接頭區域NTAPR1，亦在X方向上，配置在被分割的複數個PMOS區域PMOS1之間。
如圖20所示的，p型分接頭PTAP1，配置在NMOS區域NMOS1內的複數個n型MISFETQn1之間。然後，於在X方向上延伸的基準電位配線區域VSSR，並未配置p型分接頭PTAP1。換言之，於在X方向上延伸的基準電位配線VSS的下部，並未配置p型分接頭PTAP1。
另外，n型分接頭NTAP1，配置在PMOS區域PMOS1內的複數個p型MISFETQp1之間。然後，於在X方向上延伸的電源電位配線區域VDDR，並未配置n型分接頭NTAP1。換言之，於在X方向上延伸的電源電位配線VDD的下部，並未配置n型分接頭NTAP1。
基準電位配線VSS以及電源電位配線VDD，在X方向上延伸，在該兩者之間，n型MISFETQn1用的活性區域ACTN1以及p型MISFETQp1用的活性區域ACTP1，還有，p型分接頭PTAP1用的活性區域ACTPT1以及n型分接頭NTAP1用的活性區域ACTNT1，在Y方向上排列。
像這樣，於電源電位配線區域VDDR，並未配置構成n型分接頭NTAP1的活性區域ACTNT1，藉此，如圖20所示的，便可將在Y方向上鄰接的活性區域ACTP1與活性區域ACTP2的間隔GPA2，縮減得比實施態樣1更小。這是因為，在圖4所示之實施態樣1的情況下，活性區域ACTP1與活性區域ACTP2的間隔GPA1，係活性區域ACTNT的Y方向的寬度加上活性區域ACTP1或ACTP2與活性區域ACTNT的分隔寬度的2倍的和。
另外，可縮減在Y方向上鄰接的閘極電極G1與閘極電極G2的間隔GPG2。這是因為，在圖4所示之實施態樣1的情況下，閘極電極G1與閘極電極G2的間隔GPG1，係活性區域ACTNT的Y方向的寬度加上閘極電極G1或G2與活性區域ACTNT的分隔寬度的2倍的和。
根據上述的理由，在本實施態樣2的情況下，可縮減半導體裝置的Y方向的尺寸，並可增加在Y方向上的MISFET等的元件數。另外，若將Y方向的尺寸就設置成這樣的話，便可更進一步擴大活性區域ACTNT1的Y方向的寬度，故可提高驅動能力或減少電晶體特性的差異。
另外，就基準電位配線區域VSSR而言，亦可發揮與上述同樣的功效。
在圖21中，GG區域，顯示出p型分接頭區域PTAPR1；HH區域，顯示出n型MISFETQn1的閘極長度方向的剖面圖(亦即，NMOS區域NMOS1的剖面圖)；II區域，顯示出基準電位配線區域VSSR；JJ區域，顯示出n型分接頭區域NTAPR1；KK區域，顯示出p型MISFETQp1的閘極長度方向的剖面圖(亦即，PMOS區域PMOS1的剖面圖)；LL區域，顯示出電源電位配線區域VDDR。HH區域的n型MISFETQn1以及KK區域的p型MISFETQp1，與實施態樣1的圖5的CC區域的n型MISFETQn1以及EE區域的p型MISFETQp1相同。
在n型分接頭區域NTAPR(JJ區域)中，在被元件分離區域STI所包圍的活性區域ACTNT1內，以跨n型井區域NW1的主面與形成在n型井區域NW1的主面上的磊晶層EP的方式形成了n＋ 型半導體區域SDN，於n＋ 型半導體區域SDN的主面形成了矽化物層SL。n型井區域NW1，透過與矽化物層SL接觸的栓塞電極PG，與電源電位配線VDD連接。亦即，從電源電位配線VDD所供給的電源電位，經由栓塞電極PG、矽化物層SL以及n＋ 型半導體區域SDN供給到n型井區域NW1。
在n型分接頭區域NTAPR(JJ區域)中，於元件分離區域STI的肩部會產生凹部DT，惟如圖20所示的，n型分接頭NTAP1的活性區域ACTNT1，以與形成了p型MISFETQp1的活性區域ACTP1分開的方式配置。再者，與n型分接頭NTAP1鄰接的p型MISFETQp1的閘極電極G1，在Y方向上延伸，即使閘極電極G1超過活性區域ACTP1而跨於元件分離區域STI上，也不會接近n型分接頭NTAP1。因此，不會發生上述的相關技術所説明的閘極電極G1與n型井區域NW1之間的短路或耐壓劣化。
在n型分接頭區域NTAPR(JJ區域)中，在半導體基板SB的主面上形成了磊晶層EP，以跨磊晶層EP與n型井區域NW1的方式形成了n＋ 型半導體區域SDN，矽化物層SL，形成於磊晶層EP的主面。亦即，可將與矽化物層SL接觸的栓塞電極PG的深度(高度)減少磊晶層EP的膜厚分量。另外，具有「活性區域ACTNT1中的矽化物層SL的底面(亦可謂矽化物層SL與n＋ 型半導體區域SDN的界面)，比活性區域ACTP1中的絶緣層BX的底面(亦可謂絶緣層BX與半導體層GN或n型井區域NW1的界面)更高d2(遠離半導體基板SB的背面)」此等特徴。
另外，在電源電位配線區域VDDR(LL區域)中，電源電位配線VDD，在元件分離區域STI上延伸，在X方向上延伸的電源電位配線VDD的下部，全域為元件分離區域STI。因此，如上所述的，可縮減半導體裝置的Y方向的尺寸。
在p型分接頭區域PTAPR(GG區域)中，在被元件分離區域STI所包圍的活性區域ACTPT1內，以跨p型井區域PW1的主面與形成在p型井區域PW1的主面上的磊晶層EP的方式形成了p＋ 型半導體區域SDP，於p＋ 型半導體區域SDP的主面形成了矽化物層SL。p型井區域PW1，透過與矽化物層SL接觸的栓塞電極PG，與基準電位配線VSS連接。亦即，從基準電位配線VSS所供給的基準電位，經由栓塞電極PG、矽化物層SL以及p＋ 型半導體區域SDP供給到p型井區域PW1。
在p型分接頭區域PTAPR(GG區域)中，在半導體基板SB的主面上形成了磊晶層EP，以跨磊晶層EP與p型井區域PW1的方式形成了p＋ 型半導體區域SDP，矽化物層SL，形成於磊晶層EP的主面。亦即，可將與矽化物層SL接觸的栓塞電極PG的深度(高度)縮減磊晶層EP的膜厚分量。另外，具有「在p型分接頭區域PTAPR1中，活性區域ACTPT1中的矽化物層SL的底面(亦可謂矽化物層SL與p＋ 型半導體區域SDP的界面)，比活性區域ACTN1中的絶緣層BX的底面(亦可謂絶緣層BX與半導體層GP的界面)更高d2(遠離半導體基板SB的背面)」此等特徴。另外，與前述的實施態樣1同樣，p型分接頭區域PTAPR(GG區域)中的元件分離區域STI的凹部DT，比n型分接頭區域NTAPR(JJ區域)中的元件分離區域STI的凹部DT更小。
另外，在基準電位配線區域VSSR(II區域)中，基準電位配線VSS，在元件分離區域STI上延伸，在X方向上延伸的基準電位配線VSS的下部，全域為元件分離區域STI。因此，如上所述的，可縮減半導體裝置的Y方向的尺寸。
接著，針對本實施態樣2之半導體裝置的製造方法進行説明。本實施態樣2之半導體裝置的製造方法，與上述實施態樣1之半導體裝置的製造方法大致相同，故僅說明相異的部分。
實施上述實施態樣1之半導體裝置的製造步驟，亦即從準備SOI基板1的步驟，到用圖12所説明的側壁間隔件SW1形成步驟。
接著，實施上述實施態樣1的圖13所説明的磊晶層EP形成步驟。如圖22所示的，於n型分接頭區域NTAPR(JJ區域)亦形成磊晶層EP。亦即，磊晶層EP，形成於p型分接頭區域PTAPR(GG區域)、NMOS區域NMOS1(HH區域)、n型分接頭區域NTAPR(JJ區域)，以及PMOS區域PMOS1(KK區域)。
接著，在實施了構成側壁間隔件SW1的絶緣膜IL2的除去步驟之後，實施用圖14圖所説明的n－ 型半導體區域(延伸區域)EXN形成步驟以後的步驟，完成本實施態樣2的半導體裝置。
(實施態樣3) 圖23，係本實施態樣3之半導體裝置的俯視圖。
如圖23所示的，本實施態樣3的半導體裝置，係於p型井PW1以及PW2內的NMOS區域NMOS0～NMOS3以及p型分接頭區域PTAPR，使用實施態樣1的構造，並於n型井區域NW1以及NW2內的PMOS區域PMOS1～PMOS4以及n型分接頭區域NTAPR1，使用實施態樣2的構造者。亦即，亦可僅在元件分離區域STI的凹部DT的影響較大的部位採用實施態樣2的構造。藉此，便可增加布局設計的自由度。
(實施態樣4) 圖24，係本實施態樣4之半導體裝置的俯視圖，且係上述實施態樣2的變化實施例。
在圖24中，與圖19同樣，p型分接頭區域PTAPR1，在X方向上，配置在被分割的複數個NMOS區域NMOS1之間。另外，n型分接頭區域NTAPR1，在X方向上，配置在被分割的複數個PMOS區域PMOS1之間。
茲說明與圖19相異的點。在圖19中，在Y方向上，在PMOS區域PMOS1與PMOS區域PMOS2，n型分接頭區域NTAPR1為共用的。相對於此，在圖24中，位於各PMOS區域PMOS1之間的n型分接頭區域NTAPR1，與位於各PMOS區域PMOS2之間的n型分接頭區域NTAPR1，被元件分離區域STI所分隔。亦即，於電源電位配線區域VDDR並未形成n型分接頭區域NTAPR1，而係配置了元件分離區域STI。
同樣地，位在各NMOS區域NMOS0之間的p型分接頭區域PTAPR1，與位在各NMOS區域NMOS1之間的p型分接頭區域PTAPR1，被元件分離區域STI所分隔。亦即，於基準電位配線區域VSSR並未形成p型分接頭區域PTAPR1，而係配置了元件分離區域STI。
另外，配線的布局與圖20所示的構造相同。關於剖面構造，亦與圖21所示的GG區域以及JJ區域相同。因此，各p型分接頭區域PTAPR1與基準電位配線VSS連接，各n型分接頭區域NTAPR1與電源電位配線VDD連接。
像這樣，在實施態樣4中，亦可獲得與實施態樣2同樣的功效。另外，在Y方向上，p型分接頭區域PTAPR1以及n型分接頭區域NTAPR1各自分離，藉此，便可比實施態樣2更進一步縮減半導體裝置的Y方向的尺寸。
另外，亦可與實施態樣3同樣，於p型井區域PW1以及PW2內的NMOS區域NMOS1～NMOS4以及p型分接頭區域PTAPR1，使用實施態樣1的構造。
另外，亦可於n型井區域NW1以及NW2內的PMOS區域PMOS1～PMOS4以及n型分接頭區域NTAPR1，採用實施態樣3的構造，並於p型井區域PW1以及PW2內的NMOS區域NMOS1～NMOS4以及p型分接頭區域PTAPR1，採用實施態樣4的構造。
另外，亦可於n型井區域NW1以及NW2內的PMOS區域PMOS1～PMOS4以及n型分接頭區域NTAPR1，採用實施態樣4的構造，並於p型井區域PW1以及PW2內的NMOS區域NMOS1～NMOS4以及p型分接頭區域PTAPR1，採用實施態樣3的構造。
以上，係根據實施態樣具體説明本發明人的發明，惟本發明並非僅限於該等實施態樣，在不超出其發明精神的範圍內可作出各種變更，自不待言。
1‧‧‧SOI基板
A、B‧‧‧部位
AA、BB、CC、DD、EE、FF、GG、HH、II、JJ、KK、LL‧‧‧區域
A-A、B-B、C-C、D-D、E-E、F-F、G-G、H-H、I-I、J-J、K-K、L-L‧‧‧剖面線
ACTN1、ACTN2、ACTP1、ACTP2、ACTNT、ACTNT1、ACTPT、ACTPT1‧‧‧活性區域
BX‧‧‧絶緣層
CP‧‧‧帽蓋絶緣膜
d1、d2‧‧‧間距
DP1‧‧‧離子注入用雜質
DT‧‧‧凹部
EP‧‧‧磊晶層
EXN‧‧‧n－型半導體區域
EXP‧‧‧p－型半導體區域
G1、G2‧‧‧閘極電極
GF‧‧‧閘極絶緣膜
GN、GN(P)‧‧‧半導體區域
GPA1、GPG1‧‧‧間隔
GP、GP(B)‧‧‧半導體區域
IL1、IL2‧‧‧絶緣膜
M1、M2‧‧‧配線
NMOS0、NMOS1、NMOS2、NMOS3‧‧‧NMOS區域
NTAP、NTAP1‧‧‧n型分接頭
NTAPR、NTAPR1‧‧‧n型分接頭區域
NW1、NW2、NW(P)‧‧‧n型井區域
OP1‧‧‧開口
PG‧‧‧栓塞電極
PMOS1、PMOS2、PMOS3、PMOS4‧‧‧PMOS區域
PR1、PR2、PR3、PR4、PR5、PR6‧‧‧光阻層
PTAP、PTAP1‧‧‧p型分接頭
PTAPR、PTAPR1‧‧‧p型分接頭區域
PW1、PW2、PW(B)‧‧‧p型井區域
Qn1、Qn2‧‧‧n型MISFET
Qp1、Qp2‧‧‧p型MISFET
SB‧‧‧半導體基板
SDN‧‧‧n＋型半導體區域
SDP‧‧‧p＋型半導體區域
SL‧‧‧矽化物層
SM‧‧‧半導體層
STI‧‧‧元件分離區域
SW1、SW2‧‧‧側壁間隔件
SZ1、SZ2、SZ3‧‧‧絶緣膜
TR‧‧‧溝槽
VDDR‧‧‧電源電位配線區域
VDD‧‧‧電源電位配線
VSSR‧‧‧基準電位配線區域
VSS‧‧‧基準電位配線
X、Y‧‧‧方向
ZM1、ZM2、ZM3‧‧‧絶緣膜
[圖1] 係相關技術之半導體裝置的俯視圖。 [圖2] 係沿著圖1的A－A線以及B－B線的剖面圖。 [圖3] 係實施態樣1之半導體裝置的俯視圖。 [圖4] 係圖3的A部位的詳細俯視圖。 [圖5] 係沿著圖4的C－C線、D－D線、E－E線以及F－F線的剖面圖。 [圖6] 係實施態樣1之半導體裝置的製造步驟中的剖面圖。 [圖7] 係接續圖6的半導體裝置的製造步驟中的剖面圖。 [圖8] 係接續圖7的半導體裝置的製造步驟中的剖面圖。 [圖9] 係接續圖8的半導體裝置的製造步驟中的剖面圖。 [圖10] 係接續圖9的半導體裝置的製造步驟中的剖面圖。 [圖11] 係接續圖10的半導體裝置的製造步驟中的剖面圖。 [圖12] 係接續圖11的半導體裝置的製造步驟中的剖面圖。 [圖13] 係接續圖12的半導體裝置的製造步驟中的剖面圖。 [圖14] 係接續圖13的半導體裝置的製造步驟中的剖面圖。 [圖15] 係接續圖14的半導體裝置的製造步驟中的剖面圖。 [圖16] 係接續圖15的半導體裝置的製造步驟中的剖面圖。 [圖17] 係接續圖16的半導體裝置的製造步驟中的剖面圖。 [圖18] 係接續圖17的半導體裝置的製造步驟中的剖面圖。 [圖19] 係實施態樣2之半導體裝置的俯視圖。 [圖20] 係圖19的B部位的詳細俯視圖。 [圖21] 係沿著圖20的G－G線、H－H線、I－I線、J－J線、K－K線以及L－L線的剖面圖。 [圖22] 係實施態樣2之半導體裝置的製造步驟中的剖面圖。 [圖23] 係實施態樣3之半導體裝置的俯視圖。 [圖24] 係實施態樣4之半導體裝置的俯視圖。

Claims (19)

  1. 一種半導體裝置，其特徵為包含： 半導體基板，其具有主面與背面； 第1導電型的第1半導體區域，其形成於該半導體基板的該主面； 第1活性區域以及第2活性區域，其在該第1半導體區域內，周圍被元件分離區域所劃定； 第1半導體層，其在該第1活性區域內，隔著第1絶緣膜形成在該半導體基板的主面上； 第1閘極電極，其隔著第1閘極絶緣膜形成於該第1半導體層的表面； 第1側壁間隔件，其形成在該第1閘極電極的側壁上； 第1磊晶層，其在該第1閘極電極的兩端，形成在該第1半導體層上； 第2導電型的第2半導體區域以及第3半導體區域，其在該第1閘極電極的兩端，形成於該第1半導體層與該第1磊晶層，且與該第1導電型為相反導電型； 該第1導電型的第4半導體區域，其在該第1活性區域內，形成在該第1絶緣膜之下； 第1矽化物層，其在該第2活性區域中，形成於該第1半導體區域的表面； 層間絶緣膜，其覆蓋該第1閘極電極；以及 第1電源配線，其形成在該層間絶緣膜上； 在俯視下，該第2活性區域，在第1方向上延伸； 在俯視下，該第1電源配線，與該第2活性區域重疊，在該第1方向上延伸； 該第1電源配線，與該第2半導體區域連接； 該第1閘極電極，在與該第1方向正交的第2方向上延伸，並且跨於該第1活性區域與該第2活性區域之間的該元件分離區域上。
  2. 如申請專利範圍第1項之半導體裝置，其中， 該第1矽化物層，與該第1電源配線連接。
  3. 如申請專利範圍第1項之半導體裝置，其中， 該第1矽化物層與該第1半導體區域的界面，比該第1絶緣膜與該第4半導體區域的界面，更接近該半導體基板的該背面。
  4. 如申請專利範圍第1項之半導體裝置，其中， 更包含：該第2導電型的第5半導體區域，其形成在該第1半導體層內，且形成在該第1側壁間隔件的下部。
  5. 如申請專利範圍第4項之半導體裝置，其中， 該第1半導體區域以及該第2半導體區域的雜質濃度，比該第5半導體區域的雜質濃度更高。
  6. 如申請專利範圍第1項之半導體裝置，其中， 該第1導電型，為N型；該第2導電型，為P型。
  7. 如申請專利範圍第1項之半導體裝置，其中， 更包含： 該第2導電型的第6半導體區域，其形成於該半導體基板的該主面； 第3活性區域以及第4活性區域，其在該第6半導體區域內，周圍被該元件分離區域所劃定； 第2半導體層，其在該第3活性區域內，隔著第2絶緣膜形成在該半導體基板的主面上； 第2閘極電極，其隔著第2閘極絶緣膜形成於該第2半導體層的表面； 第2側壁間隔件，其形成在該第2閘極電極的側壁上； 第2磊晶層，其在該第2閘極電極的兩端，形成在該第2半導體層上； 該第1導電型的第7半導體區域以及第8半導體區域，其在該第2閘極電極的兩端，形成於該第2半導體層與該第2磊晶層； 該第2導電型的第9半導體區域，其在該第3活性區域內，形成在該第2絶緣膜之下； 第3磊晶層，其在該第4活性區域中，形成在該第6半導體區域上； 第2矽化物層，其形成於該第3磊晶層的表面； 該層間絶緣膜，其覆蓋該第2閘極電極；以及 第2電源配線，其形成在該層間絶緣膜上； 在俯視下，該第4活性區域，在該第1方向上延伸； 在俯視下，該第2電源配線，與該第4活性區域重疊，在該第1方向上延伸； 該第2電源配線，與該第7半導體區域連接； 該第2閘極電極，在該第2方向上延伸，並且跨於該第3活性區域與該第4活性區域之間的該元件分離區域上。
  8. 如申請專利範圍第7項之半導體裝置，其中， 該第2矽化物層，與該第2電源配線連接。
  9. 如申請專利範圍第7項之半導體裝置，其中， 該第2矽化物層與該第3磊晶層的界面，比該第2絶緣膜與該第9半導體區域的界面，更遠離該半導體基板的該背面。
  10. 如申請專利範圍第7項之半導體裝置，其中， 在俯視下，該第1活性區域與該第3活性區域，在該第2方向上排列，且被在該第1方向上延伸的該第2活性區域與該第4活性區域所夾住。
  11. 一種半導體裝置，其特徵為包含： 半導體基板，其具有主面與背面； 第1導電型的第1半導體區域，其形成於該半導體基板的該主面； 第1活性區域以及第2活性區域，其在該第1半導體區域內，周圍被元件分離區域所劃定； 第1半導體層，其在該第1活性區域內，隔著第1絶緣膜形成在該半導體基板的主面上； 第1閘極電極，其隔著第1閘極絶緣膜形成於該第1半導體層的表面； 第1側壁間隔件，其形成在該第1閘極電極的側壁上； 第1磊晶層，其在該第1閘極電極的兩端，形成在該第1半導體層上； 第2導電型的第2半導體區域以及第3半導體區域，其在該第1閘極電極的兩端，形成於該第1半導體層與該第1磊晶層，且與該第1導電型為相反導電型； 該第1導電型的第4半導體區域，其在該第1活性區域內，形成在該第1絶緣膜之下； 第2磊晶層，其在該第2活性區域中，形成於該第1半導體區域的表面； 第1矽化物層，其形成於該第2磊晶層的表面； 層間絶緣膜，其覆蓋該第1閘極電極；以及 第1電源配線，其形成在該層間絶緣膜上； 在俯視下，該第1電源配線，在第1方向上延伸； 該第1電源配線，與該第2半導體區域連接； 在俯視下，該第1活性區域與該第2活性區域，在該第1方向上排列； 該第1閘極電極，在與該第1方向正交的第2方向上延伸。
  12. 如申請專利範圍第11項之半導體裝置，其中， 該第1矽化物層，與該第1電源配線連接。
  13. 如申請專利範圍第11項之半導體裝置，其中， 該第1矽化物層與該第2磊晶層的界面，比該第1絶緣膜與該第4半導體區域的界面，更遠離該半導體基板的該背面。
  14. 如申請專利範圍第11項之半導體裝置，其中， 更包含：該第2導電型的第5半導體區域，其形成在該第1半導體層內，且形成在該第1側壁間隔件的下部。
  15. 如申請專利範圍第14項之半導體裝置，其中， 該第1半導體區域以及該第2半導體區域的雜質濃度，比該第5半導體區域的雜質濃度更高。
  16. 如申請專利範圍第11項之半導體裝置，其中，更包含： 該第2導電型的第6半導體區域，其形成於該半導體基板的該主面； 第3活性區域以及第4活性區域，其在該第6半導體區域內，周圍被該元件分離區域所劃定； 第2半導體層，其在該第3活性區域內，隔著第2絶緣膜形成在該半導體基板的主面上； 第2閘極電極，其隔著第2閘極絶緣膜形成於該第2半導體層的表面； 第2側壁間隔件，其形成在該第2閘極電極的側壁上； 第3磊晶層，其在該第2閘極電極的兩端，形成在該第2半導體層上； 該第1導電型的第7半導體區域以及第8半導體區域，其在該第2閘極電極的兩端，形成於該第2半導體層與該第3磊晶層； 該第2導電型的第9半導體區域，其在該第3活性區域內，形成在該第2絶緣膜之下； 第4磊晶層，其在該第4活性區域中，形成在該第6半導體區域上； 第2矽化物層，其形成於該第4磊晶層的表面； 該層間絶緣膜，其覆蓋該第2閘極電極；以及 第2電源配線，其形成在該層間絶緣膜上； 在俯視下，該第2電源配線，在該第1方向上延伸； 該第2電源配線，與該第7半導體區域連接； 在俯視下，該第3活性區域與該第4活性區域，在該第1方向上排列； 該第2閘極電極，在該第2方向上延伸。
  17. 如申請專利範圍第16項之半導體裝置，其中， 該第2矽化物層，與該第2電源配線連接。
  18. 如申請專利範圍第16項之半導體裝置，其中， 在俯視下，該第1活性區域與該第3活性區域，在該第2方向上排列，且被在該第1方向上延伸的該第1電源配線與該第2電源配線所夾住； 在俯視下，該第2活性區域與該第4活性區域，在該第2方向上排列，且被在該第1方向上延伸的該第1電源配線與該第2電源配線所夾住。
  19. 如申請專利範圍第11項之半導體裝置，其中，更包含： 第5活性區域以及第6活性區域，其在該第1半導體區域內，周圍被該元件分離區域所劃定； 第3半導體層，其在該第5活性區域內，隔著第3絶緣膜形成在該半導體基板的主面上； 第3閘極電極，其隔著第3閘極絶緣膜形成於該第3半導體層的表面； 第3側壁間隔件，其形成在該第3閘極電極的側壁上； 第5磊晶層，其在該第3閘極電極的兩端，形成在該第3半導體層上； 該第2導電型的第9半導體區域以及第10半導體區域，其在該第3閘極電極的兩端，形成於該第3半導體層與該第5磊晶層； 該第1導電型的第11半導體區域，其在該第5活性區域內，形成在該第3絶緣膜之下； 第6磊晶層，其在該第6活性區域中，形成於該第1半導體區域的表面；以及 第3矽化物層，其形成於該第6磊晶層的表面； 該層間絶緣膜，覆蓋該第3閘極電極； 在俯視下，該第5活性區域與該第6活性區域，在該第1方向上排列； 該第3閘極電極，在該第2方向上延伸； 該第1電源配線，與該第2半導體區域、該第10半導體區域、該第1矽化物層以及該第3矽化物層連接； 在俯視下的該第2方向上，該第2活性區域與該第6活性區域，被該元件分離區域所分隔。
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