JP2004055824A - 半導体装置 - Google Patents
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Abstract
【課題】Ｎチャネル型ＭＯＳトランジスタでの駆動電流の減少を防止しつつ、Ｐチャネル型ＭＯＳトランジスタでの駆動電流を増加させること。
【解決手段】Ｐウエル３側におけるダミー活性領域１１の配置密度は比較的低くなっており、Ｐ型の活性領域５に及ぶ応力は比較的小さく、Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を低減させることができる。Ｎウエル４側におけるダミー活性領域１２の配置密度は比較的高くなっており、Ｎ型の活性領域に及び応力は比較的大きく、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を図ることができる。
【選択図】 図１
【解決手段】Ｐウエル３側におけるダミー活性領域１１の配置密度は比較的低くなっており、Ｐ型の活性領域５に及ぶ応力は比較的小さく、Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を低減させることができる。Ｎウエル４側におけるダミー活性領域１２の配置密度は比較的高くなっており、Ｎ型の活性領域に及び応力は比較的大きく、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を図ることができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、Ｎチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタとを併有する半導体装置に関する。
【０００２】
【従来の技術】
半導体装置の高密度化に伴い、素子分離にトレンチ分離技術が広く用いられるようになっている。
【０００３】
トレンチ分離技術は、素子間に設けられたトレンチ（溝）を絶縁膜で埋めることで素子間を電気的に分離する技術である。
【０００４】
図１５は従来におけるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）半導体装置の素子間分離の一態様を示す平面図であり、図１６は図１５のＸＶＩ−ＸＶＩ線断面図である。
【０００５】
従来のＣＭＯＳ半導体装置では、シリコン基板２０１にＰウエル２０３とＮウエル２０４とが形成されている。Ｐウエル２０３にはＮチャネル型ＭＯＳトランジスタを形成するためのＰ型の活性領域２０５が設定されており、Ｎウエル２０４にはＰチャネル型ＭＯＳトランジスタを形成するためのＮ型の活性領域２０６が設定されている。
【０００６】
そして、上記Ｐ型の活性領域２０５とＮ型の活性領域２０６との間の分離を図るべく、それらの間にトレンチ２０２ａが形成され、該トレンチ２０２ａに絶縁物が埋込まれることによってトレンチ分離絶縁膜２０２が形成されている。
【０００７】
また、上記Ｐウエル２０３及びＮウエル２０４における各活性領域２０５，２０６の周囲には、半導体素子が形成されないダミー活性領域２１２が設けられており、各ダミー活性領域２１２間やダミー活性領域２１２と各活性領域２０５，２０６との間にも、トレンチ２０２ａが形成されそこに絶縁物が埋込まれることによってトレンチ分離絶縁膜２０２が形成されている。
【０００８】
このダミー活性領域２１２は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により研磨作業を行う際に、各領域の研磨レートを一致させて、局所的なオーバー研磨等、研磨むらを防止する役割を果す。
【０００９】
【発明が解決しようとする課題】
しかしながら、上述のようなトレンチ分離技術では、シリコン基板２０１のＰウエル２０３やＮウエル２０４に、異物である絶縁物を埋込むものであるため、各活性領域２０５，２０６に対する応力の発生が懸念される。
【００１０】
例えば、図１５及び図１６に示す半導体装置では、Ｐ型の活性領域２０５とＮ型の活性領域２０６の周囲に、多数のダミー活性領域２１２が設定されており、各ダミー活性領域２１２間の各トレンチ２０２ａのそれぞれにトレンチ分離絶縁膜２０２が形成されている。そして、個々のトレンチ２０２ａ内の絶縁膜２０２と各ダミー活性領域２１２との間で発生した応力が積重なって、各活性領域２０５，２０６に加わることとなっていた。
【００１１】
ちなみに、このような応力の主な発生要因は、一般的に絶縁膜２０２として酸化膜を用いているため、Ｐウエル２０３やＮウエル２０４の活性領域２０５，２０６やダミー活性領域２１２が酸化され、体積膨潤することによるものと考えられる。
【００１２】
ＭＯＳトランジスタを形成するための各活性領域２０５，２０６に応力が発生すると、キャリアのモビリティが変化し、次のような影響を生じる。
【００１３】
すなわち、Ｎチャネル型ＭＯＳトランジスタを形成するためのＰ型の活性領域２０５に応力が生じると、キャリアのモビリティが減少し、Ｎチャネル型ＭＯＳトランジスタのソース・ドレイン領域間の電流（駆動電流）の低下を招く。一方、Ｐチャネル型ＭＯＳトランジスタを形成するためのＮ型の活性領域２０６に応力が生じると、キャリアのモビリティが増加し、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を招く。
【００１４】
このような問題は、特に、近年の半導体装置の微細化に伴って顕著となる。
【００１５】
すなわち、半導体製造プロセス中の最高温度が高かった０．１８μｍ世代までの半導体装置では、前述のような応力の発生は、比較的高い温度での熱処理によって緩和され、大きな問題となっていなかった。
【００１６】
ところが、最近の半導体装置の高密度化は、同時に製造プロセス中の最高温度の低下を要求している。このように従来ほど高くない温度で熱処理を行うプロセスへと変化している近年の半導体装置では、その応力を解放できる機会が失われてきており、前述のような応力の発生が問題となっている。
【００１７】
しかも、半導体装置の微細化に伴い、微細化した活性領域２０５，２０６に生じる応力の影響が相対的に大きくなっている。
【００１８】
そこで、この発明の課題は、Ｎチャネル型ＭＯＳトランジスタでの駆動電流の減少を防止し或はＰチャネル型ＭＯＳトランジスタでの駆動電流を増加させることで全体としてパフォーマンスの高い半導体装置及びその製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
上記課題を解決すべく、請求項１記載の発明は、一方主面に第１導電型の第１半導体層と第２導電型の第２半導体層とが設けられた半導体基板と、前記第１半導体層に設けられ第２チャネル型ＭＯＳトランジスタが形成される第１導電型の第１活性領域と、前記第２半導体層に設けられ第１チャネル型ＭＯＳトランジスタが形成される第２導電型の第２活性領域と、トレンチ分離絶縁膜と、を備えた半導体装置において、前記トレンチ分離絶縁膜から前記第１活性領域に加わる応力が、前記トレンチ分離絶縁膜から前記第２活性領域に加わる作用する応力と異なるように設定されたものである。
【００２０】
請求項２記載の半導体装置は、一方主面にＰ型半導体層とＮ型半導体層とが設けられた半導体基板と、前記Ｐ型半導体層に設けられＮチャネル型ＭＯＳトランジスタが形成されるＰ型の活性領域と、前記Ｐ型半導体層であって前記Ｐ型の活性領域の周囲に設けられた少なくとも１つの第１ダミー活性領域と、前記Ｎ型半導体層に設けられＰチャネル型ＭＯＳトランジスタが形成されるＮ型の活性領域と、前記Ｎ型半導体層であって前記Ｎ型の活性領域の周囲に設けられた少なくとも一つの第２ダミー活性領域と、前記Ｐ型の活性領域と前記第１ダミー活性領域と前記Ｎ型の活性領域と前記第２ダミー活性領域との各間に介在するトレンチ分離絶縁膜と、を備え、前記Ｐ型半導体層の領域における前記第１ダミー活性領域と前記トレンチ分離絶縁膜との境界線の総長さ寸法は、前記Ｎ型半導体層の領域における前記第２ダミー活性領域と前記トレンチ分離絶縁膜との境界線の総長さ寸法よりも小さいものである。
【００２１】
請求項３記載の半導体装置は、一方主面にＰ型半導体層とＮ型半導体層とが設けられた半導体基板と、前記Ｐ型半導体層に設けられＮチャネル型ＭＯＳトランジスタが形成されるＰ型の活性領域と、前記Ｎ型半導体層に設けられＰチャネル型ＭＯＳトランジスタが形成されるＮ型の活性領域とを備え、少なくとも１つのダミー活性領域が、前記Ｎ型半導体層であって前記Ｎ型の活性領域の周囲にのみ設けられ、前記Ｐ型の活性領域と前記ダミー活性領域と前記Ｎ型の活性領域との各間にトレンチ分離絶縁膜が介在するものである。
【００２２】
請求項４記載の半導体装置は、Ｐ型半導体層とＮ型半導体層とを有する半導体基板と、前記Ｐ型半導体層に設けられＮチャネル型ＭＯＳトランジスタが形成されるＰ型の活性領域と、前記Ｎ型半導体層に設けられＰチャネル型ＭＯＳトランジスタが形成されるＮ型の活性領域と、前記Ｐ型半導体層と前記Ｎ型半導体層とのそれぞれに設けられたトレンチ分離絶縁膜と、を備え、前記Ｐ型半導体層と前記トレンチ分離絶縁膜との境界面の少なくとも一部に、その境界面に作用する応力を抑制する応力抑制膜が設けられたものである。
【００２３】
このような応力抑制膜としては、請求項５記載のように、酸化種の透過を妨げる酸化種透過防止膜を用いることができる。
【００２４】
あるいは、請求項６記載のように、前記応力抑制膜として、前記Ｐ型半導体層及び前記トレンチ分離絶縁膜よりも変形容易な応力吸収膜を用いることができる。
【００２５】
請求項７記載の半導体装置は、一方主面にＰ型半導体層とＮ型半導体層とが設けられた半導体基板と、前記Ｐ型半導体層に設けられＮチャネル型ＭＯＳトランジスタが形成されるＰ型の活性領域と、前記Ｎ型半導体層に設けられＰチャネル型ＭＯＳトランジスタが形成されるＮ型の活性領域と、前記Ｐ型半導体層に設けられた第１トレンチ分離絶縁膜と、前記Ｎ型半導体層に設けられた第２トレンチ分離絶縁膜と、を備え、前記第１トレンチ分離絶縁膜は非酸化絶縁物により形成され、前記第２トレンチ分離絶縁膜は酸化絶縁物により形成されたものである。
【００２６】
請求項８記載の半導体装置は、一方主面にＰ型半導体層とＮ型半導体層とが設けられた半導体基板と、前記Ｐ型半導体層に設けられＮチャネル型ＭＯＳトランジスタが形成されるＰ型の活性領域と、前記Ｎ型半導体層に設けられＰチャネル型ＭＯＳトランジスタが形成されるＮ型の活性領域と、前記Ｐ型半導体層に設けられた第１トレンチ分離絶縁膜と、前記Ｎ型半導体層に設けられた第２トレンチ分離絶縁膜と、を備え、前記第２トレンチ分離絶縁膜の厚み寸法は、前記第１トレンチ分離絶縁膜の厚み寸法よりも小さく、かつ、０．５ｎｍ以下にしたものである。
【００２７】
この場合、請求項９記載のように、前記半導体基板の厚み方向における前記第１トレンチ分離絶縁膜の底部の位置と前記第２トレンチ分離絶縁膜の底部の位置とは実質的に同じであり、前記半導体基板の厚み方向における前記Ｐ型半導体層の一方主面と前記第１トレンチ分離絶縁膜の底部との距離寸法は、前記半導体基板の厚み方向における前記Ｎ型半導体層の一方主面と前記第２トレンチ分離絶縁膜の底部との距離寸法よりも大きくしてもよい。
【００２８】
請求項１０記載の半導体装置は、一方主面にＰ型半導体層とＮ型半導体層とが設けられた半導体基板と、前記Ｐ型半導体層に設けられＮチャネル型ＭＯＳトランジスタが形成されるＰ型の活性領域と、前記Ｎ型半導体層に設けられＰチャネル型ＭＯＳトランジスタが形成されるＮ型の活性領域と、前記Ｐ型半導体層に設けられた第１トレンチ分離絶縁膜と、前記Ｎ型半導体層に設けられた第２トレンチ分離絶縁膜と、を備え、前記Ｐ型半導体層表面の法線方向に対する前記第１トレンチ分離絶縁膜の側面の傾斜角度は、前記Ｎ型半導体層表面の法線方向に対する前記第２トレンチ分離絶縁膜の側面の傾斜角度よりも大きいものである。
【００２９】
請求項１１記載の半導体装置は、一方主面にＰ型半導体層とＮ型半導体層とが設けられた半導体基板と、前記Ｐ型半導体層に設けられＮチャネル型ＭＯＳトランジスタが形成されるＰ型の活性領域と、前記Ｎ型半導体層に設けられＰチャネル型ＭＯＳトランジスタが形成されるＮ型の活性領域と、前記Ｎ型の活性領域の少なくとも一部領域の上側に設けられ、前記Ｎ型の活性領域に応力を生じさせる応力発生膜と、を備えたものである。
【００３０】
この場合、請求項１２記載のように、前記応力発生膜は、前記半導体基板と熱膨張率の異なる材料により形成されたものであってもよい。
【００３１】
また、請求項１３記載のように、前記応力発生膜は、前記Ｎ型の活性領域の上側に設けられた絶縁膜であってもよい。
【００３２】
さらに、請求項１４記載のように、前記応力発生膜は、Ｎ型の活性領域に作り込まれるゲート電極の上側に設けられた導体膜であってもよい。
【００３３】
請求項１５記載の半導体装置は、一方主面にＰ型半導体層とＮ型半導体層とが設けられた半導体基板と、前記Ｐ型半導体層に設けられＮチャネル型ＭＯＳトランジスタが形成されるＰ型の活性領域と、前記Ｎ型半導体層に設けられＰチャネル型ＭＯＳトランジスタが形成されるＮ型の活性領域と、Ｎ型半導体層内に設けられ前記Ｎ型の活性領域に応力を生じさせる歪層と、を備えたものである。
【００３４】
この場合、請求項１６記載のように、前記歪層は、前記Ｎ型の半導体層の格子定数とは異なる格子定数を有しているものであってもよい。
【００３５】
また、請求項１７記載のように、前記半導体基板の厚み方向における、前記Ｐ型の活性領域の一方主面の位置は、前記Ｎ型の活性領域の一方主面よりも凹んだ位置にあり、前記歪層は、前記半導体基板の厚み方向において、前記Ｐ型の活性領域の一方主面と前記Ｎ型の活性領域の一方主面との間の位置に形成されていてもよい。
【００３６】
【発明の実施の形態】
この半導体装置を包括的に説明すると、この半導体装置では、半導体基板の主面に設けられたＰ型半導体層（第１半導体層）とＮ型半導体層（第２半導体層）とに、それぞれＰ型の活性領域とＮ型の活性領域が形成されている。Ｐ型の活性領域にはＮチャネル型ＭＯＳトランジスタが形成され、Ｎ型の活性領域にはＰチャネル型ＭＯＳトランジスタが形成されている。また、半導体基板には、トレンチ分離絶縁膜が形成されている。
【００３７】
そして、トレンチ分離絶縁膜等によりＰ型の活性領域に加わる応力が、トレンチ分離絶縁膜等によりＮ型の活性領域に加わる応力よりも大きくなるようにして、Ｎチャネル型ＭＯＳトランジスタでの駆動電流の減少を防止しつつ、Ｐチャネル型ＭＯＳトランジスタでの駆動電流を増加させることができるようにしている。
【００３８】
そのような応力差を生じさせるためのより具体的な構成については、以下の各実施の形態で説明する。
【００３９】
実施の形態１．
以下、この発明の実施の形態１に係る半導体装置について説明する。
【００４０】
図１は半導体装置の平面図であり、図２は図１のＩＩ−ＩＩ線断面図である。
【００４１】
これらの図に示すように、半導体装置は、半導体基板であるシリコン基板１上に、Ｐ型半導体層であるＰウエル３が形成されると共に、Ｎ型半導体層であるＮウエル４が形成された構成とされている。そして、Ｐウエル３の一部領域がＰ型の活性領域５に規定されると共に、そのＰ型の活性領域５の周囲に第１ダミー活性領域１１が複数規定されている。また、Ｎウエル４の一部領域がＮ型の活性領域６に規定されると共に、そのＮ型の活性領域６の周囲に第２ダミー活性領域１２が複数規定されている。
【００４２】
また、Ｐ型の活性領域５とＮ型の活性領域６との間や、Ｐ型の活性領域５とそれに隣合う各第１ダミー活性領域１１との間、各第１ダミー活性領域１１間、Ｎ型の活性領域６とそれに隣合う各第２ダミー活性領域１２との間、各第２ダミー活性領域１２間に介在してトレンチ分離絶縁膜２２が形成されている。
【００４３】
そして、Ｐウエル３の領域における各第１ダミー活性領域１１とトレンチ分離絶縁膜２２との境界線２２Ｌａの総長さ寸法が、Ｎウエル４の領域における第２ダミー活性領域１２とトレンチ分離絶縁膜２２との境界線２２Ｌｂの総長さ寸法よりも小さくなっている。
【００４４】
より具体的に説明すると、上記Ｐウエル３は、シリコン基板１の上面側にＰ型不純物を注入することにより形成され、Ｎウエル４はシリコン基板１の上面側にＮ型不純物を注入することにより形成されている。図１及び図２では、シリコン基板１の左半側領域にＰウエル３が形成され、シリコン基板１の右半側領域にＮウエル４が形成された様子を示しており、図１における破線は、Ｐウエル３とＮウエル４との境界線を示している。
【００４５】
なお、母基板としてＮ型半導体基板を用い、そのＮ型半導体基板の上面の一部領域にＰ型不純物を注入したり、又は、その逆に母基板としてＰ型半導体基板を用い、そのＰ型半導体基板の一部領域にＮ型不純物を注入してもよい。要するに、最終的構成において、シリコン基板１上にＰ型の半導体層とＮ型の半導体層とが形成されていればよい。
【００４６】
上記Ｐウエル３には、Ｎチャネル型ＭＯＳトランジスタが形成されることとなるＰ型の活性領域５が設けられている。図１では、Ｐ型の活性領域５は平面視略方形状に形成されている。このＰ型の活性領域５に対してゲート絶縁膜やゲート電極、ドレイン領域、ソース領域等の諸要素を作り込むことで、Ｎチャネル型ＭＯＳトランジスタが形成されることとなる。
【００４７】
また、同様にして、Ｎウエル４には、Ｐチャネル型ＭＯＳトランジスタが形成されることとなるＮ型の活性領域６が設けられている。図１では、Ｎ型の活性領域６は、平面視略方形状に形成されている。このＮ型の活性領域６は上記Ｐ型の活性領域５に対して所定間隔あけて隣合う位置に形成されている。そして、このＮ型の活性領域６に対して、ゲート絶縁膜やゲート電極、ドレイン領域、ソース領域等の諸要素を作り込むことで、Ｐチャネル型ＭＯＳトランジスタが形成されることとなる。
【００４８】
また、Ｐウエル３側であってＰ型の活性領域５の周囲には、半導体素子が形成されない少なくとも１つの第１ダミー活性領域１１が設けられている。図１では、Ｐ型の活性領域５の四方のうちＮ型の活性領域６と隣合う側の辺を除く３方を取囲むようにして、複数の第１ダミー活性領域１１が設けられている。また、各第１ダミー活性領域１１は平面視略方形状に形成されており、マトリクス状の行及び列方向に沿って一つ飛ばしに交互に設けられた態様（チェス盤の模様状）となっている。
【００４９】
また、Ｎウエル４側であってＮ型の活性領域６の周囲にも、半導体素子が形成されない少なくとも１つの第２ダミー活性領域１２が設けられている。図１では、Ｎ型の活性領域６の四方のうちＰ型の活性領域５と隣合う側の辺を除く３方を取囲むようにして、複数の第２ダミー活性領域１２が設けられている。各第２ダミー活性領域１１は上記第１ダミー活性領域と略同形状及び略同大きさの平面視略方形状に形成されており、マトリクス状に配列された態様となっている。
【００５０】
すなわち、上記第１ダミー活性領域１１のチェス盤の模様状の配列において、各第１ダミー活性領域１１間にダミー活性領域を配置した配列を想定すると、第２のダミー活性領域１２のマトリクス状の配列と略同じとなる。
【００５１】
また、トレンチ分離絶縁膜２２は、Ｐウエル３及びＮウエル４の上面であって上記Ｐ型の活性領域５と第１ダミー活性領域１１とＮ型の活性領域６と第２ダミー活性領域１２とを除く領域にトレンチ（溝）２１を形成し、該トレンチ２１に絶縁膜２２を埋込むことにより形成される。トレンチ２１は、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）装置やＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）装置を用いてＰウエル３及びＮウエル４にエッチングを行うことにより形成される。絶縁膜２２としては、例えば、シリコン酸化膜等の酸化絶縁物等が用いられる。
【００５２】
以上のように構成された半導体装置によると、第１ダミー活性領域１１と第２ダミー活性領域１２とは略同形状かつ略同大きさとされているところ、Ｐウエル３側における第１ダミー活性領域１１の配置密度よりも、Ｎウエル４側における第２ダミー活性領域１２の配置密度の方が大きくなっている。従って、Ｐウエル３の領域における各第１ダミー活性領域１１とトレンチ分離絶縁膜２２との境界線２２Ｌａの総長さ寸法は、Ｎウエル４の領域における第２ダミー活性領域１２とトレンチ分離絶縁膜２２との境界線２２Ｌｂの総長さ寸法よりも小さくなっている。
【００５３】
このため、Ｐウエル３側において第１ダミー活性領域１１とトレンチ分離絶縁膜２２との境界線２２Ｌａで生じる応力が積重なってＰ型の活性領域５に加わることとなる総応力は、同様の原理でＮ側活性領域６に加わることとなる総応力よりも小さい。
【００５４】
従って、Ｐ型の活性領域５に生じる応力を低減させることによりキャリアのモビリティの減少を低減させ、もって、Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を低減させることができる。同時にＮ型の活性領域６に生じる応力を増加させることによりキャリアのモビリティを増大させ、もって、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を図ることができる。
【００５５】
ところで、この半導体装置において、Ｐ型の活性領域５に作用する総応力は、境界線２２Ｌａの総長さ寸法に依存し、Ｎ型の活性領域６に作用する総応力は、境界線２２Ｌｂの総長さ寸法に依存する。そして、Ｐ型の活性領域５に作用する応力がＮ型の活性領域６に作用する応力よりも小さければよいから、境界線２２Ｌａの総長さ寸法が境界線２２Ｌｂの総長さ寸法よりも小さければよい。
【００５６】
これを実現するための第１ダミー活性領域１１及び第２ダミー活性領域１２の構成としては、図１に開示した態様の他、形状や大きさ等を変更することにより、種々の態様を考えることができる。
【００５７】
例えば、第１ダミー活性領域１１及び第２ダミー活性領域１２の個数を同数とし、各第１ダミー活性領域の形状を円形にすると共に、第２ダミー活性領域１２を三角形状等の多角形状に形成してもよい。
【００５８】
実施の形態２．
この発明の実施の形態２に係る半導体装置について説明する。なお、上記実施の形態１において説明したものと同様構成要素については同一符号を付して説明を省略する。
【００５９】
図３はこの半導体装置の平面図である。
【００６０】
同図に示すように、この半導体装置では、Ｎ型半導体層であるＮウエル４側では、Ｎ型の活性領域６の周囲に、半導体素子が形成されない少なくとも１つのダミー活性領域３２が設けられている。本実施の形態では、上記実施の形態１と同様の態様にて、複数のダミー活性領域３２が設けられている。
【００６１】
また、Ｐ型半導体層であるＰウエル３側では、Ｐ型の活性領域５の周囲に、半導体素子が形成されないダミー活性領域が設けられない構成となっている。Ｐ型の活性領域５の周囲には、全て分離絶縁膜２２が形成されている。
【００６２】
この半導体装置では、Ｎ型の活性領域６の周囲には、ダミー活性領域３２が設けられているため、上記実施の形態１において述べたのと同様の理由により、該Ｎ型の活性領域６に大きな応力を生じさせて、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を図ることができる。同時に、Ｐ型の活性領域５の周囲には、ダミー活性領域が設けられていないため、該Ｐ型の活性領域５に生じる応力を低減させて、Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を低減させることができる。
【００６３】
実施の形態３．
この発明の実施の形態３に係る半導体装置について説明する。なお、上記実施の形態１において説明したものと同様構成要素については同一符号を付して説明を省略する。
【００６４】
図４はこの半導体装置の断面図である。
【００６５】
同図に示すように、この半導体装置では、Ｐウエル３とトレンチ分離絶縁膜２２との境界面に応力抑制膜４０が設けられている。一方、Ｎウエル４とトレンチ分離絶縁膜２２との境界面には応力抑制膜４０が設けられていない。
【００６６】
本実施の形態では、Ｐウエル３側において、Ｐ型の活性領域５とダミー活性領域１１との間及び各ダミー活性領域１１間に形成される各トレンチ２１の両側面及び底面の全体に、応力抑制膜４０が設けられている。
【００６７】
なお、各ダミー活性領域１１，１２の配設態様は、図１に示すのと同様でＰウエル３側とＮウエル４側とで変更してもよいし、また、図１５に示すように、Ｐウエル３側とＮウエル４側とで同様であってもよい。なお、以下の実施の形態においても同様に各ダミー活性領域の配設態様については、図１に示す態様に限られない。
【００６８】
また、Ｐウエル３とＮウエル４との間において、Ｐ型の活性領域５とＮ型の活性領域６との間に形成されるトレンチ２１の内周面のうち、Ｐ型の活性領域５側の側面と、底面のＰ型の活性領域５側半部に、応力抑制膜４０を堆積させている。
【００６９】
上記応力抑制膜４０は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法等により堆積されるものであり、次の２通りのタイプものを用いることができる。
【００７０】
第１には、応力抑制膜４０として酸素の透過を妨げる酸素透過防止膜を用いることができる。このような酸素透過防止膜としては、例えば、窒化シリコン（ＳｉＮ）等を用いることができる。
【００７１】
そして、酸素透過防止膜により、トレンチ分離絶縁膜２２として用いられる酸化絶縁物からＰ型の活性領域５やダミー活性領域１１への酸化種の透過を防止する。
【００７２】
第２には、応力抑制膜４０としては、Ｐ型の活性領域５及びダミー活性領域１１を形成するシリコン（Ｐ型不純物が導入されたシリコン）とトレンチ分離絶縁膜２２を形成する酸化物等の絶縁物よりも変形容易（弾性変形であっても塑性変形であってもよい）な応力吸収膜を用いることができる。このような応力抑制膜としては、例えば、ボロン酸化膜等を用いることができる。
【００７３】
そして、該応力吸収膜の変形により、トレンチ分離絶縁膜２２とＰ型の活性領域５及びダミー活性領域１１の各間で生じる応力が吸収緩和されるようにする。
【００７４】
この半導体装置のうち、応力抑制膜４０として酸素透過防止膜を用いたものにあっては、Ｐ型の活性領域５やダミー活性領域１１の酸化が防止され、酸化による体積膨潤も防止される。また、応力抑制膜４０として、応力吸収膜を用いたものにあっては、該応力吸収膜の変形により、トレンチ分離絶縁膜２２とＰ型の活性領域５及びダミー活性領域１１の各間で生じる応力が吸収緩和される。従って、いずれも場合においても、該Ｐ型の活性領域５に生じる応力を低減させて、Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を低減させることができる。
【００７５】
また、同時に、Ｎ型の活性領域６については、酸化による体積膨潤によって、該Ｐ型の活性領域６に比較的大きな応力を生じさせて、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を図ることができる。
【００７６】
なお、本実施の形態においては、Ｐウエル３側に形成されることとなるトレンチ２１の内周面の全てに、応力抑制膜４０が設けられているが、必ずしもその必要はない。例えば、Ｐ側の活性領域５とその周囲のダミー活性領域１１との間に設けられるトレンチ２１の内周面だけに応力抑制膜４０を設けてもよい。要するに、Ｐウエル３とトレンチ分離絶縁膜２２との境界面との少なくとも一部に応力抑制膜４０が設けられていれば、Ｐ型の活性領域５に対する応力の低減を図ることができる。
【００７７】
実施の形態４．
この発明の実施の形態４に係る半導体装置について説明する。なお、上記実施の形態１において説明したものと同様構成要素については同一符号を付して説明を省略する。
【００７８】
図５はこの半導体装置の断面図である。
【００７９】
同図に示すように、この半導体装置では、Ｐウエル３側に設けられた第１トレンチ分離絶縁膜５０と、Ｎウエル４側に設けられた第２トレンチ分離絶縁膜５１とがそれぞれ異なる絶縁材料により形成されている。
【００８０】
すなわち、Ｐウエル３側では、Ｐ型の活性領域５とダミー活性領域１１との間及び各ダミー活性領域１１の各間に第１トレンチ分離絶縁膜５０が設けられている。
【００８１】
この第１トレンチ分離絶縁膜５０は、酸素原子を含まない絶縁材料である非酸化絶縁物により形成されている。このような非酸化絶縁物としては、例えば、窒化シリコン（ＳｉＮ）等を用いることができる。
【００８２】
また、Ｎウエル４側では、Ｎ型の活性領域６とダミー活性領域１２との間及び各ダミー活性領域１２との各間に第２トレンチ分離絶縁膜５１が形成されている。
【００８３】
この第２トレンチ分離絶縁膜５１は、酸素原子を含む絶縁材料である酸化絶縁物により形成されている。このような酸化絶縁物としては、例えば、酸化シリコン（ＳｉＯ２）等を用いることができる。
【００８４】
また、Ｐ型の活性領域５とＮ型の活性領域６との間に形成されるトレンチ５２では、そのＰ型の活性領域５側の半部に非酸化絶縁物５２ａが埋込まれ、Ｎ型の活性領域６側の半部に酸化絶縁物５２ｂが埋込まれている。
【００８５】
これらの構成は、例えば、マスクを用いた選択的な非酸化絶縁物や酸化絶縁物の埋込みにより形成される。
【００８６】
この半導体装置では、第１トレンチ分離絶縁膜５０は非酸化絶縁物により形成されているため、Ｐウエル３は酸化し難い。従って、酸化による体積膨潤を防止して、Ｐ型の活性領域５に生じる応力を低減させて、Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を低減させることができる。同時に、第２トレンチ分離絶縁膜５１は酸化絶縁物により形成されているため、Ｎウエル４は酸化し易い。従って、酸化による体積膨潤によって、Ｎ型の活性領域６に比較的大きな応力を生じさせて、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を図ることができる。
【００８７】
実施の形態５．
この発明の実施の形態５に係る半導体装置について説明する。なお、上記実施の形態１において説明したものと同様構成要素については同一符号を付して説明を省略する。
【００８８】
図６はこの半導体装置の断面図である。
【００８９】
同図に示すように、この半導体装置では、Ｐウエル３側に設けられた第１トレンチ分離絶縁膜６０の厚み寸法Ｈ１と、Ｎウエル４側に設けられた第２トレンチ分離絶縁膜６１との厚み寸法Ｈ２とが互いに異なり、第２トレンチ分離絶縁膜６１の厚み寸法Ｈ２が第１トレンチ分離絶縁膜６０の厚み寸法Ｈ１よりも小さく、０．５ｎｍ以下となっている。
【００９０】
すなわち、Ｐウエル３側では、Ｐ型の活性領域５とダミー活性領域１１との間及び各ダミー活性領域１１の各間に第１トレンチ分離絶縁膜６０が設けられている。
【００９１】
また、Ｎウエル４側では、Ｎ型の活性領域６とダミー活性領域１２との間及び各ダミー活性領域１２の各間に第２トレンチ分離絶縁膜６１が設けられている。
【００９２】
第１トレンチ分離絶縁膜６０及び第２トレンチ分離絶縁膜６１は、それぞれトレンチ６０ｇ，６１ｇに酸化物等の絶縁物を埋込むことにより形成される。この際、トレンチ６０ｇ，６１ｇの深さ寸法を異ならせることにより、厚み寸法の異なった第１トレンチ分離絶縁膜６０及び第２トレンチ分離絶縁膜６１が形成されることとなる。
【００９３】
なお、トレンチ６０ｇ，６１ｇの深さ寸法を異ならせることは、例えば、Ｐウエル３側でトレンチ６０ｇ形成する際のエッチング時間を、Ｎウエル４側でトレンチ６１ｇを形成する際のエッチング時間を長くすることにより実現される。
【００９４】
また、Ｐ型の活性領域５とＮ型の活性領域６との間に形成されるトレンチ６２ｇでは、そのＰ型の活性領域５側の半部の深さ寸法は、Ｎ型の活性領域６側の半部の深さ寸法よりも大きくなっており、従って、該トレンチ６２ａに形成されるトレンチ分離絶縁膜６２については、Ｐ型の活性領域５側の半部６２ａの厚み寸法がＮ型の活性領域６側の半部６２ｂの厚み寸法よりも大きくなっている。
【００９５】
この半導体装置によれば、第１トレンチ分離絶縁膜６０の厚み寸法Ｈ１が、第２トレンチ分離絶縁膜６１の厚み寸法Ｈ２よりも大きくなっているため、Ｐ型の活性領域５に生じる応力を、Ｎ型の活性領域６に生じる応力よりも小さくすることができる。
【００９６】
詳述すると、トレンチ分離絶縁膜６０，６１，６２を起因として生じる応力は、その底部で最も大きくなる。というのは、トレンチ分離絶縁膜６０，６１，６２の上部側で発生した応力は、シリコン基板１が反ることで緩和されたり、又、後のエッチング工程で、トレンチ分離絶縁膜６０，６１，６２とトレンチ６０ａ，６１ａ，６２ａとの表層側境界部分にノッチ（Ｖ字状溝）が形成されることで緩和される。一方、トレンチ分離絶縁膜６０，６１，６２の底部側で発生した応力については、そのような応力の逃げを期待することができない。このため、トレンチ分離絶縁膜６０，６１，６２の底部に近づくほど応力が大きくなる。
【００９７】
そして、この半導体装置では、第１トレンチ分離絶縁膜６０の厚み寸法は比較的大きいため、その底部はＰウエル３の表面から比較的に離れた位置にある。このため、ＭＯＳトランジスタが作り込まれることとなるＰ型の活性領域５の表面に作用する応力は、比較的小さい。従って、Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を低減させることができる。
【００９８】
一方、第２トレンチ分離絶縁膜６１の厚み寸法は比較的小さいため、その底部はＮウエル４の表面から比較的に近い位置にある。このため、ＭＯＳトランジスタが作り込まれることとなるＮ型の活性領域５の表面に作用する応力は、比較的大きい。従って、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を図ることができる。特に、第２トレンチ分離絶縁膜６１の厚み寸法を０．５ｎｍ以下とすることで、その底部で発生する応力をＮ型の活性領域６の表面に有効に作用させて、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を期待できることとなる。
【００９９】
実施の形態６．
この発明の実施の形態６に係る半導体装置について説明する。なお、上記実施の形態５において説明したものと同様構成要素については同一符号を付して説明を省略する。
【０１００】
この半導体装置では、上記実施の形態５と同様に、Ｐウエル７３側に設けられた第１トレンチ分離絶縁膜７０の厚み寸法Ｈ１と、Ｎウエル７４側に設けられた第２トレンチ分離絶縁膜７１との厚み寸法Ｈ２が互いに異なり、第１トレンチ分離絶縁膜７０の厚み寸法Ｈ１が、第２トレンチ分離絶縁膜７１の厚み寸法Ｈ２よりも大きくなっている。
【０１０１】
但し、次の点で実施の形態５と相違している。
【０１０２】
すなわち、シリコン基板１の厚み方向における第１トレンチ分離絶縁膜７０の底部の位置と第２トレンチ分離絶縁膜７１の底部の位置とは実質的に同じとなっている。
【０１０３】
そして、Ｎウエル７４の主面（図７の上面）がＰウエル７３の主面（図７の上面）より一段落込んだ位置にあり、シリコン基板１の厚み方向におけるＰウエル７３の主面と第１トレンチ分離絶縁膜７０の底部との距離寸法Ｈ１が、シリコン基板１の厚み方向におけるＮウエル７４の主面と第２トレンチ分離絶縁膜７１の底部との距離寸法Ｈ２よりも大きくなっている。
【０１０４】
なお、Ｐ型の活性領域５とＮ型の活性領域６との間に設けられるトレンチ分離絶縁膜７２では、そのＰ型の活性領域５側の半部７２ａの厚み寸法Ｈ１は、Ｎ型の活性領域６側の半部７２ｂの厚み寸法Ｈ２よりも大きくなっている。
【０１０５】
このような半導体装置は、次のようにして製造することができる。
【０１０６】
まず、Ｐウエル７３及びＮウエル７４を備えたシリコン基板１を準備し、これらＰウエル７３及び７４の双方上に、エッチングにより、所定深さ寸法のトレンチ７０ｇ，７１ｇ，７２ｇ（図８参照）を形成する。これらのトレンチ７０ｇ，７１ｇ，７２ｇは、全て同じ深さ寸法のものであるので、同形成工程において一括して形成することができる。
【０１０７】
次に、トレンチ７０ｇ，７１ｇ，７２ｇに絶縁物を埋込んで、トレンチ分離酸化膜７０，７１，７２を形成する。この状態では、図８に示すようになる。
【０１０８】
この後、Ｎウエル７３側の表層を所定厚さＨ３だけ除去する。図８では、Ｎウエル７４側において２点鎖線よりも上側部分を除去する。この除去は、例えば、エッチング法により行われる。
【０１０９】
これにより、図７に示す構成の半導体装置が得られる。
【０１１０】
このような半導体装置でも、上記実施の形態５と同様の理由により、Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を低減させることができるのと同時に、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を図ることができる。
【０１１１】
特に、この半導体装置では、同じ深さ寸法のトレンチ７０ｇ，７１ｇ，７２ｇを形成した後、Ｎウエル７４の表層を所定厚さ除去することによって、Ｐウエル７３側とＮウエル７４側とで、トレンチ分離絶縁膜７０，７１，７２の厚み寸法を相互に異ならせることができるので、該トレンチ７０ｇ，７１ｇ，７２ｇの形成が容易である。
【０１１２】
実施の形態７．
この発明の実施の形態７に係る半導体装置について説明する。なお、上記実施の形態１において説明したものと同様構成要素については同一符号を付して説明を省略する。
【０１１３】
図９はこの半導体装置の断面図である。
【０１１４】
同図に示すように、この半導体装置では、Ｐウエル８３側に第１トレンチ分離絶縁膜８０が形成され、Ｎウエル８４側に第２トレンチ分離絶縁膜８１が形成されている。そして、Ｐウエル８３の表面の法線方向に対する該第１トレンチ分離絶縁膜８０の側面の傾斜角度θ１が、Ｎウエル８４の表面の法線方向に対する第２トレンチ分離絶縁膜８１の側面の傾斜角度θ２よりも大きくなっている。
【０１１５】
また、Ｐ型の活性領域５とＮ型の活性領域６との間に設けられるトレンチ分離絶縁膜８２では、そのＰ型の活性領域５側の側面の傾斜角度（ここではθ１）をＮ型の活性領域６側の傾斜角度（ここではθ２）よりも大きくしている。
【０１１６】
Ｎウエル８４側の傾斜角度θ２を実質的に０度とした場合、Ｐウエル８３側の傾斜角度θ１としては例えば０度よりも大きく３０度以下とするとよい。
【０１１７】
このような側面の傾斜角度θ１，θ２の調整は、例えば各トレンチ８０ｇ，８１ｇ，８２ｇをウエットエッチング法により形成する際、反応生成物の除去態様の変更等により対応可能である。
【０１１８】
以上のように構成された半導体装置によると、第１トレンチ分離絶縁膜８０の側面の傾斜角度θ１が比較的大きいため、Ｐウエル８３と第１トレンチ分離絶縁膜８０との境界面で生じた応力がその傾斜方向に分散し易くなる。従って、Ｐ型の活性領域５に生じる応力を低減させて、Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を低減させることができる。同時に、第２トレンチ分離絶縁膜８１の側面の傾斜角度θ２は比較的小さいため、Ｎウエル８４と第２トレンチ分離絶縁膜８１との境界面で生じた応力が分散し難く、Ｎ型の活性領域６に比較的大きな応力を生じさせて、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を図ることができる。
【０１１９】
実施の形態８．
この発明の実施の形態８に係る半導体装置について説明する。なお、上記実施の形態１において説明したものと同様構成要素については同一符号を付して説明を省略する。
【０１２０】
図１０はこの半導体装置の断面図である。
【０１２１】
この半導体装置では、Ｎ型の活性領域６の少なくとも一部領域の上側に、Ｎ型の活性領域６に応力を生じさせる応力発生膜９０が設けられている。また、Ｐ型の活性領域５側には、そのような応力発生膜９０が設けられていない。
【０１２２】
なお、本実施の形態では、応力発生膜９０として絶縁物を想定しており、応力発生膜９０の配設態様としては、次のようになる。
【０１２３】
すなわち、Ｎウエル４側のＮ型の活性領域６に、ポリシリコン膜等のゲート絶縁物９５やゲート電極９６等を形成してＰチャネル型トランジスタを形成した状態で、該Ｐチャネル型トランジスタ上を覆うようにして、応力発生膜９０を形成している（図１０ではＮウエル４の全域やそこに形成されたトレンチ分離絶縁膜２２、ゲート電極９６を覆うようにして応力発生膜９０が形成された態様を示している）。そして、この応力発生膜９０上に層間絶縁膜９１が形成されている。
【０１２４】
応力発生膜９０は、シリコンと熱膨張率の異なるものを比較的高温で堆積することにより形成されている。例えば、ＣＶＤ法によって窒化シリコン（ＳｉＮ）を堆積することにより、応力発生膜９０が形成される。
【０１２５】
すなわち、応力発生膜９０を形成した後、冷却されると、シリコン基板１と応力発生膜９０との熱膨張率の相違により、応力発生膜９０が比較的大きく収縮するので、Ｎウエル４の表面領域に比較的高い応力が生じるようになっている。
【０１２６】
この半導体装置によると、Ｎウエル４の上側に設けられた応力発生膜９０によって、Ｎ型の活性領域６に比較的大きな応力を生じさせて、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を図ることができる。Ｐ型の活性領域５についてはそのような応力発生膜９０を設けていないので、Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を防止することができる。
【０１２７】
なお、応力発生膜９０の形成態様は上記のものに限られない。例えば、シリコン基板１に作込まれたＰチャネル型ＭＯＳトランジスタ上に形成される層間絶縁膜と、該層間絶縁膜上に形成される配線パターン間に、応力発生膜を形成してもも構わない。また、多層配線を形成する際には、配線層間のうちの少なくとも一つに応力発生膜９０を形成してもよい。要するに、層間の位置は問わず、Ｎウエル４の対応領域の少なくとも一部に応力発生膜９０が形成されていればよく、Ｐウエル側には応力発生膜９０が形成されない構成であればよい。
【０１２８】
実施の形態９．
この発明の実施の形態９に係る半導体装置について説明する。なお、上記実施の形態１において説明したものと同様構成要素については同一符号を付して説明を省略する。
【０１２９】
図１１はこの半導体装置の断面図である。
【０１３０】
この半導体装置は、基本的には、上記実施の形態８に係る半導体装置と同様に、Ｎ型の活性領域６の少なくとも一部領域の上側に、Ｎ型の活性領域６に応力を生じさせる応力発生膜１００を設けたものである。
【０１３１】
本実施の形態では、応力発生膜１００として、導体を想定しており、応力発生膜１００の配設態様は、次のようになる。
【０１３２】
すなわち、Ｎウエル４側のＮ型の活性領域６に、ポリシリコン膜等のゲート絶縁物１０５やゲート電極１０６を形成した後、該ゲート電極１０６上に応力発生膜１００を形成している。
【０１３３】
応力発生膜１００は、シリコンと熱膨張率の異なるものを比較的高温で堆積することにより形成されている。例えば、ＣＶＤ法によってタングステンやタングステンシリサイドを堆積することにより、応力発生膜１００が形成される。
【０１３４】
そして、応力発生膜１００を形成した後、冷却されると、シリコン基板１と応力発生膜１００との熱膨張率の相違により、応力発生膜１００が比較的大きく収縮し、ゲート電極１０６及びゲート絶縁物１０５を介して、それらの下方にあるＮ型の活性領域６に比較的高い応力が生じるようになっている。
【０１３５】
なお、応力発生膜１００による応力をＮ型の活性領域６に効率よく作用させるため、Ｎチャネル型ＭＯＳトランジスタ側（Ｐウエル３側）のゲート絶縁膜１０５の膜厚よりも、Ｐチャネル型ＭＯＳトランジスタ側（Ｎウエル４側）のゲート絶縁膜１０５の膜厚を薄くするのが好ましい。
【０１３６】
この半導体装置によると、ゲート電極１０６の上に設けられた応力発生膜１００によって、Ｎ型の活性領域６に比較的大きな応力を生じさせて、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を図ることができる。Ｎチャネル型ＭＯＳトランジスタ側のゲート電極１０６についてはそのような応力発生膜１００を設けていないので、該Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を防止することができる。
【０１３７】
実施の形態１０．
この発明の実施の形態１０に係る半導体装置について説明する。なお、上記実施の形態１において説明したものと同様構成要素については同一符号を付して説明を省略する。
【０１３８】
図１２はこの半導体装置の断面図である。
【０１３９】
この半導体装置では、Ｎウエル１１４（Ｎウエル４に対応する）内に、歪層１１０が設けられている。対して、Ｐウエル１１３（Ｐウエル３対応する）にはそのような歪層１１０が設けられない構成となっている。
【０１４０】
歪層１１０は、Ｎウエル１１４内であってその主面から所定距離離れた深さ位置に層状を成して形成されている。歪層１１０をＮウエル１１４の所定深さ位置に形成しているのは、Ｎウエル１１４の活性領域１１６の表層においてソースドレイン間のチャネルの動作に支障が無いようにするためである。
【０１４１】
歪層１１０は、Ｎウエル１１４を構成するシリコンの格子定数とは異なる格子定数を有している。例えば、シリコンの単結晶とシリコンゲルマニウム（ＳｉＧｅ）の単結晶とは格子定数が異なっている。従って、母基板となるシリコン単結晶の基板上におけるＮウエル１１４の領域に、シリコンゲルマニウムそしてシリコンをエピタキシャル成長させると、図１２に示すように、Ｎウエル１１４の領域において、歪層１１０が設けられたシリコン基板１１１が得られる。
【０１４２】
このシリコン基板１１１に対して、Ｐウエル１１３やＮウエル１１４を形成し、ダミー活性領域１１，１２や、それぞれのＰ型及びＮ型の活性領域１１５，１１６を規定し、それらにＮチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタを形成することで、半導体装置が製造される。
【０１４３】
この半導体装置では、Ｎウエル１１４側の領域（本実施の形態ではＮウエル１１４のほぼ全域）に、Ｎウエル１１４を構成するシリコンとは格子定数が異なる歪層１１０が設けられているため、格子構造の不整合によって、Ｎ型の活性領域１１５に応力を生じさせることができる。これにより、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を図ることができる。Ｐ型の活性領域１１５についてはそのような歪層を設けていないので、Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を防止することができる。
【０１４４】
なお、必ずしもＮウエル１１４の全領域に歪層が設けられている必要はなく、例えば、Ｎ型の活性領域１１６にのみ、或は、ダミー活性領域１１にのみ、歪層が設けられていてもよい。
【０１４５】
実施の形態１１．
以下、この発明の実施の形態１１に係る半導体装置について説明する。なお、上記実施の形態１において説明したものと同様構成要素については同一符号を付して説明を省略する。
【０１４６】
図１３はこの半導体装置の断面図である。
【０１４７】
この半導体装置は、上記実施の形態１０と同様に、Ｎウエル１２４に歪層１２０を設けたものであるが、次の点で上記実施の形態１０とは相違している。
【０１４８】
すなわち、上記実施の形態１０では、Ｐウエル１１３とＮウエル１１４との表面が面一となっている（基板の厚み方向における位置が揃えられている）が、本実施の形態では、Ｐウエル１２３の主面の位置は、Ｎウエル１２４の主面の位置よりも凹んだ位置にある。
【０１４９】
また、歪層１２０が、半導体基板１２１の厚み方向において、Ｐウエル１２３の主面とＮウエル１２４の主面との間の位置に形成されている。
【０１５０】
このような半導体装置は、次のようにして製造することができる。
【０１５１】
まず、主面のほぼ全域に歪層１２０が形成された基板１２１を準備し、該基板１２１に適宜不純物を拡散させてＰウエル１２３とＮウエル１２４とを形成する。
【０１５２】
この後、図１４に示すように、Ｐ型及びＮ型の各活性領域１２４，１２５及び各ダミー活性領域１１，１２間にトレンチ分離絶縁膜２２を形成する。
【０１５３】
そして、Ｐウエル１２３の領域において、その表層部分を歪層１２０と共に除去する（図１４においてＰウエル１２３の２点鎖線よりも上方部分を除去）。除去は、例えば、エッチング法等により行われる。
【０１５４】
これにより、Ｎウエル１２４側だけに歪層１２０を有する基板１２１が得られる。
【０１５５】
この後、Ｐウエル１２３，Ｎウエル１２４に適宜ＭＯＳトランジスタが作り込まれる。
【０１５６】
このようにして製造される半導体装置でも、上記実施の形態１０と同様の理由により、Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を低減させることができるのと同時に、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を図ることができる。
【０１５７】
特に、この半導体装置では、主面のほぼ全域に歪層１２０が形成された基板１２１から、Ｎウエル１２４だけに歪層１２０が設けられた半導体装置を製造することができるため、シリコン基板１２１の製造が容易となる。
【０１５８】
【発明の効果】
以上のように、この発明の請求項１記載の半導体装置によると、第１活性領域に作用する応力は、第２活性領域に生じる応力よりも小さいため、当該第１活性領域にＮチャネル型ＭＯＳトランジスタを作り込むことで、その駆動電流の減少を低減させることができる。同時に、第２活性領域にＰチャネル型ＭＯＳトランジスタを作り込むことで、その駆動電流の増加を図ることができる。
【０１５９】
また、請求項２記載の半導体装置によると、Ｐ型半導体層の領域における第１ダミー活性領域とトレンチ分離絶縁膜との境界線の総長さ寸法は比較的小さいため、Ｐ型の活性領域に生じる応力を低減させて、Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を低減させることができる。同時に、Ｎ型半導体層の領域における第２ダミー活性領域と前記トレンチ分離絶縁膜との境界線の総長さ寸法は比較的大きいため、Ｎ型の活性領域に大きな応力を生じさせて、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を図ることができる。
【０１６０】
また、この発明の請求項３記載の発明によれば、Ｐ型の活性領域の周囲には、ダミー活性領域が形成されないため、該Ｐ型の活性領域に生じる応力を低減させて、Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を低減させることができる。同時に、Ｎ型の活性領域の周囲には、ダミー活性領域が設けられているため、該Ｎ型の活性領域に大きな応力を生じさせて、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を図ることができる。
【０１６１】
また、請求項４記載の発明によれば、前記Ｐ型半導体層と前記トレンチ分離酸化絶縁膜との境界面の少なくとも一部に、前記Ｐ型半導体層と前記トレンチ分離絶縁膜との境界面の応力を抑制する応力抑制膜が設けられているため、該応力が応力抑制膜で抑制される。従って、Ｐ型の活性領域に生じる応力を低減させて、Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を低減させることができる。同時に、Ｎ型の活性領域については、トレンチ分離絶縁膜との境界で生じる応力によって、該Ｐ型の活性領域に比較的大きな応力を生じさせて、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を図ることができる。
【０１６２】
さらに、請求項５記載の発明によれば、Ｐ型半導体層側の酸化が防止され、酸化による体積膨潤も防止される。これにより、Ｐ型の活性領域に生じる応力を低減させて、Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を低減させることができる。同時に、Ｎ型の活性領域については、酸化による体積膨潤によって、該Ｐ型の活性領域に比較的大きな応力を生じさせて、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を図ることができる。
【０１６３】
また、請求項６記載の発明によれば、Ｐ型半導体層とトレンチ分離絶縁膜との境界面で生じる応力が応力吸収膜で吸収される。従って、Ｐ型の活性領域に生じる応力を低減させて、Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を低減させることができる。同時に、Ｎ型の活性領域については、トレンチ分離絶縁膜との境界で生じる応力によって、該Ｐ型の活性領域に比較的大きな応力を生じさせて、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を図ることができる。
【０１６４】
請求項７記載の発明によれば、第１トレンチ分離絶縁膜は非酸化絶縁物により形成されているため、Ｐ型半導体層は酸化し難い。従って、酸化による体積膨潤を防止して、Ｐ型の活性領域に生じる応力を低減させて、Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を低減させることができる。同時に、第２トレンチ分離絶縁膜は酸化絶縁物により形成されているため、Ｎ型半導体層は酸化し易い。従って、酸化による体積膨潤によって、Ｎ型の活性領域に比較的大きな応力を生じさせて、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を図ることができる。
【０１６５】
請求項８記載の発明によれば、第１トレンチ分離絶縁膜の厚み寸法は比較的大きいため、Ｐ型の活性領域に生じる応力を低減させて、Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を低減させることができる。同時に、第２トレンチ分離絶縁膜の厚み寸法は比較的小さく、０．５ｎｍ以下であるため、Ｎ型の活性領域に比較的大きな応力を生じさせて、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を図ることができる。
【０１６６】
請求項９記載の発明によれば、半導体基板の厚み方向における第１トレンチ分離絶縁膜の底部の位置と第２トレンチ分離絶縁膜の位置とは実質的に同じであるため、それら第１トレンチ分離絶縁膜が埋込まれるトレンチと第２トレンチ分離絶縁膜が埋込まれるトレンチとを同工程で製造することができる。
【０１６７】
請求項１０記載の発明によれば、第１トレンチ分離絶縁膜の側面の傾斜角度が比較的大きいため、Ｐ型半導体層と第１トレンチ分離絶縁膜との境界面で生じた応力がその傾斜方向に分散し易くなる。従って、Ｐ型の活性領域に生じる応力を低減させて、Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を低減させることができる。同時に、第２トレンチ分離絶縁膜の側面の傾斜角度は比較的小さいため、Ｎ型半導体層と第２トレンチ分離絶縁膜との境界面で生じた応力が分散し難く、Ｎ型の活性領域に比較的大きな応力を生じさせて、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を図ることができる。
【０１６８】
請求項１１記載の半導体装置によると、Ｎ型半導体層の上側に設けられた応力発生膜によって、Ｎ型の活性領域に比較的大きな応力を生じさせて、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を図ることができる。Ｐ型の活性領域についてはそのような応力発生膜を設けていないので、Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を防止することができる。
【０１６９】
また、請求項１２記載の発明によれば、半導体基板として用いられるシリコンとの熱膨張率の相違によって、Ｎ型の活性領域に応力を生じさせることができる。
【０１７０】
請求項１３記載の発明によれば、Ｎ型の活性領域の上側に設けられた応力発生膜によって、比較的大きな応力を当該Ｎ型の活性領域に生じさせることができる。
【０１７１】
請求項１４記載の半導体装置によると、ゲート電極を介してＮ型の活性領域に応力を生じさせることができる。
【０１７２】
請求項１５記載の発明によれば、Ｎ型半導体層内であってＮ型の活性領域に設けられた歪層によって、Ｎ型の活性領域に比較的大きな応力を生じさせて、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を図ることができる。Ｐ型の活性領域についてはそのような歪層を設けていないので、Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を防止することができる。
【０１７３】
請求項１６記載の発明によれば、格子定数の不整合によって、Ｎ型の活性領域に応力を生じさせることができる。
【０１７４】
請求項１７記載の発明によれば、歪層が、半導体基板の厚み方向において、Ｐ型の活性領域の主面とＮ型の活性領域との間の位置に形成されているため、半導体基板のＰ型の活性領域と前記Ｎ型の活性領域との双方に歪層を形成した後、Ｐ型の活性領域の主面表層部分を削除することにより、該Ｐ型の活性領域における歪層を無くすることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１に係る半導体装置を示す概略平面図である。
【図２】図１のＩＩ−ＩＩ線断面図である。
【図３】この発明の実施の形態２に係る半導体装置を示す概略平面図である。
【図４】この発明の実施の形態３に係る半導体装置を示す概略断面図である。
【図５】この発明の実施の形態４に係る半導体装置を示す概略断面図である。
【図６】この発明の実施の形態５に係る半導体装置を示す概略断面図である。
【図７】この発明の実施の形態６に係る半導体装置を示す概略断面図である。
【図８】同上の半導体装置の製造工程の途中状態を示す概略断面図である。
【図９】この発明の実施の形態７に係る半導体装置を示す概略断面図である。
【図１０】この発明の実施の形態８に係る半導体装置を示す概略断面図である。
【図１１】この発明の実施の形態９に係る半導体装置を示す概略断面図である。
【図１２】この発明の実施の形態１０に係る半導体装置を示す概略断面図である。
【図１３】この発明の実施の形態１１に係る半導体装置を示す概略断面図である。
【図１４】同上の半導体装置の製造工程の途中状態を示す概略断面図である。
【図１５】従来の半導体装置を示す概略平面図である。
【図１６】図１５のＸＶＩ−ＸＶＩ線断面図である。
【符号の説明】
１ シリコン基板、３ Ｐウエル、４ Ｎウエル、５ Ｐ型の活性領域、６ Ｎ型の活性領域、１１，１２ ダミー活性領域、２１ トレンチ、２２ トレンチ分離絶縁膜、２２Ｌａ，２２Ｌｂ 境界線。
【発明の属する技術分野】
この発明は、Ｎチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタとを併有する半導体装置に関する。
【０００２】
【従来の技術】
半導体装置の高密度化に伴い、素子分離にトレンチ分離技術が広く用いられるようになっている。
【０００３】
トレンチ分離技術は、素子間に設けられたトレンチ（溝）を絶縁膜で埋めることで素子間を電気的に分離する技術である。
【０００４】
図１５は従来におけるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）半導体装置の素子間分離の一態様を示す平面図であり、図１６は図１５のＸＶＩ−ＸＶＩ線断面図である。
【０００５】
従来のＣＭＯＳ半導体装置では、シリコン基板２０１にＰウエル２０３とＮウエル２０４とが形成されている。Ｐウエル２０３にはＮチャネル型ＭＯＳトランジスタを形成するためのＰ型の活性領域２０５が設定されており、Ｎウエル２０４にはＰチャネル型ＭＯＳトランジスタを形成するためのＮ型の活性領域２０６が設定されている。
【０００６】
そして、上記Ｐ型の活性領域２０５とＮ型の活性領域２０６との間の分離を図るべく、それらの間にトレンチ２０２ａが形成され、該トレンチ２０２ａに絶縁物が埋込まれることによってトレンチ分離絶縁膜２０２が形成されている。
【０００７】
また、上記Ｐウエル２０３及びＮウエル２０４における各活性領域２０５，２０６の周囲には、半導体素子が形成されないダミー活性領域２１２が設けられており、各ダミー活性領域２１２間やダミー活性領域２１２と各活性領域２０５，２０６との間にも、トレンチ２０２ａが形成されそこに絶縁物が埋込まれることによってトレンチ分離絶縁膜２０２が形成されている。
【０００８】
このダミー活性領域２１２は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により研磨作業を行う際に、各領域の研磨レートを一致させて、局所的なオーバー研磨等、研磨むらを防止する役割を果す。
【０００９】
【発明が解決しようとする課題】
しかしながら、上述のようなトレンチ分離技術では、シリコン基板２０１のＰウエル２０３やＮウエル２０４に、異物である絶縁物を埋込むものであるため、各活性領域２０５，２０６に対する応力の発生が懸念される。
【００１０】
例えば、図１５及び図１６に示す半導体装置では、Ｐ型の活性領域２０５とＮ型の活性領域２０６の周囲に、多数のダミー活性領域２１２が設定されており、各ダミー活性領域２１２間の各トレンチ２０２ａのそれぞれにトレンチ分離絶縁膜２０２が形成されている。そして、個々のトレンチ２０２ａ内の絶縁膜２０２と各ダミー活性領域２１２との間で発生した応力が積重なって、各活性領域２０５，２０６に加わることとなっていた。
【００１１】
ちなみに、このような応力の主な発生要因は、一般的に絶縁膜２０２として酸化膜を用いているため、Ｐウエル２０３やＮウエル２０４の活性領域２０５，２０６やダミー活性領域２１２が酸化され、体積膨潤することによるものと考えられる。
【００１２】
ＭＯＳトランジスタを形成するための各活性領域２０５，２０６に応力が発生すると、キャリアのモビリティが変化し、次のような影響を生じる。
【００１３】
すなわち、Ｎチャネル型ＭＯＳトランジスタを形成するためのＰ型の活性領域２０５に応力が生じると、キャリアのモビリティが減少し、Ｎチャネル型ＭＯＳトランジスタのソース・ドレイン領域間の電流（駆動電流）の低下を招く。一方、Ｐチャネル型ＭＯＳトランジスタを形成するためのＮ型の活性領域２０６に応力が生じると、キャリアのモビリティが増加し、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を招く。
【００１４】
このような問題は、特に、近年の半導体装置の微細化に伴って顕著となる。
【００１５】
すなわち、半導体製造プロセス中の最高温度が高かった０．１８μｍ世代までの半導体装置では、前述のような応力の発生は、比較的高い温度での熱処理によって緩和され、大きな問題となっていなかった。
【００１６】
ところが、最近の半導体装置の高密度化は、同時に製造プロセス中の最高温度の低下を要求している。このように従来ほど高くない温度で熱処理を行うプロセスへと変化している近年の半導体装置では、その応力を解放できる機会が失われてきており、前述のような応力の発生が問題となっている。
【００１７】
しかも、半導体装置の微細化に伴い、微細化した活性領域２０５，２０６に生じる応力の影響が相対的に大きくなっている。
【００１８】
そこで、この発明の課題は、Ｎチャネル型ＭＯＳトランジスタでの駆動電流の減少を防止し或はＰチャネル型ＭＯＳトランジスタでの駆動電流を増加させることで全体としてパフォーマンスの高い半導体装置及びその製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
上記課題を解決すべく、請求項１記載の発明は、一方主面に第１導電型の第１半導体層と第２導電型の第２半導体層とが設けられた半導体基板と、前記第１半導体層に設けられ第２チャネル型ＭＯＳトランジスタが形成される第１導電型の第１活性領域と、前記第２半導体層に設けられ第１チャネル型ＭＯＳトランジスタが形成される第２導電型の第２活性領域と、トレンチ分離絶縁膜と、を備えた半導体装置において、前記トレンチ分離絶縁膜から前記第１活性領域に加わる応力が、前記トレンチ分離絶縁膜から前記第２活性領域に加わる作用する応力と異なるように設定されたものである。
【００２０】
請求項２記載の半導体装置は、一方主面にＰ型半導体層とＮ型半導体層とが設けられた半導体基板と、前記Ｐ型半導体層に設けられＮチャネル型ＭＯＳトランジスタが形成されるＰ型の活性領域と、前記Ｐ型半導体層であって前記Ｐ型の活性領域の周囲に設けられた少なくとも１つの第１ダミー活性領域と、前記Ｎ型半導体層に設けられＰチャネル型ＭＯＳトランジスタが形成されるＮ型の活性領域と、前記Ｎ型半導体層であって前記Ｎ型の活性領域の周囲に設けられた少なくとも一つの第２ダミー活性領域と、前記Ｐ型の活性領域と前記第１ダミー活性領域と前記Ｎ型の活性領域と前記第２ダミー活性領域との各間に介在するトレンチ分離絶縁膜と、を備え、前記Ｐ型半導体層の領域における前記第１ダミー活性領域と前記トレンチ分離絶縁膜との境界線の総長さ寸法は、前記Ｎ型半導体層の領域における前記第２ダミー活性領域と前記トレンチ分離絶縁膜との境界線の総長さ寸法よりも小さいものである。
【００２１】
請求項３記載の半導体装置は、一方主面にＰ型半導体層とＮ型半導体層とが設けられた半導体基板と、前記Ｐ型半導体層に設けられＮチャネル型ＭＯＳトランジスタが形成されるＰ型の活性領域と、前記Ｎ型半導体層に設けられＰチャネル型ＭＯＳトランジスタが形成されるＮ型の活性領域とを備え、少なくとも１つのダミー活性領域が、前記Ｎ型半導体層であって前記Ｎ型の活性領域の周囲にのみ設けられ、前記Ｐ型の活性領域と前記ダミー活性領域と前記Ｎ型の活性領域との各間にトレンチ分離絶縁膜が介在するものである。
【００２２】
請求項４記載の半導体装置は、Ｐ型半導体層とＮ型半導体層とを有する半導体基板と、前記Ｐ型半導体層に設けられＮチャネル型ＭＯＳトランジスタが形成されるＰ型の活性領域と、前記Ｎ型半導体層に設けられＰチャネル型ＭＯＳトランジスタが形成されるＮ型の活性領域と、前記Ｐ型半導体層と前記Ｎ型半導体層とのそれぞれに設けられたトレンチ分離絶縁膜と、を備え、前記Ｐ型半導体層と前記トレンチ分離絶縁膜との境界面の少なくとも一部に、その境界面に作用する応力を抑制する応力抑制膜が設けられたものである。
【００２３】
このような応力抑制膜としては、請求項５記載のように、酸化種の透過を妨げる酸化種透過防止膜を用いることができる。
【００２４】
あるいは、請求項６記載のように、前記応力抑制膜として、前記Ｐ型半導体層及び前記トレンチ分離絶縁膜よりも変形容易な応力吸収膜を用いることができる。
【００２５】
請求項７記載の半導体装置は、一方主面にＰ型半導体層とＮ型半導体層とが設けられた半導体基板と、前記Ｐ型半導体層に設けられＮチャネル型ＭＯＳトランジスタが形成されるＰ型の活性領域と、前記Ｎ型半導体層に設けられＰチャネル型ＭＯＳトランジスタが形成されるＮ型の活性領域と、前記Ｐ型半導体層に設けられた第１トレンチ分離絶縁膜と、前記Ｎ型半導体層に設けられた第２トレンチ分離絶縁膜と、を備え、前記第１トレンチ分離絶縁膜は非酸化絶縁物により形成され、前記第２トレンチ分離絶縁膜は酸化絶縁物により形成されたものである。
【００２６】
請求項８記載の半導体装置は、一方主面にＰ型半導体層とＮ型半導体層とが設けられた半導体基板と、前記Ｐ型半導体層に設けられＮチャネル型ＭＯＳトランジスタが形成されるＰ型の活性領域と、前記Ｎ型半導体層に設けられＰチャネル型ＭＯＳトランジスタが形成されるＮ型の活性領域と、前記Ｐ型半導体層に設けられた第１トレンチ分離絶縁膜と、前記Ｎ型半導体層に設けられた第２トレンチ分離絶縁膜と、を備え、前記第２トレンチ分離絶縁膜の厚み寸法は、前記第１トレンチ分離絶縁膜の厚み寸法よりも小さく、かつ、０．５ｎｍ以下にしたものである。
【００２７】
この場合、請求項９記載のように、前記半導体基板の厚み方向における前記第１トレンチ分離絶縁膜の底部の位置と前記第２トレンチ分離絶縁膜の底部の位置とは実質的に同じであり、前記半導体基板の厚み方向における前記Ｐ型半導体層の一方主面と前記第１トレンチ分離絶縁膜の底部との距離寸法は、前記半導体基板の厚み方向における前記Ｎ型半導体層の一方主面と前記第２トレンチ分離絶縁膜の底部との距離寸法よりも大きくしてもよい。
【００２８】
請求項１０記載の半導体装置は、一方主面にＰ型半導体層とＮ型半導体層とが設けられた半導体基板と、前記Ｐ型半導体層に設けられＮチャネル型ＭＯＳトランジスタが形成されるＰ型の活性領域と、前記Ｎ型半導体層に設けられＰチャネル型ＭＯＳトランジスタが形成されるＮ型の活性領域と、前記Ｐ型半導体層に設けられた第１トレンチ分離絶縁膜と、前記Ｎ型半導体層に設けられた第２トレンチ分離絶縁膜と、を備え、前記Ｐ型半導体層表面の法線方向に対する前記第１トレンチ分離絶縁膜の側面の傾斜角度は、前記Ｎ型半導体層表面の法線方向に対する前記第２トレンチ分離絶縁膜の側面の傾斜角度よりも大きいものである。
【００２９】
請求項１１記載の半導体装置は、一方主面にＰ型半導体層とＮ型半導体層とが設けられた半導体基板と、前記Ｐ型半導体層に設けられＮチャネル型ＭＯＳトランジスタが形成されるＰ型の活性領域と、前記Ｎ型半導体層に設けられＰチャネル型ＭＯＳトランジスタが形成されるＮ型の活性領域と、前記Ｎ型の活性領域の少なくとも一部領域の上側に設けられ、前記Ｎ型の活性領域に応力を生じさせる応力発生膜と、を備えたものである。
【００３０】
この場合、請求項１２記載のように、前記応力発生膜は、前記半導体基板と熱膨張率の異なる材料により形成されたものであってもよい。
【００３１】
また、請求項１３記載のように、前記応力発生膜は、前記Ｎ型の活性領域の上側に設けられた絶縁膜であってもよい。
【００３２】
さらに、請求項１４記載のように、前記応力発生膜は、Ｎ型の活性領域に作り込まれるゲート電極の上側に設けられた導体膜であってもよい。
【００３３】
請求項１５記載の半導体装置は、一方主面にＰ型半導体層とＮ型半導体層とが設けられた半導体基板と、前記Ｐ型半導体層に設けられＮチャネル型ＭＯＳトランジスタが形成されるＰ型の活性領域と、前記Ｎ型半導体層に設けられＰチャネル型ＭＯＳトランジスタが形成されるＮ型の活性領域と、Ｎ型半導体層内に設けられ前記Ｎ型の活性領域に応力を生じさせる歪層と、を備えたものである。
【００３４】
この場合、請求項１６記載のように、前記歪層は、前記Ｎ型の半導体層の格子定数とは異なる格子定数を有しているものであってもよい。
【００３５】
また、請求項１７記載のように、前記半導体基板の厚み方向における、前記Ｐ型の活性領域の一方主面の位置は、前記Ｎ型の活性領域の一方主面よりも凹んだ位置にあり、前記歪層は、前記半導体基板の厚み方向において、前記Ｐ型の活性領域の一方主面と前記Ｎ型の活性領域の一方主面との間の位置に形成されていてもよい。
【００３６】
【発明の実施の形態】
この半導体装置を包括的に説明すると、この半導体装置では、半導体基板の主面に設けられたＰ型半導体層（第１半導体層）とＮ型半導体層（第２半導体層）とに、それぞれＰ型の活性領域とＮ型の活性領域が形成されている。Ｐ型の活性領域にはＮチャネル型ＭＯＳトランジスタが形成され、Ｎ型の活性領域にはＰチャネル型ＭＯＳトランジスタが形成されている。また、半導体基板には、トレンチ分離絶縁膜が形成されている。
【００３７】
そして、トレンチ分離絶縁膜等によりＰ型の活性領域に加わる応力が、トレンチ分離絶縁膜等によりＮ型の活性領域に加わる応力よりも大きくなるようにして、Ｎチャネル型ＭＯＳトランジスタでの駆動電流の減少を防止しつつ、Ｐチャネル型ＭＯＳトランジスタでの駆動電流を増加させることができるようにしている。
【００３８】
そのような応力差を生じさせるためのより具体的な構成については、以下の各実施の形態で説明する。
【００３９】
実施の形態１．
以下、この発明の実施の形態１に係る半導体装置について説明する。
【００４０】
図１は半導体装置の平面図であり、図２は図１のＩＩ−ＩＩ線断面図である。
【００４１】
これらの図に示すように、半導体装置は、半導体基板であるシリコン基板１上に、Ｐ型半導体層であるＰウエル３が形成されると共に、Ｎ型半導体層であるＮウエル４が形成された構成とされている。そして、Ｐウエル３の一部領域がＰ型の活性領域５に規定されると共に、そのＰ型の活性領域５の周囲に第１ダミー活性領域１１が複数規定されている。また、Ｎウエル４の一部領域がＮ型の活性領域６に規定されると共に、そのＮ型の活性領域６の周囲に第２ダミー活性領域１２が複数規定されている。
【００４２】
また、Ｐ型の活性領域５とＮ型の活性領域６との間や、Ｐ型の活性領域５とそれに隣合う各第１ダミー活性領域１１との間、各第１ダミー活性領域１１間、Ｎ型の活性領域６とそれに隣合う各第２ダミー活性領域１２との間、各第２ダミー活性領域１２間に介在してトレンチ分離絶縁膜２２が形成されている。
【００４３】
そして、Ｐウエル３の領域における各第１ダミー活性領域１１とトレンチ分離絶縁膜２２との境界線２２Ｌａの総長さ寸法が、Ｎウエル４の領域における第２ダミー活性領域１２とトレンチ分離絶縁膜２２との境界線２２Ｌｂの総長さ寸法よりも小さくなっている。
【００４４】
より具体的に説明すると、上記Ｐウエル３は、シリコン基板１の上面側にＰ型不純物を注入することにより形成され、Ｎウエル４はシリコン基板１の上面側にＮ型不純物を注入することにより形成されている。図１及び図２では、シリコン基板１の左半側領域にＰウエル３が形成され、シリコン基板１の右半側領域にＮウエル４が形成された様子を示しており、図１における破線は、Ｐウエル３とＮウエル４との境界線を示している。
【００４５】
なお、母基板としてＮ型半導体基板を用い、そのＮ型半導体基板の上面の一部領域にＰ型不純物を注入したり、又は、その逆に母基板としてＰ型半導体基板を用い、そのＰ型半導体基板の一部領域にＮ型不純物を注入してもよい。要するに、最終的構成において、シリコン基板１上にＰ型の半導体層とＮ型の半導体層とが形成されていればよい。
【００４６】
上記Ｐウエル３には、Ｎチャネル型ＭＯＳトランジスタが形成されることとなるＰ型の活性領域５が設けられている。図１では、Ｐ型の活性領域５は平面視略方形状に形成されている。このＰ型の活性領域５に対してゲート絶縁膜やゲート電極、ドレイン領域、ソース領域等の諸要素を作り込むことで、Ｎチャネル型ＭＯＳトランジスタが形成されることとなる。
【００４７】
また、同様にして、Ｎウエル４には、Ｐチャネル型ＭＯＳトランジスタが形成されることとなるＮ型の活性領域６が設けられている。図１では、Ｎ型の活性領域６は、平面視略方形状に形成されている。このＮ型の活性領域６は上記Ｐ型の活性領域５に対して所定間隔あけて隣合う位置に形成されている。そして、このＮ型の活性領域６に対して、ゲート絶縁膜やゲート電極、ドレイン領域、ソース領域等の諸要素を作り込むことで、Ｐチャネル型ＭＯＳトランジスタが形成されることとなる。
【００４８】
また、Ｐウエル３側であってＰ型の活性領域５の周囲には、半導体素子が形成されない少なくとも１つの第１ダミー活性領域１１が設けられている。図１では、Ｐ型の活性領域５の四方のうちＮ型の活性領域６と隣合う側の辺を除く３方を取囲むようにして、複数の第１ダミー活性領域１１が設けられている。また、各第１ダミー活性領域１１は平面視略方形状に形成されており、マトリクス状の行及び列方向に沿って一つ飛ばしに交互に設けられた態様（チェス盤の模様状）となっている。
【００４９】
また、Ｎウエル４側であってＮ型の活性領域６の周囲にも、半導体素子が形成されない少なくとも１つの第２ダミー活性領域１２が設けられている。図１では、Ｎ型の活性領域６の四方のうちＰ型の活性領域５と隣合う側の辺を除く３方を取囲むようにして、複数の第２ダミー活性領域１２が設けられている。各第２ダミー活性領域１１は上記第１ダミー活性領域と略同形状及び略同大きさの平面視略方形状に形成されており、マトリクス状に配列された態様となっている。
【００５０】
すなわち、上記第１ダミー活性領域１１のチェス盤の模様状の配列において、各第１ダミー活性領域１１間にダミー活性領域を配置した配列を想定すると、第２のダミー活性領域１２のマトリクス状の配列と略同じとなる。
【００５１】
また、トレンチ分離絶縁膜２２は、Ｐウエル３及びＮウエル４の上面であって上記Ｐ型の活性領域５と第１ダミー活性領域１１とＮ型の活性領域６と第２ダミー活性領域１２とを除く領域にトレンチ（溝）２１を形成し、該トレンチ２１に絶縁膜２２を埋込むことにより形成される。トレンチ２１は、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）装置やＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）装置を用いてＰウエル３及びＮウエル４にエッチングを行うことにより形成される。絶縁膜２２としては、例えば、シリコン酸化膜等の酸化絶縁物等が用いられる。
【００５２】
以上のように構成された半導体装置によると、第１ダミー活性領域１１と第２ダミー活性領域１２とは略同形状かつ略同大きさとされているところ、Ｐウエル３側における第１ダミー活性領域１１の配置密度よりも、Ｎウエル４側における第２ダミー活性領域１２の配置密度の方が大きくなっている。従って、Ｐウエル３の領域における各第１ダミー活性領域１１とトレンチ分離絶縁膜２２との境界線２２Ｌａの総長さ寸法は、Ｎウエル４の領域における第２ダミー活性領域１２とトレンチ分離絶縁膜２２との境界線２２Ｌｂの総長さ寸法よりも小さくなっている。
【００５３】
このため、Ｐウエル３側において第１ダミー活性領域１１とトレンチ分離絶縁膜２２との境界線２２Ｌａで生じる応力が積重なってＰ型の活性領域５に加わることとなる総応力は、同様の原理でＮ側活性領域６に加わることとなる総応力よりも小さい。
【００５４】
従って、Ｐ型の活性領域５に生じる応力を低減させることによりキャリアのモビリティの減少を低減させ、もって、Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を低減させることができる。同時にＮ型の活性領域６に生じる応力を増加させることによりキャリアのモビリティを増大させ、もって、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を図ることができる。
【００５５】
ところで、この半導体装置において、Ｐ型の活性領域５に作用する総応力は、境界線２２Ｌａの総長さ寸法に依存し、Ｎ型の活性領域６に作用する総応力は、境界線２２Ｌｂの総長さ寸法に依存する。そして、Ｐ型の活性領域５に作用する応力がＮ型の活性領域６に作用する応力よりも小さければよいから、境界線２２Ｌａの総長さ寸法が境界線２２Ｌｂの総長さ寸法よりも小さければよい。
【００５６】
これを実現するための第１ダミー活性領域１１及び第２ダミー活性領域１２の構成としては、図１に開示した態様の他、形状や大きさ等を変更することにより、種々の態様を考えることができる。
【００５７】
例えば、第１ダミー活性領域１１及び第２ダミー活性領域１２の個数を同数とし、各第１ダミー活性領域の形状を円形にすると共に、第２ダミー活性領域１２を三角形状等の多角形状に形成してもよい。
【００５８】
実施の形態２．
この発明の実施の形態２に係る半導体装置について説明する。なお、上記実施の形態１において説明したものと同様構成要素については同一符号を付して説明を省略する。
【００５９】
図３はこの半導体装置の平面図である。
【００６０】
同図に示すように、この半導体装置では、Ｎ型半導体層であるＮウエル４側では、Ｎ型の活性領域６の周囲に、半導体素子が形成されない少なくとも１つのダミー活性領域３２が設けられている。本実施の形態では、上記実施の形態１と同様の態様にて、複数のダミー活性領域３２が設けられている。
【００６１】
また、Ｐ型半導体層であるＰウエル３側では、Ｐ型の活性領域５の周囲に、半導体素子が形成されないダミー活性領域が設けられない構成となっている。Ｐ型の活性領域５の周囲には、全て分離絶縁膜２２が形成されている。
【００６２】
この半導体装置では、Ｎ型の活性領域６の周囲には、ダミー活性領域３２が設けられているため、上記実施の形態１において述べたのと同様の理由により、該Ｎ型の活性領域６に大きな応力を生じさせて、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を図ることができる。同時に、Ｐ型の活性領域５の周囲には、ダミー活性領域が設けられていないため、該Ｐ型の活性領域５に生じる応力を低減させて、Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を低減させることができる。
【００６３】
実施の形態３．
この発明の実施の形態３に係る半導体装置について説明する。なお、上記実施の形態１において説明したものと同様構成要素については同一符号を付して説明を省略する。
【００６４】
図４はこの半導体装置の断面図である。
【００６５】
同図に示すように、この半導体装置では、Ｐウエル３とトレンチ分離絶縁膜２２との境界面に応力抑制膜４０が設けられている。一方、Ｎウエル４とトレンチ分離絶縁膜２２との境界面には応力抑制膜４０が設けられていない。
【００６６】
本実施の形態では、Ｐウエル３側において、Ｐ型の活性領域５とダミー活性領域１１との間及び各ダミー活性領域１１間に形成される各トレンチ２１の両側面及び底面の全体に、応力抑制膜４０が設けられている。
【００６７】
なお、各ダミー活性領域１１，１２の配設態様は、図１に示すのと同様でＰウエル３側とＮウエル４側とで変更してもよいし、また、図１５に示すように、Ｐウエル３側とＮウエル４側とで同様であってもよい。なお、以下の実施の形態においても同様に各ダミー活性領域の配設態様については、図１に示す態様に限られない。
【００６８】
また、Ｐウエル３とＮウエル４との間において、Ｐ型の活性領域５とＮ型の活性領域６との間に形成されるトレンチ２１の内周面のうち、Ｐ型の活性領域５側の側面と、底面のＰ型の活性領域５側半部に、応力抑制膜４０を堆積させている。
【００６９】
上記応力抑制膜４０は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法等により堆積されるものであり、次の２通りのタイプものを用いることができる。
【００７０】
第１には、応力抑制膜４０として酸素の透過を妨げる酸素透過防止膜を用いることができる。このような酸素透過防止膜としては、例えば、窒化シリコン（ＳｉＮ）等を用いることができる。
【００７１】
そして、酸素透過防止膜により、トレンチ分離絶縁膜２２として用いられる酸化絶縁物からＰ型の活性領域５やダミー活性領域１１への酸化種の透過を防止する。
【００７２】
第２には、応力抑制膜４０としては、Ｐ型の活性領域５及びダミー活性領域１１を形成するシリコン（Ｐ型不純物が導入されたシリコン）とトレンチ分離絶縁膜２２を形成する酸化物等の絶縁物よりも変形容易（弾性変形であっても塑性変形であってもよい）な応力吸収膜を用いることができる。このような応力抑制膜としては、例えば、ボロン酸化膜等を用いることができる。
【００７３】
そして、該応力吸収膜の変形により、トレンチ分離絶縁膜２２とＰ型の活性領域５及びダミー活性領域１１の各間で生じる応力が吸収緩和されるようにする。
【００７４】
この半導体装置のうち、応力抑制膜４０として酸素透過防止膜を用いたものにあっては、Ｐ型の活性領域５やダミー活性領域１１の酸化が防止され、酸化による体積膨潤も防止される。また、応力抑制膜４０として、応力吸収膜を用いたものにあっては、該応力吸収膜の変形により、トレンチ分離絶縁膜２２とＰ型の活性領域５及びダミー活性領域１１の各間で生じる応力が吸収緩和される。従って、いずれも場合においても、該Ｐ型の活性領域５に生じる応力を低減させて、Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を低減させることができる。
【００７５】
また、同時に、Ｎ型の活性領域６については、酸化による体積膨潤によって、該Ｐ型の活性領域６に比較的大きな応力を生じさせて、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を図ることができる。
【００７６】
なお、本実施の形態においては、Ｐウエル３側に形成されることとなるトレンチ２１の内周面の全てに、応力抑制膜４０が設けられているが、必ずしもその必要はない。例えば、Ｐ側の活性領域５とその周囲のダミー活性領域１１との間に設けられるトレンチ２１の内周面だけに応力抑制膜４０を設けてもよい。要するに、Ｐウエル３とトレンチ分離絶縁膜２２との境界面との少なくとも一部に応力抑制膜４０が設けられていれば、Ｐ型の活性領域５に対する応力の低減を図ることができる。
【００７７】
実施の形態４．
この発明の実施の形態４に係る半導体装置について説明する。なお、上記実施の形態１において説明したものと同様構成要素については同一符号を付して説明を省略する。
【００７８】
図５はこの半導体装置の断面図である。
【００７９】
同図に示すように、この半導体装置では、Ｐウエル３側に設けられた第１トレンチ分離絶縁膜５０と、Ｎウエル４側に設けられた第２トレンチ分離絶縁膜５１とがそれぞれ異なる絶縁材料により形成されている。
【００８０】
すなわち、Ｐウエル３側では、Ｐ型の活性領域５とダミー活性領域１１との間及び各ダミー活性領域１１の各間に第１トレンチ分離絶縁膜５０が設けられている。
【００８１】
この第１トレンチ分離絶縁膜５０は、酸素原子を含まない絶縁材料である非酸化絶縁物により形成されている。このような非酸化絶縁物としては、例えば、窒化シリコン（ＳｉＮ）等を用いることができる。
【００８２】
また、Ｎウエル４側では、Ｎ型の活性領域６とダミー活性領域１２との間及び各ダミー活性領域１２との各間に第２トレンチ分離絶縁膜５１が形成されている。
【００８３】
この第２トレンチ分離絶縁膜５１は、酸素原子を含む絶縁材料である酸化絶縁物により形成されている。このような酸化絶縁物としては、例えば、酸化シリコン（ＳｉＯ２）等を用いることができる。
【００８４】
また、Ｐ型の活性領域５とＮ型の活性領域６との間に形成されるトレンチ５２では、そのＰ型の活性領域５側の半部に非酸化絶縁物５２ａが埋込まれ、Ｎ型の活性領域６側の半部に酸化絶縁物５２ｂが埋込まれている。
【００８５】
これらの構成は、例えば、マスクを用いた選択的な非酸化絶縁物や酸化絶縁物の埋込みにより形成される。
【００８６】
この半導体装置では、第１トレンチ分離絶縁膜５０は非酸化絶縁物により形成されているため、Ｐウエル３は酸化し難い。従って、酸化による体積膨潤を防止して、Ｐ型の活性領域５に生じる応力を低減させて、Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を低減させることができる。同時に、第２トレンチ分離絶縁膜５１は酸化絶縁物により形成されているため、Ｎウエル４は酸化し易い。従って、酸化による体積膨潤によって、Ｎ型の活性領域６に比較的大きな応力を生じさせて、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を図ることができる。
【００８７】
実施の形態５．
この発明の実施の形態５に係る半導体装置について説明する。なお、上記実施の形態１において説明したものと同様構成要素については同一符号を付して説明を省略する。
【００８８】
図６はこの半導体装置の断面図である。
【００８９】
同図に示すように、この半導体装置では、Ｐウエル３側に設けられた第１トレンチ分離絶縁膜６０の厚み寸法Ｈ１と、Ｎウエル４側に設けられた第２トレンチ分離絶縁膜６１との厚み寸法Ｈ２とが互いに異なり、第２トレンチ分離絶縁膜６１の厚み寸法Ｈ２が第１トレンチ分離絶縁膜６０の厚み寸法Ｈ１よりも小さく、０．５ｎｍ以下となっている。
【００９０】
すなわち、Ｐウエル３側では、Ｐ型の活性領域５とダミー活性領域１１との間及び各ダミー活性領域１１の各間に第１トレンチ分離絶縁膜６０が設けられている。
【００９１】
また、Ｎウエル４側では、Ｎ型の活性領域６とダミー活性領域１２との間及び各ダミー活性領域１２の各間に第２トレンチ分離絶縁膜６１が設けられている。
【００９２】
第１トレンチ分離絶縁膜６０及び第２トレンチ分離絶縁膜６１は、それぞれトレンチ６０ｇ，６１ｇに酸化物等の絶縁物を埋込むことにより形成される。この際、トレンチ６０ｇ，６１ｇの深さ寸法を異ならせることにより、厚み寸法の異なった第１トレンチ分離絶縁膜６０及び第２トレンチ分離絶縁膜６１が形成されることとなる。
【００９３】
なお、トレンチ６０ｇ，６１ｇの深さ寸法を異ならせることは、例えば、Ｐウエル３側でトレンチ６０ｇ形成する際のエッチング時間を、Ｎウエル４側でトレンチ６１ｇを形成する際のエッチング時間を長くすることにより実現される。
【００９４】
また、Ｐ型の活性領域５とＮ型の活性領域６との間に形成されるトレンチ６２ｇでは、そのＰ型の活性領域５側の半部の深さ寸法は、Ｎ型の活性領域６側の半部の深さ寸法よりも大きくなっており、従って、該トレンチ６２ａに形成されるトレンチ分離絶縁膜６２については、Ｐ型の活性領域５側の半部６２ａの厚み寸法がＮ型の活性領域６側の半部６２ｂの厚み寸法よりも大きくなっている。
【００９５】
この半導体装置によれば、第１トレンチ分離絶縁膜６０の厚み寸法Ｈ１が、第２トレンチ分離絶縁膜６１の厚み寸法Ｈ２よりも大きくなっているため、Ｐ型の活性領域５に生じる応力を、Ｎ型の活性領域６に生じる応力よりも小さくすることができる。
【００９６】
詳述すると、トレンチ分離絶縁膜６０，６１，６２を起因として生じる応力は、その底部で最も大きくなる。というのは、トレンチ分離絶縁膜６０，６１，６２の上部側で発生した応力は、シリコン基板１が反ることで緩和されたり、又、後のエッチング工程で、トレンチ分離絶縁膜６０，６１，６２とトレンチ６０ａ，６１ａ，６２ａとの表層側境界部分にノッチ（Ｖ字状溝）が形成されることで緩和される。一方、トレンチ分離絶縁膜６０，６１，６２の底部側で発生した応力については、そのような応力の逃げを期待することができない。このため、トレンチ分離絶縁膜６０，６１，６２の底部に近づくほど応力が大きくなる。
【００９７】
そして、この半導体装置では、第１トレンチ分離絶縁膜６０の厚み寸法は比較的大きいため、その底部はＰウエル３の表面から比較的に離れた位置にある。このため、ＭＯＳトランジスタが作り込まれることとなるＰ型の活性領域５の表面に作用する応力は、比較的小さい。従って、Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を低減させることができる。
【００９８】
一方、第２トレンチ分離絶縁膜６１の厚み寸法は比較的小さいため、その底部はＮウエル４の表面から比較的に近い位置にある。このため、ＭＯＳトランジスタが作り込まれることとなるＮ型の活性領域５の表面に作用する応力は、比較的大きい。従って、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を図ることができる。特に、第２トレンチ分離絶縁膜６１の厚み寸法を０．５ｎｍ以下とすることで、その底部で発生する応力をＮ型の活性領域６の表面に有効に作用させて、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を期待できることとなる。
【００９９】
実施の形態６．
この発明の実施の形態６に係る半導体装置について説明する。なお、上記実施の形態５において説明したものと同様構成要素については同一符号を付して説明を省略する。
【０１００】
この半導体装置では、上記実施の形態５と同様に、Ｐウエル７３側に設けられた第１トレンチ分離絶縁膜７０の厚み寸法Ｈ１と、Ｎウエル７４側に設けられた第２トレンチ分離絶縁膜７１との厚み寸法Ｈ２が互いに異なり、第１トレンチ分離絶縁膜７０の厚み寸法Ｈ１が、第２トレンチ分離絶縁膜７１の厚み寸法Ｈ２よりも大きくなっている。
【０１０１】
但し、次の点で実施の形態５と相違している。
【０１０２】
すなわち、シリコン基板１の厚み方向における第１トレンチ分離絶縁膜７０の底部の位置と第２トレンチ分離絶縁膜７１の底部の位置とは実質的に同じとなっている。
【０１０３】
そして、Ｎウエル７４の主面（図７の上面）がＰウエル７３の主面（図７の上面）より一段落込んだ位置にあり、シリコン基板１の厚み方向におけるＰウエル７３の主面と第１トレンチ分離絶縁膜７０の底部との距離寸法Ｈ１が、シリコン基板１の厚み方向におけるＮウエル７４の主面と第２トレンチ分離絶縁膜７１の底部との距離寸法Ｈ２よりも大きくなっている。
【０１０４】
なお、Ｐ型の活性領域５とＮ型の活性領域６との間に設けられるトレンチ分離絶縁膜７２では、そのＰ型の活性領域５側の半部７２ａの厚み寸法Ｈ１は、Ｎ型の活性領域６側の半部７２ｂの厚み寸法Ｈ２よりも大きくなっている。
【０１０５】
このような半導体装置は、次のようにして製造することができる。
【０１０６】
まず、Ｐウエル７３及びＮウエル７４を備えたシリコン基板１を準備し、これらＰウエル７３及び７４の双方上に、エッチングにより、所定深さ寸法のトレンチ７０ｇ，７１ｇ，７２ｇ（図８参照）を形成する。これらのトレンチ７０ｇ，７１ｇ，７２ｇは、全て同じ深さ寸法のものであるので、同形成工程において一括して形成することができる。
【０１０７】
次に、トレンチ７０ｇ，７１ｇ，７２ｇに絶縁物を埋込んで、トレンチ分離酸化膜７０，７１，７２を形成する。この状態では、図８に示すようになる。
【０１０８】
この後、Ｎウエル７３側の表層を所定厚さＨ３だけ除去する。図８では、Ｎウエル７４側において２点鎖線よりも上側部分を除去する。この除去は、例えば、エッチング法により行われる。
【０１０９】
これにより、図７に示す構成の半導体装置が得られる。
【０１１０】
このような半導体装置でも、上記実施の形態５と同様の理由により、Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を低減させることができるのと同時に、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を図ることができる。
【０１１１】
特に、この半導体装置では、同じ深さ寸法のトレンチ７０ｇ，７１ｇ，７２ｇを形成した後、Ｎウエル７４の表層を所定厚さ除去することによって、Ｐウエル７３側とＮウエル７４側とで、トレンチ分離絶縁膜７０，７１，７２の厚み寸法を相互に異ならせることができるので、該トレンチ７０ｇ，７１ｇ，７２ｇの形成が容易である。
【０１１２】
実施の形態７．
この発明の実施の形態７に係る半導体装置について説明する。なお、上記実施の形態１において説明したものと同様構成要素については同一符号を付して説明を省略する。
【０１１３】
図９はこの半導体装置の断面図である。
【０１１４】
同図に示すように、この半導体装置では、Ｐウエル８３側に第１トレンチ分離絶縁膜８０が形成され、Ｎウエル８４側に第２トレンチ分離絶縁膜８１が形成されている。そして、Ｐウエル８３の表面の法線方向に対する該第１トレンチ分離絶縁膜８０の側面の傾斜角度θ１が、Ｎウエル８４の表面の法線方向に対する第２トレンチ分離絶縁膜８１の側面の傾斜角度θ２よりも大きくなっている。
【０１１５】
また、Ｐ型の活性領域５とＮ型の活性領域６との間に設けられるトレンチ分離絶縁膜８２では、そのＰ型の活性領域５側の側面の傾斜角度（ここではθ１）をＮ型の活性領域６側の傾斜角度（ここではθ２）よりも大きくしている。
【０１１６】
Ｎウエル８４側の傾斜角度θ２を実質的に０度とした場合、Ｐウエル８３側の傾斜角度θ１としては例えば０度よりも大きく３０度以下とするとよい。
【０１１７】
このような側面の傾斜角度θ１，θ２の調整は、例えば各トレンチ８０ｇ，８１ｇ，８２ｇをウエットエッチング法により形成する際、反応生成物の除去態様の変更等により対応可能である。
【０１１８】
以上のように構成された半導体装置によると、第１トレンチ分離絶縁膜８０の側面の傾斜角度θ１が比較的大きいため、Ｐウエル８３と第１トレンチ分離絶縁膜８０との境界面で生じた応力がその傾斜方向に分散し易くなる。従って、Ｐ型の活性領域５に生じる応力を低減させて、Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を低減させることができる。同時に、第２トレンチ分離絶縁膜８１の側面の傾斜角度θ２は比較的小さいため、Ｎウエル８４と第２トレンチ分離絶縁膜８１との境界面で生じた応力が分散し難く、Ｎ型の活性領域６に比較的大きな応力を生じさせて、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を図ることができる。
【０１１９】
実施の形態８．
この発明の実施の形態８に係る半導体装置について説明する。なお、上記実施の形態１において説明したものと同様構成要素については同一符号を付して説明を省略する。
【０１２０】
図１０はこの半導体装置の断面図である。
【０１２１】
この半導体装置では、Ｎ型の活性領域６の少なくとも一部領域の上側に、Ｎ型の活性領域６に応力を生じさせる応力発生膜９０が設けられている。また、Ｐ型の活性領域５側には、そのような応力発生膜９０が設けられていない。
【０１２２】
なお、本実施の形態では、応力発生膜９０として絶縁物を想定しており、応力発生膜９０の配設態様としては、次のようになる。
【０１２３】
すなわち、Ｎウエル４側のＮ型の活性領域６に、ポリシリコン膜等のゲート絶縁物９５やゲート電極９６等を形成してＰチャネル型トランジスタを形成した状態で、該Ｐチャネル型トランジスタ上を覆うようにして、応力発生膜９０を形成している（図１０ではＮウエル４の全域やそこに形成されたトレンチ分離絶縁膜２２、ゲート電極９６を覆うようにして応力発生膜９０が形成された態様を示している）。そして、この応力発生膜９０上に層間絶縁膜９１が形成されている。
【０１２４】
応力発生膜９０は、シリコンと熱膨張率の異なるものを比較的高温で堆積することにより形成されている。例えば、ＣＶＤ法によって窒化シリコン（ＳｉＮ）を堆積することにより、応力発生膜９０が形成される。
【０１２５】
すなわち、応力発生膜９０を形成した後、冷却されると、シリコン基板１と応力発生膜９０との熱膨張率の相違により、応力発生膜９０が比較的大きく収縮するので、Ｎウエル４の表面領域に比較的高い応力が生じるようになっている。
【０１２６】
この半導体装置によると、Ｎウエル４の上側に設けられた応力発生膜９０によって、Ｎ型の活性領域６に比較的大きな応力を生じさせて、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を図ることができる。Ｐ型の活性領域５についてはそのような応力発生膜９０を設けていないので、Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を防止することができる。
【０１２７】
なお、応力発生膜９０の形成態様は上記のものに限られない。例えば、シリコン基板１に作込まれたＰチャネル型ＭＯＳトランジスタ上に形成される層間絶縁膜と、該層間絶縁膜上に形成される配線パターン間に、応力発生膜を形成してもも構わない。また、多層配線を形成する際には、配線層間のうちの少なくとも一つに応力発生膜９０を形成してもよい。要するに、層間の位置は問わず、Ｎウエル４の対応領域の少なくとも一部に応力発生膜９０が形成されていればよく、Ｐウエル側には応力発生膜９０が形成されない構成であればよい。
【０１２８】
実施の形態９．
この発明の実施の形態９に係る半導体装置について説明する。なお、上記実施の形態１において説明したものと同様構成要素については同一符号を付して説明を省略する。
【０１２９】
図１１はこの半導体装置の断面図である。
【０１３０】
この半導体装置は、基本的には、上記実施の形態８に係る半導体装置と同様に、Ｎ型の活性領域６の少なくとも一部領域の上側に、Ｎ型の活性領域６に応力を生じさせる応力発生膜１００を設けたものである。
【０１３１】
本実施の形態では、応力発生膜１００として、導体を想定しており、応力発生膜１００の配設態様は、次のようになる。
【０１３２】
すなわち、Ｎウエル４側のＮ型の活性領域６に、ポリシリコン膜等のゲート絶縁物１０５やゲート電極１０６を形成した後、該ゲート電極１０６上に応力発生膜１００を形成している。
【０１３３】
応力発生膜１００は、シリコンと熱膨張率の異なるものを比較的高温で堆積することにより形成されている。例えば、ＣＶＤ法によってタングステンやタングステンシリサイドを堆積することにより、応力発生膜１００が形成される。
【０１３４】
そして、応力発生膜１００を形成した後、冷却されると、シリコン基板１と応力発生膜１００との熱膨張率の相違により、応力発生膜１００が比較的大きく収縮し、ゲート電極１０６及びゲート絶縁物１０５を介して、それらの下方にあるＮ型の活性領域６に比較的高い応力が生じるようになっている。
【０１３５】
なお、応力発生膜１００による応力をＮ型の活性領域６に効率よく作用させるため、Ｎチャネル型ＭＯＳトランジスタ側（Ｐウエル３側）のゲート絶縁膜１０５の膜厚よりも、Ｐチャネル型ＭＯＳトランジスタ側（Ｎウエル４側）のゲート絶縁膜１０５の膜厚を薄くするのが好ましい。
【０１３６】
この半導体装置によると、ゲート電極１０６の上に設けられた応力発生膜１００によって、Ｎ型の活性領域６に比較的大きな応力を生じさせて、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を図ることができる。Ｎチャネル型ＭＯＳトランジスタ側のゲート電極１０６についてはそのような応力発生膜１００を設けていないので、該Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を防止することができる。
【０１３７】
実施の形態１０．
この発明の実施の形態１０に係る半導体装置について説明する。なお、上記実施の形態１において説明したものと同様構成要素については同一符号を付して説明を省略する。
【０１３８】
図１２はこの半導体装置の断面図である。
【０１３９】
この半導体装置では、Ｎウエル１１４（Ｎウエル４に対応する）内に、歪層１１０が設けられている。対して、Ｐウエル１１３（Ｐウエル３対応する）にはそのような歪層１１０が設けられない構成となっている。
【０１４０】
歪層１１０は、Ｎウエル１１４内であってその主面から所定距離離れた深さ位置に層状を成して形成されている。歪層１１０をＮウエル１１４の所定深さ位置に形成しているのは、Ｎウエル１１４の活性領域１１６の表層においてソースドレイン間のチャネルの動作に支障が無いようにするためである。
【０１４１】
歪層１１０は、Ｎウエル１１４を構成するシリコンの格子定数とは異なる格子定数を有している。例えば、シリコンの単結晶とシリコンゲルマニウム（ＳｉＧｅ）の単結晶とは格子定数が異なっている。従って、母基板となるシリコン単結晶の基板上におけるＮウエル１１４の領域に、シリコンゲルマニウムそしてシリコンをエピタキシャル成長させると、図１２に示すように、Ｎウエル１１４の領域において、歪層１１０が設けられたシリコン基板１１１が得られる。
【０１４２】
このシリコン基板１１１に対して、Ｐウエル１１３やＮウエル１１４を形成し、ダミー活性領域１１，１２や、それぞれのＰ型及びＮ型の活性領域１１５，１１６を規定し、それらにＮチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタを形成することで、半導体装置が製造される。
【０１４３】
この半導体装置では、Ｎウエル１１４側の領域（本実施の形態ではＮウエル１１４のほぼ全域）に、Ｎウエル１１４を構成するシリコンとは格子定数が異なる歪層１１０が設けられているため、格子構造の不整合によって、Ｎ型の活性領域１１５に応力を生じさせることができる。これにより、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を図ることができる。Ｐ型の活性領域１１５についてはそのような歪層を設けていないので、Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を防止することができる。
【０１４４】
なお、必ずしもＮウエル１１４の全領域に歪層が設けられている必要はなく、例えば、Ｎ型の活性領域１１６にのみ、或は、ダミー活性領域１１にのみ、歪層が設けられていてもよい。
【０１４５】
実施の形態１１．
以下、この発明の実施の形態１１に係る半導体装置について説明する。なお、上記実施の形態１において説明したものと同様構成要素については同一符号を付して説明を省略する。
【０１４６】
図１３はこの半導体装置の断面図である。
【０１４７】
この半導体装置は、上記実施の形態１０と同様に、Ｎウエル１２４に歪層１２０を設けたものであるが、次の点で上記実施の形態１０とは相違している。
【０１４８】
すなわち、上記実施の形態１０では、Ｐウエル１１３とＮウエル１１４との表面が面一となっている（基板の厚み方向における位置が揃えられている）が、本実施の形態では、Ｐウエル１２３の主面の位置は、Ｎウエル１２４の主面の位置よりも凹んだ位置にある。
【０１４９】
また、歪層１２０が、半導体基板１２１の厚み方向において、Ｐウエル１２３の主面とＮウエル１２４の主面との間の位置に形成されている。
【０１５０】
このような半導体装置は、次のようにして製造することができる。
【０１５１】
まず、主面のほぼ全域に歪層１２０が形成された基板１２１を準備し、該基板１２１に適宜不純物を拡散させてＰウエル１２３とＮウエル１２４とを形成する。
【０１５２】
この後、図１４に示すように、Ｐ型及びＮ型の各活性領域１２４，１２５及び各ダミー活性領域１１，１２間にトレンチ分離絶縁膜２２を形成する。
【０１５３】
そして、Ｐウエル１２３の領域において、その表層部分を歪層１２０と共に除去する（図１４においてＰウエル１２３の２点鎖線よりも上方部分を除去）。除去は、例えば、エッチング法等により行われる。
【０１５４】
これにより、Ｎウエル１２４側だけに歪層１２０を有する基板１２１が得られる。
【０１５５】
この後、Ｐウエル１２３，Ｎウエル１２４に適宜ＭＯＳトランジスタが作り込まれる。
【０１５６】
このようにして製造される半導体装置でも、上記実施の形態１０と同様の理由により、Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を低減させることができるのと同時に、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を図ることができる。
【０１５７】
特に、この半導体装置では、主面のほぼ全域に歪層１２０が形成された基板１２１から、Ｎウエル１２４だけに歪層１２０が設けられた半導体装置を製造することができるため、シリコン基板１２１の製造が容易となる。
【０１５８】
【発明の効果】
以上のように、この発明の請求項１記載の半導体装置によると、第１活性領域に作用する応力は、第２活性領域に生じる応力よりも小さいため、当該第１活性領域にＮチャネル型ＭＯＳトランジスタを作り込むことで、その駆動電流の減少を低減させることができる。同時に、第２活性領域にＰチャネル型ＭＯＳトランジスタを作り込むことで、その駆動電流の増加を図ることができる。
【０１５９】
また、請求項２記載の半導体装置によると、Ｐ型半導体層の領域における第１ダミー活性領域とトレンチ分離絶縁膜との境界線の総長さ寸法は比較的小さいため、Ｐ型の活性領域に生じる応力を低減させて、Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を低減させることができる。同時に、Ｎ型半導体層の領域における第２ダミー活性領域と前記トレンチ分離絶縁膜との境界線の総長さ寸法は比較的大きいため、Ｎ型の活性領域に大きな応力を生じさせて、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を図ることができる。
【０１６０】
また、この発明の請求項３記載の発明によれば、Ｐ型の活性領域の周囲には、ダミー活性領域が形成されないため、該Ｐ型の活性領域に生じる応力を低減させて、Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を低減させることができる。同時に、Ｎ型の活性領域の周囲には、ダミー活性領域が設けられているため、該Ｎ型の活性領域に大きな応力を生じさせて、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を図ることができる。
【０１６１】
また、請求項４記載の発明によれば、前記Ｐ型半導体層と前記トレンチ分離酸化絶縁膜との境界面の少なくとも一部に、前記Ｐ型半導体層と前記トレンチ分離絶縁膜との境界面の応力を抑制する応力抑制膜が設けられているため、該応力が応力抑制膜で抑制される。従って、Ｐ型の活性領域に生じる応力を低減させて、Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を低減させることができる。同時に、Ｎ型の活性領域については、トレンチ分離絶縁膜との境界で生じる応力によって、該Ｐ型の活性領域に比較的大きな応力を生じさせて、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を図ることができる。
【０１６２】
さらに、請求項５記載の発明によれば、Ｐ型半導体層側の酸化が防止され、酸化による体積膨潤も防止される。これにより、Ｐ型の活性領域に生じる応力を低減させて、Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を低減させることができる。同時に、Ｎ型の活性領域については、酸化による体積膨潤によって、該Ｐ型の活性領域に比較的大きな応力を生じさせて、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を図ることができる。
【０１６３】
また、請求項６記載の発明によれば、Ｐ型半導体層とトレンチ分離絶縁膜との境界面で生じる応力が応力吸収膜で吸収される。従って、Ｐ型の活性領域に生じる応力を低減させて、Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を低減させることができる。同時に、Ｎ型の活性領域については、トレンチ分離絶縁膜との境界で生じる応力によって、該Ｐ型の活性領域に比較的大きな応力を生じさせて、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を図ることができる。
【０１６４】
請求項７記載の発明によれば、第１トレンチ分離絶縁膜は非酸化絶縁物により形成されているため、Ｐ型半導体層は酸化し難い。従って、酸化による体積膨潤を防止して、Ｐ型の活性領域に生じる応力を低減させて、Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を低減させることができる。同時に、第２トレンチ分離絶縁膜は酸化絶縁物により形成されているため、Ｎ型半導体層は酸化し易い。従って、酸化による体積膨潤によって、Ｎ型の活性領域に比較的大きな応力を生じさせて、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を図ることができる。
【０１６５】
請求項８記載の発明によれば、第１トレンチ分離絶縁膜の厚み寸法は比較的大きいため、Ｐ型の活性領域に生じる応力を低減させて、Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を低減させることができる。同時に、第２トレンチ分離絶縁膜の厚み寸法は比較的小さく、０．５ｎｍ以下であるため、Ｎ型の活性領域に比較的大きな応力を生じさせて、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を図ることができる。
【０１６６】
請求項９記載の発明によれば、半導体基板の厚み方向における第１トレンチ分離絶縁膜の底部の位置と第２トレンチ分離絶縁膜の位置とは実質的に同じであるため、それら第１トレンチ分離絶縁膜が埋込まれるトレンチと第２トレンチ分離絶縁膜が埋込まれるトレンチとを同工程で製造することができる。
【０１６７】
請求項１０記載の発明によれば、第１トレンチ分離絶縁膜の側面の傾斜角度が比較的大きいため、Ｐ型半導体層と第１トレンチ分離絶縁膜との境界面で生じた応力がその傾斜方向に分散し易くなる。従って、Ｐ型の活性領域に生じる応力を低減させて、Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を低減させることができる。同時に、第２トレンチ分離絶縁膜の側面の傾斜角度は比較的小さいため、Ｎ型半導体層と第２トレンチ分離絶縁膜との境界面で生じた応力が分散し難く、Ｎ型の活性領域に比較的大きな応力を生じさせて、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を図ることができる。
【０１６８】
請求項１１記載の半導体装置によると、Ｎ型半導体層の上側に設けられた応力発生膜によって、Ｎ型の活性領域に比較的大きな応力を生じさせて、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を図ることができる。Ｐ型の活性領域についてはそのような応力発生膜を設けていないので、Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を防止することができる。
【０１６９】
また、請求項１２記載の発明によれば、半導体基板として用いられるシリコンとの熱膨張率の相違によって、Ｎ型の活性領域に応力を生じさせることができる。
【０１７０】
請求項１３記載の発明によれば、Ｎ型の活性領域の上側に設けられた応力発生膜によって、比較的大きな応力を当該Ｎ型の活性領域に生じさせることができる。
【０１７１】
請求項１４記載の半導体装置によると、ゲート電極を介してＮ型の活性領域に応力を生じさせることができる。
【０１７２】
請求項１５記載の発明によれば、Ｎ型半導体層内であってＮ型の活性領域に設けられた歪層によって、Ｎ型の活性領域に比較的大きな応力を生じさせて、Ｐチャネル型ＭＯＳトランジスタの駆動電流の増加を図ることができる。Ｐ型の活性領域についてはそのような歪層を設けていないので、Ｎチャネル型ＭＯＳトランジスタの駆動電流の減少を防止することができる。
【０１７３】
請求項１６記載の発明によれば、格子定数の不整合によって、Ｎ型の活性領域に応力を生じさせることができる。
【０１７４】
請求項１７記載の発明によれば、歪層が、半導体基板の厚み方向において、Ｐ型の活性領域の主面とＮ型の活性領域との間の位置に形成されているため、半導体基板のＰ型の活性領域と前記Ｎ型の活性領域との双方に歪層を形成した後、Ｐ型の活性領域の主面表層部分を削除することにより、該Ｐ型の活性領域における歪層を無くすることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１に係る半導体装置を示す概略平面図である。
【図２】図１のＩＩ−ＩＩ線断面図である。
【図３】この発明の実施の形態２に係る半導体装置を示す概略平面図である。
【図４】この発明の実施の形態３に係る半導体装置を示す概略断面図である。
【図５】この発明の実施の形態４に係る半導体装置を示す概略断面図である。
【図６】この発明の実施の形態５に係る半導体装置を示す概略断面図である。
【図７】この発明の実施の形態６に係る半導体装置を示す概略断面図である。
【図８】同上の半導体装置の製造工程の途中状態を示す概略断面図である。
【図９】この発明の実施の形態７に係る半導体装置を示す概略断面図である。
【図１０】この発明の実施の形態８に係る半導体装置を示す概略断面図である。
【図１１】この発明の実施の形態９に係る半導体装置を示す概略断面図である。
【図１２】この発明の実施の形態１０に係る半導体装置を示す概略断面図である。
【図１３】この発明の実施の形態１１に係る半導体装置を示す概略断面図である。
【図１４】同上の半導体装置の製造工程の途中状態を示す概略断面図である。
【図１５】従来の半導体装置を示す概略平面図である。
【図１６】図１５のＸＶＩ−ＸＶＩ線断面図である。
【符号の説明】
１ シリコン基板、３ Ｐウエル、４ Ｎウエル、５ Ｐ型の活性領域、６ Ｎ型の活性領域、１１，１２ ダミー活性領域、２１ トレンチ、２２ トレンチ分離絶縁膜、２２Ｌａ，２２Ｌｂ 境界線。
Claims (17)
- 一方主面に第１導電型の第１半導体層と第２導電型の第２半導体層とが設けられた半導体基板と、
前記第１半導体層に設けられ第２チャネル型ＭＯＳトランジスタが形成される第１導電型の第１活性領域と、
前記第２半導体層に設けられ第１チャネル型ＭＯＳトランジスタが形成される第２導電型の第２活性領域と、
トレンチ分離絶縁膜と、
を備えた半導体装置において、
前記トレンチ分離絶縁膜から前記第１活性領域に加わる応力が、前記トレンチ分離絶縁膜から前記第２活性領域に加わる応力と異なるように設定された、半導体装置。 - 一方主面にＰ型半導体層とＮ型半導体層とが設けられた半導体基板と、
前記Ｐ型半導体層に設けられＮチャネル型ＭＯＳトランジスタが形成されるＰ型の活性領域と、
前記Ｐ型半導体層であって前記Ｐ型の活性領域の周囲に設けられた少なくとも１つの第１ダミー活性領域と、
前記Ｎ型半導体層に設けられＰチャネル型ＭＯＳトランジスタが形成されるＮ型の活性領域と、
前記Ｎ型半導体層であって前記Ｎ型の活性領域の周囲に設けられた少なくとも一つの第２ダミー活性領域と、
前記Ｐ型の活性領域と前記第１ダミー活性領域と前記Ｎ型の活性領域と前記第２ダミー活性領域との各間に介在するトレンチ分離絶縁膜と、
を備え、
前記Ｐ型半導体層の領域における前記第１ダミー活性領域と前記トレンチ分離絶縁膜との境界線の総長さ寸法は、前記Ｎ型半導体層の領域における前記第２ダミー活性領域と前記トレンチ分離絶縁膜との境界線の総長さ寸法よりも小さい、半導体装置。 - 一方主面にＰ型半導体層とＮ型半導体層とが設けられた半導体基板と、
前記Ｐ型半導体層に設けられＮチャネル型ＭＯＳトランジスタが形成されるＰ型の活性領域と、
前記Ｎ型半導体層に設けられＰチャネル型ＭＯＳトランジスタが形成されるＮ型の活性領域とを備え、
少なくとも１つのダミー活性領域が、前記Ｎ型半導体層であって前記Ｎ型の活性領域の周囲にのみ設けられ、
前記Ｐ型の活性領域と前記ダミー活性領域と前記Ｎ型の活性領域との各間にトレンチ分離絶縁膜が介在する、半導体装置。 - Ｐ型半導体層とＮ型半導体層とを有する半導体基板と、
前記Ｐ型半導体層に設けられＮチャネル型ＭＯＳトランジスタが形成されるＰ型の活性領域と、
前記Ｎ型半導体層に設けられＰチャネル型ＭＯＳトランジスタが形成されるＮ型の活性領域と、
前記Ｐ型半導体層と前記Ｎ型半導体層とのそれぞれに設けられたトレンチ分離絶縁膜と、
を備え、
前記Ｐ型半導体層と前記トレンチ分離絶縁膜との境界面の少なくとも一部に、その境界面に作用する応力を抑制する応力抑制膜が設けられた、半導体装置。 - 請求項４記載の半導体装置であって、
前記応力抑制膜は、酸化種の透過を妨げる酸化種透過防止膜である、半導体装置。 - 請求項４記載の半導体装置であって、
前記応力抑制膜は、前記Ｐ型半導体層及び前記トレンチ分離絶縁膜よりも変形容易な応力吸収膜である、半導体装置。 - 一方主面にＰ型半導体層とＮ型半導体層とが設けられた半導体基板と、
前記Ｐ型半導体層に設けられＮチャネル型ＭＯＳトランジスタが形成されるＰ型の活性領域と、
前記Ｎ型半導体層に設けられＰチャネル型ＭＯＳトランジスタが形成されるＮ型の活性領域と、
前記Ｐ型半導体層に設けられた第１トレンチ分離絶縁膜と、
前記Ｎ型半導体層に設けられた第２トレンチ分離絶縁膜と、
を備え、
前記第１トレンチ分離絶縁膜は非酸化絶縁物により形成され、前記第２トレンチ分離絶縁膜は酸化絶縁物により形成された、半導体装置。 - 一方主面にＰ型半導体層とＮ型半導体層とが設けられた半導体基板と、
前記Ｐ型半導体層に設けられＮチャネル型ＭＯＳトランジスタが形成されるＰ型の活性領域と、
前記Ｎ型半導体層に設けられＰチャネル型ＭＯＳトランジスタが形成されるＮ型の活性領域と、
前記Ｐ型半導体層に設けられた第１トレンチ分離絶縁膜と、
前記Ｎ型半導体層に設けられた第２トレンチ分離絶縁膜と、
を備え、
前記第２トレンチ分離絶縁膜の厚み寸法は、前記第１トレンチ分離絶縁膜の厚み寸法よりも小さく、かつ、０．５ｎｍ以下である、半導体装置。 - 請求項８記載の半導体装置であって、
前記半導体基板の厚み方向における前記第１トレンチ分離絶縁膜の底部の位置と前記第２トレンチ分離絶縁膜の底部の位置とは実質的に同じであり、前記半導体基板の厚み方向における前記Ｐ型半導体層の一方主面と前記第１トレンチ分離絶縁膜の底部との距離寸法は、前記半導体基板の厚み方向における前記Ｎ型半導体層の一方主面と前記第２トレンチ分離絶縁膜の底部との距離寸法よりも大きい、半導体装置。 - 一方主面にＰ型半導体層とＮ型半導体層とが設けられた半導体基板と、
前記Ｐ型半導体層に設けられＮチャネル型ＭＯＳトランジスタが形成されるＰ型の活性領域と、
前記Ｎ型半導体層に設けられＰチャネル型ＭＯＳトランジスタが形成されるＮ型の活性領域と、
前記Ｐ型半導体層に設けられた第１トレンチ分離絶縁膜と、
前記Ｎ型半導体層に設けられた第２トレンチ分離絶縁膜と、
を備え、
前記Ｐ型半導体層表面の法線方向に対する前記第１トレンチ分離絶縁膜の側面の傾斜角度は、前記Ｎ型半導体層表面の法線方向に対する前記第２トレンチ分離絶縁膜の側面の傾斜角度よりも大きい、半導体装置。 - 一方主面にＰ型半導体層とＮ型半導体層とが設けられた半導体基板と、
前記Ｐ型半導体層に設けられＮチャネル型ＭＯＳトランジスタが形成されるＰ型の活性領域と、
前記Ｎ型半導体層に設けられＰチャネル型ＭＯＳトランジスタが形成されるＮ型の活性領域と、
前記Ｎ型の活性領域の少なくとも一部領域の上側に設けられ、前記Ｎ型の活性領域に応力を生じさせる応力発生膜と、
を備えた、半導体装置。 - 請求項１１記載の半導体装置であって、
前記応力発生膜は、前記半導体基板と熱膨張率の異なる材料により形成された、半導体装置。 - 請求項１１記載又は請求項１２記載の半導体装置であって、
前記応力発生膜は、前記Ｎ型の活性領域の上側に設けられた絶縁膜である、半導体装置。 - 請求項１１記載又は請求項１２記載の半導体装置であって、
前記応力発生膜は、Ｎ型の活性領域に作り込まれるゲート電極の上側に設けられた導体膜である、半導体装置。 - 一方主面にＰ型半導体層とＮ型半導体層とが設けられた半導体基板と、
前記Ｐ型半導体層に設けられＮチャネル型ＭＯＳトランジスタが形成されるＰ型の活性領域と、
前記Ｎ型半導体層に設けられＰチャネル型ＭＯＳトランジスタが形成されるＮ型の活性領域と、
Ｎ型半導体層内に設けられ前記Ｎ型の活性領域に応力を生じさせる歪層と、
を備えた半導体装置。 - 請求項１５記載の半導体装置であって、
前記歪層は、前記Ｎ型の半導体層の格子定数とは異なる格子定数を有している、半導体装置。 - 請求項１５又は請求項１６記載の半導体装置であって、
前記半導体基板の厚み方向における、前記Ｐ型の活性領域の一方主面の位置は、前記Ｎ型の活性領域の一方主面よりも凹んだ位置にあり、
前記歪層は、前記半導体基板の厚み方向において、前記Ｐ型の活性領域の一方主面と前記Ｎ型の活性領域の一方主面との間の位置に形成されている、半導体装置。
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