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TW201826507A - 半導體記憶裝置 - Google Patents

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TW201826507A
TW201826507A TW106103914A TW106103914A TW201826507A TW 201826507 A TW201826507 A TW 201826507A TW 106103914 A TW106103914 A TW 106103914A TW 106103914 A TW106103914 A TW 106103914A TW 201826507 A TW201826507 A TW 201826507A
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insulating
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Inventor
荒井伸也
Original Assignee
東芝記憶體股份有限公司
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Abstract

本發明之半導體記憶裝置具備：第1電極層，其設置於導電層上；第2電極層，其設置於上述導電層與上述第1電極層之間；第1絕緣層，其設置於上述第1電極層與上述第2電極層之間；以及導電性之支柱層，其於自上述導電層朝向上述第1電極層之第1方向上，貫通第1電極層、上述第2電極層及上述第1絕緣層而延伸。上述支柱層之貫通上述第1絕緣層之部分之外周具有沿上述導電層之表面之第2方向上之第1寬度，上述支柱層之貫通上述第2電極層之部分之外周具有上述第2方向上之第2寬度，且上述第2寬度較上述第1寬度寬。

Description

半導體記憶裝置
實施形態係關於一種半導體記憶裝置。
具備三維配置之記憶胞之非揮發性半導體記憶裝置之開發正在推進。例如，NAND(Not And，與非)型半導體記憶裝置具有記憶胞陣列，該記憶胞陣列包含積層於源極層上之複數條字元線、及貫通該等字元線之半導體通道。為擴大此種半導體記憶裝置之記憶容量，有效之方法係增加上述字元線之積層數。然而，若增加字元線之積層數，則難以控制貫通上述字元線而到達源極層之半導體通道之下端之位置。
實施形態提供一種能提高半導體通道之深度之控制性之半導體記憶裝置。 實施形態之半導體記憶裝置具備：第1電極層，其設置於導電層上；第2電極層，其設置於上述導電層與上述第1電極層之間；第1絕緣層，其設置於上述第1電極層與上述第2電極層之間；以及導電性之支柱層，其於自上述導電層朝向上述第1電極層之第1方向上，貫通第1電極層、上述第2電極層及上述第1絕緣層而延伸。上述支柱層之貫通上述第1絕緣層之部分之外周具有沿上述導電層之表面之第2方向上之第1寬度，上述支柱層之貫通上述第2電極層之部分之外周具有上述第2方向上之第2寬度，且上述第2寬度較上述第1寬度寬。
[第1實施形態] 圖1係模式性地表示第1實施形態之半導體記憶裝置1之記憶胞部MCP之立體圖。半導體記憶裝置1例如為NAND型非揮發性記憶體，包含三維配置之記憶胞。 如圖1所示，半導體記憶裝置1具備導電層(以下，設定為源極層10)、積層體100a及積層體100b。積層體100a及100b於源極層10之上沿Y方向排列而配置。積層體100a及100b分別包含隔著絕緣層13而積層於源極層10之上之複數個絕緣層15、複數個電極層20及電極層25。 電極層25隔著絕緣層13而設置於源極層10之上。絕緣層15及電極層20交替地積層於電極層25之上。絕緣層15將於作為電極層20之積層方向之第1方向(以下，設定為Z方向)上相鄰之電極層20之間電性絕緣。又，複數個絕緣層15中位於最下層之絕緣層15設置於複數個電極層20中最下層之電極層20b與電極層25之間，將兩者電性絕緣。 源極層10例如為設置於矽基板(未圖示)之P型井。又，源極層10亦可為隔著層間絕緣層(未圖示)而設置於矽基板上之矽層。絕緣層15例如為氧化矽層。電極層20例如為含有鎢(W)之金屬層。電極層25例如為導電性之矽層。 積層體100a及100b分別包含貫通絕緣層13、電極層25、複數個絕緣層15及複數個電極層20而沿Z方向延伸之複數個柱狀部CL(參照圖2)。柱狀部CL分別包含導電性之支柱層(以下，設定為半導體層30)(參照圖2)，半導體層30經由接觸插塞Cb及V1而電性連接於位元線BL。位元線BL例如於積層體100a及100b之上方沿Y方向而延伸。設置於積層體100a之複數個柱狀部CL中之1個與設置於積層體100b之複數個柱狀部CL中之1個共享1條位元線BL。再者，於圖1中，為表示出半導體記憶裝置1之構造，而省略了設置於複數個電極層20中最上層之電極層20a與位元線BL之間之絕緣層27、29(參照圖2)。 半導體記憶裝置1進而具備電性連接於源極層10之導電體(以下，設定為源極接點LI)、及源極線SL。源極接點LI設置於積層體100a與積層體100b之間。源極接點LI例如為沿X方向及Z方向延伸之平板狀之金屬體。又，源極接點LI經由接觸插塞Cs而電性連接於源極線SL。即，源極線SL經由源極接點LI而電性連接於源極層10。源極線SL例如於積層體100a及100b之上方沿Y方向而延伸。 圖2係表示第1實施形態之半導體記憶裝置1之模式性剖視圖。圖2係表示沿X-Z平面之截面之模式圖。以下，參照圖2，對半導體記憶裝置1之構造進行詳細說明。 半導體記憶裝置1具有於Z方向上貫通絕緣層13、電極層25、複數個絕緣層15及複數個電極層20之柱狀部CL。柱狀部CL分別包含半導體層30、絕緣層40、及芯體35。半導體層30於柱狀部CL之內部沿Z方向而延伸。絕緣層40位於各電極層20與半導體層30之間，成為柱狀部CL之外殼。半導體層30位於絕緣層40與芯體35之間。芯體35係嵌入至柱狀部CL之中心之絕緣體。 於柱狀部CL貫通電極層25之部分，例如設置源極側選擇電晶體STS。於柱狀部CL貫通複數個電極層20之部分，例如設置記憶胞MC及汲極側選擇電晶體STD。選擇電晶體STD例如設置於柱狀部CL貫通最上層之電極層20a及與該電極層20a相鄰之電極層20之部分。記憶胞MC設置於選擇電晶體STS與選擇電晶體STD之間且柱狀部CL貫通電極層20之部分。 半導體層30係作為記憶胞MC、選擇電晶體STS及STD之通道而發揮功能。電極層25係作為選擇電晶體STS之選擇閘極而發揮功能。電極層20a及與該電極層20a相鄰之電極層20係作為選擇電晶體STD之選擇閘極而發揮功能。位於和電極層20a相鄰之電極層20與電極層25之間之電極層20係作為記憶胞MC之控制閘極而發揮功能。 絕緣層40例如具有於自電極層20朝向半導體層30之方向上依序積層氧化矽、氮化矽及氧化矽而成之ONO(Oxide-Nitride-Oxide，氧化物-氮化物-氧化物)構造。絕緣層40之位於電極層20與半導體層30之間之部分係作為記憶胞MC之電荷保持部而發揮功能。 如此，半導體記憶裝置1具備NAND串，該NAND串包含沿於Z方向上延伸之半導體層30而配置之複數個記憶胞MC、以及選擇電晶體STS及STD。 進而，於本實施形態中，半導體層30於貫通最下層之電極層20b與電極層25之間之絕緣層15之部分之外周，具有沿源極層10之表面之方向(例如，設定為X方向)上之第1寬度W1 。又，半導體層30於貫通電極層25之部分之外周，具有X方向上之第2寬度W2 。而且，半導體層30係以第2寬度W2 較第1寬度W1 寬之方式形成。 藉此，例如，能避免如下情況：於增加電極層20之積層數而於Z方向上加高積層體100之情形時，如下所述半導體層30之源極層10側之一端變細，而不到達源極層10。以下，不區分積層體100a及100b，就積層體100進行說明。 其次，參照圖3A~3H，對半導體記憶裝置1之製造方法進行說明。圖3A~3H係表示實施形態之半導體記憶裝置1之製造程序之模式性剖視圖。 如圖3A所示，於源極層10之上形成積層體110。積層體110包含絕緣層13、電極層25、複數個絕緣層15及複數個絕緣層17。絕緣層13形成於源極層10之上。電極層25形成於絕緣層13之上。絕緣層15及絕緣層17交替地積層於電極層25之上。 絕緣層13及15例如為氧化矽層。絕緣層17例如為氮化矽層。絕緣層13、15及17例如使用CVD(Chemical Vapor Deposition，化學氣相沈積法)而形成。電極層25例如為使用CVD而沈積之導電性之矽層。電極層25例如為含有作為P型雜質之硼(B)之P型矽層。 如圖3B所示，形成深度自積層體110之上表面到達電極層25之記憶孔MH。記憶孔MH例如係藉由使用各向異性RIE(Reactive Ion Etching，反應性離子蝕刻)將絕緣層15及17選擇性地去除而形成。 記憶孔MH係以其底面位於電極層25中之方式形成。將絕緣層15及17例如以其蝕刻速度較電極層25之蝕刻速度快之條件去除。電極層25係以具有能使積層有絕緣層15及17之部分之蝕刻於電極層25停止之厚度之方式形成。即，使電極層25作為蝕刻終止層而發揮功能，而能夠提高記憶孔MH之深度之控制性。 如圖3C所示，於記憶孔MH之底部選擇性地蝕刻電極層25，而使記憶孔MH之底部於X方向及Y方向擴張。電極層25例如係使用CDE(Chemical Dry Etching，化學乾式蝕刻)而去除。使絕緣層13於記憶孔MH之底面露出。 如圖3D所示，形成覆蓋記憶孔MH之內表面及積層體110之上表面之絕緣層40及半導體層31。絕緣層40例如使用CVD而形成，且包含第1層41、第2層43及第3層45。第1層41例如為氧化矽層，形成於記憶孔MH之內壁上。第2層43例如為氮化矽層，形成於第1層41之上。第3層45例如為氧化矽層，形成於第2層43之上。第3層45例如亦可包含氧化鋁、氧化鉿等絕緣性之高介電體。半導體層31例如使用CVD而形成於絕緣層40之上。半導體層31例如為矽層。 例如，如圖3B所示，記憶孔MH形成為於源極層10側之一端變窄之楔形形狀。因此，存在記憶孔MH之底部被絕緣層40封堵之情形。於本實施形態中，為避免此種情形，而選擇性地蝕刻電極層25，來擴張記憶孔MH之底部。藉此，能於記憶孔MH之底部確保形成半導體層30之空間。 如圖3E所示，於記憶孔MH之底面，將半導體層31、絕緣層40及絕緣層13選擇性地去除，而使源極層10露出。對於半導體層31、絕緣層40及絕緣層13，以將形成於記憶孔MH之內壁上之部分保留之方式，例如，使用各向異性RIE(Reactive Ion Etching)而選擇性地去除。此時，對於半導體層31及絕緣層40之設置於積層體110之上表面之部分，藉由於其上選擇性地形成氮化矽層而進行保護。 如圖3F所示，選擇性地蝕刻絕緣層13，而使記憶孔MH之底面於X方向及Y方向上擴大。於該程序中，絕緣層13例如係藉由濕式蝕刻而去除。藉此，例如，能使未因各向異性RIE而受到損傷之源極層10之表面露出。 如圖3G所示，於記憶孔MH之內部形成半導體層30及芯體35，而完成柱狀部CL。半導體層30例如係藉由於半導體層31之上形成矽層來增加其層厚而形成。芯體35例如係藉由將氧化矽嵌入至記憶孔MH之內部而形成。此時，絕緣層40及半導體層31之形成於積層體110之上表面之部分被去除。 如圖3H所示，形成覆蓋積層體110及柱狀部CL之絕緣層27。絕緣層27例如為使用CVD而形成之氧化矽層。進而，形成自絕緣層27到達源極層10之狹縫ST。狹縫ST例如係藉由使用各向異性RIE將絕緣層27及積層體110選擇性地去除而形成。狹縫ST將積層體110分割成分別包含複數個柱狀部CL之複數個部分。 如圖3I所示，經由狹縫ST供給蝕刻液，而將絕緣層17選擇性地去除。例如，於絕緣層13、15及27為氧化矽層，絕緣層17為氮化矽層之情形時，藉由供給熱磷酸作為蝕刻液，能將絕緣層17選擇性地去除。於該程序中，柱狀部CL之絕緣層40具有對蝕刻液之耐蝕性。 如圖3J所示，於將絕緣層17去除所得之空間17s(參照圖3I)形成電極層20，而完成積層體100。例如，使用CVD將會成為電極層20之金屬層沈積於空間17s之內部。電極層20例如包含障壁金屬及鎢等高熔點金屬。障壁金屬例如為氮化鈦(TiN)，形成於絕緣層15與高熔點金屬之間、及絕緣層40與高熔點金屬之間。 如圖3K所示，形成覆蓋狹縫ST之內壁之絕緣層19，進而，於狹縫ST之內部形成源極接點LI。絕緣層19例如為使用CVD而形成之氧化矽層。源極接點LI例如係使用CVD而形成，具有將障壁金屬及鎢等高熔點金屬積層而成之構造。 如圖3L所示，於絕緣層27之上形成未圖示之源極線SL，並經由接觸插塞Cs電性連接於源極接點LI(參照圖1)。進而，形成覆蓋絕緣層27及源極接點LI之絕緣層29，於絕緣層29之上形成位元線BL，而完成半導體記憶裝置1之記憶胞陣列。 本實施形態中，於形成記憶孔MH之程序(參照圖3B)中，使電極層25作為蝕刻終止層而發揮功能。藉此，能提高記憶孔MH之深度之控制性，能避免例如於源極層10之Z方向之厚度薄之情形時記憶孔MH穿透源極層10之情況。又，藉由提高記憶孔MH之深度之控制性，能提高形成於記憶孔MH內部之半導體層30之下端之位置精度。 圖4係表示柱狀部CL之下端之構造之模式性剖視圖。如圖4所示，於柱狀部CL之下端，半導體層30例如具有X方向上之第3寬度W3 。本實施形態中，於圖3E所示之步驟中，將形成於記憶孔MH之底面之絕緣層40部分地去除，繼而，經由絕緣層40之開口將絕緣層13去除，而使源極層10露出。進而，於圖3F所示之步驟中，於沿源極層10之表面之方向上蝕刻絕緣層13，而擴張記憶孔MH之下端。其結果，半導體層30之設置於記憶孔MH之下端之部分30e之第3寬度W3 變得較絕緣層40之開口寬度W4 寬。 擴張後之記憶孔MH之底面例如包含於使用各向異性RIE將絕緣層40及13去除時未受到損傷之表面。藉此，能降低於源極層10與半導體層30之界面之接觸電阻。 圖5係表示第1實施形態之變化例之半導體記憶裝置2之模式性剖視圖。於半導體記憶裝置2中，源極層10包含第1層10a及第2層10b。第2層10b設置於第1層10a與積層體100之間。第1層10a例如為金屬層。第2層10b例如為導電性之矽層。第1層10a例如設置於基板上所設置之層間絕緣層(未圖示)之上。 藉由使用金屬層作為第1層10a，能降低X方向及Y方向上之源極層10之電阻。藉此，例如，能於記憶胞陣列之周邊，將源極層10電性連接於源極線SL。因此，於半導體記憶裝置2中，無需於狹縫ST之內部設置源極接點LI，能縮窄狹縫ST之X方向之寬度。藉此，能增大積層體100之尺寸，增加半導體記憶裝置2之記憶容量。 其次，參照圖6A~6G，對第1實施形態之變化例之製造方法進行說明。圖6A~6G係表示例如相當於圖5所示截面之一部分之部分之模式性剖視圖。於該例中，於源極層10之上設置包含電極層50之積層體120。電極層50例如為含有N型雜質磷(P)之N型矽層。又，源極層10包含第1層10a及第2層10b，但並非限定於此。源極層10例如亦可為設置於矽基板(未圖示)之P型井。 如圖6A所示，於源極層10之上形成積層體120。積層體120與圖3A所示之積層體110相同，包含絕緣層13、15及17。積層體120進而包含電極層50。絕緣層13形成於源極層10之第2層10b上。電極層50形成於絕緣層13之上。絕緣層15及絕緣層17交替地積層於電極層50之上。電極層50例如為使用CVD而沈積之N型矽層。 如圖6B所示，形成自積層體120之上表面到達電極層50之記憶孔MH。例如，於積層體120之上形成蝕刻遮罩53，使用各向異性RIE將絕緣層15及17選擇性地去除。將記憶孔MH以其底面位於電極層50中之方式形成。絕緣層15及17係以其蝕刻速度較電極層20之蝕刻速度慢之條件去除。藉此，例如，能以將積層有絕緣層15及17之部分蝕刻後、於電極層50之內部停止蝕刻之方式，設定電極層50之厚度。蝕刻遮罩53例如可使用碳層。 如圖6C所示，於記憶孔MH之底面，進而蝕刻電極層50，而使絕緣層13露出。於該程序中，使用可相對於絕緣層13將電極層50選擇性地去除之蝕刻條件。繼而，例如，使用氧灰化而將蝕刻遮罩53選擇性地去除。 如圖6D所示，於記憶孔MH之底部選擇性地蝕刻電極層50，而將記憶孔MH之底部於X方向及Y方向擴張。將電極層50例如使用CDE(Chemical Dry Etching)而去除。 如圖6E所示，依序形成覆蓋記憶孔MH之內表面及積層體120之上表面之絕緣層40及半導體層31。該等與圖3D所示之絕緣層40及半導體層31同樣地，例如使用CVD而形成。 如圖6F所示，於記憶孔MH之底面，將半導體層31、絕緣層40及絕緣層13依序選擇性地去除，而使第2層10b露出。半導體層31、絕緣層13及絕緣層40例如使用各向異性RIE而去除。 如圖6G所示，將絕緣層13之一部分選擇性地去除，而將記憶孔MH之底面於X方向及Y方向擴大。絕緣層13例如藉由濕式蝕刻而去除，能使未因各向異性RIE而受到損傷之第2層10b之表面露出。 繼而，藉由圖3G~3L所示之程序，而完成柱狀部CL及積層體100。再者，於源極層10具有包含第1層10a及第2層10b之構成之情形時，於狹縫ST之內部不設置源極接點LI。 於該例中，電極層50於對積層有絕緣層15及17之部分進行蝕刻時，亦作為蝕刻終止層而發揮功能(參照圖6B)。藉此，能提高記憶孔MH之深度之控制性。其結果，於形成包含第1層10a及第2層10b之源極層10之情形時，可使第2層10b之厚度變薄，而可降低製造成本。 其次，參照圖7A~7D，對第1實施形態之另一變化例之製造方法進行說明。圖7A~7D係表示例如相當於圖5所示截面之一部分之部分之模式性剖視圖。 如圖7A所示，於源極層10之上形成積層體120。積層體120與圖6A所示之積層體120相同，包含絕緣層13、15及17。積層體120進而包含電極層50。電極層50例如為使用CVD而沈積且含有磷(P)作為雜質之N型矽層。 進而，形成自積層體120之上表面到達電極層50之記憶孔MH。例如，於積層體120之上形成蝕刻遮罩53，然後使用各向異性RIE將絕緣層15及17選擇性地去除。以藉由絕緣層15、17與電極層50之間之蝕刻速度之不同，能使蝕刻於電極層50停止之方式，設定各向異性RIE之蝕刻條件。因此，記憶孔MH係以其底面位於電極層50中之方式形成。 如圖7B所示，於記憶孔MH之底面，進而蝕刻電極層50及絕緣層13，而使源極層10露出。繼而，於記憶孔MH之底部選擇性地蝕刻電極層50及絕緣層13，而使記憶孔MH之底部於X方向及Y方向上擴張。 如圖7C所示，依序形成覆蓋記憶孔MH之內表面及積層體120之上表面之絕緣層40及半導體層31。該等與圖3D所示之絕緣層40及半導體層31同樣地，例如係使用CVD而形成。繼而，於記憶孔MH之底面，將半導體層31及絕緣層40依序選擇性地去除，而使源極層10露出。半導體層31及絕緣層40例如係使用各向異性RIE而去除。 如圖7D所示，將絕緣層40之一部分選擇性地去除，而使記憶孔MH之底面於X方向及Y方向上擴大。絕緣層40例如係藉由濕式蝕刻而去除，從而能使未因各向異性RIE而受到損傷之源極層10之表面露出。繼而，藉由圖3G~3L所示之程序，而完成柱狀部CL及積層體100。 於該例中，電極層50亦係於對積層有絕緣層15及17之部分進行蝕刻時作為蝕刻終止層而發揮功能(參照圖7A)。藉此，能提高記憶孔MH之深度之控制性。進而，藉由於記憶孔MH之底部將絕緣層40部分性地去除，使未受到各向異性RIE之損害之源極層10之表面露出，能降低設置於柱狀部CL之內部之半導體層30與源極層10之間之接觸電阻。 [第2實施形態] 圖8係表示第2實施形態之半導體記憶裝置3之模式性剖視圖。圖8係表示沿圖1所示之X-Z平面之截面之模式圖。如圖8所示，半導體記憶裝置3具備記憶胞部MCP及周邊部PEP。 記憶胞部MCP包含源極層10、積層體100及複數個柱狀部CL。源極層10例如設置於層間絕緣層70之上。層間絕緣層70例如為氧化矽層。源極層10例如包含第1層10a及第2層10b(參照圖9C~9H)。再者，源極層10並非限定於此，例如，可為P型矽層，亦可為設置於矽基板之P型井。 積層體100包含絕緣層13、複數個絕緣層15及複數個電極層20。絕緣層13設置於源極層10上。絕緣層15及電極層20於Z方向上交替地積層於絕緣層13上。複數個柱狀部CL分別於Z方向上貫通絕緣層13、複數個電極層20及複數個絕緣層15。 如圖8所示，周邊部PEP包含積層體130。積層體130設置於層間絕緣層70上，包含絕緣層13、15、17及63。絕緣層13設置於層間絕緣層70上。絕緣層63設置於絕緣層13之上。絕緣層15及17於Z方向上交替地積層於絕緣層63上。又，周邊部PEP包含設置於積層體100與積層體130之間之絕緣層75。 絕緣層13、15例如為氧化矽層。絕緣層17例如為氮化矽層。絕緣層63例如為含有金屬氧化物或金屬氮化物之層。絕緣層63例如含有氧化鋁、氮化鋁、氮氧化鋁中至少任一種。再者，絕緣層63之材料並非限定於該等，只要為相對於特定之蝕刻條件之蝕刻速度較絕緣層15及絕緣層17中所使用之材料慢之材料即可。又，較理想為能耐受後續製造步驟中之熱處理溫度(例如，1000℃)之材料。 其次，參照圖9A~9J，對半導體記憶裝置3之製造方法進行說明。圖9A~9J係表示實施形態之半導體記憶裝置3之製造程序之模式性剖視圖。 如圖9A所示，於源極層10及層間絕緣層70之上，形成積層體130。絕緣層13、15例如為使用CVD而形成之氧化矽層。絕緣層17例如為使用CVD而形成之氮化矽層。絕緣層63例如為使用CVD而形成之氧化鋁層。 如圖9B所示，於積層體130之中形成絕緣層75。絕緣層75例如嵌入將積層體130分離為記憶胞部MCP及周邊部PEP之槽之內部。絕緣層17於記憶胞部MCP側，具有階梯狀之端部17e。絕緣層75例如為使用CVD而形成之氧化矽層。 以下，圖9C~9H係表示記憶胞部MCP側之積層體130之一部分之模式性剖視圖。如圖9C~9H所示，源極層10包含第1層10a及第2層10b。 如圖9C所示，於記憶胞部MCP，形成深度為自積層體130之上表面到達絕緣層63之記憶孔MH。記憶孔MH係藉由使用形成於積層體130之上表面之蝕刻遮罩53將絕緣層15及17選擇性地去除而形成。記憶孔MH例如係使用各向異性RIE而形成。蝕刻遮罩53於記憶孔MH形成後被選擇性地去除。 絕緣層15及17係使用其蝕刻速度較絕緣層63之蝕刻速度快之條件而選擇性地被去除。因此，絕緣層63作為蝕刻終止層而發揮功能，且記憶孔MH係以其底面位於絕緣層63中之方式形成。藉此，容易進行記憶孔MH之深度控制。 如圖9D所示，選擇性地蝕刻絕緣層63，而使記憶孔MH之底部於X方向及Y方向上擴張。藉此，能避免於下述絕緣層40之形成程序中記憶孔MH之底部被封堵之情況，從而能確保形成半導體層30之空間。絕緣層63例如係使用CDE而去除。於記憶孔MH之底面，使絕緣層13露出。 如圖9E所示，形成覆蓋記憶孔MH之內表面及積層體130之上表面之絕緣層40及半導體層31。絕緣層40例如具有依序積層氧化矽層、氮化矽層及氧化矽層而成之構造。半導體層31例如為使用CVD而形成之矽層。 如圖9F所示，於記憶孔MH之底面，將半導體層31、絕緣層40及絕緣層13選擇性地去除，而使第2層10b露出。對於半導體層31、絕緣層40及絕緣層13，以將形成於記憶孔MH之內壁上之部分保留之方式，例如，使用各向異性RIE而選擇性地去除。對於半導體層31及絕緣層40之設置於積層體130之上表面之部分，例如，藉由於其上選擇性地形成氮化矽層等而進行保護。 如圖9G所示，選擇性地蝕刻絕緣層13之一部分，而使記憶孔MH之底面於X方向及Y方向上擴大。絕緣層13例如係藉由濕式蝕刻而去除。藉此，例如，能使未因各向異性RIE而受到損傷之第2層10b之表面露出。 如圖9H所示，於記憶孔MH之內部形成半導體層30及芯體35，而完成柱狀部CL。半導體層30例如係藉由於半導體層31之上形成矽層而形成。芯體35例如係藉由將氧化矽嵌入至記憶孔MH之內部而形成。半導體層30於記憶孔MH之底面與第2層10b相接。而且，例如，藉由與未因各向異性RIE而受到損傷之第2層10b之表面相接，能降低於第2層10b與半導體層30之界面之接觸電阻。 如圖9I所示，於記憶胞部MCP，經由將積層體130分割開來之狹縫ST(參照圖1)而供給蝕刻液，從而將絕緣層17及絕緣層63選擇性地去除。例如，於絕緣層13及15為氧化矽層，絕緣層17為氮化矽層，絕緣層63為氧化鋁層之情形時，藉由供給熱磷酸作為蝕刻液，能將絕緣層17及絕緣層63選擇性地去除。於該程序中，柱狀部CL之絕緣層40具有對蝕刻液之耐蝕性。 另一方面，狹縫ST並不形成於周邊部PEP，不被供給蝕刻液。因此，於周邊部PEP，絕緣層17及絕緣層63保持於積層體130之內部。 如圖9J所示，於將絕緣層17去除所得之空間17s及將絕緣層63去除所得之空間63s(參照圖9I)，分別形成電極層20，而完成積層體100。例如，使用CVD將會成為電極層20之金屬層沈積於空間63s及17s之內部。電極層20例如包含障壁金屬、及鎢等高熔點金屬。 繼而，於形成嵌入狹縫ST之內部之絕緣層19及源極線SL後，形成絕緣層27及位元線BL，而完成半導體記憶裝置3之記憶胞陣列。 於該例中，藉由使用絕緣層63作為蝕刻終止層，能提高記憶孔MH之深度之控制性。又，藉由將絕緣層63部分地去除而擴張記憶孔MH之底部，能避免形成絕緣層40時之記憶孔MH之封堵。進而，藉由將絕緣層13部分地去除，而擴張記憶孔MH之底面，能降低半導體層30與源極層10之間之接觸電阻。 [第3實施形態] 圖10係表示第3實施形態之半導體記憶裝置4之模式性剖視圖。圖10係表示沿X-Z平面之截面之模式圖。如圖10所示，半導體記憶裝置4具備記憶胞部MCP及周邊部PEP。 記憶胞部MCP具備設置於源極層10上之積層體100及複數個柱狀部CL。源極層10例如設置於層間絕緣層70上。源極層10例如包含第1層10a及第2層10b(參照圖11C~11E)。再者，源極層10並非限定於此，例如，可為P型矽層，亦可為設置於矽基板之P型井。 積層體100具備絕緣層13、15、電極層20及65。電極層65隔著絕緣層13而設置於源極層10之上。絕緣層15及電極層20交替地積層於電極層65之上。 複數個柱狀部CL分別於Z方向上貫通絕緣層13、電極層65、絕緣層15及電極層20。柱狀部CL分別包含半導體層30、芯體35及絕緣層40。 周邊部PEP包含設置於層間絕緣層70之上之積層體140。積層體140包含絕緣層13、15、17及電極層65。電極層65隔著絕緣層13而設置於層間絕緣層70上。絕緣層15及絕緣層17於Z方向上交替地積層於電極層65上。又，於記憶胞部MCP之積層體100與積層體140之間，設置絕緣層75。 電極層65例如含有鎢(W)及矽化鎢(WSi)中至少任一種。再者，電極層65之材料並不限定於此，只要為相對於特定之蝕刻條件之蝕刻速度較絕緣層15及絕緣層17中所使用之材料慢之導電材料即可。又，較理想為能耐受半導體記憶裝置4之製造步驟中之熱處理溫度(例如，1000℃)之材料。 其次，參照圖11A~11E，對半導體記憶裝置4之製造方法進行說明。圖11A~11E係表示半導體記憶裝置4之製造程序之模式性剖視圖。 如圖11A所示，於源極層10及層間絕緣層70之上，形成積層體140。積層體140包含絕緣層13、15、17及電極層65。絕緣層13及15例如為氧化矽層。絕緣層17例如為氮化矽層。電極層65例如為使用CVD而形成之鎢層或矽化鎢層。 如圖11B所示，於積層體130之中形成絕緣層75。絕緣層75例如嵌入將積層體140分離為記憶胞部MCP及周邊部PEP之槽之內部。絕緣層17於記憶胞部MCP側，具有階梯狀之端部17e。絕緣層75例如為使用CVD而形成之氧化矽層。 以下，圖11C~11E係表示記憶胞部MCP側之積層體140之一部分之模式性剖視圖。如圖11C~11E所示，源極層10包含第1層10a及第2層10b。 如圖11C所示，於記憶胞部MCP，形成深度為自積層體140之上表面到達電極層65之記憶孔MH。記憶孔MH係藉由使用蝕刻遮罩53，例如，利用各向異性RIE將絕緣層15及17選擇性地去除而形成。絕緣層15及17之蝕刻係使用絕緣層15及17之蝕刻速度較電極層65之蝕刻速度慢之條件而實施，以便於記憶孔MH之底面達到電極層65時能使蝕刻停止。 如圖11D所示，將電極層65部分地去除，而使記憶孔MH之底部於X方向及Y方向上擴張。電極層65例如能藉由濕式蝕刻而選擇性地去除。 如圖11E所示，形成覆蓋記憶孔MH之內表面及積層體140之上表面之絕緣層40及半導體層31。絕緣層40例如具有依序積層氧化矽層、氮化矽層及氧化矽層而成之構造。半導體層31例如為使用CVD而形成之矽層。 繼而，例如，使用圖9F以下所示之步驟，而完成半導體記憶裝置4之記憶胞部MCP。於周邊部PEP，保持包含絕緣層17及電極層65之積層體140之構造。 於本實施形態中，亦能藉由使用電極層65作為蝕刻終止層，而提高記憶孔MH之深度之控制性。又，藉由將電極層65部分地去除而擴張記憶孔MH之底部，能避免形成絕緣層40時之記憶孔MH之封堵。 [第4實施形態] 圖12係表示第4實施形態之半導體記憶裝置5之記憶胞部MCP之模式性剖視圖。圖12係表示沿X-Z平面之截面之模式圖。 半導體記憶裝置5於記憶胞部MCP，具備設置於源極層10上之積層體100及柱狀部CL。積層體100包含設置於源極層10上之絕緣層67、以及交替地積層於絕緣層67之上之絕緣層15及電極層20。絕緣層67絕緣層67例如含有氧化鉭、氧化鈦、氧化鋯、氧化鉿、氮化硼中至少任一種。電極層20包含金屬，例如鎢。 柱狀部CL包含半導體層30、芯體35及絕緣層40，且於Z方向上貫通積層體100。半導體層30沿Z方向而延伸，且於其下端電性連接於源極層10。 其次，參照圖13A~13D，對半導體記憶裝置5之製造方法進行說明。圖13A~13D係表示實施形態之半導體記憶裝置5之製造程序之模式性剖視圖。 如圖13A所示，於源極層10之上形成積層體150。積層體150包含絕緣層15、絕緣層17及絕緣層67。絕緣層67形成於源極層10之上。絕緣層15及絕緣層17交替地積層於絕緣層67之上。 絕緣層67係使用相對於特定之蝕刻條件之蝕刻速度較絕緣層15及17慢之材料而形成。絕緣層67例如含有使用濺鍍法或CVD法而形成之氧化鉭、氧化鈦、氧化鋯、氧化鉿、氮化硼中至少任一種。又，絕緣層15例如為氧化矽層。絕緣層17例如為氮化矽層。絕緣層15及17例如例如使用CVD而形成。 如圖13B所示，形成深度為自積層體150之上表面到達絕緣層67之記憶孔MH。記憶孔MH例如係藉由使用各向異性RIE將絕緣層15及17選擇性地去除而形成。絕緣層15及17之蝕刻係使用其蝕刻速度較絕緣層67之蝕刻速度快之條件而執行，於記憶孔MH之底面到達絕緣層67之時間點得以停止。即，為提高記憶孔MH之深度之控制性，使絕緣層67作為蝕刻終止層而發揮功能。 如圖13C所示，選擇性地蝕刻絕緣層67，而使源極層10露出於記憶孔MH之底面。對於絕緣層67之蝕刻，使用能針對絕緣層15及17將絕緣層67選擇性地去除之蝕刻條件。對於絕緣層67之蝕刻，例如，使用濕式蝕刻。 如圖13D所示，於記憶孔MH之內表面上形成絕緣層40及半導體層31，然後將芯體35嵌入至記憶孔MH之內部而完成柱狀部CL。繼而，藉由將絕緣層17替換成金屬層而形成電極層20，從而完成積層體100。進而，如圖12所示，分別形成源極接點LI、源極線SL(參照圖1)及位元線BL，而完成半導體記憶裝置5之記憶胞陣列。 根據本實施形態，藉由使絕緣層67作為蝕刻終止層而發揮功能，能提高記憶孔MH之深度之控制性。又，亦能提高形成於記憶孔MH內部之半導體層30之下端位置之控制性。 已對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出，並非意欲限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，且能於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施形態及其變化包含於發明之範圍及主旨中，且包含於申請專利範圍所記載之發明及其均等之範圍內。 [相關申請] 本申請享受以美國臨時專利申請62/384,352號(申請日：2016年9月7日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
1‧‧‧半導體記憶裝置
2‧‧‧半導體記憶裝置
3‧‧‧半導體記憶裝置
4‧‧‧半導體記憶裝置
5‧‧‧半導體記憶裝置
10‧‧‧源極層
10a‧‧‧第1層
10b‧‧‧第2層
13‧‧‧絕緣層
15‧‧‧絕緣層
17‧‧‧絕緣層
17s‧‧‧空間
17e‧‧‧端部
19‧‧‧絕緣層
20‧‧‧電極層
20a‧‧‧電極層
20b‧‧‧電極層
25‧‧‧電極層
27‧‧‧絕緣層
29‧‧‧絕緣層
30‧‧‧半導體層
30e‧‧‧半導體層之部分
31‧‧‧半導體層
35‧‧‧芯體
40‧‧‧絕緣層
41‧‧‧第1層
43‧‧‧第2層
45‧‧‧第3層
50‧‧‧電極層
53‧‧‧蝕刻遮罩
63‧‧‧絕緣層
63s‧‧‧空間
65‧‧‧電極層
67‧‧‧絕緣層
70‧‧‧層間絕緣層
75‧‧‧絕緣層
100‧‧‧積層體
100a‧‧‧積層體
100b‧‧‧積層體
110‧‧‧積層體
120‧‧‧積層體
130‧‧‧積層體
140‧‧‧積層體
150‧‧‧積層體
BL‧‧‧位元線
Cb‧‧‧接觸插塞
Cs‧‧‧接觸插塞
CL‧‧‧柱狀部
LI‧‧‧源極接點
MC‧‧‧記憶胞
MCP‧‧‧記憶胞部
MH‧‧‧記憶孔
PEP‧‧‧周邊部
SL‧‧‧源極線
ST‧‧‧狹縫
STD‧‧‧汲極側選擇電晶體
STS‧‧‧源極側選擇電晶體
V1‧‧‧接觸插塞
W1‧‧‧第1寬度
W2‧‧‧第2寬度
W3‧‧‧第3寬度
W4‧‧‧絕緣層之開口寬度
圖1係模式性地表示第1實施形態之半導體記憶裝置之立體圖。 圖2係表示第1實施形態之半導體記憶裝置之模式性剖視圖。 圖3A~3L係表示第1實施形態之半導體記憶裝置之製造程序之模式性剖視圖。 圖4係表示第1實施形態之半導體記憶裝置之截面之一部分之模式圖。 圖5係表示第1實施形態之變化例之半導體記憶裝置之模式性剖視圖。 圖6A~6G係表示第1實施形態之變化例之半導體記憶裝置之製造程序之模式性剖視圖。 圖7A~7D係表示第1實施形態之另一變化例之半導體記憶裝置之製造程序之模式性剖視圖。 圖8係表示第2實施形態之半導體記憶裝置之模式性剖視圖。 圖9A~9J係表示第2實施形態之半導體記憶裝置之製造程序之模式性剖視圖。 圖10係表示第3實施形態之半導體記憶裝置之模式性剖視圖。 圖11A~11E係表示第3實施形態之半導體記憶裝置之製造程序之模式性剖視圖。 圖12係表示第4實施形態之半導體記憶裝置之模式性剖視圖。 圖13A~13D係表示第4實施形態之半導體記憶裝置之製造程序之模式性剖視圖。

Claims (16)

  1. 一種半導體記憶裝置，其特徵在於具備： 第1電極層，其設置於導電層上； 第2電極層，其設置於上述導電層與上述第1電極層之間； 第1絕緣層，其設置於上述第1電極層與上述第2電極層之間；以及 導電性之支柱層，其於自上述導電層朝向上述第1電極層之第1方向上，貫通第1電極層、上述第2電極層及上述第1絕緣層而延伸；且 上述支柱層之貫通上述第1絕緣層之部分之外周具有沿上述導電層之表面之第2方向上之第1寬度， 上述支柱層之貫通上述第2電極層之部分之外周具有上述第2方向上之第2寬度， 上述第2寬度較上述第1寬度寬。
  2. 如請求項1之半導體記憶裝置，其特徵在於，上述第1電極層包含金屬，且 上述第2電極層包含半導體。
  3. 如請求項2之半導體記憶裝置，其特徵在於上述第2電極層包含矽。
  4. 如請求項1之半導體記憶裝置，其特徵在於，於上述第1方向上，上述第2電極層較上述第1電極層厚。
  5. 如請求項1之半導體記憶裝置，其特徵在於進而具備設置於上述導電層與上述第2電極層之間之第2絕緣層，且 上述支柱層於上述第1方向貫通上述第2絕緣層， 上述支柱層於貫通上述第2絕緣層之部分之外周，具有較上述第1寬度寬且較上述第2寬度窄之上述第2方向之寬度。
  6. 一種半導體記憶裝置，其特徵在於具備記憶胞部及周邊部， 上述記憶胞部包括：複數個電極層，其等沿第1方向而積層；及 導電性之支柱層，其於上述第1方向貫通上述複數個電極層； 上述周邊部包括：第1層，其設置於上述記憶胞部之周圍；及 第2層與第3層，其等於上述第1方向交替地積層於上述第1層上；且 上述第1層之相對於特定之蝕刻條件之蝕刻速度較上述第2層及上述第3層慢。
  7. 如請求項6之半導體記憶裝置，其特徵在於，上述複數個電極層包含第1電極層、及於上述第1方向上積層於上述第1電極層上之第2電極層， 上述記憶胞部進而包含層間絕緣層，該層間絕緣層設置於上述第1電極層與上述第2電極層之間，且由與上述第2層及上述第3層之任一層相同之層形成， 上述支柱層之貫通上述第1電極層之部分之外周於自上述支柱層朝向上述第1電極層之第2方向上具有第1寬度， 上述支柱層之貫通上述層間絕緣層之部分之外周於上述第2方向上具有第2寬度， 上述第1寬度較上述第2寬度寬。
  8. 如請求項6之半導體記憶裝置，其特徵在於，上述第1層含有金屬氧化物，且 上述第2層及上述第3層為含有矽之絕緣層。
  9. 如請求項8之半導體記憶裝置，其特徵在於上述第1層含有氧化鋁。
  10. 如請求項6之半導體記憶裝置，其特徵在於，上述第1層為金屬層，且 上述第2層及上述第3層為含有矽之絕緣層。
  11. 如請求項6之半導體記憶裝置，其特徵在於上述第1層包含與上述複數個電極層相同之材料。
  12. 如請求項11之半導體記憶裝置，其特徵在於，上述複數個電極層包含第1電極層、及於上述第1方向上積層於上述第1電極層上之第2電極層， 上述記憶胞部進而包含層間絕緣層，該層間絕緣層設置於上述第1電極層與上述第2電極層之間，且由與上述第2層及上述第3層之任一層相同之層形成， 上述支柱層之貫通上述第1電極層之部分之外周於自上述支柱層朝向上述第2電極層之第2方向上具有第1寬度， 上述支柱層之貫通上述層間絕緣層之部分之外周於上述第2方向上具有第2寬度， 上述第1寬度較上述第2寬度寬。
  13. 一種半導體記憶裝置，其特徵在於具備： 複數個電極層，其等於第1方向積層於導電層上，且包含金屬； 第1絕緣層，其設置於上述複數個電極層中之於上述第1方向上相鄰之電極層間； 第2絕緣層，其設置於上述複數個電極層中與上述導電層相鄰之電極層和上述導電層之間，且相對於特定之蝕刻條件之蝕刻速度較上述第1絕緣層慢；以及 導電性之支柱層，其貫通上述複數個電極層、上述第1絕緣層及上述第2絕緣層，於上述第1方向延伸。
  14. 如請求項13之半導體記憶裝置，其特徵在於，上述第1絕緣層含有矽， 上述第2絕緣層含有金屬氧化物。
  15. 如請求項13之半導體記憶裝置，其特徵在於，上述第1絕緣層含有矽， 上述第2絕緣層含有氮化硼。
  16. 如請求項13之半導體記憶裝置，其特徵在於，上述導電層具有包含半導體層之第1層、及包含金屬之第2層，且 上述半導體層與上述第1層相接。
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