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TW201813299A - 半導體裝置 - Google Patents

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TW201813299A
TW201813299A TW106123226A TW106123226A TW201813299A TW 201813299 A TW201813299 A TW 201813299A TW 106123226 A TW106123226 A TW 106123226A TW 106123226 A TW106123226 A TW 106123226A TW 201813299 A TW201813299 A TW 201813299A
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TW
Taiwan
Prior art keywords
transistor
semiconductor device
terminal
circuit
drain
Prior art date
Application number
TW106123226A
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English (en)
Inventor
黒川義元
Original Assignee
半導體能源研究所股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 半導體能源研究所股份有限公司 filed Critical 半導體能源研究所股份有限公司
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    • H03K3/356104—Bistable circuits using complementary field-effect transistors
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    • H03—ELECTRONIC CIRCUITRY
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    • H03K3/01—Details
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Abstract

本發明的一個實施方式的目的之一是提供一種能夠進行電源閘控的非同步電路。本發明的一個實施方式是一種半導體裝置，包括第一至第三端子、閂鎖電路以及記憶體電路。當向第一端子及第二端子輸入“偽”時，第三端子輸出“偽”。當向第一端子及第二端子輸入“真”時，第三端子輸出“真”。當向第一端子和第二端子中的一個輸入“真”且向第一端子和第二端子中的另一個輸入“偽”時，第三端子輸出與之前的輸出相同的真值。記憶體電路在電源電壓的供應停止的狀態下能夠儲存閂鎖電路所儲存的資料。記憶體電路包括在通道形成區域中包含金屬氧化物的電晶體。

Description

半導體裝置
本發明的一個實施方式係關於一種半導體裝置。
此外，本發明的一個實施方式係關於一種包括上述半導體裝置的顯示裝置。注意，本發明的一個實施方式不侷限於上述技術領域。本說明書等所公開的發明的技術領域係關於一種物體、方法或製造方法。或者，本發明的一個實施方式係關於一種製程(process)、機器(machine)、產品(manufacture)或組合物(composition of matter)。
注意，在本說明書等中，半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置。顯示裝置、發光裝置、記憶體裝置、電光裝置、半導體電路及電子裝置有時包括半導體裝置。
在LSI中，主要使用與時脈信號的上升邊或 下降邊同步地更新正反器的資料的同步電路方式。雖然同步電路有容易設計等優點，但是因為與時脈信號同步地一齊工作，所以有瞬間的功耗高的缺點。此外，同步電路需要將時脈信號沒有延遲地分配於電路的各部，由此還有佈局設計的成本高的缺點。
為了解決上述同步電路的缺點，採用非同步電路方式，該非同步電路方式在各電路部之間以被稱為“Handshake”的方法進行資料的收發而不使用時脈信號。作為非同步電路的通訊方式，已知有雙軌編碼方式和四相編碼方式相結合的雙軌四相協定方式(專利文獻1)。
參照圖22A至圖22C說明雙軌四相協定方式。
圖22A是表示雙軌四相協定方式的示意方塊圖。在圖22A中，使用x和y的兩個信號線進行資料通訊。資料的發送側(Sender)向接收側(Receiver)發送資料。接收側接收來自發送側的要求(req)，作為接收資料的證明將回應信號(ack)發送到發送側。
圖22B表示雙軌四相協定方式的真值表。雙軌編碼方式是指使用兩個信號線表示1位元的資料的編碼方式。(x，y)=(1，0)的狀態表示資料為“0”。(x，y)=(0，1)的狀態表示資料為“1”。(x，y)=(0，0)的狀態被稱為間隔物(Spacer)，該間隔物用於資料和資料之間的劃分。另外，(x，y)=(1，1)的狀態被稱為inhibit，該inhibit是按工作原理無法取得的無效值。
圖22C是示出雙軌四相協定方式的通訊程式的時序圖。在雙軌四相協定方式中，交替收發資料(“0”或“1”)和間隔物。首先，發送側辨別來自接收側的回應信號，將資料發送到接收側(1)。在圖22C的例子中，發送資料“0”。接著，接收側檢測出資料，向發送側發送回應信號(2)。接著，發送側辨別回應信號，向接收側發送間隔物(3)。接收側檢測出間隔物，向發送側發送回應信號(4)。如此，為了進行一次資料傳送，雙軌四相協定方式需要四個步驟。
另外，在通道形成區域中包含氧化物半導體或金屬氧化物的電晶體(Oxide Semiconductor transistor，以下稱為OS電晶體)的關態電流(off-state current)極小。專利文獻2已公開：藉由使用關態電流極小的電晶體，即使在停止電源供應的狀態下也可以保持邏輯狀態的正反器。
[專利文獻1]國際公開第2011/149066號
[專利文獻2]日本專利申請公開第2013-008437號
本發明的一個實施方式的目的之一是提供一種能夠進行電源閘控的非同步電路。本發明的一個實施方式的目的之一是提供一種功耗小的半導體裝置。本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置。
注意，多個目的的記載不妨礙彼此的目的的存在。本發明的一個實施方式並不需要實現所有上述目的。上述列舉的目的以外的目的是可從說明書、圖式、申請專利範圍等的記載中自然得知的，而有可能成為本發明的一個實施方式的目的。
本發明的一個實施方式是一種半導體裝置，包括第一至第三端子、閂鎖電路以及記憶體電路。當向第一端子及第二端子輸入“偽”時，第三端子輸出“偽”。當向第一端子及第二端子輸入“真”時，第三端子輸出“真”。當向第一端子和第二端子中的一個輸入“真”且向第一端子和第二端子中的另一個輸入“偽”時，第三端子輸出與之前的輸出相同的真值。記憶體電路能夠在電源電壓的供應停止的狀態下儲存閂鎖電路所儲存的資料。
本發明的一個實施方式是一種半導體裝置，包括第一至第四電晶體、閂鎖電路以及記憶體電路。第一電晶體為n通道型電晶體。第二電晶體為n通道電晶體。第三電晶體為p通道型電晶體。第四電晶體為p通道型電晶體。第一電晶體的源極和汲極中的一個被供應低電源電壓。第一電晶體的源極和汲極中的另一個電連接於第二電晶體的源極和汲極中的一個。第二電晶體的源極和汲極中的另一個電連接於第三電晶體的源極和汲極中的一個。第三電晶體的源極和汲極中的另一個電連接於第四電晶體的源極和汲極中的一個。第四電晶體的源極和汲極中的另一個被供應高電源電壓。第一電晶體的閘極電連接於第四電 晶體的閘極。第二電晶體的閘極電連接於第三電晶體的閘極。閂鎖電路電連接於第三電晶體的源極和汲極中的一個。記憶體電路能夠在電源電壓的供應停止的狀態下儲存閂鎖電路所儲存的資料。
在上述方式中，記憶體電路較佳為包括在通道形成區域中包含金屬氧化物的電晶體。
本發明的一個實施方式是一種包括上述方式所記載的半導體裝置的緩衝電路。
本發明的一個實施方式是一種包括上述方式所記載的半導體裝置的NOT電路。
本發明的一個實施方式是一種半導體裝置，包括第一至第四端子、閂鎖電路以及記憶體電路。當向第一端子、第二端子及第三端子輸入“偽”時，第四端子輸出“偽”。當向第一端子、第二端子及第三端子輸入“真”時，第四端子輸出“真”。當向第一端子、第二端子和第三端子中的至少一個輸入“真”且向第一端子、第二端子和第三端子中的至少另一個輸入“偽”時，第四端子輸出與之前的輸出相同的真值。記憶體電路能夠在電源電壓的供應停止的狀態下儲存閂鎖電路所儲存的資料。
本發明的一個實施方式是一種半導體裝置，包括第一至第六電晶體、閂鎖電路以及記憶體電路。第一電晶體為n通道型電晶體。第二電晶體為n通道電晶體。第三電晶體為n通道型電晶體。第四電晶體為p通道型電晶體。第五電晶體為p通道型電晶體。第六電晶體為p通 道型電晶體。第一電晶體的源極和汲極中的一個被供應低電源電位。第一電晶體的源極和汲極中的另一個電連接於第二電晶體的源極和汲極中的一個。第二電晶體的源極和汲極中的另一個電連接於第三電晶體的源極和汲極中的一個。第三電晶體的源極和汲極中的另一個電連接於第四電晶體的源極和汲極中的一個。第四電晶體的源極和汲極中的另一個電連接於第五電晶體的源極和汲極中的一個。第五電晶體的源極和汲極中的另一個電連接於第六電晶體的源極和汲極中的一個。第六電晶體的源極和汲極中的另一個被供應高電源電壓。第一電晶體的閘極電連接於第六電晶體的閘極。第二電晶體的閘極電連接於第五電晶體的閘極。第三電晶體的閘極電連接於第四電晶體的閘極。閂鎖電路電連接於第四電晶體的源極和汲極中的一個。記憶體電路能夠在電源電壓的供應停止的狀態下儲存閂鎖電路所儲存的資料。
在上述方式中，記憶體電路較佳為包括在通道形成區域中包含金屬氧化物的電晶體。
本發明的一個實施方式是一種包括上述方式所記載的半導體裝置的AND電路。
本發明的一個實施方式是一種包括上述方式所記載的半導體裝置的NAND電路。
本發明的一個實施方式是一種包括上述方式所記載的半導體裝置的OR電路。
本發明的一個實施方式是一種包括上述方式 所記載的半導體裝置的NOR電路。
根據本發明的一個實施方式，可以提供一種能夠進行電源閘控的非同步電路。根據本發明的一個實施方式，可以提供一種功耗小的半導體裝置。另外，根據本發明的一個實施方式，可以提供一種新穎的半導體裝置。
注意，這些效果的記載不妨礙其他效果的存在。本發明的一個實施方式不需要具有所有上述效果。上述以外的效果是可以從說明書、圖式、申請專利範圍等的記載中自然得知並衍生出來的。
a1‧‧‧節點
a2‧‧‧節點
a3‧‧‧節點
a4‧‧‧節點
a5‧‧‧A0‧‧‧信號
A1‧‧‧信號
B0‧‧‧信號
B1‧‧‧信號
C1‧‧‧電容器
C2‧‧‧電容器
C11‧‧‧電容器
C12‧‧‧電容器
CS1‧‧‧電容器
E0‧‧‧信號
E1‧‧‧信號
G1‧‧‧掃描線
G2‧‧‧掃描線
I1‧‧‧反相器
I2‧‧‧反相器
IN0‧‧‧信號
IN1‧‧‧信號
M0‧‧‧電晶體
M1‧‧‧電晶體
MR1‧‧‧電晶體
MW1‧‧‧電晶體
M2‧‧‧電晶體
M3‧‧‧電晶體
M4‧‧‧電晶體
M5‧‧‧電晶體
M6‧‧‧電晶體
M7‧‧‧電晶體
M8‧‧‧電晶體
M9‧‧‧電晶體
M10‧‧‧電晶體
M11‧‧‧電晶體
M12‧‧‧電晶體
N1‧‧‧節點
N2‧‧‧節點
OUT0‧‧‧信號
OUT1‧‧‧信號
S0‧‧‧信號
S1‧‧‧信號
SL1‧‧‧信號線
SL2‧‧‧信號線
SN1‧‧‧節點
SW1‧‧‧開關
SW2‧‧‧開關
T01‧‧‧時刻
T1‧‧‧時刻
T02‧‧‧時刻
T2‧‧‧時刻
T03‧‧‧時刻
T3‧‧‧時刻
T04‧‧‧時刻
T4‧‧‧時刻
T05‧‧‧時刻
T5‧‧‧時刻
T06‧‧‧時刻
T6‧‧‧時刻
T07‧‧‧時刻
T7‧‧‧時刻
T08‧‧‧時刻
T8‧‧‧時刻
T09‧‧‧時刻
T10‧‧‧時刻
Tr1‧‧‧電晶體
VCOM1‧‧‧佈線
VCOM2‧‧‧佈線
10‧‧‧電路
11‧‧‧閂鎖電路
12‧‧‧記憶體電路
13‧‧‧半導體裝置
20‧‧‧半導體裝置
20_A‧‧‧半導體裝置
20_B‧‧‧半導體裝置
20_R‧‧‧半導體裝置
20_S‧‧‧半導體裝置
21‧‧‧半導體裝置
22‧‧‧半導體裝置
23‧‧‧半導體裝置
24‧‧‧半導體裝置
25‧‧‧半導體裝置
26‧‧‧半導體裝置
27‧‧‧半導體裝置
100‧‧‧顯示裝置
101‧‧‧顯示面板
102‧‧‧DDI
104‧‧‧DDI
106‧‧‧觸控面板
107‧‧‧反射元件
108‧‧‧發光元件
109‧‧‧像素陣列
110‧‧‧AP
111‧‧‧DRAM
112‧‧‧快閃記憶體
113‧‧‧SSD
114‧‧‧RF標籤
115‧‧‧電視調諧器
116‧‧‧感測器
121‧‧‧GPU
122‧‧‧顯示器_IF
123‧‧‧顯示器_IF
124‧‧‧觸控面板_IF
125‧‧‧DRAM_IF
126‧‧‧快閃記憶體_IF
127‧‧‧SSD_IF
128‧‧‧網路_IF
129‧‧‧USB_IF
130‧‧‧類比電路
140‧‧‧系統匯流排
141‧‧‧處理器核心
142‧‧‧記憶體
144‧‧‧電力控制電路
145‧‧‧FPGA
146‧‧‧時脈生成電路
151‧‧‧閘極驅動器
152‧‧‧DDI
153‧‧‧像素
200‧‧‧基板
201‧‧‧黏合層
211‧‧‧絕緣層
212‧‧‧絕緣層
213‧‧‧絕緣層
214‧‧‧絕緣層
215‧‧‧絕緣層
216‧‧‧絕緣層
220‧‧‧絕緣層
221‧‧‧導電層
222‧‧‧導電層
223‧‧‧導電層
224‧‧‧導電層
225‧‧‧導電層
231‧‧‧半導體層
241‧‧‧彩色層
251‧‧‧連接部
252‧‧‧連接部
260‧‧‧連接層
271‧‧‧電晶體
272‧‧‧電晶體
273‧‧‧電晶體
281‧‧‧導電層
282‧‧‧導電層
283‧‧‧導電層
300‧‧‧基板
301‧‧‧偏光板
302‧‧‧黏合層
303‧‧‧連接器
311‧‧‧彩色層
312‧‧‧遮光層
313‧‧‧絕緣層
314‧‧‧絕緣層
321‧‧‧導電層
322‧‧‧導電層
323‧‧‧導電層
330‧‧‧開口
350‧‧‧FPC
381‧‧‧配向膜
382‧‧‧配向膜
383‧‧‧液晶
500‧‧‧DOSRAM
502‧‧‧控制部
503‧‧‧單元陣列
504‧‧‧感測放大器電路
505‧‧‧驅動器
506‧‧‧主放大器
507‧‧‧輸入輸出電路
508‧‧‧週邊電路
509‧‧‧記憶單元
600‧‧‧NOSRAM
601‧‧‧控制部
602‧‧‧驅動器部
603‧‧‧單元陣列
605‧‧‧記憶單元
800‧‧‧資訊終端
875‧‧‧顯示區域
891‧‧‧插圖
892‧‧‧方塊
893‧‧‧方塊
894‧‧‧觸控筆
在圖式中：圖1A及圖1B是示出半導體裝置的結構實例的電路圖；圖2A至圖2D是表示半導體裝置的旗標及其真值表；圖3A及圖3B是示出半導體裝置的結構實例的電路圖及其旗標；圖4A及圖4B是半導體裝置的電路圖及示出其工作實例的時序圖；圖5A至圖5F是示出半導體裝置的工作實例的圖；圖6是示出半導體裝置的結構實例的方塊圖；圖7是示出半導體裝置的工作實例的時序圖；圖8A及圖8B是示出半導體裝置的結構實例的電路 圖及其旗標；圖9A及圖9B是示出半導體裝置的結構實例的電路圖及其旗標；圖10A及圖10B是示出半導體裝置的結構實例的方塊圖及示出其工作實例的時序圖；圖11A及圖11B是示出半導體裝置的結構實例的電路圖及其旗標；圖12A及圖12B是示出半導體裝置的結構實例的電路圖及其旗標；圖13A及圖13B是示出半導體裝置的結構實例的電路圖及其旗標；圖14是示出顯示裝置的結構實例的方塊圖；圖15A及圖15B是示出DOSRAM的結構實例的方塊圖及電路圖；圖16A及圖16B是示出NOSRAM的結構實例的方塊圖及電路圖；圖17是示出顯示面板的結構實例的方塊圖；圖18是示出像素的結構實例的電路圖；圖19是示出顯示面板的結構實例的剖面圖；圖20是示出資訊終端的使用實例的圖；圖21A及圖21B是示出顯示裝置的使用實例的圖；圖22A至圖22C是用來說明雙軌四相協定方式的圖。
下面，參照圖式對實施方式進行說明。注意，所屬技術領域的通常知識者可以很容易地理解一個事實，就是實施方式可以以多個不同形式來實施，其方式和詳細內容可以在不脫離本發明的精神及其範圍的條件下被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在以下所示的實施方式所記載的內容中。
在圖式中，為了方便起見，有時誇大表示大小、層的厚度或區域。因此，本發明並不一定限定於圖式中的尺寸。此外，在圖式中，示意性地示出理想的例子，因此本發明不侷限於圖式所示的形狀或數值等。
在本說明書中，有時將高電源電壓稱為H位準，將低電源電壓稱為L位準。此外，有時將供應H位準的佈線稱為VDD，將供應L位準的佈線稱為GND。
另外，本說明書中的以下實施方式可以適當地組合。另外，當在一個實施方式中示出多個結構實例時，可以適當地相互組合這些結構實例。
實施方式1
在本實施方式中，對作為本發明的一個實施方式的能夠被用作非同步電路的半導體裝置進行說明。
〈基本電路〉
首先，對被用作非同步電路的基本電路的半導體裝置 進行說明。
圖1A是半導體裝置10的電路圖。半導體裝置10包括電晶體M1至電晶體M10、電容器C1、電容器C2、反相器I1及反相器I2。此外，在圖式中，將包括電晶體M5至電晶體M10、電容器C1及電容器C2的電路部稱為記憶體電路12。
說明電晶體M1至M10中的電晶體M3和M4為p通道型電晶體且除此之外的電晶體為n通道型電晶體的情況。
將反相器I1的輸出端子與反相器I2的輸入端子的節點稱為節點N1，將反相器I1的輸入端子與反相器I2的輸出端子的節點稱為節點N2。反相器I1及反相器I2形成閂鎖電路11。節點N2輸出信號Z。
電晶體M1的源極和汲極中的一個電連接於GND。電晶體M1的源極和汲極中的另一個電連接於電晶體M2的源極和汲極中的一個。電晶體M2的源極和汲極中的另一個電連接於電晶體M3的源極和汲極中的一個。電晶體M3的源極和汲極中的另一個電連接於電晶體M4的源極和汲極中的一個。電晶體M4的源極和汲極中的另一個電連接於VDD。
電晶體M2的閘極電連接於電晶體M3的閘極，並被供應信號A。電晶體M1的閘極電連接於電晶體M4的閘極，並被供應信號B。此外，電晶體M3的源極和汲極中的一個電連接於節點N1。
電容器C1的第一端子電連接於GND。電容器C1的第二端子電連接於電晶體M5的源極和汲極中的一個。電晶體M5的源極和汲極中的另一個電連接於節點N2。電晶體M5的閘極被供應信號S。
電晶體M6的源極和汲極中的一個電連接於GND。電晶體M6的源極和汲極中的另一個電連接於電晶體M7的源極和汲極中的一個。電晶體M7的源極和汲極中的另一個電連接於節點N1。電晶體M6的閘極電連接於電容器C1的第二端子。電晶體M7的閘極被供應信號L。
電容器C2的第一端子電連接於GND。電容器C2的第二端子電連接於電晶體M8的源極和汲極中的一個。電晶體M8的源極和汲極中的另一個電連接於節點N1。電晶體M8的閘極被供應信號S。
電晶體M9的源極和汲極中的一個電連接於GND。電晶體M9的源極和汲極中的另一個電連接於電晶體M10的源極和汲極中的一個。電晶體M10的源極和汲極中的另一個電連接於節點N2。電晶體M9的閘極電連接於電容器C2的第二端子。電晶體M10的閘極被供應信號L。
在半導體裝置10中，在(A，B)=(0，0)時，輸出Z=0，在(A，B)=(1，1)時，輸出Z=1，在(A，B)=(0，1)或(1，0)時，Z保持之前的值。
閂鎖電路11具有保持1位元的資料的功能。 節點N1具有保持節點N2的反轉信號的功能，節點N2具有保持節點N1的反轉信號的功能。
記憶體電路12具有儲存保持在閂鎖電路11(節點N1及節點N2)中的資料的功能。在半導體裝置10中，在S=1時，對應於保持在閂鎖電路11(節點N1及節點N2)中的資料的電位儲存在電容器C1、C2中。在L=1時，可以將對應於儲存在電容器C1、C2中的電位的資料(亦即，原來保持在閂鎖電路11中的資料)恢復到閂鎖電路11。
作為電晶體M5及電晶體M8，較佳為使用OS電晶體。藉由使用OS電晶體，可以使電晶體M5及電晶體M8的關態電流極小。例如，藉由使電晶體M5關閉，能夠長期間保持儲存在電容器C1中的資料。例如，藉由使電晶體M8關閉，能夠長期間保持儲存在電容器C2中的資料。也就是說，記憶體電路12被用作非揮發性暫存器。
另外，作為電晶體M5至電晶體M10，也可以使用OS電晶體。藉由採用上述結構，可以將使用OS電晶體構成的記憶體電路12層疊於使用Si電晶體構成的閂鎖電路11，由此可以減小電路面積。
另外，也可以作為電晶體M5及電晶體M8使用OS電晶體並作為電晶體M6、電晶體M7、電晶體M9及電晶體M10使用Si電晶體。藉由採用上述結構，可以使將記憶體電路12的資料恢復到閂鎖電路11的工作高速 化。
另外，也可以作為電晶體M5、電晶體M8、電晶體M6和電晶體M7中的一個及電晶體M9和電晶體M10中的一個使用OS電晶體並作為電晶體M6和電晶體M7中的另一個及電晶體M9和電晶體M10中的另一個使用Si電晶體。藉由採用上述結構，可以減少記憶體電路12的靜態的洩漏電流，並可以使閂鎖電路11的資料保持穩定。
OS電晶體較佳為在其通道形成區域中包含氧化物半導體或金屬氧化物。此外，用於OS電晶體的氧化物半導體或金屬氧化物較佳為包含銦(In)和鋅(Zn)中的至少一個的氧化物。這種氧化物的典型例子為In-M-Zn氧化物、In-M氧化物、Z-M氧化物和In-Zn氧化物(元素M例如為鋁(Al)、鎵(Ga)、釔(Y)、錫(Sn)、硼(B)、矽(Si)、鈦(Ti)、鐵(Fe)、鎳(Ni)、鍺(Ge)、鋯(Zr)、鉬(Mo)、鑭(La)、鈰(Ce)、釹(Nd)、釩(V)、鈹(Be)、鉿(Hf)、鉭(Ta)或者鎢(W)等)。在OS電晶體中，能夠將每通道寬度1μm的關態電流降低到1yA/μm(y；攸(yocto)，10-24)以上且1zA/μm(z；介(zepto)，10-21)以下左右。
另外，OS電晶體較佳為使用CAC(Cloud-Aligned Composite)-OS。關於CAC-OS的詳細內容將在後述的實施方式3中進行說明。
在半導體裝置10中，也可以將保持在閂鎖電路11中的資料備份到記憶體電路12並停止電源電壓的供 應。此時，記憶體電路12被用作非揮發性記憶體，即使不供應電源電壓也可以繼續保持資料。在再次開始電源電壓的供應之後將記憶體電路12的資料恢復到閂鎖電路11。
如上所述，半導體裝置10能夠在沒有資料的更新的情況下積極地使電源關閉，由此可以減少功耗。
圖1B是半導體裝置13的電路圖。半導體裝置13與半導體裝置10的不同之處在於：在電晶體M1與GND之間包括電晶體M11；在電晶體M4與VDD之間包括電晶體M12。電晶體M11為n通道型電晶體，電晶體M12為p通道型電晶體。
在半導體裝置13中，電晶體M2的閘極電連接於電晶體M3的閘極，並被供應信號A。電晶體M1的閘極電連接於電晶體M4的閘極，並被供應信號B。電晶體M11的閘極電連接於電晶體M12的閘極，並被供應信號C。
圖2A是以旗標表示圖1A的半導體裝置10的圖。圖2B是半導體裝置10的真值表。表中的1表示“真”，0表示“偽”。另外，表中的Z’表示保持之前的狀態。
圖2C是以旗標表示圖1B的半導體裝置13的圖。圖2D是半導體裝置13的真值表。表中的1表示“真”，0表示“偽”。另外，表中的Z’表示保持之前的狀態。
由圖2B、圖2D可知，半導體裝置10、13具有多用於非同步電路的米勒C元件(Muller C-element)的功能。更明確而言，半導體裝置10是2輸入的非揮發性米勒C元件，其具有對由電晶體M1至電晶體M4和閂鎖電路11構成的2輸入的米勒C元件附加記憶體電路12的結構。半導體裝置13是3輸入的非揮發性米勒C元件，其具有對由電晶體M1至電晶體M4、電晶體M11、電晶體M12和閂鎖電路11構成的3輸入的米勒C元件附加記憶體電路12的結構。與此同樣，可以實現更多輸入的非揮發性米勒C元件，其具有對更多輸入的米勒C元件附加記憶體電路12的結構。注意，半導體裝置10、13中的米勒C元件可以採用具有相同功能的其他電路結構。
〈緩衝器〉
圖3A所示的半導體裝置20是使用半導體裝置10構成緩衝器的例子。注意，有時將半導體裝置20稱為半緩衝器(HB)。半導體裝置20由兩個半導體裝置10和一個NOR閘構成。圖3B是以旗標表示半導體裝置20的圖。信號SA、信號E0及信號E1是半導體裝置20的輸入信號，信號EA、信號S0及信號S1是半導體裝置20的輸出信號。
圖4A是連接兩個半導體裝置20的例子。半導體裝置20_S表示發送側，半導體裝置20_R表示接收側。半導體裝置20_S的信號S0相當於半導體裝置20_R 的信號E0，半導體裝置20_S的信號S1相當於半導體裝置20_R的信號E1，半導體裝置20_R的信號EA相當於半導體裝置20_S的信號SA。
信號(E0，E1)、(S0，S1)都相當於上述雙軌四相協定方式的“雙軌”，並都相當於圖22A至圖22C的(x，y)。信號(E0，E1)、(S0，S1)都包括1位元的資料。
下面，有時將(E0，E1)=(1，0)及(S0，S1)=(1，0)稱為資料“0”，將(E0，E1)=(0，1)及(S0，S1)=(0，1)稱為資料“1”，將(E0，E1)=(0，0)及(S0，S1)=(0，0)稱為間隔物。注意，在沒有特別說明的情況下，簡單地記載的“資料”表示上述資料“0”或資料“1”。
信號EA、SA相當於圖22A、圖22C的回應信號(ack)。更明確而言，信號EA、SA的邏輯相當於圖22A、圖22C的響應信號(ack)的負邏輯。
接著，參照圖5A至圖5F考慮輸入到或輸出到HB20的信號。注意，圖5A至圖5F是為了說明HB20的工作而舉出的典型例子，HB20的工作不侷限於此。
首先，參照圖5A至圖5C說明HB20的輸出從間隔物轉換為資料的情況。
圖5A是示出HB20被輸入SA=0和間隔物((E0，E1)=(0，0))並輸出EA=1和間隔物((S0，S1)=(0，0))的情況。
圖5B示出在圖5A的狀態下被輸入SA=1和資料“0”((E0，E1)=(1，0))的情況，圖5C示出在圖5A的 狀態下被輸入SA=0和資料“0”的情況。
在圖5B中，輸出EA=0和資料“0”((S0，S1)=(1，0))。這表明輸入反映到輸出而資料被正確地更新。
另一方面，在圖5C中，輸出EA=1和間隔物((S0，S1)=(0，0))。這表明輸入沒有反映到輸出而資料沒有被正確地更新。
由圖5A至圖5C可知，HB20在SA=1時接受資料的輸入而能夠將輸出信號從間隔物更新為資料，但是在SA=0時不接受資料的輸入而不能夠將輸出信號從間隔物更新為資料。
接著，參照圖5D至圖5F說明HB20的輸出從資料轉換為間隔物的情況。
圖5D示出HB20被輸入SA=1和資料“0”((E0，E1)=(1，0))並輸出EA=0和資料“0”((S0，S1)=(1，0))的情況。
圖5E示出在圖5D的狀態下被輸入SA=0和間隔物((E0，E1)=(0，0))的情況，圖5F示出在圖5D的狀態下被輸入SA=1和間隔物的情況。
在圖5E中，輸出EA=1和間隔物((S0，S1)=(0，0))。這表明輸入反映到輸出而資料被正確地更新。
另一方面，在圖5F中，輸出EA=0和資料“0”((S0，S1)=(1，0))。這表明輸入沒有反映到輸出而資 料沒有被正確地更新。
由圖5D至圖5F可知，HB20在SA=0時接受間隔物的輸入而能夠將輸出信號從資料更新為間隔物，但是在SA=1時不接受間隔物的輸入而不能夠將輸出信號從資料更新為間隔物。
如上所述，HB20在SA=1時且只在輸入從間隔物變化到資料的情況下接受輸入的變化而將輸出從間隔物變化到資料。另外，在SA=0時且只在輸入從資料變化到間隔物的情況下接受輸入的變化而將輸出從資料變化到間隔物。
再次考慮圖4A所示的HB20_S和HB20_R。
圖4B是表示圖4A所示的半導體裝置的工作實例的時序圖。在圖式中時刻T1至T4用於表示工作的時序。在初始狀態下，半導體裝置20_S、半導體裝置20_R都是(E0，E1，EA，S0，S1，SA)=(0，0，1，0，0，1)。
在時刻T1，在半導體裝置20_S中，(E0，E1)從(0，0)變為(1，0)。也就是說，被輸入資料“0”。此時，因為SA=1，所以半導體裝置20_S在經過某個延遲時間之後輸出(S0，S1，EA)=(1，0，0)。也就是說，將輸出信號更新為資料“0”。
此外，回應於半導體裝置20_S的輸出，半導體裝置20_R也在經過某個延遲時間之後輸出(S0，S1，EA)=(1，0，0)。也就是說，半導體裝置20_R也將輸出信號更新為資料“0”。半導體裝置20_S接收SA=0。因此， 半導體裝置20_S接收能夠將輸出從資料改變為間隔物的信號。
在時刻T2，在半導體裝置20_S中，(E0，E1)從(1，0)變為(0，0)。也就是說，被輸入間隔物。此時，因為SA=0，所以半導體裝置20_S在經過某個延遲時間之後輸出(S0，S1，EA)=(0，0，1)。也就是說，將輸出信號從資料“0”更新為間隔物。
此外，回應於半導體裝置20_S的輸出，半導體裝置20_R也在經過某個延遲時間之後輸出(S0，S1，EA)=(0，0，1)。也就是說，半導體裝置20_R也將輸出信號從資料“0”更新為間隔物。半導體裝置20_S接收SA=1。因此，半導體裝置20_S接收能夠將輸出從間隔物改變為資料的信號。
在時刻T3，在半導體裝置20_S中，(E0，E1)從(0，0)變為(0，1)。也就是說，被輸入資料“1”。此時，因為SA=1，所以半導體裝置20_S在經過某個延遲時間之後輸出(S0，S1，EA)=(0，1，0)。也就是說，將輸出信號從間隔物更新為資料“1”。
以後的工作也是同樣的，因此省略說明。
注意，上述延遲時間根據佈線的寄生電阻、寄生電容、上一級電路的驅動能力、下一級電路的電容等決定。
半導體裝置20_R在將輸出信號更新為資料“0”或“1”時輸出EA=0，由此向半導體裝置20_S傳達不能 夠接收新資料。另外，半導體裝置20_S在接收SA=0時知道半導體裝置20_R處於不能夠接收新資料的狀態。
另一方面，半導體裝置20_S在接收SA=0時知道半導體裝置20_R處於能夠接收間隔物的狀態。半導體裝置20_R在接收間隔物時輸出EA=1，由此向半導體裝置20_S傳達處於能夠接收新資料的狀態。另外，半導體裝置20_S在接收SA=1時知道半導體裝置20_R處於能夠接收新資料的狀態。半導體裝置20_S向半導體裝置20_R發送新資料。
可以將上述工作概括為如下。
(1)在SA=1時，半導體裝置20處於能夠向下一級發送資料的狀態。
(2)在SA=0時，半導體裝置20處於不能夠向下一級發送資料的狀態。
(3)在EA=1時，半導體裝置20處於能夠從上一級接收資料的狀態。
(4)在EA=0時，半導體裝置20處於不能夠從上一級接收資料的狀態。
〈緩衝器和邏輯電路〉
圖6所示的半導體裝置27是依次連接半導體裝置21[0]、半導體裝置20[0]、半導體裝置21[1]、半導體裝置20[1]、半導體裝置21[2]的半導體裝置。作為半導體裝置21可以使用任意的邏輯電路，但是需要使用對應兩個 信號線的輸入生成兩個信號線的輸出的邏輯電路。
半導體裝置21[0]被輸入信號IN0及信號IN1，半導體裝置21[2]輸出信號OUT0及信號OUT1。此外，信號ACK作為EA[0]從半導體裝置20[0]輸出。此外，信號ACKO作為SA[1]向半導體裝置20[1]輸入。此外，信號SAVE作為信號S輸入到各半導體裝置20，信號LOAD作為信號L輸入到各半導體裝置20。
圖7是表示半導體裝置27的工作的時序圖。在時序圖中時刻T01至T10用於表示工作的時序。在初始狀態下，各半導體裝置20的信號都是(E0，E1，EA，S0，S1，SA)=(0，0，1，0，0，1)。因為EA=1，所以各半導體裝置20處於能夠從上一級接收資料的狀態，並且因為SA=1，所以各半導體裝置20處於能夠向下一級發送資料的狀態。
在時刻T01，在(IN0，IN1)從(0，0)變為(1，0)時，(E0[0]，E1[0])藉由半導體裝置21[0]變化。在此，(E0[0]，E1[0])從(0，0)變為(1，0)。在經過某個延遲時間之後，(S0[0]，S1[0]，EA[0])成為(1，0，0)。因為EA[0]=0，所以半導體裝置20[0]處於不能夠接收資料的狀態。
在信號(S0[0]，S1[0])變化時，(E0[1]，E1[1])藉由半導體裝置21[1]變化。在此，(E0[1]，E1[1])從(0，0)變為(1，0)。在經過某個延遲時間之後，(S0[1]，S1[1]，EA[1](SA[0]))成為(1，0，0)。因為EA[1]=0，所 以半導體裝置20[1]處於不能夠接收資料的狀態。同時，因為SA[0]=0，所以半導體裝置20[0]處於不能夠發送資料的狀態。
在信號(S0[1]，S1[1])變化時，(OUT0，OUT1)藉由半導體裝置21[2]變化。在此，(OUT0，OUT1)從(0，0)變為(1，0)。在經過某個延遲時間之後，ACKO(SA[1])成為0。這相當於在外部檢測出(OUT0，OUT1)的信號變化。同時，因為SA[1]=0，所以半導體裝置20[1]處於不能夠發送資料的狀態。
在時刻T02，在(IN0，IN1)從(1，0)變為(0，0)時，(E0[0]，E1[0])藉由半導體裝置21[0]從(1，0)變為(0，0)。在經過某個延遲時間之後，(S0[0]，S1[0]，EA[0])成為(0，0，1)。因為EA[0]=1，所以半導體裝置20[0]處於能夠接收資料的狀態。
在信號(S0[0]，S1[0])變化時，(E0[1]，E1[1])藉由半導體裝置21[1]從(1，0)變為(0，0)。在經過某個延遲時間之後，(S0[1]，S1[1]，EA[1](SA[0]))成為(0，0，1)。因為EA[1]=1，所以半導體裝置20[1]處於能夠接收資料的狀態。同時，因為SA[0]=1，所以半導體裝置20[0]處於能夠發送資料的狀態。
在信號(S0[1]，S1[1])變化時，(OUT0，OUT1)藉由半導體裝置21[2]從(1，0)變為(0，0)。在經過某個延遲時間之後，ACKO(SA[1])成為1。這相當於在外部檢測出(OUT0，OUT1)的信號變化。因為SA[1]=1，所 以半導體裝置20[1]處於能夠發送資料的狀態。
在時刻T03，在(IN0，IN1)從(0，0)變為(0，1)時，(E0[0]，E1[0])藉由半導體裝置21[0]變化。在此，(E0[0]，E1[0])從(0，0)變為(0，1)。在經過某個延遲時間之後，(S0[0]，S1[0]，EA[0])成為(0，1，0)。因為EA[0]=0，所以半導體裝置20[0]處於不能夠接收資料的狀態。
在信號(S0[0]，S1[0])變化時，(E0[1]，E1[1])藉由半導體裝置21[1]變化。在此，(E0[1]，E1[1])從(0，0)變為(0，1)。在經過某個延遲時間之後，(S0[1]，S1[1]，EA[1](SA[0]))成為(0，1，0)。因為EA[1]=0，所以半導體裝置20[1]處於不能夠接收資料的狀態。同時，因為SA[0]=0，所以半導體裝置20[0]處於不能夠發送資料的狀態。
在信號(S0[1]，S1[1])變化時，(OUT0，OUT1)藉由半導體裝置21[2]變化。在此，(OUT0，OUT1)從(0，0)變為(0，1)。在經過某個延遲時間之後，ACKO(SA[1])成為0。這相當於在外部檢測出(OUT0，OUT1)的信號變化。同時，因為SA[1]=0，所以半導體裝置20[1]處於不能夠發送資料的狀態。
即將到時刻T04之前的半導體裝置20的狀態是：半導體裝置20[0]處於不能夠收發資料的狀態，半導體裝置20[1]處於不能夠收發資料的狀態。另外，信號是(S0[0]，S1[0])=(0，1)、(S0[1]，S1[1])=(0，1)、 EA[0]=0、EA[1]=0。
在時刻T04至時刻T05，在SAVE=1時，保持在半導體裝置20所包括的半導體裝置10的閂鎖電路11中的資料儲存在記憶體電路12中(參照圖1A)。記憶體電路12被用作非揮發性暫存器。
在時刻T06至時刻T07，停止電源電壓的供應。此時，各信號成為0。注意，半導體裝置20所包括的記憶體電路12的資料不會丟失。具體地，儲存在電容器C1、電容器C2中的電位在電源電壓的供應停止期間也被保持。
在時刻T07至時刻T09期間，設定LOAD=1，在時刻T08使電源電壓的供應開啟，設定(IN0，IN1)=(0，1)、ACKO(SA[1])=0。在時刻T08，記憶體電路12的資料恢復到閂鎖電路11，於是信號(S0[0]，S1[0])成為(0，1)、(S0[1]，S1[1])成為(0，1)、EA[0]成為0、EA[1]成為0。此外，半導體裝置20[0]處於不能夠收發資料的狀態。此外，半導體裝置20[1]處於不能夠收發資料的狀態。也就是說，可以將半導體裝置20恢復到電源電壓的供應即將停止之前的狀態。
在時刻T10，在(IN0，IN1)從(0，1)變為(0，0)時，(E0[0]，E1[0])藉由半導體裝置21[0]從(0，1)變為(0，0)。在經過某個延遲時間之後，(S0[0]，S1[0]，EA[0])成為(0，0，1)。因為EA[0]=1，所以半導體裝置20[0]處於能夠接收資料的狀態。
在信號(S0[0]，S1[0])變化時，(E0[1]，E1[1])藉由半導體裝置21[1]從(0，1)變為(0，0)。在經過某個延遲時間之後，(S0[1]，S1[1]，EA[1](SA[0]))成為(0，0，1)。因為EA[1]=1，所以半導體裝置20[1]處於能夠接收資料的狀態。同時，因為SA[0]=1，所以半導體裝置20[0]處於能夠發送資料的狀態。
在信號(S0[1]，S1[1])變化時，(OUT0，OUT1)藉由半導體裝置21[2]從(0，1)變為(0，0)。在經過某個延遲時間之後，ACKO(SA[1])成為1。這相當於在外部檢測出(OUT0，OUT1)的信號變化。因為SA[1]=1，所以半導體裝置20[1]處於能夠發送資料的狀態。
以後，藉由反復進行同樣的工作，半導體裝置27可以被用作非同步電路。此外，在半導體裝置27中，藉由停止非工作時的電源供應，可以進行電源閘控。其結果是，可以減少半導體裝置27的功耗。
〈NOT電路〉
圖8A所示的半導體裝置22是使用半導體裝置10構成NOT電路的例子。半導體裝置22由兩個半導體裝置10和一個NOR閘構成。半導體裝置22與半導體裝置20的不同之處在於信號S1和信號S0的被輸出位置是互相調換的。
圖8B是以旗標表示半導體裝置22的圖。與半導體裝置20同樣，(E0，E1)包括資料(輸入)，(S0，S1) 包括資料(輸出)。此外，信號SA是回應信號(輸入)，信號EA是回應信號(輸出)。
〈AND電路〉
圖9A所示的半導體裝置23是使用半導體裝置13構成AND電路的例子。半導體裝置23由四個半導體裝置13、一個OR閘和一個NOR閘構成。
圖9B是以旗標表示半導體裝置23的圖。信號SA、信號A0、信號A1、信號B0及信號B1是半導體裝置23的輸入信號，信號AA、信號BA、信號S0及信號S1是半導體裝置23的輸出信號。
信號(A0，A1)、(B0，B1)、(S0，S1)都相當於圖22A至圖22C的(x，y)，並都包括1位元的資料。另外，信號AA、BA、SA相當於圖22A、圖22C的回應信號(ack)。
接著，參照圖10A和圖10B說明半導體裝置23的工作。圖10A是半導體裝置20分別連接於半導體裝置23的輸入、輸出的電路的方塊圖。如圖式所示，將連接於半導體裝置23的半導體裝置20稱為半導體裝置20_A、半導體裝置20_B、半導體裝置20_R。
圖10B是用來說明圖10A所示的半導體裝置23的工作的時序圖。在時序圖中時刻T1至T8用於表示工作的時序。初始狀態為(A0，A1，B0，B1，AA(BA)，S0，S1，SA)=(0，0，0，0，1，0，0，1)。
在時刻T1，在半導體裝置23中，(A0，A1)從(0，0)變為(1，0)，(B0，B1)從(0，0)變為(1，0)。也就是說，被輸入資料“0”和資料“0”。此時，因為SA=1，所以半導體裝置23在經過某個延遲時間之後輸出(S0，S1，AA(BA))=(1，0，0)。也就是說，輸出作為“0”和“0”的邏輯積的資料“0”。
此外，回應於半導體裝置23的輸出，半導體裝置20_R在經過某個延遲時間之後輸出EA=0。半導體裝置23接收SA=0。
注意，在時刻T1，不一定同時進行(A0，A1)和(B0，B1)的資料輸入。(S0，S1，AA(BA))的更新的時序由(A0，A1)和(B0，B1)中的慢的一方的時序決速。在圖10B中，(B0，B1)的資料輸入稍微慢於(A0，A1)。由此，(S0，S1，AA(BA))的更新時序由(B0，B1)的時序決速。在此，因為直到進行(B0，B1)的資料輸入為止維持AA=1，所以不會發生(A0，A1)的資料變化。也就是說，不會發送(A0，A1)的下一個資料。藉由採用上述結構，能夠以雙軌四相協定方式穩定地發送資料。
在時刻T2，在半導體裝置23中，(A0，A1)從(1，0)變為(0，0)，(B0，B1)從(1，0)變為(0，0)。也就是說，被輸入兩個間隔物。此時，因為SA=0，所以半導體裝置23在經過某個延遲時間之後輸出(S0，S1，AA(BA))=(0，0，1)。也就是說，將輸出信號從資料“0”更新為間隔物。
此外，回應於半導體裝置23的輸出，半導體裝置20_R在經過某個延遲時間之後輸出EA=1。半導體裝置23接收SA=1。
注意，在(A0，A1)變化到間隔物的時間與(B0，B1)變化到間隔物的時間不同的情況下，在變化慢的一方的時機在經過某個延遲時間之後輸出變化。也就是說，直到所有輸入都成為間隔物為止(S0，S1)不會變化到間隔物。此外，因為直到所有輸入都成為間隔物為止AA(BA)=0，所以不會發生(A0，A1)、(B0，B1)的資料變化。也就是說，不會發送(A0，A1)、(B0，B1)的下一個資料。藉由採用上述結構，能夠以雙軌四相協定方式穩定地發送資料。
雖然在下文省略詳細說明，但是半導體裝置23作為AND電路反復進行資料的輸入和輸出。
在時刻T3，在半導體裝置23中，(A0，A1)從(0，0)變為(0，1)，(B0，B1)從(0，0)變為(1，0)。也就是說，被輸入資料“1”和資料“0”。其結果是，半導體裝置23輸出(S0，S1)=(1，0)。也就是說，輸出資料“0”。
在時刻T5，在半導體裝置23中，(A0，A1)從(0，0)變為(1，0)，(B0，B1)從(0，0)變為(0，1)。也就是說，被輸入資料“0”和資料“1”。其結果是，半導體裝置23輸出(S0，S1)=(1，0)。也就是說，輸出資料“0”。
在時刻T7，在半導體裝置23中，(A0，A1)從(0，0)變為(0，1)，(B0，B1)從(0，0)變為(0，1)。也就 是說，被輸入資料“1”和資料“1”。其結果是，半導體裝置23輸出(S0，S1)=(0，1)。也就是說，輸出資料“1”。
由此可知，半導體裝置23被用作AND電路。
〈NAND電路〉
圖11A所示的半導體裝置24是使用半導體裝置13構成NAND電路的例子。半導體裝置24由四個半導體裝置13、一個OR閘和一個NOR閘構成。半導體裝置24與半導體裝置23的不同之處在於信號S1和信號S0的被輸出位置是互相調換的。
圖11B是以旗標表示半導體裝置24的圖。與半導體裝置23同樣，(A0，A1)及(B0，B1)包括資料(輸入)，(S0，S1)包括資料(輸出)。此外，信號SA是回應信號(輸入)，信號AA、BA是回應信號(輸出)。
〈OR電路〉
圖12A所示的半導體裝置25是使用半導體裝置13構成OR電路的例子。半導體裝置25由四個半導體裝置13、一個OR閘和一個NOR閘構成。
圖12B是以旗標表示半導體裝置25的圖。與半導體裝置23同樣，(A0，A1)及(B0，B1)包括資料(輸入)，(S0，S1)包括資料(輸出)。此外，信號SA是回應信號(輸入)，信號AA、BA是回應信號(輸出)。
〈NOR電路〉
圖13A所示的半導體裝置26是使用半導體裝置13構成NOR電路的例子。半導體裝置26由四個半導體裝置13、一個OR閘和一個NOR閘構成。
圖13B是以旗標表示半導體裝置26的圖。與半導體裝置23同樣，(A0，A1)及(B0，B1)包括資料(輸入)，(S0，S1)包括資料(輸出)。此外，信號SA是回應信號(輸入)，信號AA、BA是回應信號(輸出)。
以上，藉由使用本實施方式所記載的半導體裝置，可以容易進行非同步電路的電源閘控，由此可以減少半導體裝置的功耗。
實施方式2
在本實施方式中，對可以使用實施方式1所示的半導體裝置的顯示裝置進行說明。
〈顯示裝置100〉
圖14是示出顯示裝置100的結構實例的方塊圖。顯示裝置100包括應用處理器(以下，AP)110、顯示面板101、觸控面板106、DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)111、快閃記憶體112、SSD(Solid State Drive：固體狀態驅動機)113、RF標籤114、電視調諧器115以及感測器116。
AP110包括GPU(Graphics Processing Unit：圖形處理器)121、顯示器_IF(Interface：介面)122、顯示器_IF123、觸控面板_IF124、DRAM_IF125、快閃記憶體_IF126、SSD_IF127、網路_IF128、USB(Universal Serial Bus：通用序列匯流排)_IF129、類比電路130、系統匯流排140、處理器核心141、記憶體142、電力控制電路144、FPGA(Field Programmable Gate Array：現場可程式邏輯閘陣列)145以及時脈生成電路146。
另外，AP110藉由顯示器_IF122及顯示器_IF123連接於顯示面板101，藉由觸控面板_IF124連接於觸控面板106，藉由DRAM_IF125連接於DRAM111，藉由快閃記憶體_IF126連接於快閃記憶體112，藉由SSD_IF127連接於SSD113、藉由網路_IF128連接於RF標籤114、藉由USB_IF129連接於電視調諧器115、藉由類比電路130連接於感測器116。
處理器核心141具有統括AP110的功能。處理器核心141經過系統匯流排140將指令或資料傳送到各電路。例如，在處理器核心141中，將記憶體142用作快取記憶體，將DRAM111用作主記憶體裝置，將SSD113用作外部記憶體裝置，並執行基本軟體(作業系統，OS(Operating System))、各種應用軟體。注意，處理器核心141根據系統所需要的運算性能可以具有單核結構、雙核結構、多核結構等核心結構或第一級(L1)、第二級(L2)等快取記憶體層次結構。
AP110具有將儲存在DRAM111、快門記憶體112、SSD113等外部記憶體裝置中的影像信號供應到顯示面板101的功能。此外，AP110也可以將電視調諧器115所接收的影像信號供應到顯示面板101。
GPU121是專門用於影像處理的處理器。GPU121能夠進行如三維影像處理等高度影像處理。生成在GPU121中的影像資料經過顯示器_IF122、123發送到顯示面板101而被顯示。
顯示裝置100的使用者可以從觸控面板106輸入資訊。AP110檢測出使用者所輸入的觸摸信號而更新顯示面板101的影像。
觸控面板106可以為電阻膜式或電容式觸控面板，並且可以與顯示面板101重疊。
顯示面板101包括DDI(Display Driver IC：顯示器驅動器IC)102、反射元件107、DDI104及發光元件108。
DDI102具有驅動反射元件107的功能。另外，DDI102經過顯示器_IF122連接於AP110。
DDI104具有驅動發光元件108的功能。另外，DDI104經過顯示器_IF123連接於AP110。
顯示器_IF122、123具有將影像信號轉換為能夠供應到顯示面板101的形式的功能。顯示器_IF122、123例如包括校正電路(伽瑪校正、色度校正、亮度校正等)、解碼器、圖框記憶體等。
反射元件107為利用外光反射顯示影像的顯示元件，例如可以使用液晶元件、快門方式的MEMS(Micro Electro Mechanical System：微機電系統)元件、光干涉方式的MEMS元件、應用微囊方式、電泳方式、電潤濕方式、電子粉流體(註冊商標)等。藉由使用反射型顯示元件，可以抑制顯示面板101的功耗。下面，對反射元件107為反射型液晶元件的情況進行說明。
作為發光元件108可以使用有機EL(Electro Luminescence)元件、無機EL元件、LED(Light Emitting Diode)、QLED(Quantum-dot Light Emitting Diode)、半導體雷射等自發光性發光元件。下面，對發光元件108為有機EL元件的情況進行說明。
作為感測器116，可以根據需要使用各種感測器。作為感測器116，例如可以使用能測量如下因素的感測器：力量、位置、速度、加速度、角速度、轉動數、距離、光、液、磁、溫度、化學物質、聲音、硬度、電流、電壓、電力、輻射線、流量、濕度、斜率或振動等。感測器116所取得的資訊(類比資料)由類比電路130轉換為數位資料。
例如，在感測器116是光感測器的情況下，顯示裝置100能夠根據感測器116所接受的光改變顯示面板101的顯示模式。
在晴天的外面使用顯示裝置100的情況等下，在只使用反射元件107就能得到充分的亮度時，就不 需要使發光元件108發光。這是因為即使利用發光元件108進行顯示，因外光比發光元件108所發射的光更強所以不能得到良好的顯示。此外，在夜間或昏暗的地方使用顯示裝置100時，可以使發光元件108發光進行顯示。
根據外光的亮度，AP110可以生成只使用反射元件107進行顯示的影像資料、只使用發光元件108進行顯示的影像資料或者組合反射元件107及發光元件108進行顯示的影像資料。因此，不管是在外光的照度高或外光的照度低的環境下，顯示面板101都可以進行良好的顯示。再者，在外光的照度高的環境下，不使發光元件108發光或使發光元件108的亮度變低，由此可以降低功耗。
在AP110中，藉由組合反射元件107的顯示及發光元件108的顯示，可以校正顯示面板101的色調。例如，在黃昏時的紅色的環境下使用顯示裝置100的情況下，當只使用反射元件107進行顯示時，有時B(藍色)成分不足，所以藉由使發光元件108發光，可以校正色調。
記憶體142只要使用可改寫的記憶體即可，可以使用DOSRAM(Dynamic Oxide Semiconductor RAM：氧化物半導體動態隨機存取記憶體)(註冊商標)、NOSRAM(Nonvolatile Oxide Semiconductor RAM：氧化物半導體非揮發性隨機存取記憶體)(註冊商標)、SRAM、快閃記憶體、FeRAM(鐵電RAM)、MRAM(磁阻RAM)、阻變RAM(ReRAM)、相變RAM(PRAM)等。尤其是，較佳為使用DOSRAM或NOSRAM。藉由作為記憶體142使用 DOSRAM或NOSRAM，可以減少AP110的功耗。注意，後面說明DOSRAM及NOSRAM。
電力控制電路144具有控制顯示裝置100內的電力供應的功能。
因為AP110具有FPGA145，所以在晶片出廠之後也可以對該晶片追加新功能。由於不需要重新設計晶片，所以可以大幅度地減少成本。
時脈生成電路146具有生成在顯示裝置100內使用的時脈信號的功能。藉由利用時脈生成電路146可以改變時脈信號的頻率，因此可以實現顯示裝置100的高性能化和低功耗化。當需要高速處理時，時脈生成電路146提高時脈頻率。另外，當需要降低顯示裝置100的功耗時，時脈生成電路146可以降低時脈頻率。
例如，較佳為在顯示器_IF122、123中使用實施方式1所說明的半導體裝置。例如，在不需要更新顯示面板101的影像的情況下，可以停止顯示器_IF122、123的電力而降低AP110的功耗。
〈DOSRAM〉
接著，參照圖15A和圖15B說明DOSRAM的詳細內容。
在圖15A中示出DOSRAM500的結構實例。DOSRAM500包括控制部502、單元陣列503、週邊電路508。週邊電路508包括感測放大器電路504、驅動器 505、主放大器506、輸入輸出電路507。
控制部502具有控制DOSRAM500的功能。例如，控制部502控制驅動器505、主放大器506及輸入輸出電路507。
驅動器505與多個佈線WL、CSEL電連接。驅動器505生成輸出到多個佈線WL、CSEL的信號。
單元陣列503包括多個記憶單元509。記憶單元509與佈線WL、LBL(或LBLB)、BGL電連接。佈線WL是字線，佈線LBL、LBLB是局部位元線。在圖15A的例子中，單元陣列503的結構是折疊位元線方式，但也可以是開放位元線方式。
在圖15B中示出記憶單元509的結構例子。記憶單元509包括電晶體M0、電容器CS1。記憶單元509具有與DRAM的記憶單元相同的電路結構。這裡，電晶體M0是包括背閘極的電晶體。電晶體M0的背閘極與佈線BGL電連接。佈線BGL被輸入電壓Vbg_w1。
電晶體M0是OS電晶體。OS電晶體的關態電流極小。當由OS電晶體構成記憶單元509時，可以抑制從電容器CS1洩漏電荷，所以可以降低DOSRAM500的更新工作的頻率。此外，即使停止電源供應，DOSRAM500也能夠長時間保持影像資料。此外，藉由使電壓Vbg_w1為負電壓，可以使電晶體M0的臨界電壓向正電位一側漂移，且可以延長記憶單元509的保持時間。
記憶單元509之外的電路的電晶體例如可以 是形成在矽晶圓上的Si電晶體。由此，可以將單元陣列503層疊在感測放大器電路504上。因此，可以縮小DOSRAM500的電路面積，由此實現AP110的小型化。
單元陣列503層疊在感測放大器電路504上。感測放大器電路504包括多個感測放大器SA。感測放大器SA與相鄰的佈線LBL、LBLB(局部位元線對)、佈線GBL、GBLB(全域位元線對)、多個佈線CSEL電連接。感測放大器SA具有放大佈線LBL與佈線LBLB的電位差的功能。
在感測放大器電路504中，對四個佈線LBL設置有一個佈線GBL，對四個佈線LBLB設置有一個佈線GBLB，但是感測放大器電路504的結構不侷限於圖15A的結構例子。
主放大器506與感測放大器電路504及輸入輸出電路507連接。主放大器506具有放大佈線GBL與佈線GBLB的電位差的功能。此外，可以省略主放大器506。
輸入輸出電路507具有如下功能：將對應於寫入資料的電位輸出到佈線GBL及佈線GBLB或主放大器506；以及讀出佈線GBL及佈線GBLB的電位或主放大器506的輸出電位，將該電位作為資料輸出到外部。可以根據佈線CSEL的信號選擇讀出資料的感測放大器SA及寫入資料的感測放大器SA。因此，由於輸入輸出電路507不需要多工器等選擇電路，所以可以使電路結構簡 化，可以縮小佔有面積。
〈NOSRAM〉
接著，參照圖16A和圖16B說明NOSRAM的詳細內容。
圖16A是示出NOSRAM600的結構實例的方塊圖。圖16A所示的NOSRAM600包括控制部601、驅動器部602、單元陣列603。
控制部601是具有對NOSRAM600的所有工作進行控制的功能的邏輯電路。控制部601具有如下功能：對晶片賦能信號及寫入賦能信號進行邏輯運算，來判斷處理器核心141的訪問是寫入訪問還是讀出訪問的功能；對晶片賦能信號、寫入賦能信號及信號WCY進行邏輯運算，來生成驅動器部602的控制信號的功能；以及根據寫入賦能信號及信號WCY生成待機信號的功能。
當處理器核心141進行寫入訪問時，控制部601生成待機信號，並將其發送給系統匯流排140。當處理器核心141接收待機信號時，延遲下一次訪問。
寫入賦能信號是處理器核心141所生成的信號。晶片賦能信號是系統匯流排140所生成的信號。系統匯流排140根據處理器核心141所輸出的位址信號和寫入賦能信號生成晶片賦能信號。
驅動器部602是對單元陣列603進行資料的寫入和讀出的電路。例如，驅動器部602包括對位址信號 進行解碼的解碼器、字線驅動器、讀出電路、寫入電路等。
在單元陣列603中，多個記憶單元605被配置為矩陣狀。圖16B示出記憶單元605的結構實例。在此示出記憶單元605為2T型增益單元的例子。記憶單元605包括電晶體MW1、電晶體MR1、電容器CS1以及節點SN1、a1至a5。電晶體MW1是寫入電晶體，且是OS電晶體。電晶體MR1是讀出電晶體，且在圖16B的例子中是n通道型Si電晶體。節點SN1是資料保持節點，電容器CS1是用來保持節點SN1的電荷的儲存電容器。
在對記憶單元605寫入資料時，對節點a3輸入資料。藉由將節點a1設置為“H”使電晶體MW1為開啟狀態，來將節點a3的資料寫入節點SN1。藉由使電晶體MW1處於關閉狀態使節點SN1處於浮動狀態，結束資料的寫入。
將節點a4的電壓作為資料讀出。資料的讀出例如以如下方式進行。固定節點a5的電位。對節點a4進行預充電，然後使其處於浮動狀態。與節點SN1的電壓相對應的汲極電流流過電晶體MR1中。因此，節點a4的電壓根據節點SN1的電壓而變化。
由於OS電晶體有關態電流極小的特徵，能夠抑制節點SN1的電壓下降，並在保持資料時不消耗電力，因此，記憶單元605具有能夠長期間保持資料的非揮發性特性。由此，在本說明書等中，將由增益單元構成單 元陣列的OS記憶體稱為NOSRAM。該NOSRAM除了能夠長時間保持資料之外還具有如下特徵。
在NOSRAM中，藉由利用電容器的充放電進行資料改寫，因此在原理上對可改寫次數沒有限制，並且能夠以低能量進行資料的改寫和讀出。NOSRAM的記憶單元的電路結構簡單，所以容易實現大容量化。
〈顯示面板101〉
接著，說明顯示面板101的詳細內容。
圖17是說明顯示面板101的結構實例的方塊圖。
顯示面板101包括像素陣列109。此外，顯示面板101可以包括DDI152及閘極驅動器151。
像素陣列109包括一組多個像素153(i，1)至像素153(i，n)、另一組多個像素153(1，j)至像素153(m，j)。此外，包括掃描線G1(i)、掃描線G2(i)、佈線CSCOM、佈線ANO、信號線SL1(j)和信號線SL2(j)。此外，i為1以上且m以下的整數，j為1以上且n以下的整數，m及n為1以上的整數。
一組多個像素153(i，1)至像素153(i，n)包括像素153(i，j)。一組多個像素153(i，1)至像素153(i，n)配置在行方向(圖式中的以箭頭x表示的方向)上。
另一組多個像素153(1，j)至像素153(m，j)包括像素153(i，j)，另一組多個像素153(1，j)至像素 153(m，j)配置在與行方向交叉的列方向(圖式中的以箭頭y表示的方向)上。
掃描線G1(i)及掃描線G2(i)與配置在行方向上的一組多個像素153(i，1)至像素153(i，n)電連接。
配置在列方向上的另一組多個像素153(1，j)至像素153(m，j)與信號線SL1(j)及信號線SL2(j)電連接。
閘極驅動器151具有根據控制資訊供應選擇信號的功能。
例如，閘極驅動器151具有根據控制資訊以30Hz以上、較佳為60Hz以上的頻率對一掃描線供應選擇信號的功能。由此，可以流暢地顯示動態影像。
例如，閘極驅動器151具有根據控制資訊以低於30Hz、較佳為低於1Hz、更佳為低於1次/分的頻率對一掃描線供應選擇信號的功能。由此，可以在閃爍被抑制的狀態下顯示靜態影像。
DDI152包括DDI102及DDI104。DDI152被用作顯示面板101的源極驅動器。DDI152具有根據來自AP110的信號供應資料信號的功能。
例如，可以使用形成在矽基板上的積體電路形成DDI152。例如，可以利用COG(Chip on glass：晶粒玻璃接合)法或COF(Chip on Film：薄膜覆晶封裝)法將上述積體電路設置於端子。明確而言，可以使用異方性導電膜將上述積體電路設置於端子。
〈像素153〉
圖18是示出像素153的結構實例的電路圖。像素153(i，j)具有驅動反射元件107(i，j)及發光元件108(i，j)的功能。由此，例如可以使用能夠藉由同一製程形成的像素電路驅動反射元件107、以與反射元件107不同的方法進行顯示的發光元件108。藉由使用反射元件107進行顯示，可以降低功耗。或者，可以在外光亮的環境下以高對比良好地顯示影像。藉由使用射出光的顯示元件、發光元件108進行顯示，可以在昏暗的環境下良好地顯示影像。
像素153(i，j)與信號線SL1(j)、信號線SL2(j)、掃描線G1(i)、掃描線G2(i)、佈線CSCOM及佈線ANO電連接。
像素153(i，j)包括開關SW1、電容器C11、開關SW2、電晶體Tr1及電容器C12。
可以將包括與掃描線G1(i)電連接的閘極電極及與信號線SL1(j)電連接的第一電極的電晶體用作開關SW1。
電容器C11包括與用作開關SW1的電晶體的第二電極電連接的第一電極及與佈線CSCOM電連接的第二電極。
可以將包括與掃描線G2(i)電連接的閘極電極及與信號線SL2(j)電連接的第一電極的電晶體用作開關SW2。
電晶體Tr1包括與用作開關SW2的電晶體的第二電極電連接的閘極電極及與佈線ANO電連接的第一電極。
此外，電晶體Tr1也可以包括第一閘極電極及第二閘極電極。第一閘極電極也可以與第二閘極電極電連接。第一閘極電極及第二閘極電極較佳為具有隔著半導體膜互相重疊的區域。
電容器C12包括與用作開關SW2的電晶體的第二電極電連接的第一電極、與電晶體Tr1的第一電極電連接的第二電極。
反射元件107(i，j)的第一電極與用作開關SW1的電晶體的第二電極電連接。此外，反射元件107(i，j)的第二電極與佈線VCOM1電連接。由此，可以驅動反射元件107(i，j)。
發光元件108(i，j)的第一電極與電晶體Tr1的第二電極電連接，發光元件108(i，j)的第二電極與佈線VCOM2電連接。由此，可以驅動發光元件108(i，j)。
〈顯示器剖面圖〉
接著，參照圖19的剖面圖對顯示面板101的結構實例進行說明。
圖19所示的顯示面板101包括基板200與基板300之間的絕緣層220。另外，在基板200與絕緣層220之間包括發光元件108、電晶體271、電晶體272、電 晶體273以及彩色層241等。另外，在絕緣層220與基板300之間包括反射元件107、彩色層311等。另外，基板300與絕緣層220藉由黏合層302黏合，而基板200與絕緣層220藉由黏合層201黏合。
作為基板200，可以使用無鹼玻璃、鈉鈣玻璃、鉀鈣玻璃、水晶玻璃、鋁矽酸玻璃、強化玻璃、化學強化玻璃、石英或藍寶石等。
作為基板200，可以使用以矽或碳化矽為材料的單晶半導體基板或多晶半導體基板、以矽鍺等為材料的化合物半導體基板、SOI基板等。
作為基板200，可以使用將金屬板、薄板狀的玻璃板或無機材料等的膜貼合於樹脂薄膜等的複合材料。
作為基板200，可以使用將纖維狀或粒子狀的金屬、玻璃或無機材料等分散到樹脂薄膜而得到的複合材料。
作為基板200，例如可以使用將纖維狀或粒子狀的樹脂或有機材料等分散到無機材料而得到的複合材料。
作為基板300，可以使用能夠用於基板200的上述材料。
此外，也可以在基板200或基板300上形成電極而使其具有觸控面板的功能。
電晶體273電連接於反射元件107，而電晶體272電連接於發光元件108。電晶體272和電晶體273都 形成在絕緣層220的基板200一側的面上，由此可以以同一製程製造電晶體272和電晶體273。
基板300設置有彩色層311、遮光層312、絕緣層313及被用作反射元件107的共用電極的導電層321、配向膜382、絕緣層314等。絕緣層314具有保持反射元件107的單元間隙的功能。
在絕緣層220的基板200一側設置有絕緣層211、絕緣層212、絕緣層213、絕緣層214、絕緣層215等絕緣層。絕緣層211的一部分被用作各電晶體的閘極絕緣層。絕緣層212、絕緣層213及絕緣層214以覆蓋各電晶體的方式設置。另外，絕緣層215以覆蓋絕緣層214的方式設置。絕緣層214及絕緣層215具有平坦化層的功能。另外，這裡示出作為覆蓋電晶體等的絕緣層包括絕緣層212、絕緣層213及絕緣層214的三層的情況，但是絕緣層不侷限於此，也可以為四層以上、單層或兩層。如果不需要，則可以不設置用作平坦化層的絕緣層214。
電晶體271、電晶體272及電晶體273包括其一部分用作閘極的導電層221、其一部分用作源極或汲極的導電層222、半導體層231。在此，對經過對同一導電膜進行加工而得到的多個層附有相同的陰影線。
反射元件107是反射型液晶元件。反射元件107包括層疊有導電層322、液晶383以及導電層321的疊層結構。另外，設置有與導電層322的基板200一側接觸的反射可見光的導電層323。導電層323包括開口 330。另外，導電層322及導電層321透射可見光。另外，在液晶383和導電層322之間設置有配向膜381，並且在液晶383和導電層321之間設置有配向膜382。另外，在基板300的外側的面上設置有偏光板301。
在反射元件107中，導電層323具有反射可見光的功能，導電層321具有透射可見光的功能。從基板300一側入射的光被偏光板301偏振，透過導電層321、液晶383，且被導電層323反射。而且，再次透過液晶383及導電層321而到達偏光板301。此時，由施加到導電層323和導電層321之間的電壓控制液晶的配向，從而可以控制光的光學調變。也就是說，可以控制經過偏光板301發射的光的強度。另外，由於特定的波長區域之外的光被彩色層311吸收，因此被取出的光例如呈現紅色。
發光元件108是底部發射型發光元件。發光元件108具有從絕緣層220一側依次層疊有導電層225、導電層283及導電層282的疊層結構。絕緣層216覆蓋導電層225的端部。另外，設置有覆蓋導電層282的導電層281。導電層281包含反射可見光的材料，導電層225及導電層282包含透射可見光的材料。發光元件108所發射的光經過彩色層241、絕緣層220、開口330及導電層321等射出到基板300一側。
在此，如圖19所示，較佳為在開口330中設置有透射可見光的導電層322。由此，液晶383在與開口330重疊的區域中也與其他區域同樣地配向，從而可以抑 制因在這些區域的邊界產生液晶的配向不良而產生非意圖的漏光。
在此，作為設置在基板300的外側的面的偏光板301，可以使用直線偏光板，也可以使用圓偏光板。作為圓偏光板，例如可以使用將直線偏光板和四分之一波相位差板層疊而成的偏光板。由此，可以抑制外光反射。另外，藉由根據偏光板的種類調整用於反射元件107的液晶元件的單元間隙、配向、驅動電壓等來實現所希望的對比度，即可。
電晶體272的源極和汲極中的一個藉由導電層224與發光元件108的導電層225電連接。
電晶體273的源極和汲極中的一個藉由連接部252與導電層323電連接。導電層322與導電層323接觸，它們彼此電連接。連接部252是使設置在絕緣層220的雙面上的導電層藉由形成在絕緣層220中的開口彼此連接的部分。
在基板200與基板300不重疊的區域中設置有連接部251。連接部251藉由連接層260電連接於FPC350。在連接部251的頂面露出對與導電層322同一的導電膜進行加工來獲得的導電層。因此，藉由連接層260可以使連接部251與FPC350電連接。
在設置有黏合層302的一部分的區域中設置有連接器303。藉由連接器303使對與導電層322同一的導電膜進行加工來獲得的導電層和導電層321的一部分電 連接。由此，可以將從連接於基板200一側的FPC350輸入的信號或電位藉由連接器303供應到形成在基板300一側的導電層321。
例如，連接器303可以使用導電粒子。作為導電粒子，可以採用其表面被金屬材料覆蓋的有機樹脂或二氧化矽等的粒子。作為金屬材料，較佳為使用鎳或金，因為其可以降低接觸電阻。另外，較佳為使用如在鎳上還覆蓋有金等以層狀覆蓋有兩種以上的金屬材料的粒子。另外，連接器303較佳為採用能夠彈性變形或塑性變形的材料。此時，有時導電粒子的連接器303成為圖19所示那樣的在縱向上被壓扁的形狀。藉由具有該形狀，可以增大連接器303與電連接於該連接器的導電層的接觸面積，從而可以降低接觸電阻並抑制接觸不良等問題發生。
連接器303較佳為以被黏合層302覆蓋的方式配置。例如，將連接器303分散在固化之前的黏合層302即可。
在圖19中，作為閘極驅動器151的例子，示出設置有電晶體271的例子。
在圖19中，作為電晶體271及電晶體272的例子，應用由兩個閘極夾持被形成通道的半導體層231的結構。一個閘極由導電層221構成，而另一個閘極由隔著絕緣層212與半導體層231重疊的導電層223構成。藉由採用這種結構，可以控制電晶體的臨界電壓。此時，也可以連接兩個閘極，並藉由對該兩個閘極供應同一信號來驅 動電晶體。與其他電晶體相比，這種電晶體能夠提高場效移動率，而可以增大通態電流(on-state current)。其結果是，可以製造能夠高速驅動的電路。再者能夠縮小電路部的佔有面積。藉由使用通態電流大的電晶體，即使在使顯示面板大型化或高清晰化時佈線數增多，也可以降低各佈線的信號延遲，而可以抑制顯示的不均勻。
電晶體271、272以及273較佳為OS電晶體。因此，半導體層231較佳為使用氧化物半導體或金屬氧化物。
閘極驅動器151所包括的電晶體與像素153所包括的電晶體也可以具有相同的結構。另外，閘極驅動器151所包括的多個電晶體可以都具有相同的結構或不同的結構。另外，像素153所包括的多個電晶體可以都具有相同的結構或不同的結構。
覆蓋各電晶體的絕緣層212和絕緣層213中的至少一個較佳為使用水或氫等雜質不容易擴散的材料。亦即，可以將絕緣層212或絕緣層213用作障壁膜。藉由採用這種結構，可以有效地抑制雜質從外部擴散到電晶體中，從而能夠實現可靠性高的顯示面板。
在基板300一側設置有覆蓋彩色層311、遮光層312的絕緣層313。絕緣層313可以具有平坦化層的功能。藉由使用絕緣層313可以使導電層321的表面大致平坦，所以可以使液晶383的配向狀態均勻。
對製造顯示面板101的方法的一個例子進行 說明。例如，先在包括剝離層的支撐基板上依次形成導電層322、導電層323及絕緣層220，再形成電晶體272、電晶體273及發光元件108等，然後使用黏合層201貼合基板200和支撐基板。之後，藉由在剝離層和絕緣層220之間的介面及剝離層和導電層322之間的介面進行剝離，去除支撐基板及剝離層。此外，另外準備預先形成有彩色層311、遮光層312、導電層321等的基板300。接著對基板200或基板300滴下液晶383，並由黏合層302貼合基板200和基板300，從而可以製造顯示面板101。
作為剝離層，可以適當地選擇在與絕緣層220及導電層322之間的介面產生剝離的材料。特別是，作為剝離層，使用包含鎢等的高熔點金屬材料的層和包含該金屬材料的氧化物的層的疊層，並且較佳為作為剝離層上的絕緣層220使用層疊有多個氮化矽、氧氮化矽、氮氧化矽等的層。當將高熔點金屬材料用於剝離層時，可以提高在形成剝離層之後形成的層的形成溫度，從而可以降低雜質的濃度而實現可靠性高的顯示裝置。
作為導電層322，較佳為使用金屬氧化物、金屬氮化物或低電阻化了的氧化物半導體等的氧化物或氮化物。在使用氧化物半導體時，將氫濃度、硼濃度、磷濃度、氮濃度及其他雜質的濃度以及氧缺損量中的至少一個比用於電晶體的半導體層高的材料用於導電層322，即可。
〈顯示裝置100的使用實例〉
接著，參照圖20至圖21B對顯示裝置100的使用實例進行說明。
圖20是包括顯示裝置100的資訊終端800的使用實例。圖20示出使用資訊終端800學習文字的例子。
在資訊終端800的顯示區域875上顯示有插圖891、方塊892及方塊893。在方塊892中顯示有作為字帖的文字。使用者使用觸控筆894將顯示在方塊892中的文字寫入到方塊893中。在資訊終端800中顯示有與方塊892中的文字相關聯的插圖891。
資訊終端800根據需要可以具備相機、揚聲器、麥克風或操作按鈕等。
由於包括顯示裝置100的資訊終端800的功耗小，所以可以使電池的使用壽命長。
圖21A和圖21B示出將顯示裝置100用於汽車室內的例子。
圖21A是表示汽車室內的前擋風玻璃周邊的圖。圖21A示出安裝在儀表板中的顯示裝置100。
圖21B示出設置於車門部分的顯示裝置100。
顯示裝置100可以提供導航資訊、速度表、轉速計、行駛距離、加油量、排檔狀態、空調的設定以及其他各種資訊。
另外，顯示裝置100例如藉由將設置於車體的相機所拍攝的影像顯示在顯示部上，能夠看到駕駛座的死角。
在車內使用顯示裝置的情況下，有可能日光直接照射到顯示部。在是透過型液晶元件或有機EL元件等顯示部本身發光的顯示裝置的情況下，在日光照射到顯示部時導致可見度的下降。
本實施方式所記載的顯示裝置100能夠在檢測出日光時將其顯示切換為利用反射元件的顯示。因此，顯示裝置100能夠不使可見度下降地繼續顯示影像。
本實施方式所記載的顯示裝置100在夜間將其顯示切換為利用發光元件的顯示。因此，駕駛者在不能夠得到外光的夜間也可以使用顯示裝置100。
以上，藉由使用本實施方式所記載的顯示裝置100，可以提供功耗小的顯示裝置。此外，可以提供可見度高的顯示裝置。
實施方式3 〈CAC-OS的構成〉
以下，對可用於本發明的一個實施方式所公開的OS電晶體中的CAC-OS的構成進行說明。
CAC-OS例如是指包含在氧化物半導體中的元素不均勻地分佈的構成，其中包含不均勻地分佈的元素的材料的尺寸為0.5nm以上且10nm以下，較佳為1nm以上 且2nm以下或近似的尺寸。注意，在下面也將在氧化物半導體中一個或多個金屬元素不均勻地分佈且包含該金屬元素的區域以0.5nm以上且10nm以下，較佳為1nm以上且2nm以下或近似的尺寸混合的狀態稱為馬賽克(mosaic)狀或補丁(patch)狀。
例如，In-Ga-Zn氧化物中的CAC-OS(在CAC-OS中，尤其可以將In-Ga-Zn氧化物稱為CAC-IGZO)是指材料分成銦氧化物(以下，稱為InOX1(X1為大於0的實數))或銦鋅氧化物(以下，稱為InX2ZnY2OZ2(X2、Y2及Z2為大於0的實數))以及鎵氧化物(以下，稱為GaOX3(X3為大於0的實數))或鎵鋅氧化物(以下，稱為GaX4ZnY4OZ4(X4、Y4及Z4為大於0的實數))等而成為馬賽克狀，且馬賽克狀的InOX1或InX2ZnY2OZ2均勻地分佈在膜中的構成(以下，也稱為雲狀)。
換言之，CAC-OS是具有以GaOX3為主要成分的區域和以InX2ZnY2OZ2或InOX1為主要成分的區域混在一起的構成的複合氧化物半導體。在本說明書中，例如，當第一區域的In與元素M的原子個數比大於第二區域的In與元素M的原子個數比時，第一區域的In濃度高於第二區域。
注意，IGZO是通稱，有時是指包含In、Ga、Zn及O的化合物。作為典型例子，可以舉出以InGaO3(ZnO)m1(m1為自然數)或In(1+x0)Ga(1-x0)O3(ZnO)m0(-1x01，m0為任意數)表示的結晶性化合物。
上述結晶性化合物具有單晶結構、多晶結構或CAAC(C-Axis Aligned Crystalline)結構。CAAC結構是多個IGZO的奈米晶具有c軸配向性且在a-b面上以不配向的方式連接的結晶結構。
另一方面，CAC-OS與氧化物半導體的材料構成有關。CAC-OS是指如下構成：在包含In、Ga、Zn及O的材料構成中，一部分中觀察到以Ga為主要成分的奈米粒子狀區域以及一部分中觀察到以In為主要成分的奈米粒子狀區域分別以馬賽克狀無規律地分散。因此，在CAC-OS中，結晶結構是次要因素。
CAC-OS不包含組成不同的二種以上的膜的疊層結構。例如，不包含由以In為主要成分的膜與以Ga為主要成分的膜的兩層構成的結構。
注意，有時觀察不到以GaOX3為主要成分的區域與以InX2ZnY2OZ2或InOX1為主要成分的區域之間的明確的邊界。
在CAC-OS中包含選自鋁、釔、銅、釩、鈹、硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢和鎂等中的一種或多種以代替鎵的情況下，CAC-OS是指如下構成：一部分中觀察到以該元素為主要成分的奈米粒子狀區域以及一部分中觀察到以In為主要成分的奈米粒子狀區域以馬賽克狀無規律地分散。
CAC-OS例如可以藉由在對基板不進行加熱的條件下利用濺射法來形成。在利用濺射法形成CAC-OS的 情況下，作為沉積氣體，可以使用選自惰性氣體(典型的是氬)、氧氣體和氮氣體中的一種或多種。另外，成膜時的沉積氣體的總流量中的氧氣體的流量比越低越好，例如，將氧氣體的流量比設定為0%以上且低於30%，較佳為0%以上且10%以下。
CAC-OS具有如下特徵：藉由根據X射線繞射(XRD：X-ray diffraction)測定法之一的out-of-plane法利用θ/2θ掃描進行測定時，觀察不到明確的峰值。也就是說，根據X射線繞射，可知在測定區域的a-b面方向及c軸方向上沒有配向。
另外，在藉由照射束徑為1nm的電子束(也稱為奈米束)而取得的CAC-OS的電子繞射圖案中，觀察到環狀的亮度高的區域以及在該環狀區域內的多個亮點。由此，根據電子繞射圖案，可知CAC-OS的結晶結構是在平面方向及剖面方向上沒有配向的nc(nano-crystal)結構。
另外，例如在In-Ga-Zn氧化物的CAC-OS中，根據藉由能量色散型X射線分析法(EDX：Energy Dispersive X-ray spectroscopy)取得的EDX面分析影像，可確認到：具有以GaOX3為主要成分的區域及以InX2ZnY2OZ2或InOX1為主要成分的區域不均勻地分佈而混合的構成。
CAC-OS的結構與金屬元素均勻地分佈的IGZO化合物不同，具有與IGZO化合物不同的性質。換言之，CAC-OS具有以GaOX3等為主要成分的區域及以 InX2ZnY2OZ2或InOX1為主要成分的區域互相分離且以各元素為主要成分的區域為馬賽克狀的構成。
在此，以InX2ZnY2OZ2或InOX1為主要成分的區域的導電性高於以GaOX3等為主要成分的區域。換言之，當載子流過以InX2ZnY2OZ2或InOX1為主要成分的區域時，呈現氧化物半導體的導電性。因此，當以InX2ZnY2OZ2或InOX1為主要成分的區域在氧化物半導體中以雲狀分佈時，可以實現高場效移動率(μ)。
另一方面，以GaOX3等為主要成分的區域的絕緣性高於以InX2ZnY2OZ2或InOX1為主要成分的區域。換言之，當以GaOX3等為主要成分的區域分佈在氧化物半導體中時，可以抑制洩漏電流而實現良好的切換工作。
因此，當將CAC-OS用於半導體元件時，藉由起因於GaOX3等的絕緣性及起因於InX2ZnY2OZ2或InOX1的導電性的互補作用可以實現高通態電流(Ion)及高場效移動率(μ)。
另外，使用CAC-OS的半導體元件具有高可靠性。因此，CAC-OS適用於顯示器等各種半導體裝置。
在本說明書中，在沒有特別說明的情況下，通態電流是指電晶體處於開啟狀態時的汲極電流。在沒有特別說明的情況下，在n通道型電晶體中，開啟狀態(有時簡稱為開啟)是指閘極與源極間的電壓差(VG)為臨界電壓(Vth)以上的狀態，在p通道型電晶體中，開啟狀態是指VG為Vth以下的狀態。例如，n通道型電晶體的通態電流 指VG為Vth以上時的汲極電流。電晶體的通態電流有時取決於汲極與源極間的電壓(VD)。
在本說明書中，在沒有特別說明的情況下，關態電流是指電晶體處於關閉狀態時的汲極電流。在沒有特別說明的情況下，在n通道型電晶體中，關閉狀態(有時簡稱為關閉)是指VG低於Vth的狀態，在p通道型電晶體中，關閉狀態是指VG高於Vth的狀態。例如，n通道型電晶體的關態電流指VG低於Vth時的汲極電流。電晶體的關態電流有時取決於VG。因此，“電晶體的關態電流低於10-21A”有時是指存在使電晶體的關態電流成為低於10-21A的VG的值。
另外，電晶體的關態電流有時取決於VD。在沒有特別說明的情況下，在本說明書中，關態電流可能是指VD的絕對值為0.1V、0.8V、1V、1.2V、1.8V、2.5V、3V、3.3V、10V、12V、16V或20V時的關態電流，或者是指在包括該電晶體的半導體裝置等中使用的VD的關態電流。
在本說明書等中，當說明電晶體的連接關係時，記載為“源極和汲極中的一個”(或者第一電極或第一端子)和“源極和汲極中的另一個”(或者第二電極或第二端子)。這是因為電晶體的源極和汲極根據電晶體的結構或工作條件等改變的緣故。注意，根據情況可以將電晶體的源極和汲極適當地換稱為源極(汲極)端子或源極(汲極)電極等。
例如，在本說明書等中，當明確地記載為“X與Y連接”時，在本說明書等中公開了如下情況：X與Y電連接的情況；X與Y直接連接的情況。
在此，X和Y為物件(例如，裝置、元件、電路、佈線、電極、端子、導電膜、層等)。
作為X與Y直接連接的情況的一個例子，可以舉出X與Y沒有藉由能夠電連接X與Y的元件(例如開關、電晶體、電容器、電感器、電阻器、二極體、顯示元件、發光元件、負載等)連接的情況。
作為X和Y電連接的情況的一個例子，可以在X和Y之間連接一個以上的能夠電連接X和Y的元件(例如開關、電晶體、電容器、電感器、電阻器、二極體、顯示元件、發光元件、負載等)。另外，開關具有藉由成為導通狀態(開啟狀態)或非導通狀態(關閉狀態)而控制是否使電流流過的功能。或者，開關具有選擇並切換電流路徑的功能。另外，X和Y電連接的情況包括X與Y直接連接的情況。

Claims (20)

  1. 一種半導體裝置，包括：第一端子、第二端子、第三端子、閂鎖電路以及記憶體電路，其中，當向該第一端子及該第二端子輸入“偽”時，該第三端子輸出“偽”，當向該第一端子及該第二端子輸入“真”時，該第三端子輸出“真”，當向該第一端子和該第二端子中的一個輸入“真”且向該第一端子和該第二端子中的另一個輸入“偽”時，該第三端子輸出與之前的輸出相同的真值，並且，該記憶體電路能夠在電源電壓的供應停止的狀態下儲存閂鎖電路所儲存的資料。
  2. 根據申請專利範圍第1項之半導體裝置，其中該記憶體電路包括在通道形成區域中包含金屬氧化物的電晶體。
  3. 一種包括申請專利範圍第1項之半導體裝置的緩衝電路。
  4. 一種包括申請專利範圍第1項之半導體裝置的NOT電路。
  5. 一種半導體裝置，包括：第一電晶體、第二電晶體、第三電晶體、第四電晶體、閂鎖電路以及記憶體電路，其中，該第一電晶體和該第二電晶體各為n通道型電晶體，該第三電晶體和該第四電晶體各為p通道型電晶體，該第一電晶體的源極和汲極中的一個被供應低電源電壓，該第一電晶體的該源極和該汲極中的另一個電連接於該第二電晶體的源極和汲極中的一個，該第二電晶體的該源極和該汲極中的另一個電連接於該第三電晶體的源極和汲極中的一個及該閂鎖電路，該第三電晶體的該源極和該汲極中的另一個電連接於該第四電晶體的源極和汲極中的一個，該第四電晶體的該源極和該汲極中的另一個被供應高電源電壓，該第一電晶體的閘極電連接於該第四電晶體的閘極，該第二電晶體的閘極電連接於該第三電晶體的閘極，並且，該記憶體電路在電源電壓的供應停止的狀態下儲存該閂鎖電路所儲存的資料。
  6. 根據申請專利範圍第5項之半導體裝置，其中該記憶體電路包括在通道形成區域中包含金屬氧化物的電晶體。
  7. 一種包括申請專利範圍第5項之半導體裝置的緩衝電路。
  8. 一種包括申請專利範圍第5項之半導體裝置的NOT電路。
  9. 一種半導體裝置，包括：第一端子、第二端子、第三端子、第四端子、閂鎖電路以及記憶體電路，其中，當向該第一端子、該第二端子及該第三端子輸入“偽”時，該第四端子輸出“偽”，當向該第一端子、該第二端子及該第三端子輸入“真”時，該第四端子輸出“真”，當向該第一端子、該第二端子和該第三端子中的至少一個輸入“真”且向該第一端子、該第二端子和該第三端子中的至少另一個輸入“偽”時，該第四端子輸出與之前的輸出相同的真值，並且，該記憶體電路在電源電壓的供應停止的狀態下儲存該閂鎖電路所儲存的資料。
  10. 根據申請專利範圍第9項之半導體裝置，其中該記憶體電路包括在通道形成區域中包含金屬氧化物的電晶體。
  11. 一種包括申請專利範圍第9項之半導體裝置的AND 電路。
  12. 一種包括申請專利範圍第9項之半導體裝置的NAND電路。
  13. 一種包括申請專利範圍第9項之半導體裝置的OR電路。
  14. 一種包括申請專利範圍第9項之半導體裝置的NOR電路。
  15. 一種半導體裝置，包括：第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第六電晶體、閂鎖電路以及記憶體電路，其中，該第一電晶體、該第二電晶體和該第三電晶體各為n通道型電晶體，該第四電晶體、該第五電晶體和該第六電晶體各為p通道型電晶體，該第一電晶體的源極和汲極中的一個被供應低電源電位，該第一電晶體的該源極和該汲極中的另一個電連接於該第二電晶體的源極和汲極中的一個，該第二電晶體的該源極和該汲極中的另一個電連接於 該第三電晶體的源極和汲極中的一個，該第三電晶體的該源極和該汲極中的另一個電連接於該第四電晶體的源極和汲極中的一個及該閂鎖電路，該第四電晶體的該源極和該汲極中的另一個電連接於該第五電晶體的源極和汲極中的一個，該第五電晶體的該源極和該汲極中的另一個電連接於該第六電晶體的源極和汲極中的一個，該第六電晶體的該源極和該汲極中的另一個被供應高電源電壓，該第一電晶體的閘極電連接於該第六電晶體的閘極，該第二電晶體的閘極電連接於該第五電晶體的閘極，該第三電晶體的閘極電連接於該第四電晶體的閘極，並且，該記憶體電路在電源電壓的供應停止的狀態下儲存該閂鎖電路所儲存的資料。
  16. 根據申請專利範圍第15項之半導體裝置，其中該記憶體電路包括在通道形成區域中包含金屬氧化物的電晶體。
  17. 一種包括申請專利範圍第15項之半導體裝置的AND電路。
  18. 一種包括申請專利範圍第15項之半導體裝置的NAND電路。
  19. 一種包括申請專利範圍第15項之半導體裝置的OR電路。
  20. 一種包括申請專利範圍第15項之半導體裝置的NOR電路。
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