TW201812870A - 半導體裝置及其製造方法 - Google Patents
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Abstract
使用磊晶成長製程形成半導體裝置的源極/汲極區。在實施例中,第一步驟包含使用第一前驅物、第二前驅物和蝕刻前驅物形成源極/汲極區的整體區,第二步驟包含採用蝕刻劑清潔整體區伴隨著導入成形摻雜物至整體區以改變暴露出的表面的晶格結構,第三步驟包含使用第一前驅物、第二前驅物和蝕刻前驅物形成源極/汲極區的完成區。
Description
本發明實施例係有關於半導體裝置及其製造方法,且特別關於鰭式場效電晶體及其製造方法。
半導體裝置用於多種電子產品應用中,例如個人電腦、手機、數位相機和其他電子設備。半導體裝置的製造通常藉由在半導體基底上連續地沉積絕緣或介電層、導電層和半導體層的材料,並且使用光微影技術將各種材料層圖案化,以形成電路組件和元件於半導體基底上。
藉由持續縮小最小部件的尺寸,使更多的組件可以被整合至指定的區域中,半導體工業持續改善許多電子組件(例如,電晶體、二極體、電阻器、電容器等)的積體密度。然而,隨著最小部件的尺寸縮小,出現了應該被解決的額外問題。
本發明的一些實施例提供半導體裝置的製造方法,此方法包含使用第一前驅物和第二前驅物,在基底上磊晶成長整體源極/汲極區,清潔此整體源極/汲極區,其中清潔整體源極/汲極區改變整體源極/汲極區的表面的晶格結構,以及清潔整體源極/汲極區之後,在整體源極/汲極區上磊晶成長完 成區。
本發明的另一些實施例提供半導體裝置的製造方法,此方法包含在第一步驟中成長第一材料的第一層於基底上,其中第一層之成長包含導入第一前驅物、第二前驅物和對第一材料具有第一側向蝕刻速率的蝕刻劑,在第一步驟之後,在第二步驟中藉由上述蝕刻劑增加第一材料的第一側向蝕刻速率至第二側向蝕刻速率,以及在第三步驟中成長第一材料的第二層於第一層上,其中第一材料的第二層之成長包含導入第一前驅物、第二前驅物和上述蝕刻劑。
本發明的另一些實施例提供半導體裝置,其包含位於半導體材料內的通道區,以及相鄰於通道區的源極/汲極區,其中源極/汲極區具有在約0.05至約10之間的高度對寬度之比值,且源極/汲極區包含:具有第一濃度之第一摻雜物的整體區、具有小於第一濃度之第二濃度的第一摻雜物的界面區,以及具有大於第二濃度之第三濃度的第一摻雜物的清潔區。
101‧‧‧基底
103‧‧‧第一溝槽
105‧‧‧鰭片
107‧‧‧第一隔離區
109‧‧‧閘極介電層
111‧‧‧閘極電極
113‧‧‧第一間隔物
115‧‧‧閘極堆疊
300‧‧‧磊晶成長系統
301‧‧‧源極/汲極區
303‧‧‧磊晶成長腔室
305‧‧‧第一前驅物輸送系統
306‧‧‧第二前驅物輸送系統
307‧‧‧供氣系統
308‧‧‧第三前驅物輸送系統
309‧‧‧流量控制器
310‧‧‧第四前驅物輸送系統
313‧‧‧前驅物氣體控制器
314‧‧‧排淨氣體輸送系統
315‧‧‧控制單元
316‧‧‧岐管
317‧‧‧噴灑頭
319‧‧‧殼體
321‧‧‧安裝平台
323‧‧‧真空泵
325‧‧‧排氣出口
330‧‧‧方向
331‧‧‧整體部分
333‧‧‧成形部分
335‧‧‧完成部分
336‧‧‧波
351‧‧‧處理單元
353‧‧‧顯示器
355‧‧‧輸入/輸出組件
356‧‧‧中央處理單元
358‧‧‧記憶體
360‧‧‧大量儲存裝置
362‧‧‧匯流排
364‧‧‧視訊配接器
366‧‧‧輸入/輸出介面
368‧‧‧網路介面
370‧‧‧區域網路/廣域網路
601‧‧‧第一步驟
603‧‧‧第二步驟
605‧‧‧第三步驟
701‧‧‧第二隔離區
703‧‧‧第二溝槽
800‧‧‧平面電晶體
803‧‧‧淺溝槽絕緣
805‧‧‧平面電晶體的閘極介電質
807‧‧‧平面電晶體的閘極電極
809‧‧‧平面電晶體的間隔物
D1‧‧‧第一距離
D2‧‧‧第二距離
D3‧‧‧第三距離
DW‧‧‧波形深度
HR‧‧‧上升高度
T1‧‧‧第一厚度
T2‧‧‧第二厚度
T3‧‧‧第三厚度
W1‧‧‧第一寬度
WCD‧‧‧關鍵尺寸寬度
藉由以下的詳述配合所附圖式,可以更加理解本發明實施例的觀點。值得注意的是,根據本產業的標準慣例,許多部件(feature)未必按照比例繪製。事實上,為了清楚地討論,許多部件的尺寸可隨意被增加或減少。
第1圖係根據一些實施例,顯示鰭式場效電晶體(Fin field-effect transistor,FinFET)的鰭片。
第2圖係根據一些實施例,顯示鰭片的一部份之移除。
第3A-3F圖係根據一些實施例,顯示在磊晶成長腔室內源 極/汲極區的再成長。
第4A-4B圖係根據一些實施例,顯示對於矽與含鍺的矽之蝕刻速率的數據。
第5A-5B圖係根據一些實施例,顯示源極/汲極區的濃度數據。
第6圖係根據一些實施例,顯示源極/汲極區之再成長的製造流程的總結。
第7A-7C圖係根據一些實施例,顯示使用不同深度的鰭片間(interfin)隔離區和鰭片內(intrafin)隔離區的另一實施例。
第8圖係根據一些實施例,顯示在平面電晶體(planar transistor)內利用源極/汲極區的另一實施例。
以下敘述提供了許多不同的實施例或範例,用於實施本發明實施例的不同部件。下面描述了組件和配置的具體範例,以簡化本發明實施例。當然,這些僅僅是範例,並非意圖限制本發明實施例。舉例而言,敘述中若提及第一部件形成於第二部件之上或上,可能包含第一和第二部件直接接觸的實施例,也可能包含額外的部件形成於第一和第二部件之間,使得第一和第二部件不會直接接觸的實施例。另外,本發明實施例可能在許多範例中重複參照的標號及/或字母。這些重複的目的是為了簡化和清楚,其本身並非用於表示各種實施例及/或所討論的配置之間的關係。
再者,在以下敘述中可使用空間上相關措辭,例如「在......之下」、「在......下方」、「下方的」、「在...... 上方」、「上方的」和其他類似的用語,以簡化一元件或部件與其他元件或其他部件之間如圖所示之關係的陳述。此空間相關措辭除了包含圖式所描繪之方向,還包含裝置在使用或操作中的不同方位。裝置可以朝其他方向定位(旋轉90度或在其他方向),且在此使用的空間相關描述可依此作相應地解讀。
現在請參考第1圖,第1圖顯示具有第一溝槽103形成於其中的基底101。基底101可以是矽基底,儘管也可以使用其他的基底,例如絕緣體上的半導體(semiconductor-on-insulator,SOI)、應變SOI(strained SOI)和絕緣體上的矽鍺。基底101可以是P型半導體,儘管在其他實施例中,基底101可以是N型半導體。
可以形成第一溝槽103作為最終形成第一隔離區107的初始步驟。使用遮罩層(未分別地顯示於第1圖)伴隨著適當的蝕刻製程可形成第一溝槽103。舉例而言,遮罩層可以是包含氮化矽的硬遮罩(hard mask),其透過例如化學氣相沉積(chemical vapor deposition,CVD)的製程而形成,儘管可以利用其他材料,例如氧化物、氮氧化物、碳化矽、前述之組合或類似的材料,並且可以利用其他製程,例如電漿增強化學氣相沉積(plasma enhanced CVD,PECVD)、低壓化學氣相沉積(low pressure CVD,LPCVD)或者甚至可以形成氧化矽後續再進行氮化。一旦形成遮罩層的材料,可透過適當的光微影製程將遮罩層圖案化,以暴露出基底101將被移除來形成第一溝槽103的那些部分。
然而,本發明所屬技術領域中具有通常知識者將 能理解,前述形成遮罩層的製程和材料並非是用來保護基底101的一部份並且暴露出基底101的其他部分來形成第一溝槽103之唯一方法。可以利用任何適當的製程,例如圖案化的或是顯影後的光阻,以暴露出基底101將被移除來形成第一溝槽103的那些部分。在本發明實施例的範疇內完全包含所有這樣的方法。
一旦形成遮罩層且將其圖案化,在基底101內形成第一溝槽103。為了在基底101內形成第一溝槽103,透過適當的蝕刻製程例如反應性離子蝕刻(reactive ion etching,RIE)可移除暴露出的基底101,然而也可以使用任何適當製程。在一實施例中,可以形成具有第一深度的第一溝槽103,第一深度從基底101的表面算起少於約5000埃(Å),例如約2500Å。
然而,本發明所屬技術領域中具有通常知識者應能理解,前述形成第一溝槽103的製程僅僅只是一種可能的製程,並非意味著是唯一的實施例。反之,可以利用任何適當的製程,透過此製程可形成第一溝槽103,且可以使用包含任意數量的遮罩和移除步驟之任何適當的製程。
除了形成第一溝槽103,遮罩和蝕刻製程還從基底101保持未被移除的那些部分額外地形成鰭片105。為了方便,在圖式中以虛線將鰭片105與基底101隔開,然而此隔開的物理標示可以存在或不存在。後續將會討論使用這些鰭片105來形成多閘極鰭式場效電晶體(multiple-gate FinFET)的通道區。雖然第1圖只顯示從基底101形成3支鰭片105,但可以利用任何數量的鰭片105。
可形成鰭片105使得鰭片105在基底101的表面具有在約5nm至約80nm之間的第一寬度W1,例如約30nm。此外,鰭片105彼此之間以第一距離D1隔開,第一距離D1在約10nm至約100nm之間,例如約50nm。藉由這樣的形式隔開鰭片105,每一個鰭片105可形成單獨的通道區,並且鰭片105仍足夠靠近來共用共同的閘極(後續進一步討論)。
一旦形成第一溝槽103和鰭片105,以介電材料填入第一溝槽103,且介電材料可在第一溝槽103內凹陷以形成第一隔離區107。介電材料可以是氧化物材料、高密度電漿(high-density plasma,HDP)氧化物或類似材料。在對第一溝槽103進行可選擇的清潔和形成襯底之後,使用化學氣相沉積(CVD)方法(例如高縱深比填溝製程(high aspect ratio process,HARP))、高密度電漿化學氣相沉積(HDP CVD)方法或在本發明所屬技術領域中已知的其他適當的形成方法之一可以形成介電材料。
藉由將介電材料過量填入第一溝槽103和基底101中可以填充第一溝槽103,接著透過適當的製程,例如化學機械研磨(chemical mechanical polishing,CMP)、蝕刻、這些製程之組合或類似製程,移除在第一溝槽103和鰭片105之外的多餘材料。在一實施例中,移除製程也移除了位於鰭片105之上的任何介電材料,使得介電材料的移除暴露出鰭片105的表面以用於後續製程步驟。
一旦以介電材料填入第一溝槽103,接著就可以讓介電材料凹陷遠離鰭片105的表面。可實施凹陷來暴露出相鄰 於鰭片105的頂面之鰭片105的側壁的至少一部分。藉由將鰭片105的頂面浸入蝕刻劑例如HF中,使用濕式蝕刻來將介電材料凹陷,然而也可以使用其他蝕刻劑,例如H2,以及使用其他方法,例如反應性離子蝕刻、採用例如NH3/NF3為蝕刻劑的乾式蝕刻、化學氧化物移除或乾式化學清潔。可以讓介電材料凹陷至第二距離D2,第二距離D2從鰭片105的表面算起在約50Å至約500Å之間,例如約400Å。此外,對介電材料進行的凹陷也移除位於鰭片105上方的任何剩下的介電材料,以確保暴露出鰭片105來進行後續製程。
然而,本發明所屬技術領域中具有通常知識者將能理解,前述步驟可以只是用於填入介電材料和讓介電材料凹陷的全部製造流程的一部分。舉例而言,可以利用襯底步驟、清潔步驟、退火步驟、間隙填滿步驟、這些步驟之組合以及類似步驟,以形成第一溝槽103並且以介電材料填入第一溝槽103。在本發明實施例的範疇內完全包含所有可能的製程步驟。
在第一隔離區107形成之後,在每一個鰭片105上可形成閘極介電質109(未顯示於第1圖,但顯示於第3B圖之剖面示意圖)、閘極介電質109上的閘極電極111以及第一間隔物113。在一實施例中,藉由熱氧化、化學氣相沉積(CVD)、濺鍍(sputtering)或任何本發明所屬技術領域中已知和使用於形成閘極介電質的其他方法,可形成閘極介電質109。在鰭片105的頂端上之閘極介電質109的厚度和在鰭片105的側壁上之閘極介電質109的厚度可以不同,取決於形成閘極介電質的技術。
閘極介電質109可包含例如二氧化矽或氮氧化矽 的材料,其厚度在約3Å至約100Å的範圍之間,例如約10Å。閘極介電質109可由高介電常數(high-k)的材料(例如,具有大於約5的相對介電常數)形成,例如氧化鑭(La2O3)、氧化鋁(Al2O3)、氧化鉿(HfO2)、氮氧化鉿(HfON)或氧化鋯(ZrO2)或前述之組合,且具有等效氧化物厚度在約0.5Å至約100Å,例如約10Å或更少。此外,二氧化矽、氮氧化矽及/或高介電常數材料的任何組合都可用於閘極介電質109。
閘極電極111可包含導電材料,且可從一族群中選擇,此族群包含多晶矽(polycrystalline-silicon,poly-Si)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物、金屬、這些材料之組合及類似材料。金屬氮化物的範例包含氮化鎢、氮化鉬、氮化鈦和氮化鉭或這些氮化物之組合。金屬矽化物的範例包含矽化鎢、矽化鈦、矽化鈷、矽化鎳、矽化鉑、矽化鉺或這些矽化物之組合。金屬氧化物的範例包含氧化釕、氧化銦錫或這些金屬氧化物之組合。金屬的範例包含鎢、鈦、鋁、銅、鉬、鎳、鉑等。
藉由化學氣相沉積(CVD)、濺鍍沉積或本發明所屬技術領域中已知和使用於沉積導電材料的其他技術可沉積閘極電極111。閘極電極111的厚度可在約200Å至約4000Å的範圍內,閘極電極111的頂面可以是非平面的頂面,並且在閘極電極111的圖案化或閘極的蝕刻之前,可進行閘極電極111的頂面之平坦化。此時,可以導入離子或不導入離子至閘極電極111中。例如藉由離子植入技術可以導入離子。
一旦形成閘極介電質109和閘極電極111,可以將 閘極介電質109和閘極電極111圖案化,以在鰭片105上形成一系列的閘極堆疊115。閘極堆疊115定義了多通道區,此多通道區位於閘極介電質109下方之鰭片105的每一個側邊。藉由使用例如本發明所屬技術領域中已知的沉積和光微影技術,在閘極電極111上沉積閘極遮罩(未顯示)和將閘極遮罩圖案化,可形成閘極堆疊115。閘極遮罩可包含常用的遮罩材料,例如(但不限於此)光阻材料、氧化矽、氮氧化矽及/或氮化矽。使用乾式蝕刻製程可蝕刻閘極電極111和閘極介電質109,以形成圖案化的閘極堆疊115。
一旦閘極堆疊115圖案化,可形成第一間隔物113。第一間隔物113可形成於閘極堆疊115的相對側上。第一間隔物113通常藉由披覆式沉積間隔層(未分別地顯示於第1圖)形成於先前形成的結構上。間隔層可包含SiN、氮氧化物、SiC、SiON、氧化物和類似材料,並且藉由用來形成這樣的間隔層的方法來形成,例如化學氣相沉積(CVD)、電漿增強化學氣相沉積、濺鍍以及本發明所屬技術領域中已知的其他方法。間隔層可包含具有不同蝕刻特性的不同的材料,或者與第一隔離區107內的介電材料相同的材料。接著,可將間隔層圖案化例如藉由一次或多次的蝕刻,從結構的水平表面移除間隔層,以形成第一間隔物113。
第2圖顯示從未被閘極堆疊115和第一間隔物113保護的那些區域移除鰭片105。此移除可使用閘極堆疊115和第一間隔物113作為硬遮罩,藉由反應性離子蝕刻(RIE)來實施,或藉由任何其他適當的移除製程來實施。此移除可持續進行直 到鰭片105與第一隔離區107的表面共平面於或低於第一隔離區107的表面。
第3A-3C圖顯示形成與每一個鰭片105接觸的源極/汲極區301的材料之再成長,第3B與3C圖分別是沿著第3A圖的B-B’線和C-C’線的剖面示意圖。在鰭片105包含矽的實施例中,透過採用摻雜的材料例如矽磷(silicon phosphorous,SiP)之選擇性磊晶製程,可進行源極/汲極區301的再成長。然而,也可利用任何適當的材料。
在一實施例中,用於形成源極/汲極區301的磊晶成長製程可利用例如第3D圖所示的磊晶成長系統300來進行。可以利用磊晶成長系統300接收來自第一前驅物輸送系統305、第二前驅物輸送系統306、第三前驅物輸送系統308以及第四前驅物輸送系統310的前驅物材料,並且在基底101和鰭片105上形成材料層(例如源極/汲極區301)。在一實施例中,第一前驅物輸送系統305、第二前驅物輸送系統306、第三前驅物輸送系統308以及第四前驅物輸送系統310相互連結運作,以供應許多不同的前驅物材料至放置基底101(因此亦包含鰭片105)的磊晶成長腔室303。然而,第一前驅物輸送系統305、第二前驅物輸送系統306、第三前驅物輸送系統308以及第四前驅物輸送系統310可具有彼此相似的物理組件。
舉例而言,第一前驅物輸送系統305、第二前驅物輸送系統306、第三前驅物輸送系統308以及第四前驅物輸送系統310中的每一個皆可包含供氣系統307和流量控制器309(在第3D圖中標示於第一前驅物輸送系統305,但為了使圖示清晰 並未標示於第二前驅物輸送系統306、第三前驅物輸送系統308以及第四前驅物輸送系統310)。在第一前驅物以氣態儲存的一實施例中,供氣系統307可供應第一前驅物至磊晶成長腔室303中。供氣系統307可以是容器,例如氣體儲存槽,其位於磊晶成長腔室303附近,或者也可以遠離磊晶成長腔室303。在另一實施例中,供氣系統307可以是獨立製備和輸送第一前驅物至流量控制器309的廠務設施(facility)。可利用任何對於第一前驅物而言適當的來源作為供氣系統307,在本發明實施例的範疇內完全包含所有這樣的來源。
供氣系統307可供應期望的前驅物至流量控制器309。可利用流量控制器309來控制前驅物的流量到前驅物氣體控制器313,並且最終到磊晶成長腔室303,藉此也有助於控制在磊晶成長腔室303內的壓力。流量控制器309可以是例如比例閥(propoprtional valve)、調變閥(modulating valve)、針閥(needle valve)、壓力調節器(pressure regulator)、質流控制器(mass flow controller)、這些控制器之組合或類似控制器。然而,用於控制和調節第一前驅物的流量的任何適當的方法皆可利用,本發明實施例的範疇內完全包含所有這樣的組件和方法。
此外,在第一前驅物以固態或液態儲存的一實施例中,供氣系統307也可儲存和接收載體氣體,且可將載體氣體導入前驅物罐中(未分別地顯示),前驅物罐以固態或液態的形式儲存第一前驅物。接著,在第一前驅物在被送到前驅物氣體控制器313之前,第一前驅物會汽化或昇華成為前驅物罐的 氣態部分,可使用載體氣體來推送和承載第一前驅物。可以利用任何適合的方法和單元之組合來提供第一前驅物,且本發明實施例的範疇內完全包含所有這樣的單元之結合。
然而,本發明所屬技術領域中具有通常知識者將能理解,雖然在此描述的第一前驅物輸送系統305、第二前驅物輸送系統306、第三前驅物輸送系統308以及第四前驅物輸送系統310具有相同的組件,但這僅僅只是圖示的範例,並非意欲將實施例限定為任何的形式。在磊晶成長系統300中可以利用任何適當的前驅物輸送系統的種類,前驅物輸送系統其具有與任何其他前驅物輸送系統相同或不同種類和數量之獨立組件。本發明實施例的範疇內完全包含所有這樣的前驅物系統。
第一前驅物輸送系統305、第二前驅物輸送系統306、第三前驅物輸送系統308以及第四前驅物輸送系統310可供應各自的前驅物材料至前驅物氣體控制器313中。為了輸送期望的前驅物材料至磊晶成長腔室303中(後續進一步討論),前驅物氣體控制器313連結至第一前驅物輸送系統305、第二前驅物輸送系統306、第三前驅物輸送系統308以及第四前驅物輸送系統310,且將他們與磊晶成長腔室303隔離。前驅物氣體控制器313可包含例如閥、流量計、感測器以及類似的裝置,以控制每一個前驅物的輸送速率,且藉由接收來自於控制單元315的指令可以控制前驅物氣體控制器313(參考第3E圖,後續進一步討論)。
當前驅物氣體控制器313收到來自控制單元315的指令時,可開啟或是關閉閥門以連結第一前驅物輸送系統 305、第二前驅物輸送系統306、第三前驅物輸送系統308以及第四前驅物輸送系統310中的一個或多個至磊晶成長腔室303,且引導期望的前驅物材料經過歧管316至磊晶成長腔室303中,再至噴灑頭(showerhead)317。可利用噴灑頭317來噴灑選定的前驅物中的一個或多個至磊晶成長腔室303中,並且為了將來自於不均勻分散所產生的不期望之製程條件最小化,可以將噴灑頭317設計為均勻噴灑前驅物材料。在一實施例中,噴灑頭317可具圓形設計的開口均勻地分散於噴灑頭317周圍,使期望的前驅物材料分散至磊晶成長腔室303中。
然而,本發明所屬技術領域中具有通常知識者將能理解,上述透過單一噴灑頭317或單一導入點將前驅物材料導入磊晶成長腔室303中,只是為了圖示說明而非意圖限制本發明實施例。可以利用任何數量之各自獨立的噴灑頭317或其他開口將各種前驅物材料導入磊晶成長腔室303中。本發明實施例的範疇完全包含所有這樣的噴灑頭和其他導入點之組合。
磊晶成長腔室303可接收預期的前驅物材料且並讓前驅物材料接觸到基底101和鰭片105,且磊晶成長腔室303可以是任何預期的形狀,此預期的形狀可適合用於分散前驅物材料,且適合用於讓前驅物材料接觸基底101與鰭片105。在第3D圖所示的實施例中,磊晶成長腔室303具有圓柱形的側壁和底部。然而,磊晶成長腔室303並不限於圓柱形,也可利用任何合適的形狀、例如中空方管、八邊形或類似結構。再者,可藉由對於各種製程材料是惰性的材料製成殼體319來圍繞磊晶成長腔室303。因此,當殼體319可以是能承受沉積製程中涉及 的化學品和壓力的任何適當材料時,在一實施例中,殼體319可以是鋼、不鏽鋼、鎳、鋁、這些材料之合金、這些材料之組合及類似材料。
為了在磊晶成長製程的過程中安置和控制基底101和鰭片105,在磊晶成長腔室303內基底101可安置於安裝平台321上。為了在磊晶成長製程的過程中加熱基底101,安裝平台321可包含加熱機構。再者,雖然第3D圖只顯示了單一安裝平台321,但在磊晶成長腔室303內可額外地包含任何數量的安裝平台321。
此外,磊晶成長腔室303和安裝平台321可以是群集工具系統(cluster tool system)(未顯示)的一部分。為了在磊晶成長製程之前,安置基底101至磊晶成長腔室303中,在磊晶成長製程的過程中,安置和支撐基底101,以及在磊晶成長製程之後,從磊晶成長腔室303移出基底101,群集工具系統可用來與自動傳輸系統(autornated handling system)連接。
磊晶成長腔室303也可具有將廢氣排出磊晶成長腔室303外的排氣出口325。為了幫助排出廢氣,真空泵323可連接至磊晶成長腔室303的排氣出口325。也可利用在控制單元315控制下的真空泵323,以降低和控制磊晶成長腔室303內的壓力來達到預期的壓力,且也可利用真空泵323從磊晶成長腔室303中排出前驅物材料,為後續的前驅物材料之導入做準備。
第3E圖顯示可利用控制單元315來控制前驅物氣體控制器313和真空泵323(如第3D圖所示)的實施例。控制單元315可以是在工業設定中用來控制製程機器之任何形式的電腦 處理器。在一實施例中,控制單元315可包含處理單元351,例如桌上型電腦、工作站、膝上型電腦或專為特定應用的客製化單元。控制單元315可安裝顯示器353以及一個或多個輸入/輸出組件355,例如指令輸出、感應器輸入、滑鼠、鍵盤、印表機、這些組件之組合或類似組件。處理單元351可包含連結至匯流排362的中央處理單元(central processing unit,CPU)356、記憶體358、大量儲存裝置360、視訊配接器364及輸入/輸出介面366。
匯流排362可以是多種匯流排架構的任何種類中之一種或多種,此匯流排包含記憶體匯流排或記憶體控制器、週邊匯流排或視訊匯流排。中央處理單元356可包含任何種類的電子數據處理器,且記憶體358可包含任何種類的系統記憶體,例如靜態隨機存取記憶體(static random access memory,SRAM)、動態隨機存取記憶體(dynamic random access memory,DRAM)或唯讀記憶體(read-only memory,ROM)。大量儲存裝置360可包含配置來儲存資料、程式和其他資訊的任何種類的儲存裝置,並且使得資料、程式和其他資訊可由匯流排362存取。舉例而言,大量儲存裝置360可包含一顆或多顆硬碟驅動器、磁碟驅動器或光碟驅動器。
視訊配接器364和輸入/輸出介面366提供介面來耦接外部輸入和輸出裝置至處理單元351。如第3E圖所示,輸入和輸出裝置的範例包含耦接至視訊配接器364的顯示器353以及耦接至輸入/輸出介面366的輸入/輸出組件355,例如滑鼠、鍵盤、印表機和類似組件。其他裝置可耦接至處理單元356, 且可利用額外的或較少的介面卡。舉例而言,可使用串接的介面卡(未顯示)來提供印表機之串接的介面。處理單元351也可包含線接至區域網路(local area network,LAN)/廣域網路(wide area network,WAN)370及/或無線連接的網路介面368。
值得注意的是,控制單元315可包含其他組件。舉例而言,控制單元315可包含電源供應器、纜線、主機板、可移動儲存媒體、機殼和類似組件。儘管這些其他組件未顯示於第3E圖,但這些組件可視為控制單元315的一部份。
在準備形成源極/汲極區301時,第一前驅物材料放置於第一前驅物輸送系統305中或由第一前驅物輸送系統305形成。舉例而言,在期望成長摻雜的半導體材料例如矽磷的實施例中,第一前驅物材料可以是含矽的前驅物材料例如二氯矽烷(dichlorosilane,DSC),儘管也可利用其他適當的前驅物,例如矽烷(SiH4)或二矽烷(Si2H6)。本發明實施例的範疇中完全包含所有適當的前驅物材料。
此外,第二前驅物材料可放置於第二前驅物輸送系統306中或由第二前驅物輸送系統306形成。在一實施例中,第二前驅物可用來提供與存在於第一前驅物材料的半導體材料互補的摻雜材料。舉例而言,在預期成長摻雜磷的矽(矽磷,SiP)層作為源極/汲極區301且第一前驅物材料是二氯矽烷的實施例中,第二前驅物材料可以是包含預期摻雜物例如磷的材料。在特定的實施例中,第二前驅物材料是PH3。然而,可以使用任何適當的含有摻雜物的材料,例如砷(As)或銻(Sb),並且將此材料放置於第二前驅物輸送系統306內。
除了共同利用第一前驅物材料和第二前驅物材料來成長預期的材料(例如,SiP)之外,在成長過程中還可利用蝕刻前驅物,並且將蝕刻前驅物放置於第三前驅物輸送系統308中。在成長的材料至少部分沉積於暴露出的鰭片105之外的材料上(例如藉由成長在第一間隔物113之暴露出的表面上)的實施例中,蝕刻前驅物的添加將從這些不預期的位置上移除磊晶成長材料,並且有助於讓選擇性成長更具選擇性。在一實施例中,蝕刻前驅物是將移除成長材料之不預期的成長,同時仍使鰭片105上方預期的材料成長的前驅物,且蝕刻前驅物可以是蝕刻劑,例如鹽酸(hydrochloric acid,HCl)。然而,可以使用任何適當的蝕刻前驅物。
最後,藉由在清潔製程中(後續進一步討論)幫助蝕刻前驅物的蝕刻效率,以便在磊晶成長過程中有助於控制源極/汲極區301的三維形狀,可以在第四前驅物輸送系統310中置入成形前驅物。在一實施例中,成形前驅物的材料是在清潔製程的過程中當此材料合併至源極/汲極區301內時,將有助於非晶化且改變源極/汲極區301的晶格結構,源極/汲極區301的此晶格結構在導入成形前驅物之前已經成長。在成長材料是矽磷的特定實施例中,成形前驅物的材料是包含具有不同晶格常數的材料,例如鍺。在特定的實施例中,成形前驅物是GeH4。然而,可以使用任何適當的成形前驅物。
一旦第一前驅物材料、第二前驅物材料、蝕刻前驅物以及成形前驅物分別在第一前驅物輸送系統305、第二前驅物輸送系統306、第三前驅物輸送系統308以及第四前驅物輸 送系統310中準備就緒,藉由控制單元315傳送指令至前驅物氣體控制器313來啟動第一步驟601,且將第一前驅物輸送系統305、第二前驅物輸送系統306以及第三前驅物輸送系統308連結至磊晶成長腔室303,可以開始源極/汲極區301的成長。一旦完成連結,第一前驅物輸送系統305、第二前驅物輸送系統306以及第三前驅物輸送系統308可以經由前驅物氣體控制器313和岐管316輸送第一前驅物材料(例如二氯矽烷)、第二前驅物材料(例如PH3)以及蝕刻前驅物(例如HCl)至噴灑頭317。接著,噴灑頭317可噴灑第一前驅物材料、第二前驅物材料以及蝕刻前驅物至磊晶成長腔室303內,其中第一前驅物材料和第二前驅物材料可與鰭片105之暴露出的表面進行反應,且在鰭片105的暴露出的區域上開始成長源極/汲極區301的整體部分331。
在源極/汲極區301是例如矽磷(SiP)的實施例中,第一前驅物材料(例如二氯矽烷)可流至磊晶成長腔室303中,其流速在約10標準狀態下立方公分/分鐘(sccm)至約10000sccm之間,例如約500sccm,同時第二前驅物材料(例如PH3)流至磊晶成長腔室303中,其流速在約10sccm至約1000sccm之間,例如約100sccm。此外,在第一步驟601的過程中,磊晶成長腔室303的壓力保持在約5托耳(Torr)至約1000托耳之間,例如約100托耳,且磊晶成長腔室303的溫度保持在約400℃至約1000℃之間,例如約600℃。然而,本發明所屬技術領域中具有通常知識者將能理解,這些製程條件只是用於說明,在本發明實施例的範疇中可以利用任何適當的製程條件。
此外,當第一前驅物材料和第二前驅物材料導入磊晶成長腔室303中時,第一前驅物材料和第二前驅物材料並不會只單獨在鰭片105上(預期成長的位置)進行反應,反應還會發生在其他結構上,例如第一間隔物113上(不預期成長的位置)。為了移除這個不預期發生的成長,在成長製程的第一步驟601的過程中伴隨著第一前驅物材料和第二前驅物材料也加入蝕刻前驅物。在源極/汲極區301是矽磷(SiP)且蝕刻前驅物是鹽酸的實施例中,蝕刻前驅物可流至磊晶成長腔室303中,其流速在約10sccm至約30000sccm之間,例如約100sccm。這樣的流速可以從不預期的表面移除成長材料。然而,可以採用任何適當的流速。
然而,當蝕刻前驅物伴隨著第一前驅物材料和第二前驅物材料在源極/汲極區301的初始成長階段(例如第一步驟601)的過程中清潔不預期發生成長的表面,蝕刻前驅物也會與正在成長的源極/汲極區301的整體部分331的材料反應。然而,當整體部分331的材料(例如SiP)成長時,蝕刻前驅物將優先蝕刻朝向(110)方位的源極/汲極區301的整體部分331之表面,例如成長材料的側壁。因此,在第一步驟601中蝕刻前驅物具有第一側向蝕刻速率(在第3C圖中箭號330的方向),其在約0.1nm/分鐘至約100nm/分鐘,例如約10nm/分鐘。然而,可以使用任何適當的側向蝕刻速率。
在一實施例中,在第一步驟601中源極/汲極區301的成長持續至長成源極/汲極區301的整體部分331。舉例而言,可以持續進行第一步驟601一段時間在約10秒至約1000秒 之間,例如約500秒。然而,可以採用任何適當的時間。
藉由形成如前述的源極/汲極區301的整體部分331,可以形成具有摻雜物(例如磷)的濃度相對一致的源極/汲極區301的整體部分331。在一實施例中,可形成源極/汲極區301的整體部分331使其具有第一摻雜物濃度,第一摻雜物濃度在約1E+20原子(atom)/cm3至約1E+23原子/cm3之間,例如約1E+21原子/cm3。然而,可以使用任何適當的濃度。
此外,雖然源極/汲極區301在鰭片105上向上地成長,但成長也會發生在水平方向上。當源極/汲極區301之成長的部分最終將會在鰭片105之間的區域相遇且合併,源極/汲極區301會水平地延伸遠離鰭片105(例朝向如圖示的左側和右側),不同裝置之各自分開的源極/汲極區301(未分別地顯示)可成長彼此之中在預期分開的源極/汲極區301之間形成不預期的連結。這樣的成長會導致在最終產品內有不預期的連結和缺陷。
因此,為了有助於增加蝕刻前驅物的效率,並且有助於較佳地塑造源極/汲極區301的形狀,使這些源極/汲極區301不會非預期地成長在一起,實施導入成形前驅物的第二步驟603,例如清潔步驟。在一實施例中,可以藉由控制單元315傳送指令至前驅物氣體控制器313來切斷第一前驅物輸送系統305和第二前驅物輸送系統306與磊晶成長腔室303的連結,開始第二步驟603,從而停止第一前驅物材料和第二前驅物材料的流動持續進入磊晶成長腔室303。
此外,第一前驅物輸送系統305和第二前驅物輸送 系統306切斷連線後,控制單元315持續供應蝕刻前驅物的流體。在一實施例中,在第二步驟603中蝕刻前驅物以在約10sccm至約30000sccm之間的流速流至磊晶成長腔室303,例如約100sccm。此外,在第二步驟603的過程中磊晶成長腔室303的壓力可以保持在約5托耳至約1000托耳之間,例如約100托耳,且磊晶成長腔室303的溫度可以保持在約400℃至約1000℃之間,例如約600℃。然而,本發明所屬技術領域中具有通常知識者應能理解,這些製程條件只是用於說明,在本發明實施例的範疇中可以利用任何適當的製程條件。
此外,為了有助於清潔製程,控制單元315也傳送指令至前驅物氣體控制器313來連結第四前驅物輸送系統310。藉由連結第四前驅物輸送系統310,在導入蝕刻前驅物(例如HCl)的同時,控制單元315將導入成形前驅物(例如GeH4)至磊晶成長腔室303中。在源極/汲極區301的材料是矽磷(SiP)、蝕刻前驅物是HCl及成形前驅物是GeH4的實施例中,成形前驅物以在約10sccm至約10000sccm之間,例如約100sccm的流速流進磊晶成長腔室303。此外,成形前驅物與蝕刻前驅物可以一起流動一段時間,此時間在約10秒至約500秒之間,例如約100秒。然而,可以利用任何適當的流速和時間。
隨著成形前驅物的導入,經由包含HCl/GeH4的吸附、偏析、SiCl2的脫附蝕刻、H2的脫附以及GeCl2與SiCl2的移除之製程,成形前驅物(例如GeH4)將與已經沉積的源極/汲極區301的整體部分331的材料(例如SiP)進行反應。這些反應製程將可以清潔源極/汲極區301的整體部分331,並且也將成形前驅 物(例如鍺)的一部分合併至源極/汲極區301的材料中,以形成源極/汲極區301的成形部分333或清潔部分。在源極/汲極區301是矽磷(SiP)且成形前驅物是GeH4的實施例中,來自GeH4的鍺將與已經沉積的SiP反應,且鍺將合併至源極/汲極區301的一部份中,鍺與矽原子交換位置且擴散至矽合金中,這可減低矽的鍵結能和改變晶格結構。鍵結能的減低有助於達成較佳的矽蝕刻效率,且對於磊晶成長的源極/汲極區301達到整體較佳的形狀。
在一實施例中,在第二步驟603之後,源極/汲極區301的整體部分331於鰭片105上方可具有第一厚度T1,第一厚度T1在約10nm至約100nm之間,例如約50nm,且源極/汲極區301的成形部分333可具有第二厚度T2,第二厚度T2在約1nm至約50nm之間,例如約10nm。此外,成形部分333也具有在約1%至約10%之間的鍺的原子濃度。然而,也可以使用任何適當的鍺濃度。
藉由併入成形前驅物的材料,將改變源極/汲極區301之暴露出的表面的晶格結構,且減低矽的鍵結能。在特定的實施例中,藉由在源極/汲極區301的整體部分331外面形成源極/汲極區301的成形部分333,源極/汲極區301的成形部分333之暴露出的表面內之矽的鍵結能將具有減少的鍵結能。此外,鑒於鹽酸將優先與沿著(110)方向定位的表面反應,在源極/汲極區301的成形部分333內之鍵結能的降低將增強蝕刻前驅物(例如HCl)的優先反應和側壁表面之移除,並且在源極/汲極區301頂端(例如在(100)方向)不移除同樣多的材料。因此,在 第二步驟603中蝕刻前驅物可具有第二側向蝕刻速率,第二側向蝕刻速率高於第一側向蝕刻速率,第二側向蝕刻速率例如在約0.2nm/分鐘至約100nm/分鐘之間,例如約15nm/分鐘。
關於一般蝕刻速率的增加以及側向蝕刻速率與垂直蝕刻速率之間的比值這兩者的數據可以參見第4A-4B圖。特別是第4A圖顯示未併入鍺時,披覆沉積的矽將具有約76千卡/莫爾(Kcal/mol)的鍵結能,且沿著[110]方向具有第一蝕刻速率。然而,在導入鍺至矽時(且隨著越多鍺導入效果越大),沿著[110]方向的矽蝕刻速率隨著鍺的含量而增加。因此,參見第4B圖,這張圖顯示當添加的鍺的程度增加時,矽的側向蝕刻速率與垂直蝕刻速率之間的比值也增加。可以看出,隨著添加更多的鍺,側向蝕刻速率與垂直蝕刻速率的比值也增加。
這樣從源極/汲極區301的成形部分333之側壁優先反應和移除材料,取代從汲極區301的成形部分333之頂端上,可以使得整體源極/汲極區301的厚度比其他可能針對特定高度的源極/汲極區301還薄,且也有助於隔開不同的源極/汲極區301以及防止與其他的鰭片105的源極/汲極區301不預期地合併(未分別地顯示於第3A圖)。
為了在第二步驟603之後持續進行源極/汲極區301的磊晶成長,一旦完成第二步驟603,就可以實施第三步驟605。在一實施例中,藉由控制單元315傳送指令至前驅物氣體控制器313來切斷第四前驅物輸送系統310與磊晶成長腔室303的連結,且停止成形前驅物流至磊晶成長腔室303,開始第三步驟605。隨著停止成形前驅物流至磊晶成長腔室303,控制單 元315將傳送指令至前驅物氣體控制器313來重新連結第一前驅物輸送系統305與第二前驅物輸送系統306(伴隨第三前驅物輸送系統308)。在一實施例中,用於第三步驟605中的第一前驅物、第二前驅物以及蝕刻前驅物的製程條件和流速可以參照前述關於第一步驟601的製程條件和流速,儘管在其他實施例中可以不同。
第三步驟605可持續進行以在源極/汲極區301的成形部分333上形成源極/汲極區301的完成部分335。在一實施例中,可以形成源極/汲極區301的完成部分335使其具有第三厚度T3在約1nm至約50nm之間,例如約10nm,且可以持續進行製程一段時間來形成源極/汲極區301的完成部分335,此時間在約10秒至約500秒之間,例如約100秒。然而,可以採用任何適當的厚度和形成時間。
然而,除了簡單地形成另一材料層之外,源極/汲極區301的成形部分333內的成形摻雜物(例如鍺)的存在不只有助於使側向蝕刻更加有效率(藉此導致更高和更瘦的源極/汲極區301),隨著源極/汲極區301正在成長,還將可以更加有效率地將來自第二前驅物中的摻雜物(例如P)併入源極/汲極區301。如此,完成部分335內的摻雜物的濃度將比源極/汲極區301的整體部分331的摻雜物的濃度更高。舉例而言,在磷併入源極/汲極區301的實施例中,在完成部分335中的磷可具有第二濃度,第二濃度在約1E+20原子/cm3至約1E+24原子/cm3之間,例如約1.5E+21原子/cm3。然而,可以採用任何適當的濃度。
然而,本發明所屬技術領域中具有通常知識者應能理解,前述製程僅僅只是範例,並非意圖限制本發明實施例。反之,可以使用任何適當數目的步驟,例如在第一步驟601、第二步驟603以及第三步驟605的每一個步驟之間排淨磊晶成長腔室303,且可以使用任何其他適當的步驟,例如緩升降(ramping)步驟和穩定(stablization)步驟,本發明實施例的範疇內完全包含所有這樣的步驟之組合。
舉例而言,磊晶成長系統300可以包含排淨氣體輸送系統314,以輸送排淨氣體至磊晶成長腔室303。在一實施例中,排淨氣體輸送系統314可以是提供排淨氣體例如氮氣、氬氣、氙氣或其他非反應性氣體至磊晶成長腔室303的氣體槽或其他廠務設施。此外,為了施加壓差至磊晶成長腔室303來幫助在許多步驟,例如在第一步驟601、第二步驟603以及第三步驟605之間移除前驅物材料,在氣體排淨過程中,控制單元315也可以啟動真空泵323。伴隨著真空泵323,排淨氣體可從磊晶成長腔室303排出前驅物材料。
藉由使用前述的第一步驟601、第二步驟603以及第三步驟605,可以實現對於源極/汲極區301的形狀很大程度的控制。舉例而言,源極/汲極區301可具有平坦的頂面(具有等於0的波形深度DW;後續參見波形深度DW大於零的實施例之第3F圖),並且在結束沉積製程時源極/汲極區301可具有在約10nm至約100nm之間的上升高度HR。此外,源極/汲極區301可具有在約10nm至約200nm之間的關鍵尺寸(critical dimension)寬度WCD。如此,源極/汲極區301可具有在約0.05至約10的高 度與寬度之比值,例如約1或0.5。然而,可以使用任何適當的尺寸。
在形成源極/汲極區301之後,可使用選擇性的矽化物製程來形成沿著源極/汲極區301的矽化物接觸(contact)(未顯示)。為了降低接觸的蕭特基能障(Schottky barrier)高度,矽化物接觸可包含鎳、鈷、鉑或鉺。然而,可以使用其他常用的金屬,例如鈦、鈀和類似金屬。如本發明所屬技術領域中已知,矽化反應(silicidation)的實施可藉由披覆式沉積適當的金屬層之後,後續藉由退火步驟讓金屬與下方之暴露出的矽反應。接著,移除未反應的金屬,例如透過選擇性蝕刻製程,並且實施第二退火來調整矽化物的相(phase)。矽化物接觸的厚度可以在約5nm至約50nm之間。
為了持續進行半導體裝置的製造流程,一旦形成矽化物接觸,可以實施額外的製程步驟。舉例而言,在鰭片105上方可以沉積層間介電質,並且可以形成接觸(未分別地顯示),以將閘極電極111和源極/汲極區301電性連接至上覆金屬層(overlying metallization layers)(未分別地顯示)。在另一實施例中,可移除閘極電極111且以其他材料將其置換。可以使用任何其他適當的前段(fond end)線路製程或後段(back end)線路製程,以有助於完成用於最終產品的半導體裝置。
第3F圖顯示源極/汲極區301的頂面為非平面(平面係參考前述的第3C圖)的實施例。反之,在此實施例中有數個波336延伸至源極/汲極區301的頂面。在此實施例中,每一個獨立的波336可具有大於0且小於或等於約30nm的波形深度 DW。然而,可以採用任何適當的深度。藉由改變導入成形前驅物(例如鍺)之製程條件可改變波形深度DW。舉例而言,在波形深度DW少於或等於約30nm的實施例中,導入成形前驅物的製程條件可以包含成形前驅物的流速在約10sccm至約30000sccm之間。
第5A-5B圖是顯示使用如前述關於第1-3F圖的製程之後,相同樣品之鍺和磷的原子百分濃度的圖表。如圖所示,在每一個實施例中,在成形部分333內鍺的濃度增加,且在成形部分333的任何一側鍺的濃度減少。此外,在源極/汲極區301的整體部分331內磷濃度相對穩定,在源極/汲極區301的整體部分331與源極/汲極區301的成形部分333之間的轉換區磷濃度稍微下降,然後在成形部分333內磷濃度再度增加。
第6圖顯示前述用來形成源極/汲極區301的整體部分331、成形部分333以及完成部分335之製程步驟的總結。在第一步驟601中,使用第一前驅物、第二前驅物以及蝕刻前驅物形成源極/汲極區301的整體部分331。在第二步驟603中,使用成形前驅物以及蝕刻前驅物形成源極/汲極區301的成形部分333。最後,在第三步驟605中,使用第一前驅物、第二前驅物以及蝕刻前驅物形成源極/汲極區301的完成部分335。
藉由使用第二步驟603導入成形前驅物(例如鍺),可以在磊晶成長製程的過程中改善蝕刻前驅物(例如HCl)的蝕刻效率。如此,可以實現較高的蝕刻選擇性損失的容許範圍,且透過在選擇性損失上的改善更能控制磊晶成長的形狀。因此,可以克服較小間距尺寸(pitch size)所導致更多臨界合併容 許範圍的問題。
第7A-7C圖顯示另一實施例,此實施例中使用第一隔離區107將鰭片105彼此隔離,且使用第二隔離區701將鰭片105與基底101的其他部分隔離,例如鰭片105的個別族群(未分別地顯示),第7B與7C圖分別是沿著第7A圖的B-B’線與C-C’線的剖面示意圖。在此實施例中,藉由最初形成第二溝槽703可以形成第二隔離區701。第二溝槽703可以在第一溝槽103之前、之後或甚至部分一起形成,例如藉由使用與前述形成第一溝槽103的光微影遮罩和蝕刻製程相似的製程。舉例而言,在一實施例中,採用第一遮罩和蝕刻製程在基底101內最初形成第二溝槽703的開口,接著,這些開口可以與採用第二遮罩和蝕刻製程形成的第一溝槽103同時延伸。然而,可以形成第二溝槽703使其從基底101頂端算起延伸第三距離D3,且第二溝槽703比第一溝槽103深。在一特定的實施例中,可以形成第一溝槽103使其具有深度在約100Å至約1500Å,例如約1000Å,且可以形成第二溝槽703使得第三距離D3在約200Å至約7000Å,例如約3190Å。然而,可以採用任何適當的深度。
一旦第二溝槽703與第一溝槽103一起形成,以介電材料填入第一溝槽103與第二溝槽703,以形成第一隔離區107與第二隔離區701。在一實施例中,如參考前述關於第1圖的描述填充第一溝槽103與第二溝槽703。舉例而言,可以沉積介電材料使得介電材料填入第一溝槽103與第二溝槽703,接著,可以使介電材料凹陷,以暴露出鰭片105的頂面,且形成第一隔離區107與第二隔離區701。一旦第一隔離區107與第二 隔離區701形成,持續進行如前所述之製程來形成閘極堆疊115和源極/汲極區301。舉例而言,可以形成具有整體部分331、成形部分333以及完成部分335的源極/汲極區301。
藉由利用伴隨著第一隔離區107的第二隔離區701,可以獲得較佳的隔離區的調整。舉例而言,可以將第一隔離區107調整成至特定期望的鰭片內隔離(在鰭片105之間被同一個閘極堆疊115覆蓋),同時可以將第二隔離區701調整成特定期望的鰭片間隔離(在鰭片105之間被個別的閘極堆疊覆蓋)。這種調整隔離區的能力允許更大的製程變化性。
第8圖顯示形成源極/汲極區301作為平面電晶體800的一部份的另一實施例。在此實施例中,使用遮罩和蝕刻製程在基底101內形成溝槽,以介電材料填入溝槽,接著將介電材料與基底101平坦化,以在基底101內最初形成淺溝槽隔離803。一旦形成淺溝槽隔離803,形成平面電晶體的閘極介電質805、平面電晶體的閘極電極807以及平面電晶體的間隔物809。舉例而言,可在基底101上沉積或成長平面電晶體的閘極介電質805的材料層,接著沉積或成長平面電晶體的閘極電極807的材料層。在一實施例中,平面電晶體的閘極介電質805和平面電晶體的閘極電極807的材料和沉積製程可參考前述關於閘極介電質109和閘極電極111的描述,儘管他們並不同。
一旦形成平面電晶體的閘極介電質805和平面電晶體的閘極電極807的材料,將這些材料圖案化,以形成平面電晶體的閘極介電質805和平面電晶體的閘極電極807。可以使用光微影遮罩和蝕刻製程實施此圖案化。一旦將平面電晶體的 閘極介電質805和平面電晶體的閘極電極807圖案化,可接著形成平面電晶體的間隔物809。在一實施例中,平面電晶體的間隔物809的形成可參考前述關於第一間隔物113的描述,儘管他們可以不同方式形成。
一旦形成平面電晶體的間隔物809,可在基底101內形成源極/汲極區301的開口。在一實施例中,使用例如光微影遮罩和蝕刻製程在基底101內形成源極/汲極區301的開口。當源極/汲極區301的開口已形成,在源極/汲極區301的開口內成長源極/汲極區301。在一實施例中,可參考前述關於第3A-3E圖的描述再成長源極/汲極區301。舉例而言,可以將基底101放置於磊晶成長腔室303內,且可成長源極/汲極區301具有整體部分331、成形部分333以及完成部分335。
藉由在平面電晶體800內利用如前所述關於第3A-3E圖的成長製程,也可以將鰭式場效電晶體製程的控制和成形應用於平面電晶體來達到實現相同的益處。舉例而言,藉由改變蝕刻前驅物的側向蝕刻速率,可以獲得較高且更窄的源極/汲極區301。
根據本發明的一些實施例,半導體裝置的製造方法,包含使用第一前驅物和第二前驅物在基底上磊晶成長整體源極/汲極區,以及清潔整體源極/汲極區,其中清潔整體源極/汲極區改變整體源極/汲極區的表面的晶格結構。在清潔整體源極/汲極區之後,在整體源極/汲極區上磊晶成長完成區。
根據本發明的另一些實施例,半導體裝置的製造方法,包含在第一步驟中成長第一材料的第一層於基底上,其 中第一層之成長包含導入第一前驅物、第二前驅物和對第一材料具有第一側向蝕刻速率的蝕刻劑,在第一步驟之後,在第二步驟中藉由此蝕刻劑將第一材料的第一側向蝕刻速率增加至第二側向蝕刻速率,以及在第三步驟中成長第一材料的第二層於第一層上,其中第一材料的第二層之成長包含導入第一前驅物、第二前驅物和此蝕刻劑。
根據本發明的另一些實施例,半導體裝置包含位於半導體材料內的通道區,以及相鄰於通道區的源極/汲極區,其中源極/汲極區具有高度與寬度之比值在約0.05至約10之間。源極/汲極區還包含具有第一濃度之第一摻雜物的整體區,具有小於第一濃度之第二濃度的第一摻雜物的界面區,以及具有大於第二濃度之第三濃度的第一摻雜物的清潔區。
前述概述了一些實施例的部件,使得本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應可理解,他們可以輕易使用本發明實施例作為基礎,設計或修改其他的製程或是結構,以達到與在此介紹的實施例相同的目的及/或優點。本發明所屬技術領域中具有通常知識者也應理解,此類等效的結構並不悖離本發明實施例的精神與範疇,並且在不悖離本發明實施例的精神與範疇的情況下,在此可以做各種的改變、取代和替換。因此,本發明之保護範圍當視後附之申請專利範圍所界定為準。
Claims (15)
- 一種半導體裝置的製造方法,包括:使用一第一前驅物和一第二前驅物,在一基底上磊晶成長一整體源極/汲極區;清潔該整體源極/汲極區,其中對該整體源極/汲極區進行該清潔改變該整體源極/汲極區的一表面的一晶格結構;以及在對該整體源極/汲極區進行該清潔之後,在該整體源極/汲極區上磊晶成長一完成區。
- 如申請專利範圍第1項所述之半導體裝置的製造方法,其中對該整體源極/汲極區進行該清潔包括導入鍺至該整體源極/汲極區。
- 如申請專利範圍第2項所述之半導體裝置的製造方法,其中該鍺之該導入係藉由將該整體源極/汲極區之該表面暴露於GeH 4而實施。
- 如申請專利範圍第1至3項中任一項所述之半導體裝置的製造方法,其中實施該完成區之該磊晶成長的一時間短於實施該整體源極/汲極區之該磊晶成長的時間。
- 如申請專利範圍第1至3項中任一項所述之半導體裝置的製造方法,其中該基底包括一第一鰭片以及一第二鰭片與該第一鰭片相鄰且隔開一不大於100nm之距離。
- 如申請專利範圍第1至3項中任一項所述之半導體裝置的製造方法,其中該整體源極/汲極區之該磊晶成長更包括與該第一前驅物和該第二前驅物同時導入一蝕刻前驅物,且其中對該整體源極/汲極區進行該清潔更包括與一成形前驅物 同時導入該蝕刻前驅物。
- 一種半導體裝置的製造方法,包括:在一第一步驟中成長一第一材料的一第一層於一基底上,其中該第一層之該成長包括導入一第一前驅物、一第二前驅物和對該第一材料具有一第一側向蝕刻速率的一蝕刻劑;在該第一步驟之後,在一第二步驟中藉由該蝕刻劑增加該第一材料的該第一側向蝕刻速率至一第二側向蝕刻速率;以及在一第三步驟中成長該第一材料的一第二層於該第一層上,其中該第一材料的該第二層之該成長包括導入該第一前驅物、該第二前驅物和該蝕刻劑。
- 如申請專利範圍第7項所述之半導體裝置的製造方法,其中該第一材料的該第一側向蝕刻速率之該增加至少部分藉由將該第一材料暴露於與該第一材料具有一不同的晶格結構的一第二材料而實施。
- 如申請專利範圍第8項所述之半導體裝置的製造方法,其中該第一材料為矽磷,該第二材料包括鍺,以及該蝕刻劑為鹽酸(hydrochloric acid)。
- 如申請專利範圍第7至9項中任一項所述之半導體裝置的製造方法,其中該第一層之該成長以一第一組製程條件實施,且該第二層之該成長以該第一組製程條件但不同時間實施。
- 一種半導體裝置,包括: 一通道區,位於一半導體材料內;以及一源極/汲極區,相鄰該通道區,其中該源極/汲極區具有一高度與寬度之比值在0.05至10之間,且包括:一整體區,具有一第一濃度之一第一摻雜物;一界面區,具有小於該第一濃度之一第二濃度之該第一摻雜物;以及一清潔區,具有大於該第二濃度之一第三濃度之該第一摻雜物。
- 如申請專利範圍第11項所述之半導體裝置,其中該第一摻雜物為磷。
- 如申請專利範圍第11或12項所述之半導體裝置,其中該清潔區包括不存在於該整體區內的一成形摻雜物,且該成形摻雜物為鍺。
- 如申請專利範圍第13項所述之半導體裝置,其中該鍺在該清潔區中的濃度在1%至10%之間。
- 如申請專利範圍第11或12項所述之半導體裝置,其中該第一濃度在1E+20原子(atom)/cm 3至1E+23原子/cm 3之間,且該第二濃度在1E+20原子/cm 3至1E+24原子/cm 3。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201662357161P | 2016-06-30 | 2016-06-30 | |
| US62/357,161 | 2016-06-30 | ||
| US15/284,101 US10164098B2 (en) | 2016-06-30 | 2016-10-03 | Method of manufacturing semiconductor device |
| US15/284,101 | 2016-10-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201812870A true TW201812870A (zh) | 2018-04-01 |
| TWI682441B TWI682441B (zh) | 2020-01-11 |
Family
ID=60807189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW106116616A TWI682441B (zh) | 2016-06-30 | 2017-05-19 | 半導體裝置及其製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (5) | US10164098B2 (zh) |
| CN (1) | CN107564853B (zh) |
| TW (1) | TWI682441B (zh) |
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- 2016-10-03 US US15/284,101 patent/US10164098B2/en active Active
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2017
- 2017-05-19 TW TW106116616A patent/TWI682441B/zh active
- 2017-06-15 CN CN201710450329.1A patent/CN107564853B/zh active Active
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- 2018-07-30 US US16/049,518 patent/US10505042B2/en active Active
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- 2019-09-13 US US16/569,842 patent/US11069810B2/en active Active
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- 2021-07-19 US US17/379,569 patent/US12142681B2/en active Active
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| US11393724B2 (en) | 2018-10-31 | 2022-07-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method |
| US11721590B2 (en) | 2018-10-31 | 2023-08-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method |
| US12068201B2 (en) | 2018-10-31 | 2024-08-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor devices |
| US12419102B2 (en) | 2018-10-31 | 2025-09-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor devices |
Also Published As
| Publication number | Publication date |
|---|---|
| US11069810B2 (en) | 2021-07-20 |
| US20180006153A1 (en) | 2018-01-04 |
| US12142681B2 (en) | 2024-11-12 |
| TWI682441B (zh) | 2020-01-11 |
| US20210351298A1 (en) | 2021-11-11 |
| US10505042B2 (en) | 2019-12-10 |
| CN107564853A (zh) | 2018-01-09 |
| US20240395937A1 (en) | 2024-11-28 |
| US20180366581A1 (en) | 2018-12-20 |
| US10164098B2 (en) | 2018-12-25 |
| CN107564853B (zh) | 2020-06-05 |
| US20200006564A1 (en) | 2020-01-02 |
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