[go: up one dir, main page]

CN107564853A - 半导体器件和方法 - Google Patents

半导体器件和方法 Download PDF

Info

Publication number
CN107564853A
CN107564853A CN201710450329.1A CN201710450329A CN107564853A CN 107564853 A CN107564853 A CN 107564853A CN 201710450329 A CN201710450329 A CN 201710450329A CN 107564853 A CN107564853 A CN 107564853A
Authority
CN
China
Prior art keywords
precursor
source
drain region
region
bulk
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710450329.1A
Other languages
English (en)
Other versions
CN107564853B (zh
Inventor
黄翊铭
张世杰
李承翰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN107564853A publication Critical patent/CN107564853A/zh
Application granted granted Critical
Publication of CN107564853B publication Critical patent/CN107564853B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/797—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in source or drain regions, e.g. SiGe source or drain
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/027—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs
    • H10D30/0275—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs forming single crystalline semiconductor source or drain regions resulting in recessed gates, e.g. forming raised source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6211—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies integral with the bulk semiconductor substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/01—Manufacture or treatment
    • H10D62/021—Forming source or drain recesses by etching e.g. recessing by etching and then refilling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10P14/24—
    • H10P14/3411—
    • H10P14/3442—

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)

Abstract

本发明的实施例使用外延生长工艺形成半导体器件的源极/漏极区域。在实施例中，第一步骤包括使用第一前体、第二前体和蚀刻前体形成源极/漏极区域的块体部分。第二步骤包括用蚀刻剂清洁块体部分，同时将成形掺杂剂引入块体部分以便改变暴露表面的晶体结构。第三步骤包括使用第一前体、第二前体和蚀刻前体形成源极/漏极区域的完成区域。本发明的实施例还提供了一种半导体器件。

Description

半导体器件和方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及半导体器件及其形成方法。
背景技术
半导体器件用于各种电子应用，诸如例如个人计算机、手机、数码相机和其它电子器件中。半导体器件通常通过在半导体衬底上方顺序地沉积材料的绝缘或介电层、导电层和半导体层，以及使用光刻来图案化各种材料层以在衬底上形成电路部件和元件来制造。
半导体工业通过最小特征尺寸的连续减小来继续改进各种电子部件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多的部件集成至给定区域中。然而，随着最小特征尺寸减小，出现了应该解决的附加问题。
发明内容
根据本发明的一个方面，提供了一种用于形成半导体器件的方法，所述方法包括：使用第一前体和第二前体将块体源极/漏极区域外延生长到衬底上；清洁所述块体源极/漏极区域，其中，清洁所述块体源极/漏极区域改变所述块体源极/漏极区域的表面的晶体结构；以及在清理所述块体源极/漏极区域之后，在所述块体源极/漏极区域上外延生长完成区域。
根据本发明的另一个方面，提供了一种形成半导体器件的方法，所述方法包括：在第一步骤中将第一材料的第一层生长到衬底上，其中，生长所述第一层包括以所述第一材料的第一横向蚀刻速率引入第一前体、第二前体和蚀刻剂；在所述第一步骤之后的第二步骤中，通过所述蚀刻剂将所述第一材料的第一横向蚀刻速率增加至第二横向蚀刻速率；以及在第三步骤中，在所述第一层上生长所述第一材料的第二层，其中，生长所述第一材料的所述第二层包括引入所述第一前体、所述第二前体和所述蚀刻剂。
根据本发明的又一个方面，提供了一种半导体器件，包括：沟道区域，位于半导体材料内；以及源极/漏极区域，与所述沟道区域相邻，其中，所述源极/漏极区域具有在约0.05和约10之间的高宽比，并且包括：块体部分，具有第一掺杂剂的第一浓度；界面区域，具有小于所述第一浓度的所述第一掺杂剂的第二浓度；和清洁区域，具有大于所述第二浓度的所述第一掺杂剂的第三浓度。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1示出根据一些实施例的FinFET晶体管的鳍。
图2示出了根据一些实施例的鳍的一部分的去除。
图3A至图3F示出根据一些实施例的在外延生长室内的源极/漏极区域的再生长。
图4A至图4B示出了根据一些实施例的硅的和掺入锗的硅的蚀刻速率数据。
图5A至图5B示出根据一些实施例的源极/漏极区域的浓度数据。
图6示出了根据一些实施例的用于源/漏区的再生长的工艺流程的概要。
图7A至图7C示出根据一些实施例的对于鳍间隔离区域和对于鳍内隔离区域使用不同深度的另一实施例。
图8示出根据一些实施例的在平面晶体管内使用源极/漏极区域的另一实施例。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下”、“在…之上”、“上”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
现在参考图1，示出了其中形成有第一沟槽103的衬底101。衬底101可以是硅衬底，但是也可以使用其它衬底，诸如绝缘体上半导体(SOI)、应变SOI和绝缘体上的硅锗。衬底101可以是p型半导体，但是在其它实施例中，它可以是n型半导体。
第一沟槽103可以作为最终形成第一隔离区域107的初始步骤形成。可以使用掩蔽层(图1中未单独示出)以及合适的蚀刻工艺来形成第一沟槽103。例如，掩蔽层可以是包括通过诸如化学汽相沉积(CVD)的工艺形成的氮化硅的硬掩模，虽然可以使用其它材料(例如，氧化物、氮氧化物、碳化硅、这些的组合等)以及其它工艺(例如，等离子体增强化学汽相沉积(PECVD)、低压化学汽相沉积(LPCVD)或甚至形成氧化硅随后进行氮化)。一旦形成，可以通过合适的光刻工艺来图案化掩蔽层，以暴露衬底101的将被去除以形成第一沟槽103的那些部分。
然而，本领域技术人员将认识到，形成掩蔽层的上述工艺和材料不是用于保护衬底101的部分同时暴露衬底101的用于形成第一沟槽103的其它部分的唯一方法。可以利用任何合适的工艺，诸如图案化的和显影的光刻胶，以暴露衬底101的将要去除的以形成第一沟槽103的部分。旨在将所有这些方法完全包括在本实施例的范围内。
一旦已经形成和图案化掩蔽层，在衬底101中形成了第一沟槽103。可以通过合适的工艺，诸如反应离子蚀刻(RIE)去除暴露的衬底101，以便在衬底101中形成第一沟槽103，虽然可以使用任何合适的工艺。在一个实施例中，第一沟槽103可以形成为具有从衬底101的表面小于约 (诸如，约)的第一深度。
然而，如本领域普通技术人员将认识到的，形成第一沟槽103的上述工艺仅仅是一个可能的工艺，但不意味着是唯一的实施例。相反，可以利用通过其可以形成第一沟槽103的任何合适的工艺，并且可以使用包括任何数量的掩模和去除步骤的任何合适的工艺。
除了形成第一沟槽103之外，掩蔽和蚀刻工艺额外地形成由衬底101的保持未去除的那些部分而构成的鳍105。为了方便，鳍105在图中示出为通过虚线与衬底101分开，虽然物理的分开的指示可以存在或可以不存在。如下所述，可以使用这些鳍105以形成多栅极FinFET晶体管的沟道区域。尽管图1仅示出了由衬底101形成的三个鳍105，但是可以使用任何数量的鳍105。
鳍105可以形成使得它们在衬底101的表面处具有在约5nm和约80nm之间(诸如约30nm)的第一宽度W1。另外，鳍105可以彼此间隔开约10nm和约100nm之间(例如约50nm)的第一距离D1。通过以这种方式间隔开鳍105，每个鳍105可以单独形成沟道区域，同时仍足够靠近以共享公共栅极(下面进一步讨论)。
一旦形成了第一沟槽103和鳍105，就可以用介电材料填充第一沟槽103，并且可以在第一沟槽103内使介电材料凹进以形成第一隔离区域107。介电材料可以是氧化物材料、高密度等离子体(HDP)氧化物等。在对第一沟槽103进行可选的清洁和衬垫之后，可使用化学汽相沉积(CVD)方法(例如，HARP工艺)、高密度等离子体CVD方法或本领域已知的其它合适的形成方法，形成介电材料。
第一沟槽103可以通过以下步骤来填充：用介电材料过填充第一沟槽103和衬底101，然后通过合适的工艺，诸如化学机械抛光(CMP)、蚀刻、这些的组合来去除第一沟槽103和鳍105外部的多余材料。在一个实施例中，去除工艺还去除位于鳍105上方的任何介电材料，使得介电材料的去除将使鳍105的表面暴露于进一步的处理步骤。
一旦第一沟槽103已经用介电材料填充，然后可以使介电材料凹进以远离鳍105的表面。可以执行凹进以暴露鳍105的侧壁的邻近鳍105的顶表面的至少一部分。可以使用湿蚀刻，通过将鳍105的顶表面浸入诸如HF的蚀刻剂中而使介电材料凹进，虽然可以使用诸如H2的其它蚀刻剂和其它方法，诸如可以使用反应离子蚀刻、具有诸如NH3/NF3的蚀刻剂的干蚀刻、化学氧化物去除或干化学清洁。介电材料可以从鳍105的表面凹进至在约和约之间(例如约)的第二距离D2。另外，凹进还可去除位于鳍105上方的任何剩余介电材料，以确保鳍105暴露以用于进一步处理。
然而，本领域普通技术人员将认识到，上述步骤可以仅是用于填充和凹进介电材料的整个工艺流程的一部分。例如，衬垫步骤、清洁步骤、退火步骤、间隙填充步骤、这些的组合等也可以用于利用介电材料形成和填充第一沟槽103。旨在将所有潜在的工艺步骤完全包括在本实施例的范围内。
在已经形成第一隔离区域107之后，栅极电介质109(在图1中不可见，但在图3B的截面中可见)、栅极电介质109上方的栅电极111和第一间隔件113可以形成在鳍105的每个上方。在一个实施例中，栅极电介质109可以通过热氧化、化学汽相沉积、溅射或本领域已知和用于形成栅极电介质的任何其它方法形成。取决于栅极电介质形成的技术，鳍105的顶部上的栅极电介质109厚度可以不同于鳍105的侧壁上的栅极电介质厚度。
栅极电介质109可以包括具有厚度范围从约3埃至约100埃(诸如约10埃)的诸如二氧化硅或氮氧化硅的材料。栅极电介质109可以由高介电常数(高k)材料(例如，具有大于约5的相对介电常数，诸如，氧化镧(La2O3)、氧化铝(Al2O3)、氧化铪(HfO2)、氧氮化铪(HfON)或氧化锆(ZrO2)或它们的组合)形成，具有约0.5埃至约100埃(诸如约10埃或更小)的等效氧化物厚度。另外，二氧化硅、氮氧化硅和/或高k材料的任何组合也可以用于栅极电介质109。
栅电极111可以包括导电材料，并且可以选自包括多晶硅(poly-Si)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物、金属、这些的组合等的组。金属氮化物的实例包括氮化钨、氮化钼、氮化钛和氮化钽或它们的组合。金属硅化物的实例包括硅化钨、硅化钛、硅化钴、硅化镍、硅化铂、硅化铒或它们的组合。金属氧化物的实例包括氧化钌、氧化铟锡或它们的组合。金属的实例包括钨、钛、铝、铜、钼、镍、铂等。
栅电极111可以通过化学汽相沉积(CVD)、溅射沉积或本领域已知和使用的用于沉积导电材料的其它技术来沉积。栅电极111的厚度可以在约200埃至约4000埃的范围内。栅电极111的顶表面可以具有非平面顶表面，并且可以在栅电极111的图案化或栅极蚀刻之前被平坦化。在此时可以或可以不将离子引入栅电极111。离子可以例如通过离子注入技术引入。
一旦形成，栅极电介质109和栅电极111可以被图案化以在鳍105上方形成一系列栅极堆叠件115。栅极堆叠件115限定位于栅极介电质109下面的鳍105的每侧上的多个沟道区域。栅极堆叠件115可以通过使用例如本领域已知的沉积和光刻技术在栅电极111上沉积和图案化栅极掩模(未示出)来形成。栅极掩模可以采纳常用的掩模材料，诸如(但不限于)光刻胶材料、氧化硅、氮氧化硅和/或氮化硅。可以使用干法蚀刻工艺蚀刻栅电极111和栅极电介质109以形成图案化的栅极堆叠件115。
一旦栅极堆叠件115已经被图案化，就可以形成第一间隔件113。第一间隔件113可以形成在栅极堆叠件115的相对两侧上。第一间隔件113通常通过在先前形成的结构上毯式沉积间隔件层(在图1中未单独示出)来形成。间隔件层可以包括SiN、氮氧化物、SiC、SiON、氧化物等，并且可以通过用于形成这种层的方法(诸如化学汽相沉积(CVD)、等离子体增强CVD、溅射和本领域中已知的其它方法)形成。间隔件层可以包括具有与第一隔离区域107内的介电材料不同的蚀刻特性的不同材料或相同材料。然后可以通过诸如一次或多次蚀刻来图案化第一间隔件113，以从结构的水平表面去除间隔件层，以形成第一间隔件113。
图2示出了从未被栅极堆叠件115和第一隔离物113保护的那些区域处去除鳍105。这种去除可以通过使用栅极堆叠件115和第一隔离物113作为硬掩模的反应离子蚀刻(RIE)，或通过任何其它合适的去除工艺来执行。可以继续去除，直到鳍105与第一隔离区域107的表面共面或者在第一隔离区域107的表面下方。
图3A至图3C示出了材料的再生长以形成与每个鳍105接触的源极/漏极区域301，图3B和3C分别是沿着线B-B'和C-C'的图3A的横截面图。在鳍105包括硅的实施例中，源极/漏极区域301可以通过具有诸如硅磷(SiP)的掺杂材料的选择性外延工艺再生长。然而，可以使用任何合适的材料。
在实施例中，用于形成源极/漏极区域301的外延生长工艺可以利用诸如图3D所示的外延生长系统300。外延生长系统300可以用于接收来自第一前体传送系统305、第二前体传送系统306、第三前体传送系统308和第四前体传送系统310的前体材料，并且在衬底101和鳍105上形成材料层(例如，源极/漏极区域301)。在实施例中，第一前体传送系统305、第二前体传送系统306、第三前体传送系统308和第四前体传送系统310协同工作以将各种不同的前体材料供应到外延生长室303，外延生长室303中放置衬底101(因此放置鳍105)。然而，第一前体传送系统305、第二前体传送系统306、第三前体传送系统308和第四前体传送系统310可以具有彼此类似的物理部件。
例如，第一前体输送系统305、第二前体输送系统306、第三前体输送系统308和第四前体输送系统310可各自包括气体系统307和流动控制器309(在图3D中针对第一前体递送系统305标记，但是为了清楚针对第二前体递送系统306、第三前体递送系统308和第四前体递送系统310没有标记)。在第一前体以气态存储的实施例中，气体系统307可将第一前体供应到外延生长室303。气体系统307可以是诸如气体存储罐的容器，该容器位于外延生长室303附近或可远离外延生长室303定位。在另一个实施例中，气体系统307可以是独立地制备和输送第一前体至流动控制器309的设备。用于第一前体的任何合适的源可用作气体系统307，并且所有这些源完全旨在包括在实施例的范围内。
气体系统307可以将所需的前体供应到流动控制器309。流动控制器309可以用于控制前体至前体气体控制器313并且最终至外延生长室303的流动，从而还有助于控制外延生长室303内的压力。流动控制器309可以是例如比例阀、调节阀、针阀、压力调节器、质量流动控制器、这些的组合等。然而，可以利用用于控制和调节第一前体的流动的任何合适的方法，并且所有这些部件和方法完全旨在包括在实施例的范围内。
另外，在第一前体以固体或液体状态储存的实施例中，气体系统307还可以储存或接收载气，并且载气可以引入前体罐(未单独示出)，前体罐存储固体或液体状态的第一前体。然后，当第一前体在被送到前体气体控制器313之前蒸发或升华为前体罐的气态部分，载气用于推动和携带第一前体。任何合适的方法和单元的组合可以用于提供第一前体，并且所有这些单元的组合完全旨在包括在实施例的范围内。
然而，如本领域普通技术人员将认识到的，尽管第一前体递送系统305、第二前体递送系统306、第三前体递送系统308和第四前体递送系统310在本文中描述为具有相同的部件，但是这仅仅是说明性示例，而不旨在以任何方式限制实施例。可以使用任何类型的合适的前体传输系统，其具有与外延生长系统300内的其它任何前体传输系统相同或不同的任何类型和数量的单独组件。旨在将所有这些前体系统完全包括在实施例的范围内。
第一前体传送系统305、第二前体传送系统306、第三前体传送系统308和第四前体传送系统310可以将它们各自的前体材料供应到前体气体控制器313内。前体气体控制器313连接第一前体传送系统305、第二前体传送系统306、第三前体传送系统308和第四前体传送系统310并且将第一前体传送系统305、第二前体传送系统306、第三前体传送系统308和第四前体传送系统310与外延生长室303隔离，以便将期望的前体材料传送至外延生长室303(下面进一步讨论)。前体气体控制器313可以包括诸如阀、流量计、传感器等的器件，以控制每个前体的输送速率，并且可以受来自控制单元315的指令的控制(在下面针对图3E描述)。
一旦接收到来自控制单元315的指令，前体气体控制器313可以打开和关闭阀，以便将第一前体输送系统305、第二前体输送系统306、第三前体输送系统308和第四前体输送系统310的一个或多个连接至外延生长室303，并将期望的前体材料通过歧管316引导至外延生长室303中，并引导至喷头317。喷头317可用于分散一个或多个所选择的前体材料至外延生长室303内，并且可以被设计为均匀地分散前体材料，以使由不均匀扩散产生的不期望的可能的工艺条件最小化。在一个实施例中，喷头317可以具有圆形设计且开口均匀地分散在喷头317上，以允许期望的前体材料分散至外延生长室303内。
然而，如本领域普通技术人员将认识到的，通过如上所述的单个喷头317或通过单个引入点将前体材料引入到外延生长室303仅意在说明，但并不旨在限制于实施例。可以利用任何数量的分开且独立的喷头317或其它开口以将各种前体材料引入外延生长室303中。这种喷头和其它引入点的所有的组合完全旨在包括在实施例的范围内。
外延生长室303可以接收期望的前体材料并且将前体材料暴露于衬底101和鳍105，并且外延生长室303可以是可以适于分散前体材料并且使衬底101和鳍105与前体材料接触的任何期望的形状。在图3D示出的实施例中，外延生长室303具有圆柱形侧壁和底部。然而，外延生长室303不限于圆柱形，并且可以使用任何其它合适的形状，诸如中空方形管、八边形形状等。此外，外延生长室303可以由壳体319围绕，壳体319由对各种处理材料无反应(inert)的材料制成。因此，虽然壳体319可以是能够承受沉积工艺中涉及的化学和压力的任何合适的材料，但是在实施例中，壳体319可以是钢、不锈钢、镍、铝、这些的合金等。
在外延生长室303内，衬底101可以放置在安装平台321上，以便在外延生长工艺期间定位和控制衬底101和鳍105。安装平台321可以包括加热机构，以便在外延生长工艺期间加热衬底101。此外，虽然在图3D中示出了单个安装平台321，但是任何数量的安装平台321可以额外地包括在外延生长室303内。
另外，外延生长室303和安装平台321可以是集群工具系统(未示出)的一部分。群集工具系统可以与自动处理系统结合使用，以便在外延生长工艺之前将衬底101定位和放置到外延生长室303中，在外延生长工艺期间定位、保持衬底101，以及在外延生长工艺之后从外延生长室303去除衬底101。
外延生长室303还可以具有排气出口325以将废气排出外延生长室303。真空泵323可以连接至外延生长室303的排气出口325，以帮助排空废气。在控制单元315的控制下，真空泵323还可以用于将外延生长室303内的压力减小和控制至期望的压力，并且还可以用于从外延生长室303中排出前体材料以为引入下一种前体材料做准备。
图3E示出了可用于控制前体气体控制器313和真空泵323(如图3D所示)的控制单元315的实施例。控制单元315可以是可以在用于控制工艺机器的工业设置中使用的任何形式的计算机处理器。在实施例中，控制单元315可以包括处理单元351，诸如台式计算机、工作站、笔记本电脑或为特定应用定制的专用单元。控制单元315可以配备有显示器353和一个或多个输入/输出部件355，诸如指令输出、传感器输入、鼠标、键盘、打印机、这些的组合等。处理单元351可以包括连接到总线362的中央处理单元(CPU)356、存储器358、大容量存储器件360、视频适配器364和I/O接口366。
总线362可以是包括存储器总线或存储器控制器、外围总线或视频总线的几种总线体系结构的任何类型的一种或多种。CPU 356可以包括任何类型的电子数据处理器，并且存储器358可以包括任何类型的系统存储器，诸如静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)或只读存储器(ROM)。大容量存储器件360可以包括被配置为存储数据、程序和其它信息并且使得数据、程序和其它信息可经由总线362访问的任何类型的存储器件。大容量存储设备360可以包括，例如，硬盘驱动器、磁盘驱动器或光盘驱动器的一种或多种。
视频适配器364和I/O接口366提供接口以将外部输入和输出器件连接至处理单元351。如图3E所示，输入和输出器件的实例包括连接至视频适配器364的显示器353以及连接至I/O接口366的I/O组件355，诸如鼠标、键盘、打印机等。其它器件可以连接到处理单元356，并且可以使用额外的或更少的接口卡。例如，可以使用串行接口卡(未示出)来为打印机提供串行接口。处理单元351还可以包括网络接口368，网络接口368可以是至局域网(LAN)或广域网(WAN)370的有线链路和/或无线链路。
应当注意，控制单元315可以包括其它部件。例如，控制单元315可以包括电源、电缆、母板、可移动存储介质、壳体等。这些其它部件，虽然在图3E中未示出，但认为是控制单元315的一部分。
在为形成源极/漏极区域301的准备过程中，第一前体材料被放置至第一前体输送系统305内或由第一前体输送系统305形成。例如，在期望待生长诸如硅磷的掺杂半导体材料的实施例中，第一前体材料可以是诸如二氯硅烷(DCS)的含硅前体材料，但是也可以使用其它合适的前体，诸如硅烷(SiH4)或乙硅烷(Si2H6)。所有合适的前体材料完全旨在包括在实施例的范围内。
另外，第二前体材料可以放置至第二前体输送系统306内或由第二前体输送系统306形成。在该实施例中，第二前体可以用于提供与第一前体材料中存在的半导体材料互补的掺杂材料。例如，在期望生长掺杂有磷的硅层(SiP)作为源极/漏极区域301并且第一前体材料是二氯硅烷的实施例中，第二前体材料可以是包括诸如磷(P)的期望的掺杂剂的材料。在特定实施例中，第二前体材料是PH3。然而，任何合适的含掺杂剂材料，诸如砷(As)或锑(Sb)可以使用并放置在第二前体传输系统306内。
除了共同用于生长期望材料(例如，SiP)的第一前体材料和第二前体材料之外，在生长工艺期间也可以使用蚀刻前体，并且可以将蚀刻前体置于第三前体系统308。在待生长的材料将至少部分地沉积在除了暴露的鳍105之外的材料上(例如通过在第一间隔件113的暴露的表面上生长)的实施例中，蚀刻前体的添加将作用以从这些不期望的位置去除外延生长的材料，并且有助于使选择性生长更具选择性。在一个实施例中，蚀刻前体是将除去生长材料的不期望的生长同时仍然允许在鳍105上生长期望材料的前体，并且可以是诸如盐酸(HCl)的蚀刻剂。然而，可以使用任何合适的蚀刻前体。
最后，为了通过帮助在清洁工艺(下面进一步讨论)期间蚀刻前体的蚀刻效率来帮助控制源极/漏极区域301的三维形状，可以在第四前体传送系统310中放置成形前体。在一个实施例中，成形前体是一种材料，当该材料在清洁工艺期间结合至源极/漏极区域301中时，将有助于非晶化和改变在成形前体引入前已经生长的源极/漏极区域301的晶体结构。在生长的材料是硅磷的特定实施例中，成形前体是包括具有不同晶格常数的诸如锗的材料的材料。在特定的实施例中，成形前体是GeH4。然而，可以使用任何合适的成形前体。
一旦在第一前体传送系统305、第二前体传送系统306、第三前体传送系统308和第四前体传送系统308中分别准备好第一前体材料、第二前体材料、蚀刻前体和成形前体，源极/漏极区域301的形成可以通过控制单元315发送指令至前体气体控制器313以开始第一步骤601并连接第一前体输送系统305、第二前体输送系统306和第三前体传送系统308至外延生长室303而启动。一旦连接，第一前体传送系统305、第二前体传送系统306和第三前体传送系统308可以将第一前体材料(例如二氯硅烷)，第二前体材料(例如，PH3)和蚀刻前体(例如，HCl)通过前体气体控制器313和歧管316输送至喷头317。然后，喷头317可以将第一前体材料、第二前体材料和蚀刻前体喷散至外延生长室303内，其中，在外延生长室303中第一前体材料和第二前体材料可以与鳍105的暴露表面起反应，并且开始在鳍105的暴露的部分上生长源极/漏极区域301的块体部分331。
在源极/漏极区域301是例如SiP的实施例中，第一前体材料(例如，二氯硅烷)可以以约10sccm至约10000sccm(诸如约500sccm)之间的流速流入外延生长室303中，而第二前体材料(例如，PH3)以介于约10sccm与约1000sccm之间(诸如约100sccm)的流速流入外延生长室303。另外，在第一步骤601期间的外延生长室303可以保持在约5托和约1000托之间的压力，诸如约100托，以及约400℃和约1000℃之间的温度，诸如约600℃。然而，如本领域普通技术人员将认识到的，这些工艺条件仅旨在是说明性的，因为可以使用任何合适的工艺条件，同时保持在实施例的范围内。
此外，当第一前体材料和第二前体材料被引入外延生长室303中时，第一前体材料和第二前体材料将不仅仅在鳍105上(其中需要生长)反应，但也可以发生在其它结构(其中不需要生长，诸如第一间隔件113)上。为了去除这种不期望的生长，还在生长工艺的第一步骤601期间与第一前体材料和第二前体材料一起添加蚀刻前体。在源极/漏极区域301是SiP并且蚀刻前体是盐酸的实施例中，蚀刻前体可以以约10sccm至约30000sccm之间的流速，诸如约100sccm流入外延生长室303。这种流速将用于从不期望的表面处去除生长的材料。然而，可以使用任何合适的流速。
然而，当与第一前体材料和第二前体材料一起存在的蚀刻前体在源极/漏极区域301的初始生长阶段期间(例如，第一步骤601)清洁不期望的表面时，蚀刻前体将在源极/漏极区域301的块体部分331的材料还在生长时与该材料反应。然而，随着块体部分331(例如，SiP)的材料生长，蚀刻前体将优先蚀刻源极/漏极区域301的块体部分331的沿(110)方向定向的那些表面，诸如生长的材料的侧壁。因此，蚀刻前体将在第一步骤601期间具有在约0.1nm/min和约100nm/min之间(诸如约10nm/min)的第一横向蚀刻速率(在图3C中标记为330的箭头的方向上)。然而，可以使用任何合适的横向蚀刻速率。
在实施例中，继续在第一步骤601中生长源极/漏极区域301以生长源极/漏极区域301的块体部分331。例如，第一步骤601可以持续约10秒和约1000秒之间(诸如约500秒)的一段时间。然而，可以使用任何合适的时间。
通过如上所述形成源极/漏极区域301的块体部分331，源极/漏极区域301的块体部分331可以形成为具有相对一致的掺杂剂(例如磷)浓度。在一个实施例中，源极/漏极区域301的块体部分331可以形成为具有在约1E+20atom/cm3和约1E+23atom/cm3之间，诸如如约1E+21atom/cm3的第一掺杂剂浓度。然而，可以使用任何合适的浓度。
此外，当源极/漏极区域301在鳍105上向上生长时，也将在水平方向上发生生长。虽然源极/漏极区域301的部分生长将最终在鳍105之间的区域中会汇合和合并，随着源极/漏极区域301水平地远离鳍延伸(例如，向图的左侧和右侧)，用于不同器件(未单独示出)的源极/漏极区域301的单独的源极/漏极区域301可以生长进彼此内部，从而在期望是分离的源极/漏极区域301之间形成不期望的连接。这种生长可能导致在成品内的不期望的连接和缺陷。
这样，为了帮助提高蚀刻前体的效率并且帮助更好地成形源极/漏极区域301，使得它们不会不期望地生长一起，执行第二步骤603，诸如引入成形前体的清洁步骤。在一个实施例中，第二步骤603可以由控制单元315发送指令开始，该指令发送至前体气体控制器313以从外延生长室303断开第一前体输送系统305和第二前体输送系统306，从而停止第一前体和第二前体继续流动进入外延生长室303。
另外，在第一前体输送系统305和第二前体输送系统306断开之后，控制单元315还将继续蚀刻前体的流动。在一个实施例中，第二步骤603中的蚀刻前体可以以约10sccm至约30000sccm之间的流速，诸如约100sccm流动进入外延生长室303。另外，在第二步骤603期间，外延生长室303可以保持在约5托和约1000托之间的压力，诸如约100托，以及约400℃和约1000℃之间的温度，诸如约600℃。然而，如本领域普通技术人员将认识到的，这些工艺条件仅旨在是说明性的，因为可以使用任何合适的工艺条件，同时保持在实施例的范围内。
另外，为了帮助清洁工艺，控制单元315还将向前体气体控制器313发送指令以连接第四前体传送系统310。通过连接第四前体传送系统310，控制单元315将成形前体(例如，GeH4)和蚀刻前体(例如，HCl)同时引入外延生长室303中。在源极/漏极区域301的材料是SiP，蚀刻前体是HCl，并且成形前体是GeH4的实施例中，成形前体可以以约10sccm至约10000sccm，诸如约100sccm的流速流入外延生长室303。另外，成形前体和蚀刻前体可一起流动约10秒至约500秒，诸如约100秒的时间。然而，可以使用任何合适的流速和时间。
随着成形前体的引入，成形前体(例如GeH4)将通过包括以下步骤的工艺与源极/漏极区域301的已经沉积的块体部分331的材料(例如SiP)反应：HCl/GeH4吸附、分离、SiCL2解吸蚀刻、H2解吸以及GeCl2和SiCl2的去除。这些反应工艺将用于清洁源极/漏极区域301的块体部分331，并且还将成形前体(例如锗)的一部分结合至源极/漏极区域301的材料中以形成成形部分333或清洁部分。在源极/漏极区域301是SiP并且成形前体是GeH4的实施例中，来自GeH4的锗将与已经沉积的SiP反应，并且锗将结合至源极/漏极区域301的一部分中，与硅原子交换位置并扩散至硅合金中，这可降低硅键合能并改变晶体结构。这种键合能的减少可以帮助实现更好的硅蚀刻效率并且实现外延生长的源极/漏极区域301的总体上更好的形状。
在一个实施例中，在第二步骤603之后，源极/漏极区域301的块体部分331可以具有在鳍105上方的约10nm和约100nm之间，诸如约50nm第一厚度T1，源极/漏极区域301的成形部分333可以具有在约1nm和约50nm之间，诸如约10nm的第二厚度T2。另外，成形部分333还可具有在约1％和约10％之间的锗的原子浓度。然而，也可以使用任何合适浓度的锗。
通过结合成形前体的材料，源极/漏极区域301的暴露表面的晶体结构将被改变，并且硅键合能降低。在特定实施例中，通过在源极/漏极区域301的块体部分331外形成源极/漏极区域301的成形部分333，源极/漏极区域301的成形部分333的暴露表面内的硅的键合能将具有减小的键合能。另外，假定盐酸将优先与沿(110)方向取向的表面反应，源极/漏极区域301的成形部分333内的健合能的这种降低将增强蚀刻前体(例如HCl)与侧壁表面的优先反应并且去除侧壁表面，同时不去除源极/漏极区域301的顶部处(例如，在(100)方向上)的那么多的材料。因此，蚀刻前体可以在第二步骤603中具有高于第一步骤601的第一横向蚀刻速率的第二横向蚀刻速率，例如通过在约0.2nm/min和约100nm/min之间，诸如约15nm/min。
可以在图4A至图4B中看到蚀刻速率的总体增大以及在横向和垂直蚀刻之间的比率方面的蚀刻速率增大的数据。特别地，图4A示出，在没有掺入锗的情况下，毯式沉积的硅将具有约76kcal/mol的键合能并且具有沿(110)方向的第一蚀刻速率。然而，随着锗引入至硅(并且随着引入更多的硅，效果更大)，沿着(110)取向的硅的蚀刻速率随着锗的含量增大而增加。此外，参见图4B，该图示出了当增加锗的水平时，硅的横向蚀刻速率与垂直蚀刻速率之间的比率增加。可以看出，随着更多的锗被添加，横向蚀刻速率与纵向蚀刻速率的比率也增加。
这种与源极/漏极区域301的成形部分333的侧壁的材料而不是与源极/漏极区域301的成形部分333的顶部的材料优先反应并且从源/漏极区域301的成形部分333的侧壁而不是源极/漏极区域301的成形部分333的顶部去除材料将使整个源极/漏极区域301的厚度在特定高度条件下比其他情况下可能形成的厚度更薄，并且还将有助于分离源极/漏极区域301中的不同源极/漏极区域301，防止它们与其它鳍105(在图3A中未单独示出)不期望地合并。
一旦第二步骤603已经完成，可以执行第三步骤605，以便在第二步骤603之后继续源极/漏极区域301的外延生长。在一个实施例中，第三步骤605可以通过控制单元315向前体气体控制器313发送指令以断开第四前体输送系统310并且停止成形前体至外延生长室303的流动。随着到外延生长室303的成形前体的流动停止，控制单元315将向前体气体控制器313发送指令以重新连接第一前体输送系统305和第二前体输送系统306(以及第三前体输送系统308)。在一个实施例中，用于第三步骤605的第一前体、第二前体和蚀刻前体的工艺条件和流速可以如上关于第一步骤601所述，但是在其它实施例中它们可以不同。
可以继续第三步骤605以在源极/漏极区域301的成形部分333上形成源极/漏极区域301的完成部分335。在一个实施例中，源极/漏极区域301的完成部分335可以形成为具有在约1nm和约50nm之间(例如约10nm)的第三厚度T3，并且可以通过将该工艺持续约10秒和约500秒之间(诸如约100秒的时间)形成。然而，可以使用任何合适的厚度和形成时间。
然而，除了简单地形成另一材料层之外，在源极/漏极区域301的成形部分333内存在成形掺杂剂(例如，锗)将不仅有助于使侧向蚀刻更有效(从而导致更高和更薄的源极/漏极区域301)，而且随着源极/漏极区域301的生长，还将来自第二前体的掺杂剂(例如P)更有效地结合至源极/漏极区域301中。因此，完成部分335内的掺杂剂的浓度将高于源极/漏极区域301的块体部分331内的掺杂剂的浓度。例如，在磷被结合至源极/漏极区域301的实施例中，磷可以在完成部分335中具有介于约1E+20原子/cm3和约1E+24原子/cm3之间(诸如约1.5E+21原子/cm3)的第二浓度。然而，可以使用任何合适的浓度。
然而，如本领域普通技术人员将认识到的，上述过程仅仅是示例性的，并且不旨在限制实施例。而是，任何合适数量的步骤，例如在第一步骤601、第二步骤603和第三步骤605之间净化外延生长室303，以及任何其它合适的步骤，例如斜升(ramping)步骤和稳定步骤，也可以使用，并且所有这些步骤的组合完全旨在包括在实施例的范围内。
例如，外延生长系统300还可以包括净化气体输送系统314，以将净化气体输送到外延生长室303。在一个实施例中，净化气体输送系统314可以是向外延生长室303提供诸如氮气，氩气，氙气或其它非反应性气体的净化气体的气体罐或其它设施。另外，在净化期间，控制单元315还可启动真空泵323，以便将压力差施加到外延生长室303，以帮助在各个步骤之间(诸如在第一步骤601、第二步骤603和第三步骤605之间)去除前体材料。净化气体与真空泵323一起可以净化来自外延生长室303的前体材料。
通过使用如上所述的第一步骤601、第二步骤603和第三步骤605，可以实现对源极/漏极区域301的形状的更大程度的控制。例如，源极/漏极区域301可以具有平坦的顶表面(波深度Dw为零；对于波深度Dw大于零的实施例，参见下面的图3F)，并且也可以具有在沉积工艺结束时在约10nm和约100nm之间的提高高度HR。另外，源极/漏极区域301还可以具有在约10nm和约200nm之间的临界尺寸宽度WCD。因此，源极/漏极区域301可以具有在约0.05和约10之间，例如约1或0.5的高宽比。然而，可以使用任何合适的尺寸。
在已经形成源极/漏极区域301之后，可以使用可选的硅化物工艺来沿着源极/漏极区域301形成硅化物接触件(未示出)。硅化物接触可以包括镍、钴、铂或铒以降低接触件的肖特基势垒高度。然而，也可以使用其它常用的金属，例如钛、钯等。如本领域中已知的，可以通过适当金属层的毯式沉积，接着是引起金属与下面暴露的硅反应的退火步骤来执行硅化。然后例如通过选择性蚀刻工艺去除未反应的金属，并且可以执行第二退火以进行硅化物相位调整。硅化物接触件的厚度可以在约5nm和约50nm之间。
一旦形成，可以执行额外的处理步骤以便继续半导体器件的制造工艺。例如，层间电介质可以沉积在鳍105上方，并且可以形成接触件(未单独示出)以将栅电极111和源极/漏极区域301电连接到上方的金属化层(未单独示出)。在另一实施例中，栅极电极111可以去除并用另一种材料代替。任何其它合适的前端处理或后端处理可用于帮助完成成品的半导体器件。
图3F示出了另一个实施例，其中源极/漏极区域301的顶表面是不平坦的(如上面相对于图3C所述)。相反，在该实施例中，存在延伸至源极/漏极区域301的顶表面中的多个波形336。在该实施例中，单个波336中的每一个可以具有大于零且小于或等于约30nm的波深度Dw。然而，可以利用任何合适的深度。可以通过改变用于引入成形前体(例如，锗)的工艺条件来改变波深度Dw。例如，在波深度Dw小于或等于约30nm的实施例中，用于引入成形前体的工艺条件可以包括在约10sccm和约30000sccm之间的成形前体流速。
图5A至图5B是示出在使用诸如上面关于图1至图3F所述的工艺之后同一样品的锗和磷浓度以原子百分比表示的图表。可以看出，在每个实施例中，锗浓度在成形部分333内增加，并且在成形部分333的任一侧减小。另外，磷浓度在源极/漏极区域301的块体部分331内相对稳定，在源极/漏极区域301的块体部分331和源极/漏极区域301的成形部分333之间的过渡处略微下降，然后在成形部分333内再次增加。
图6示出了用于形成源极/漏极区域301的块体部分331、成形部分333和终止部分335的上述工艺步骤的总结。在第一步骤601中，使用第一前体、第二前体和蚀刻前体形成源极/漏极区域301的块体部分331。在第二步骤603中，使用成形前体和蚀刻前体形成源极/漏极区域301的成形部分333。最后，在第三步骤605中，使用第一前体、第二前体和蚀刻前体形成源极/漏极区域301的完成部分335。
通过使用第二步骤603来引入成形前体(例如，锗)，可以在外延生长工艺期间提高蚀刻前体(例如，HCl)的蚀刻效率。因此，可以实现更高的蚀刻选择性损失窗口，并且可以通过改善选择性损失来更好地控制外延生长的形状。因此，可以克服具有更小间距尺寸而导致更多边缘合并窗口的问题。
图7A至图7C示出了另一个实施例，其中第一隔离区域107用于将鳍105彼此隔离，并且第二隔离区域701用于将鳍105与衬底101的其它部分隔离，例如分离的鳍105的组(未单独示出)，图7B和7C分别是沿着线B-B'和C-C'的图7A的横截面图。在该实施例中，可以通过最初形成第二沟槽703来形成第二隔离区域701。第二沟槽703可以在第一沟槽103之前、之后或者甚至部分地与第一沟槽103一起形成，诸如通过使用类似于上述关于第一沟槽103的形成所描述的工艺的光刻掩模和蚀刻工艺。例如，在一个实施例中，可以利用第一掩模和蚀刻工艺在衬底101内最初形成用于第二沟槽703的开口，然后在通过第二掩模和蚀刻工艺形成第一沟槽103的同时，这些开口可以延伸。然而，第二沟槽703可以形成为从衬底101的顶部和鳍105的顶部延伸的比第一沟槽103更深的第三距离D3。在特定实施例中，第一沟槽103可形成为具有深度介于约和约之间，例如约并且第二沟槽703可以形成为使得第三距离D3在约和约之间，诸如约然而，可以使用任何合适的深度。
一旦已经与第一沟槽103一起形成第二沟槽703，则可以用介电材料填充第一沟槽103和第二沟槽703以形成第一隔离区域107和第二隔离区域701。在一个实施例中，第一沟槽103和第二沟槽703可以如图1所述被填充。例如，可以沉积介电材料，使得介电材料填充第一沟槽103和第二沟槽703，然后介电材料可以被凹进以暴露鳍105的顶表面并且形成第一隔离区域107和第二隔离区域701。一旦已经形成第一隔离区域107和第二隔离区域701，可以继续如上所述的处理以形成栅极堆叠件115和源极/漏极区域301。例如，源极/漏极区域301可以形成有块体部分331、成形部分333和完成部分335。
通过利用第二隔离区域701以及第一隔离区域107，可以获得更好的隔离调节。例如，第一隔离区域107可以被调节到鳍内隔离(在由相同的栅极堆叠件115覆盖的各鳍105之间)的特定期望值，而第二隔离区域701可以被调节到鳍间隔离(在由分离的栅极堆叠件覆盖的鳍105之间，未单独示出)的特定期望值。这种调节隔离区域的能力允许更大的工艺变化性。
图8示出了源极/漏极区域301形成为平面晶体管800的一部分的另一实施例。在该实施例中，在衬底101内最初形成浅沟槽隔离件803，包括：使用掩模和蚀刻工艺以在衬底101内形成沟槽、用介电材料填充沟槽、然后使介电材料与衬底101平齐。一旦已经形成浅沟槽隔离件803，形成平面晶体管栅极电介质805、平面晶体管栅电极807和平面晶体管间隔件809。例如，用于平面晶体管栅极电介质805的材料层可以沉积或生长在衬底101上，随后是用于平面晶体管栅电极807的材料层。在实施例中，用于平面晶体管栅极电介质805和平面晶体管栅极电极807的材料和沉积工艺参考如上所述的栅极电介质109和栅极电极111，但是它们可以不同。
一旦形成了平面晶体管栅极电介质805和平面晶体管栅极电极807的材料，就可以对材料进行图案化以形成平面晶体管栅极电介质805和平面晶体管栅极电极807。可以使用光刻掩模和蚀刻工艺执行图案化。一旦平面晶体管栅极电介质805和平面晶体管栅极电极807已经被图案化，就可以形成平面晶体管间隔件809。在一个实施例中，平面晶体管间隔件809的形成参考如上面所述的第一间隔件113，尽管它们可以不同地形成。
一旦形成了平面晶体管间隔件809，就可以在衬底101内形成用于源极/漏极区域301的开口。在实施例中，可以使用例如掩模和蚀刻工艺在衬底101内形成用于源极/漏极区域301的开口。当已经形成用于源极/漏极区域301的开口时，源极/漏极区域301可以在源极/漏极区域301的开口内生长。在一个实施例中，可以如上关于图3A至图3E所述再生长源极/漏极区域301。例如，衬底101可以放置在外延生长室303内，并且源极/漏极区域301可以与块体部分331、成形部分333和完成部分335一起生长。
通过在平面晶体管800内利用图3A至图3E描述的生长工艺，可以实现关于成形的相同优点，并且对于FinFET工艺的控制也可以应用于平面晶体管。例如，通过改变蚀刻前体的横向蚀刻速率，可以获得更高和更窄的源极/漏极区域301。
根据一个实施例，一种形成半导体器件的方法包括：使用第一前体和第二前体将块体源极/漏极区域外延生长至衬底上，以及清洁块体源极/漏极区域，其中，清洁块块体源极/漏极区域修改块体源极/漏极区域的表面的晶体结构。在清洁块块体源极/漏极区域之后，将完成区域外延生长到块体源极/漏极区域上。
在一些实施例中，清洁所述块体源极/漏极区域包括将锗引入所述块体源极/漏极区域。
在一些实施例中，通过将所述块体源极/漏极区域的表面暴露于GeH 4来执行所述锗的引入。
在一些实施例中，外延生长所述完成区域的步骤比外延生长所述块体源极/漏极区域的时间短。
在一些实施例中，所述衬底包括第一鳍。
在一些实施例中，所述衬底包括与所述第一鳍相邻且间隔距离不大于100nm的第二鳍。
在一些实施例中，外延生长所述块体源极/漏极区域还包括将蚀刻前体与所述第一前体和所述第二前体同时引入，并且清洁所述块体源极/漏极区域还包括将成形前体与所述蚀刻前体同时引入。
根据另一实施例，一种形成半导体器件的方法包括在第一步骤中将第一材料的第一层生长在衬底上，其中生长第一层包括引入第一前体，第二前体和具有第一材料的第一横向蚀刻速率的蚀刻剂。在第一步骤之后，在蚀刻剂中的第一材料的第一横向蚀刻速率增加到第二横向蚀刻速率，并且在第三步骤中将第一材料的第二层生长到第一层上，其中生长所述第一材料的第二层包括引入第一前体、第二前体和蚀刻剂。
在一些实施例中，至少部分地通过将所述第一材料暴露于具有与所述第一材料不同的晶格结构的第二材料来执行增加所述第一材料的所述第一横向蚀刻速率。
在一些实施例中，所述第一材料是硅磷，所述第二材料包括锗。
在一些实施例中，所述蚀刻剂是盐酸。
在一些实施例中，生长所述第一层包括引入二氯硅烷和PH3，并且所述蚀刻剂是盐酸。
在一些实施例中，至少部分地通过将所述第一层暴露于所述蚀刻剂和包含锗的第一前体来执行通过所述蚀刻剂来增加所述第一材料的所述第一横向蚀刻速率。
在一些实施例中，利用第一组工艺条件来执行生长所述第一层，并且利用所述第一组工艺条件但是不同的时间来执行生长所述第二层。
根据又一实施例，一种半导体器件包括半导体材料内的沟道区域和与沟道区域相邻的源极/漏极区域，其中源极/漏极区域具有在约0.05和约10之间的高度与宽度比。源极/漏极区域还包括具有第一浓度的第一掺杂剂的块体部分、具有小于第一浓度的第二浓度的第一掺杂剂的界面区域以及具有大于第二浓度的第三浓度的第一掺杂剂的清洁区域。
在一些实施例中，所述第一掺杂剂是磷。
在一些实施例中，所述清洁区域包括不存在于所述块体部分中的成形掺杂剂。
在一些实施例中，所述成形掺杂剂是锗。
在一些实施例中，所述锗在所述清洁区域内具有在约1％和约10％之间的浓度。
在一些实施例中，所述第一浓度在约1E+20atom/cm3和约1E+23atom/cm3之间，所述第二浓度在约1E+20atom/cm3和约1E+24atom/cm3之间。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种用于形成半导体器件的方法，所述方法包括：
使用第一前体和第二前体将块体源极/漏极区域外延生长到衬底上；
清洁所述块体源极/漏极区域，其中，清洁所述块体源极/漏极区域改变所述块体源极/漏极区域的表面的晶体结构；以及
在清理所述块体源极/漏极区域之后，在所述块体源极/漏极区域上外延生长完成区域。
2.根据权利要求1所述的方法，其中，清洁所述块体源极/漏极区域包括将锗引入所述块体源极/漏极区域。
3.根据权利要求2所述的方法，其中，通过将所述块体源极/漏极区域的表面暴露于GeH4来执行所述锗的引入。
4.一种形成半导体器件的方法，所述方法包括：
在第一步骤中将第一材料的第一层生长到衬底上，其中，生长所述第一层包括以所述第一材料的第一横向蚀刻速率引入第一前体、第二前体和蚀刻剂；
在所述第一步骤之后的第二步骤中，通过所述蚀刻剂将所述第一材料的第一横向蚀刻速率增加至第二横向蚀刻速率；以及
在第三步骤中，在所述第一层上生长所述第一材料的第二层，其中，生长所述第一材料的所述第二层包括引入所述第一前体、所述第二前体和所述蚀刻剂。
5.根据权利要求4所述的方法，其中，至少部分地通过将所述第一材料暴露于具有与所述第一材料不同的晶格结构的第二材料来执行增加所述第一材料的所述第一横向蚀刻速率。
6.根据权利要求5所述的方法，其中，所述第一材料是硅磷，所述第二材料包括锗。
7.根据权利要求6所述的方法，其中，所述蚀刻剂是盐酸。
8.一种半导体器件，包括：
沟道区域，位于半导体材料内；以及
源极/漏极区域，与所述沟道区域相邻，其中，所述源极/漏极区域具有在约0.05和约10之间的高宽比，并且包括：
块体部分，具有第一掺杂剂的第一浓度；
界面区域，具有小于所述第一浓度的所述第一掺杂剂的第二浓度；和
清洁区域，具有大于所述第二浓度的所述第一掺杂剂的第三浓度。
9.根据权利要求8所述的半导体器件，其中，所述第一掺杂剂是磷。
10.根据权利要求8所述的半导体器件，其中，所述清洁区域包括不存在于所述块体部分中的成形掺杂剂。
CN201710450329.1A 2016-06-30 2017-06-15 半导体器件及其形成方法 Active CN107564853B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662357161P 2016-06-30 2016-06-30
US62/357,161 2016-06-30
US15/284,101 US10164098B2 (en) 2016-06-30 2016-10-03 Method of manufacturing semiconductor device
US15/284,101 2016-10-03

Publications (2)

Publication Number Publication Date
CN107564853A true CN107564853A (zh) 2018-01-09
CN107564853B CN107564853B (zh) 2020-06-05

Family

ID=60807189

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710450329.1A Active CN107564853B (zh) 2016-06-30 2017-06-15 半导体器件及其形成方法

Country Status (3)

Country Link
US (5) US10164098B2 (zh)
CN (1) CN107564853B (zh)
TW (1) TWI682441B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10453943B2 (en) 2016-11-29 2019-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. FETS and methods of forming FETS
DE102017127204A1 (de) 2017-06-30 2019-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zum ausbilden geformter epitaktischer source-/drain-schichten eines halbleiterbauteils
US10516037B2 (en) 2017-06-30 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming shaped source/drain epitaxial layers of a semiconductor device
US10510875B2 (en) * 2017-07-31 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain structure with reduced contact resistance and enhanced mobility
US10957604B2 (en) 2018-10-31 2021-03-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102104004A (zh) * 2009-12-22 2011-06-22 台湾积体电路制造股份有限公司 半导体装置及其制作方法
CN102169853A (zh) * 2010-02-26 2011-08-31 台湾积体电路制造股份有限公司 集成电路结构的形成方法
CN102456742A (zh) * 2010-10-22 2012-05-16 瑞萨电子株式会社 半导体器件以及制造半导体器件的方法
US20140120678A1 (en) * 2012-10-29 2014-05-01 Matheson Tri-Gas Methods for Selective and Conformal Epitaxy of Highly Doped Si-containing Materials for Three Dimensional Structures
CN103811351A (zh) * 2012-11-15 2014-05-21 台湾积体电路制造股份有限公司 形成外延部件的方法
US20150137183A1 (en) * 2009-09-29 2015-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling the Shape of Source/Drain Regions in FinFETs
US20150318169A1 (en) * 2014-05-01 2015-11-05 Globalfoundries Inc. Methods of forming epitaxial semiconductor cladding material on fins of a finfet semiconductor device
CN105097520A (zh) * 2014-05-04 2015-11-25 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7667271B2 (en) 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
US8497528B2 (en) 2010-05-06 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a strained structure
US8440517B2 (en) 2010-10-13 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8610240B2 (en) 2009-10-16 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with multi recessed shallow trench isolation
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US8796759B2 (en) 2010-07-15 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
US8367498B2 (en) 2010-10-18 2013-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US8841701B2 (en) 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
US8723272B2 (en) 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8723236B2 (en) 2011-10-13 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8847293B2 (en) 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US8836016B2 (en) 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8680576B2 (en) 2012-05-16 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS device and method of forming the same
US9012310B2 (en) 2012-06-11 2015-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial formation of source and drain regions
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
TWI544623B (zh) 2012-11-07 2016-08-01 聯華電子股份有限公司 磊晶層及其製作方法
US8809139B2 (en) 2012-11-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-last FinFET and methods of forming same
US8853025B2 (en) 2013-02-08 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET/tri-gate channel doping for multiple threshold voltage tuning
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US8877592B2 (en) * 2013-03-14 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial growth of doped film for source and drain regions
US8940614B2 (en) 2013-03-15 2015-01-27 Dow Corning Corporation SiC substrate with SiC epitaxial film
US9530661B2 (en) 2014-08-06 2016-12-27 Applied Materials, Inc. Method of modifying epitaxial growth shape on source drain area of transistor
CN106252392B (zh) * 2015-06-09 2020-08-18 联华电子股份有限公司 半导体元件及其制作方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150137183A1 (en) * 2009-09-29 2015-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling the Shape of Source/Drain Regions in FinFETs
CN102104004A (zh) * 2009-12-22 2011-06-22 台湾积体电路制造股份有限公司 半导体装置及其制作方法
CN102169853A (zh) * 2010-02-26 2011-08-31 台湾积体电路制造股份有限公司 集成电路结构的形成方法
CN102456742A (zh) * 2010-10-22 2012-05-16 瑞萨电子株式会社 半导体器件以及制造半导体器件的方法
US20140120678A1 (en) * 2012-10-29 2014-05-01 Matheson Tri-Gas Methods for Selective and Conformal Epitaxy of Highly Doped Si-containing Materials for Three Dimensional Structures
CN103811351A (zh) * 2012-11-15 2014-05-21 台湾积体电路制造股份有限公司 形成外延部件的方法
US20150318169A1 (en) * 2014-05-01 2015-11-05 Globalfoundries Inc. Methods of forming epitaxial semiconductor cladding material on fins of a finfet semiconductor device
CN105097520A (zh) * 2014-05-04 2015-11-25 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法

Also Published As

Publication number Publication date
US20200006564A1 (en) 2020-01-02
TW201812870A (zh) 2018-04-01
US20240395937A1 (en) 2024-11-28
US10505042B2 (en) 2019-12-10
CN107564853B (zh) 2020-06-05
TWI682441B (zh) 2020-01-11
US11069810B2 (en) 2021-07-20
US20210351298A1 (en) 2021-11-11
US12142681B2 (en) 2024-11-12
US20180006153A1 (en) 2018-01-04
US20180366581A1 (en) 2018-12-20
US10164098B2 (en) 2018-12-25

Similar Documents

Publication Publication Date Title
US12119392B2 (en) Semiconductor device and method
KR102212805B1 (ko) 반도체 장치 및 방법
US12142681B2 (en) Semiconductor device having a shaped epitaxial region with shaping section
KR102445600B1 (ko) 반도체 디바이스 및 제조 방법
US12288814B2 (en) Semiconductor device and method of manufacture
CN108122770B (zh) 半导体器件和制造方法
KR102591917B1 (ko) 반도체 디바이스 및 제조 방법
US11955370B2 (en) Semiconductor devices and methods of manufacture
US20230387273A1 (en) System and methods of manufacturing semiconductor devices
US20230163197A1 (en) Semiconductor Device and Method of Manufacture
US20250336713A1 (en) Deposition Method for Semiconductor Device
TWI811660B (zh) 半導體元件及其製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant