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TW201810596A - 用於半導體結構之ｅｓｄ裝置 - Google Patents

用於半導體結構之ｅｓｄ裝置 Download PDF

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TW201810596A
TW201810596A TW106114965A TW106114965A TW201810596A TW 201810596 A TW201810596 A TW 201810596A TW 106114965 A TW106114965 A TW 106114965A TW 106114965 A TW106114965 A TW 106114965A TW 201810596 A TW201810596 A TW 201810596A
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well
esd
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esd device
drain
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TW106114965A
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TWI609475B (zh
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建興 李
馬哈德瓦爾 納塔拉恩
曼約納塔 普拉布
Original Assignee
格羅方德半導體公司
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Abstract

一種用於積體電路的靜電放電(ESD)裝置包括具有縱向延伸鰭配置在其上的基板。第一n型FinFET(NFET)配置在鰭內。此NFET包括n型源極、n型汲極以及配置在源極與汲極底下基板內的p-井。p型FinFET(PFET)配置在鰭內。此PFET包括p型源極/汲極區域以及配置在源極/汲極底下基板內的n-井。該n-井與p-井位於彼此足夠靠近的位置以在它們之間形成一個np接面。PFET的p型源極/汲極區域和NFET的n型汲極電連接至共用輸入節點。

Description

用於半導體結構之ESD裝置
本發明有關於半導體結構的靜電放電(ESD)防護。更具體而言，本發明有關於一種用於具有與NPN電晶體並聯的矽控整流器(SCR)之鰭式場效電晶體的ESD裝置。
隨著對超高密度積體電路不斷的縮小尺寸以及在速度與功能性上有越來越高的需求，對於ESD裝置的尺寸擴縮性(scalability)與先進性能的需求也在增加。此外，諸如鰭式場效電晶體(FinFET)裝置的尺寸大幅擴縮之半導體裝置特別容易受ESD應力的影響。
ESD事件是一種高電流(高達2安培)、短時距(一般為150奈秒)、高電壓(高達2千伏)的事件。因此，一ESD防護裝置必須在ESD電壓升高至超過其應保護之裝置的最高操作電壓才會開啟，但通常必須要在ESD電壓達到會損壞此類裝置之程度的前1奈秒內開啟。該ESD裝置必須能夠將ESD電壓鉗位於盡可能在越低的水平以避免損壞任何半導體裝置。另外，該ESD裝置必須能夠將多於一安培的ESD電流分流至接地。ESD裝置通常實施於所有輸入 和輸出(I/O)裝置上、電源線之間(如果可能的話)以及電源線與接地之間。
先前技術之ESD裝置利用FinFET的重摻雜源極/汲極區域與塊體基板之底層輕摻雜的井部分來形成與鎮流電阻器(ballasting resistor)串聯的NPN雙極性電晶體。問題在於，這些種類的ESD裝置通常將ESD電壓鉗位於3.5至5伏(V)之間，並且在損壞之前只可以承載約0.7安培(A)。
另一種先前技術之ESD裝置利用FinFET的周圍半導體結構來形成一矽控整流器(SCR)裝置以鉗位該ESD電壓及分流該ESD電流。這些SCR裝置可以承載比NPN電晶體裝置更大的電流。然而，SCR裝置通常在ESD電壓達到15伏或更高時才會開啟，這將會損壞許多需要防護的半導體裝置。
因此，需要有一種ESD裝置，其在高於其應該防護裝置之最高操作範圍的電壓水平時開啟，並且低於會損壞這些裝置的電壓水平。另外，需要該ESD裝置可以將ESD電壓鉗位於非常低的電壓，例如在3伏或更小。還有，需要一種ESD裝置，其能夠將ESD電流高於1安培時分流而不被損壞。
本發明藉由提出一種可以在約4伏開啟、可以應付高於2安培之ESD脈衝電流、以及將ESD脈衝電壓鉗位於低於3伏的ESD裝置，而提供優於先前技術之優點 及替代方案。此外，該ESD裝置不需要有鎮流電阻器，因而比先前技術更具尺寸擴縮性。
一種根據本發明之一或多個態樣用於一積體電路的靜電放電(ESD)裝置包括具有縱向延伸鰭配置在其上的基板。第一n型FinFET(NFET)配置在鰭內。此NFET包括n型源極、n型汲極以及配置在源極與汲極底下基板內的p-井。p型FinFET(PFET)配置在鰭內。此PFET包括p型源極/汲極區域以及配置在源極/汲極底下基板內的n-井。該n-井與p-井位於彼此足夠靠近的位置以在它們之間形成一個np接面。PFET的p型源極/汲極區域和NFET的n型汲極電連接至共用輸入節點。
在本發明的另一種態樣中，一種用於積體電路的ESD裝置包括一基板。n型源極、n型汲極和p-井配置於基板內。該p-井位於源極與汲極之下。p型源極/汲極區域和n-井配置於基板內。該n-井位於源極/汲極區域之下。該n-井與p-井位於彼此足夠靠近的位置以在它們之間形成一個np接面。該p型源極/汲極區域和該n型汲極電連接至共用輸入節點。該n型源極與該p-井通過一共用接地節點電連接至一電氣接地。
10‧‧‧積體電路
12‧‧‧ESD裝置
14‧‧‧輸入電源端
16‧‧‧電源線
18‧‧‧接地端
20‧‧‧接地線
22‧‧‧信號輸入端
24‧‧‧信號輸入線
26‧‧‧信號輸出端
28‧‧‧信號輸出線
30‧‧‧電路
32‧‧‧輸入單元
34‧‧‧輸出單元
36、102‧‧‧鰭
38‧‧‧塊體基板、基板
40‧‧‧n型源極區域、源極
42‧‧‧n型汲極區域、汲極
44‧‧‧通道區域、通道
46‧‧‧閘極
48‧‧‧P井
50‧‧‧第一np接面、np接面
52‧‧‧第二np接面、np接面、pn接面
54‧‧‧p井分接頭、井分接頭
56‧‧‧汲極矽化物層、矽化物層
58‧‧‧源極矽化物層、矽化物層
60‧‧‧井分接頭矽化物層、矽化物層
62‧‧‧S塊層
64‧‧‧無矽化物部分
66‧‧‧電晶體
68、168‧‧‧電阻器
70、124‧‧‧接地
71‧‧‧傳入ESD脈衝電壓
72‧‧‧鎮流電阻器
74‧‧‧組合圖
76‧‧‧ESD脈衝電壓對ESD脈衝電流圖形
78‧‧‧漏電流對ESD脈衝電流圖形
80‧‧‧點、初始累積崩潰
82‧‧‧點、回跳保持電壓
84、86、178、180、182、184、186‧‧‧點
100‧‧‧ESD裝置
104‧‧‧n型源極區域、n型源極、源極
106‧‧‧n型汲極區域、n型汲極、汲極
108‧‧‧p井
110‧‧‧閘極
112‧‧‧p型源極/汲極區域、源極/汲極區域、源極/汲極
114‧‧‧n井
116、126、128、130‧‧‧pn接面
118‧‧‧輸入節點
120‧‧‧p井分接頭、井分接頭
122‧‧‧接地節點
125‧‧‧ESD脈衝電壓
132‧‧‧塊體基板
134‧‧‧p型源極/汲極矽化物層、矽化物層
136‧‧‧n型汲極矽化物層、矽化物層
138‧‧‧n型源極矽化物層、矽化物層
140‧‧‧井分接頭矽化物層、矽化物層
141‧‧‧淺溝槽隔離(STI)區域
142‧‧‧功能性電路簡圖
143‧‧‧輕摻雜汲極(LDD)區域
144‧‧‧第一PNP電晶體、電晶體
146‧‧‧第一NPN電晶體、電晶體
148‧‧‧第二NPN電晶體、電晶體
150、160、166‧‧‧射極
152、158、162‧‧‧基極
154、156、164‧‧‧集極
170‧‧‧SCR
172‧‧‧組合圖
174‧‧‧ESD脈衝電壓對ESD脈衝電流圖形
176‧‧‧漏電流對ESD脈衝電流圖形
從以下結合附圖的詳細描述中將更全面地理解本發明，其中：第1圖係具有先前技術ESD裝置之積體電路的電路簡圖； 第2A圖係第1圖中先前技術之ESD裝置的透視圖；第2B圖係第2A圖的俯視圖；第3圖係鋪在第2A圖先前技術之ESD裝置的結構上的電路簡圖；第4圖係第3圖中先前技術裝置之ESD脈衝電壓對ESD脈衝電流與漏電流對ESD脈衝電流的結合圖；第5圖係根據本發明之ESD裝置的俯視圖；第6圖係根據本發明ESD裝置沿著第5圖之線6-6的側視圖；第7圖係鋪在第6圖中根據本發明ESD裝置的結構上的電路簡圖；第8圖係沒有根據本發明ESD裝置的結構覆在上面的第7圖之電路簡圖；以及第9圖係第7圖中根據本發明的ESD裝置之ESD脈衝電壓對ESD脈衝電流與漏電流對ESD脈衝電流的結合圖。
現在將描述某些例示性實施例以提供對本揭示方法、系統、和裝置之結構、功能、製造以及應用之原理的全面理解。這些實施例的一或多個例子會在附圖中被示出。那些所屬技術領域中具有通常知識者將明白到，本文中具體描述且在附圖中示出的方法、系統及裝置非旨在限定例示性實施例，而本發明的範圍僅由申請專利範圍定 義。那些結合一例示性實施例所示出或描述的特徵可以與其它實施例的特徵結合。這些修正與變更旨在被包括於本發明的範圍內。
第1至3圖示出了用於半導體結構與其性能的先前技術之ESD裝置的各種示例性實施例。第4至8圖示出根據本發明具有SCR並聯NPN電晶體的ESD裝置的各種示例性實施例及其性能。
參照第1圖，ESD事件為高電流、短時距之事件，其將會在整個積體電路的可操作壽命期間無可避免相當頻繁地發生。ESD事件可以例如簡單地發生在人的手指與積體電路的觸碰。人的身體可以在150ns的脈衝放出高達2安培的電流與高達2千伏電壓通過積體電路的半導體結構。
因此，為了保護積體電路免受這種ESD事件的影響，ESD保護裝置必須能夠快速啟動(小於1ns)，以將ESD脈衝電壓箝位在對積體電路個別組件有害的水平以下，並將ESD脈衝電流分流到接地。ESD裝置必須能夠承載150ns的ESD脈衝電流而不會損壞。此外，ESD裝置必須可以擴縮尺寸，以保護越來越小的積體電路。
第1圖示出了積體電路10的簡化示意圖，其中包含先前技術之ESD裝置12用於保護作用。積體電路10包括輸入電源端(或電源)14(及其相關的電源線16)、接地端18(及其相關的接地線20)、信號輸入端22(及其相關的信號輸入線24)以及信號輸出端26(及其相關的信號輸出 線28)，所有這些都被設計成向積體電路10的電路30供應電源和/或信號。為了保護電路30免受ESD事件的影響，ESD裝置12通常放置在支持電路30的所有輸入單元32和所有輸出單元34上。另外，ESD裝置12通常放置在積體電路10的電源線16與接地線20之間。
參照第2A與2B圖，呈現了在第1圖示意圖中所表示的積體電路10之先前技術ESD裝置12的簡化透視圖(第2A圖)與俯視圖(第2B圖)。ESD裝置12利用存在於常規n型鰭式場效電晶體(n型FinFET或NFET)半導體結構中的各種np接面以在ESD事件期間將NFET轉換成NPN-BJT電晶體(或NPN電晶體)。
更具體而言，ESD裝置12包括在塊體基板38上形成的縱向延伸平行的鰭36之陣列。每個鰭36包括由通道區域44在其之間隔開的磊晶生長n型源極區域40及相對較長的磊晶生長n型汲極區域42。閘極46設置於通道區域44之垂直延伸的側面和頂部上方。P井48設置於鰭36的下部內並部分在基板38中。源極區域40與汲極區域42比摻雜有p型摻雜劑之p井明顯更重摻雜有n型摻雜劑。舉例而言，源極40與汲極42一般與五價n型摻雜劑如磷、砷或銻在1×1018/cm2-6×1022/cm2的範圍內摻雜，而p井48一般與3價p型摻雜劑如硼/氟植入物(如B、F、BF或BF2)、鎵或銦在1×1015/cm2-1×1018/cm2的範圍內摻雜。
p井48位於每一個鰭36之源極40與汲極42的正下方。如將會在本文更詳細解釋的，必須要注意的是， 在相對重摻雜源極40與相對輕摻雜p井48之間的廣泛區域50形成第一np接面50。此外，必須要注意的是，在相對重摻雜汲極42與相對輕摻雜p井48之間的廣泛區域52形成第二np接面52。
為了本文清晰之用意，np接面為眾所周知，其中空乏區在np接面上形成。也就是說，當n型半導體材料與p型半導體材料形成np接面時，n型半導體材料(在這情況下為源極40與汲極42)之n型摻雜劑中的自由電子在np接面中擴散至p型材料(在這情況下為p井48)，在pn接面的n型側上留下帶正電離子的區域。同時，p型半導體材料(在這情況下為p井48)之p型摻雜劑的電洞在np接面擴散至n型材料(在這情況下為源極40與汲極42)，在np接面的p型側上留下帶負電離子的區域。在p型側(如p井)上之帶負電離子與n型側(如源極40與汲極42)上之帶正電離子的區域眾所周知為固有的由任何np接面形成之空乏區。
在pn接面任一側上存在的帶電離子會導致電壓屏障(固有電壓差)在pn接面中建立，其中在空乏區內n型材料相對於p型材料係為正的。在電流可以流通該接面之前，必須要克服該電壓差。舉例而言，如果鍺係半導體材料，則電壓差基本上為0.3伏，而如果矽係半導體材料，則電壓差基本上為0.7伏。如果將外部電壓源(如ESD事件期間的ESD脈衝電壓)施加到pn接面，使得p型側比n型側變得更正，則該pn接面被稱為順向偏壓，該空乏區 將會收縮及電流將只會以等於原電壓屏障(如鍺為0.3伏和矽為0.7伏)之電壓降流通pn接面。然而，如果施加外部電壓源使得n型側變得比p型側更為正，則該pn接面被稱為反向偏壓，該空乏區將會擴張及電流將不會流通，直到pn接面上的電壓明顯變得足夠高以導致累積崩潰(avalanche breakdown)在pn接面上發生。因此，pn接面作用為二極體，其阻止電壓在反向偏壓的方向流通，並允許電流在順向偏壓的方向流通。
累積崩潰為眾所周知且發生於當橫跨反向偏壓pn接面的電壓變強得足以(有時高達15伏或更高)將電荷載子(電子或電洞)加速至足夠高的速度以把其它邊界載子敲擊至釋放的時候。接著，這些新釋放的載子敲擊更多載子釋放，產生崩潰效應，從而增加電流快速流動，並且經常損壞那些不是被設計來處理大電流的組件。
進一步參照第2A與2B圖，源極40、汲極42、通道44、閘極46及p井48形成在積體電路10之電路30中所普遍使用的NFET結構。當此結構用作NFET時，被設計為通過通道44導通毫安培之電流。然而，在ESD事件期間(如在大約0.5至2安培)，ESD裝置12必須能夠比功能性NFET導通多幾個數量級之電流。因此np接面50與52被用作在ESD事件期間可以通過塊體基板38自身而導通電流的NPN電晶體。
ESD裝置12也包括一p型摻雜p井分接頭54。該p井分接頭54在積體電路10之p井48與接地70(見 第3圖)之間提供連續性。此外，汲極矽化物層56、源極矽化物層58與井分接頭矽化物層60分別覆蓋於汲極42、源極40與井分接頭54。每一個矽化物層56、58、60需要分別適當地形成電接頭至汲極42、源極40與井分接頭54。另外，每一個矽化物層56、58、60分別作用為將所有汲極42、源極40與井分接頭54互連為三個單獨並聯的延伸節點之電子匯流排。
一S塊層62覆蓋於汲極42的主要部分以形成汲極42的無矽化物部分64。由於矽化物相比於磊晶生長汲極材料(通常為矽、鍺等)為固有更好的導體，所以汲極42的無矽化物部分64之電阻率明顯高於被汲極矽化物層56覆蓋的汲極42部分。因此，如本文中將會更詳細解釋的是，汲極42的無矽化物部分64用作為與ESD裝置12之NPN電晶體串聯的鎮流電阻器。
參照第3圖，示出鋪在先前技術ESD裝置12之結構上的功能性電路簡圖66。NPN電晶體66由源極40、汲極42及p井48形成。汲極42為運行集極(C)和p井48為運行基極(B)，即一起形成電晶體66的第二np接面52。源極40為運行射極(E)，其與p井48一起形成電晶體66的第二np接面50。基板38的電阻率作為一電阻器68(Rsub)，其通過井分接頭54從基極B(p井48)連接至接地70。射極E(源極40)也連接至接地70。最後，汲極42的無矽化物部分64作為一鎮流電阻器72(Rb)，其通過汲極矽化物層56從集極C(汲極42)連接至傳入ESD脈衝電壓 (Vesd)71。
參照第4圖，示出ESD脈衝電壓對ESD脈衝電流76與漏電流對ESD脈衝電流78之組合圖74。在操作期間，因為電晶體66由於反向偏壓pn接面52而不起作用，所以ESD裝置12通常在休眠的狀態。然而，當ESD事件發生時，ESD脈衝電壓將會通過汲極矽化物層56進入ESD裝置12，並且橫跨ESD裝置12的電壓將會急速提升。當ESD脈衝電壓達到約4伏時，會在pn接面52上引發累積崩潰(圖形76中之點80處)，迫使電晶體66導通。
必須要注意的是，在pn接面52上的累積崩潰電壓大於在積體電路10(見第1圖)之電路30內的裝置的最高操作電壓，但小於將會損壞那些裝置的電壓水平。累積崩潰電壓在大約4伏時相對低的原因很大程度上歸因於汲極42與p井48之間的摻雜劑濃度的差異。汲極42具有通常在1×1018/cm2-6×1022/cm2範圍內相對重濃度的n型摻雜劑濃度，而p井具有通常在1×1015/cm2-1×1018/cm2範圍內相對輕濃度的p型摻雜劑濃度。在一側具有重n型摻雜劑濃度、另一側有輕p型摻雜劑濃度的pn接面通常引發在4伏至5伏範圍內的累積崩潰，其相比於其它pn接面濃度如在兩摻雜劑濃度都為輕或大致相等時相對來得低。
幾乎瞬間之後，一發動電流將會流過基極B至接地70，使得基極處的電壓高到足以讓NPN電晶體55在其正常操作模式下啟動。一旦電晶體啟動，集極之電壓降低至約3.8伏(V)的回跳保持電壓(圖形76中之點82處)， 這使得np接面52不會有累積崩潰。鎮流電阻器72被設定大小以限制電流流通電晶體66，並防止電晶體在ESD事件期間損壞。因此，由於橫跨電晶體66與鎮流電阻器72之聯合電壓降，所以大約3.8伏的回跳保持電壓82沒有比約4伏之累積崩潰電壓小很多。
之後，ESD裝置將會在ESD事件期間持續導通電流。ESD裝置可以在大約4.8伏(圖形76中之點84處)承載大約0.7安培(A)。然而，在此時，漏電流78跳躍好幾個數量級，從大約5.E-08安培至5.E-06安培(圖形78中之點86處)，這表示ESD裝置已經損壞。
有問題的是，這種先前技術之ESD裝置12在損壞之前被限制為約0.7安培。此外，鎮流電阻器72(汲極42的無矽化物部分64)之大小不能輕易地被縮放，由於其限制ESD電流的能力被其固有電阻率所固定。同樣有問題的是，該回跳保持電壓82幾乎等於初始累積崩潰80，這意味著在ESD事件期間的功率消耗是相對的高。
參照第5圖，示出一根據本發明之ESD裝置100的俯視圖。ESD裝置100包括一縱向延伸平行的鰭102之陣列。每個鰭102包括配置在p井108上方並以閘極110區隔的n型源極區域104及n型汲極區域106，以定義一NFET之結構。另外，每個鰭102也包括配置在n井114上方並以閘極110區隔的複數個p型源極/汲極區域112，以定義一p型場效電晶體(p型鰭式場效電晶體或PFET)之結構。
重要的是，該n井114與p井108彼此距離夠近而在它們之間形成一np接面116。同樣顯著的是，所有p型源極/汲極區域112與n型汲極110都一起電氣連接至一共同的輸入節點118。該輸入節點118作為ESD裝置100之輸入並且通常連接至輸入單元32、輸出單元34、電源線16、電源供應器(或端子)14(如第1圖所示)或類似的東西。輸入節點118也是ESD脈衝電壓125(Vesd)在ESD事件期間可能會進入ESD裝置100的地方。
ESD裝置100也包括提供p井108連續性的一p井分接頭120。必須注意的是，該p井分接頭(以及p井)電氣連接至一共同的接地節點122，該共同接地節點122又連接至ESD裝置100設計成防止ESD事件之積體電路(例如積體電路10，見第1圖)的電接地124。
參照第6圖，示出ESD裝置100沿著第5圖之線6-6的側視圖。在ESD裝置100的結構中建有四種類型的pn接面。它們如下：所有p型源極/汲極區域112和n井114之間的pn接面126，其中該源極/汲極區域112為重度摻雜(通常在1×1018/cm2至6×1022/cm2的濃度範圍內)和該n井為輕度摻雜(通常在1×1015/cm2至1×1018/cm2的範圍內)；p井108與n井114之間的pn接面116，其中該p井為輕度摻雜(通常在1×1015/cm2至1×1018/cm2的濃度範圍內)和該n井為輕度摻雜；n型汲極區域106與p井108之間的pn接面128，其 中該汲極106為重度摻雜(通常在1×1015/cm2至1×1018/cm2的濃度範圍內)和該n井為輕度摻雜；以及n型源極區域104與p井108之間的pn接面130，其中該源極104為重度摻雜(通常在1×1018/cm2至6×1022/cm2的濃度範圍內)和該n井為輕度摻雜。在大多數情況下要注意的是，n型源極104和n型汲極106將會被摻雜至實質上相同之濃度水平。
一塊體基板132位於n-井114與p-井108之下。塊體基板132通常不被摻雜或是固有的，因此具有固有的高電阻率。
設置在p型源極/汲極區域112上方的是一p型源極/汲極矽化物層134。設置在n型汲極106上方的是一n型汲極矽化物層136。設置在n型源極104上方的是一n型源極矽化物層138。最後，設置在p型井分接頭120上方的是一井分接頭矽化物層140。該矽化物層134、136、138以及140分別增強源極/汲極區域112、汲極106、源極104以及井分接頭120的電性連接性。此外，各個矽化物層134、136、138、140作為一電氣匯流排，該電氣匯流排將分別作為至少四個分開的平行延伸節點的所有源極/汲極112、汲極106、源極104以及井分接頭120予以互連。
一淺溝槽隔離(STI)區域141設置於p井108與n井114的上部以將n型源極及汲極區域104、106與p型源極/汲極區域112隔離。另外，一對輕摻雜汲極(LDD)區域143設置於NFET與PFET結構的通道內。
參照第7圖，示出鋪在根據本發明的ESD裝置100之結構上的功能性電路簡圖142。藉由使ESD裝置100包括緊密相鄰之NFET與PFET結構並且電氣連接那些結構，如圖所示，當一ESD事件通過輸入節點118至接地節點122時，該ESD裝置100便操作為與一NPN電晶體並聯的一矽控整流器(SCR)。
更具體而言，ESD裝置100的結構存在固有的三種基本BJT電晶體。它們是第一PNP電晶體144、第一NPN電晶體146以及第二NPN電晶體148。
第一PNP電晶體144包括由p型源極/汲極區域112所形成的射極(E)150、由n井114所形成的基極(B)152、以及由p井所形成的集極(C)154。為了簡單起見，僅示出單個源極/汲極112用作第一PNP電晶體144之射極150。然而，所屬技術領域中具有通常知識者將會意識到的是，由於所有源極/汲極區域112都以並聯的方式電氣連接至輸入節點，所以它們全部都會作用為電晶體144的射極150。第一NPN電晶體146包括由p井114所形成的集極156、由p井108所形成的基極158以及由n型源極104所形成的射極160。
第一PNP電晶體144與第一NPN電晶體146之組合形成運行的SCR 170之結構(見第8圖)。在這樣的SCR中，第一PNP電晶體的基極152電連接至n井114內之第一NPN電晶體的集極156，而第一NPN電晶體的基極158電連接至p井108內之第一PNP電晶體的集極。
單獨的SCR結構理論上能夠自身提供ESD保護。然而，SCR有一個主要的缺點，那就是ESD電壓脈衝125必須在p井至n井pn接面116引發累積崩潰來觸發SCR。有問題的是，由於p井108與n井114都為輕度摻雜且摻雜濃度大約相等，所以引發累積崩潰約為15伏或更高。不幸的是，如此高的引發累積崩潰電壓將會損壞在ESD事件期間被SCR保護的積體電路(如積體電路10)內的許多組件。因此，單獨的SCR作為ESD保護裝置是有問題的。
ESD裝置100的第二NPN電晶體148包括由p井108形成的基極162、由n型汲極106形成的集極164及由n型源極104形成的射極166。此外，第二NPN電晶體148之基極162電連接至在p井108中的第一NPN電晶體146之基極158與第一PNP電晶體144之集極154。第二NPN 148之集極164也通過n型汲極106連接至輸入節點118。最後，第二NPN 148之射極166也在n型源極104處連接至第一NPN 146之射極160，該n型源極104通過接地節點122連接至接地124。
塊體基板132的電阻率作用為一電阻器(Rsub)168，其通過井分接頭120從第一NPN電晶體146之基極158連接至接地124。最後，必須注意的是，在這ESD裝置100的示例性實施例中，不需要n型汲極106的無矽化物部分來作為鎮流電阻器。
參照第8圖，為了清晰起見，示出的ESD裝置100的功能性電路簡圖142不具有ESD裝置100的結構 覆在上面。從第8圖可以更清楚地看出，第一PNP電晶體144與第一NPN電晶體146連接以作用為SCR 170。此外，SCR 170與第二NPN電晶體148在輸入節點118和接地節點122之間並聯電連接。
在操作期間，因為第二NPN電晶體148與SCR 170不起作用，所以ESD裝置100通常在休眠的狀態。由於反向偏壓pn接面116，其作用為第一PNP電晶體144的基極152至集極154之接面並也作用為第一NPN電晶體146的集極156至基極158之接面，故SCR不起作用。由於反向偏壓pn接面128，其作用為第二NPN電晶體148的集極164至基極162之接面，故第二電晶體不起作用。
然而，當ESD事件發生時，ESD脈衝電壓125將會通過輸入節點118進入ESD裝置100，且橫跨ESD裝置100的並聯連接的SCR 170與第二NPN電晶體148之電壓將會急速上升。當ESD脈衝電壓125達到大約4伏時，在第二NPN電晶體148的pn接面128會引發累積崩潰，迫使電晶體148導通。
必須注意的是，在pn接面128上的累積崩潰電壓大於在積體電路之電路(如積體電路10之電路30，見第1圖)內的裝置的最高操作電壓，但小於將會損壞那些裝置的電壓水平。累積崩潰電壓在大約4伏時相對低的原因很大程度上歸因於汲極106與p井108之間摻雜劑濃度上的差異。汲極106具有通常在1×1018/cm2-6×1022/cm2範圍內相對重濃度的n型摻雜劑濃度，而p井具有通常在 1×1015/cm2-1×1018/cm2範圍內相對輕濃度的p型摻雜劑濃度。在一側具有重n型摻雜劑濃度、另一側有輕p型摻雜劑濃度的pn接面通常引發在3.5伏至5伏範圍內的累積崩潰，且較佳在4至4.5伏的範圍內。
也必須要注意的是，SCR 170之pn接面116的臨界引發累積崩潰電壓(通常約為15伏)遠高於第二NPN電晶體148之pn接面128的臨界引發累積崩潰電壓(通常約為4伏)。因此，第二NPN電晶體148將會達到累積崩潰並在比SCR 170低很多的電壓水平下啟動。
單獨的SCR作為ESD裝置是有問題的，因為它們的引發ESD裝置電壓水平對傳統半導體裝置(如電晶體、電容器等)而言通常太高而無法在不被損壞的情形下進行處理。累積崩潰電壓在pn接面116大約15伏時相對高的原因很大程度上歸因於p井108與n井114的摻雜劑濃度。更具體而言，pn接面116是由p井108至n井114之接面所形成的。P井108具有相對輕濃度的p型摻雜劑濃度，通常在1×1015/cm2-1×1018/cm2的範圍內。n井114也具有相對輕濃度的n型摻雜劑濃度，通常在1×1018/cm2-6×1022/cm2的範圍內。在一側具有輕p型摻雜劑濃度，另一側有輕n型摻雜劑濃度的pn接面通常引發在15伏至16伏範圍內的累積崩潰。
進一步參照第8圖，幾乎立刻在累積崩潰啟動第二NPN電晶體148之後，電流流過第二NPN電晶體148之基極162至接地124。電流也流過第一NPN電晶體 146之基極158至接地124，因此使第一NPN電晶體146啟動。這使第一PNP電晶體144啟動並導通。然後，將Rsub 168上之電壓水平提升，並提供電流給第一與第二電晶體146、148的基極158與162，使得這三個電晶體144、146、148在ESD事件期間閂鎖於其正常操作模式下。
參照第9圖，示出ESD脈衝電壓對ESD脈衝電流174與漏電流對ESD脈衝電流176之組合圖172。如參照第8圖所討論的，當ESD脈衝電壓125達到大約4伏時，會在pn接面128引發累積崩潰。這迫使第二NPN電晶體148啟動，其繼而將SCR 170閂鎖於其正常操作模式之下，這可以在圖形174的點178處看得到。
一旦SCR 170被閂鎖於其正常操作模式之下，跨越SCR 170與第二NPN電晶體148的電壓將降低至約2伏的回跳保持電壓(圖形174之點180處)。這使得第二NPN電晶體148之np接面128沒有累積崩潰，並允許第二NPN電晶體在其正常操作模式下操作。
ESD裝置100的回跳電壓是相對低的2V(與先前技術ESD裝置12的約3.8V比較，如第4圖中)的原因是當SCR 170被閂鎖時，僅有兩個順向偏壓的pn接面126與130必須穿過以達到接地124。因此，在ESD裝置導通0.5安培或更少ESD電流時，在ESD裝置100的ESD電壓將會在1.2至2.5伏的範圍內。此外，與先前技術ESD裝置12相比，不需要鎮流電阻器(如ESD裝置12之電阻器72)來限制通過ESD裝置100的電流。
之後，ESD裝置100將會持續在ESD事件期間導通電流。ESD裝置100可以在約4.0伏(圖形174中之點182處)承載約2.1安培而不被損壞。然而，超過該點時，漏電流176從大約5.E-08安培跳躍至大約5.E-03安培(圖形176中之點184處)，這表示ESD裝置100已損壞。
有利的是，ESD裝置100可以在其損壞之前導通2.0安培或更高。此外，在不需鎮流電阻器(如先前技術之鎮流電阻器72)之下，幾乎不需要無矽化物部分汲極106，而相比於先前技術之ESD裝置，ESD裝置100可以更容易地被縮放尺寸。
還有利的是，與引發累積崩潰相比，回跳保持電壓較低，這意味著ESD裝置100在ESD事件期間消耗的功率與諸如ESD裝置12的先前技術ESD裝置相比來得低。經由比較，在先前技術裝置12之約0.7安培的最大操作電流(圖中之點84處)下，其功率消耗約為3.4瓦特。而在ESD裝置100之0.7安培的操作電流(圖形174中之點186處)下，其功率消耗約為1.5瓦特，或小於先前技術裝置的一半。
雖然本發明已經通過參考特定實施例以作描述，但應當理解的是，許多變更可以在所描述之創造理念的基本精神與範圍內完成。因此，本意圖為本發明不限於所描述的實施例，而是其全部範圍將被申請專利範圍中之言語所定義。

Claims (20)

  1. 一種積體電路的靜電放電(ESD)裝置，包含：基板，其上配置有縱向延伸的鰭；第一n型鰭式場效電晶體(NFET)，配置在該鰭內，該NFET包括n型源極、n型汲極與配置在該源極與該汲極下方的該基板內之p井；以及p型鰭式場效電晶體(PFET)，配置在該鰭內，該PFET包括p型源極/汲極區域與配置在該源極/汲極區域下方的該基板內之n井，該n井與p井彼此足夠靠近以在之間形成np接面；其中，該PFET的該p型源極/汲極區域與該NFET的該n型汲極電連接至共同的輸入節點。
  2. 如申請專利範圍第1項所述之ESD裝置，其中，該n型源極與該p井通過共同接地節點電連接至該積體電路之接地。
  3. 如申請專利範圍第1項所述之ESD裝置，其中，該輸入節點連接至該積體電路之輸入單元、輸出單元及電源的其中一者。
  4. 如申請專利範圍第1項所述之ESD裝置，其中，當ESD事件通過該輸入節點傳導時，該NFET與PFET電連接而操作為與NPN電晶體並聯的矽控整流器(SCR)。
  5. 如申請專利範圍第1項所述之ESD裝置，包含第一PNP電晶體，該第一PNP電晶體包括：射極，自該p型源極/汲極區域形成； 基極，自該n井形成；以及集極，自該p井形成。
  6. 如申請專利範圍第1項所述之ESD裝置，包含第一NPN電晶體，該第一NPN電晶體包括：集極，自該n井形成；基極，自該p井形成；以及射極，自該n型源極形成。
  7. 如申請專利範圍第1項所述之ESD裝置，包含第二NPN電晶體，該第二NPN電晶體包括：基極，自該p井形成；集極，自該n型汲極形成；以及射極，自該n型源極形成。
  8. 如申請專利範圍第1項所述之ESD裝置，包含：SCR，包括：第一PNP電晶體，包括：射極，自該p型源極/汲極區域形成，基極，自該n井形成，以及集極，自該p井形成；以及第一NPN電晶體，包括：集極，自該n井形成；基極，自該p井形成；以及射極，自該n型源極形成；以及第二NPN電晶體，包括：基極，自該p井形成； 集極，自該n型汲極形成；以及射極，自該n型源極形成。
  9. 如申請專利範圍第8項所述之ESD裝置，其中：該第一PNP電晶體的該基極電連接至在該n井處之該第一NPN電晶體的該集極；該第一NPN電晶體的該基極、該第一PNP電晶體的該集極以及該第二NPN電晶體的該基極一起電連接於該p井處；以及該第一和第二NPN電晶體的該射極一起電連接於該n型源極處。
  10. 如申請專利範圍第9項所述之ESD裝置，其中，該SCR與該第二NPN電晶體並聯電連接在該輸入節點與該接地節點之間。
  11. 如申請專利範圍第10項所述之ESD裝置，包含形成自該基板之固有電阻率的基板電阻器，該基板電阻器在該第一NPN電晶體與該接地節點之間電連接。
  12. 一種積體電路的靜電放電(ESD)裝置，包含：基板；配置在該基板內的n型源極、n型汲極以及p井，該p井位於該源極與汲極下方；以及配置在該基板內的p型源極/汲極區域與n井，該n井位於該源極/汲極區域的下方，該n井與p井彼此足夠靠近以在之間形成np接面；其中，該p型源極/汲極區域與該n型汲極電連接 至共同的輸入節點；以及其中，該n型源極與該p井通過共同的接地節點電連接至接地。
  13. 如申請專利範圍第12項所述之ESD裝置，包含：SCR，包括：第一PNP電晶體，包括：射極，自該p型源極/汲極區域形成，基極，自該n井形成，以及集極，自該p井形成；以及第一NPN電晶體，包括：集極，自該n井形成；基極，自該p井形成；以及射極，自該n型源極形成；以及第二NPN電晶體，包括：基極，自該p井形成；集極，自該n型汲極形成；以及射極，自該n型源極形成。
  14. 如申請專利範圍第13項所述之ESD裝置，其中：該第一PNP電晶體的該基極電連接至在該n井處之該第一NPN電晶體的該集極；該第一NPN電晶體的該基極、該第一PNP電晶體的該集極以及該第二NPN電晶體的該基極一起電連接於該p井處；以及該第一和第二NPN電晶體的該射極一起電連接於 該n型源極處。
  15. 如申請專利範圍第13項所述之ESD裝置，其中，該SCR與該第二NPN電晶體並聯電連接在該輸入節點與該接地節點之間。
  16. 如申請專利範圍第13項所述之ESD裝置，包含形成自該基板之固有電阻率的基板電阻器，該基板電阻器在該第一NPN之該基極與該接地節點之間電連接。
  17. 如申請專利範圍第13項所述之ESD裝置，其中，當ESD事件通過該輸入節點傳導時，在該ESD裝置中3.5至5伏之間的ESD電壓範圍內的累積崩潰係從該第二NPN電晶體的集極至基極被引發。
  18. 如申請專利範圍第17項所述之ESD裝置，其中，當累積崩潰從該第二NPN電晶體之集極至基極被引發時，電流會在該第一與第二NPN電晶體的該基極中被感應，以允許該SCR在該ESD裝置正在傳導0.5安培或更小的ESD電流時將該ESD裝置的該ESD電壓傳導並且下降至1.2伏至2.5伏的範圍內。
  19. 如申請專利範圍第18項所述之ESD裝置，其中，連接在該第一NPN電晶體之該基極與該接地節點之間的基板電阻上的電壓降在ESD事件期間閂鎖SCR。
  20. 如申請專利範圍第19項所述之ESD裝置，其中，該ESD裝置可以傳導高達2安培的ESD電流而不被損壞。
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