TWI732615B - 靜電放電保護裝置及電路 - Google Patents
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Abstract
靜電放電保護裝置，包括一基底、一第一PNP元件、一第二PNP元件以及一隔離區。基底具有一P型導電性。第一及第二PNP元件形成於基底之中。隔離區分隔第一及第二PNP元件。
Description
本發明係有關於一種靜電放電保護裝置，特別是有關於一種具有串接式PNP元件的靜電放電保護裝置。
因靜電放電所造成之元件損害對積體電路產品來說已經成為最主要的可靠度問題之一。尤其是隨著尺寸不斷地縮小至深次微米之程度，金氧半導體之閘極氧化層也越來越薄，積體電路更容易因靜電放電現象而遭受破壞。在一般的工業標準中，積體電路產品之輸出入接腳(I/O pin)必需能夠通過2000伏特以上之人體模式靜電放電測試以及200伏特以上之機械模式靜電放電測試。因此，在積體電路產品中，靜電放電防護元件必需設置在所有輸出入銲墊(pad)附近，以保護內部之核心電路(core circuit)不受靜電放電電流之侵害。
本發明之一實施例提供一種靜電放電保護裝置，包括一基底、一第一PNP元件、一第二PNP元件以及一隔離區。基底具有一P型導電性。第一PNP元件包括一第一井區、一第一摻雜區以及一第二摻雜區。第一井區形成於基底之中，並具有一N型導電性。第一摻雜區形成於第一井區之中，並具有P型導電性。第二摻雜區形成於第一井區之中，並具有P型導電性。第二PNP元件包括一第二井區、一第三摻雜區以及一第四摻雜區。第二井區形成於基底之中，並具有N型導電性。第三摻雜區形成於第二井區之中，並具有P型導電性。第四摻雜區形成於第二井區之中，並具有P型導電性。隔離區形成於基底中，並分隔第一PNP元件及第二PNP元件。
為讓本發明之目的、特徵和優點能更明顯易懂，下文特舉出實施例，並配合所附圖式，做詳細之說明。本發明說明書提供不同的實施例來說明本發明不同實施方式的技術特徵。其中，實施例中的各元件之配置係為說明之用，並非用以限制本發明。另外，實施例中圖式標號之部分重覆，係為了簡化說明，並非意指不同實施例之間的關聯性。
第1圖為本發明之靜電放電保護裝置之示意圖。如圖所示，靜電放電保護裝置100包括一基底110、PNP元件120及130。基底110具有P型導電性。在一可能實施例中，基底110可為一半導體基板，例如矽基板。此外，上述半導體基板亦可為元素半導體，包括鍺(germanium)；化合物半導體，包括碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)；合金半導體，包括矽鍺合金(SiGe)、磷砷鎵合金(GaAsP)、砷鋁銦合金(AlInAs)、砷鋁鎵合金(AlGaAs)、砷銦鎵合金(GaInAs)、磷銦鎵合金(GaInP)及/或磷砷銦鎵合金(GaInAsP)或上述材料之組合。此外，基底110也可以是絕緣層上覆半導體(semiconductor on insulator)。在一實施例中，基底110可為未摻雜之基板。然而，在其它實施例中，基底110亦可為輕摻雜之基板，例如輕摻雜之P型基板。
PNP元件120包括一井區121、摻雜區122及123。井區121形成於基底110之中，並具有N型導電性。本發明並不限定如何形成井區121。在一可能實施例中，可藉由離子佈植步驟形成井區121。舉例而言，於預定形成井區121之區域佈植磷離子或砷離子以形成井區121。在其它實施例中，井區121係為一高壓N型井區(high voltage N well；HVNW)。
摻雜區122及123形成於井區121之中，並具有P型導電性。在本實施例中，摻雜區122及123的雜質濃度高於基底110的雜質濃度。在一可能實施例中，藉由植入P型雜質以形成P+型摻雜區122及123。P型雜質包括例如硼、鎵、鋁、銦、或其結合的雜質。在一可能實施例中，摻雜區122作為PNP元件120的一集極(collector)、摻雜區123作為PNP元件120的一射極(emitter)、井區121作為PNP元件120的一基極(base)。
在其它實施例中，PNP元件120更包括一摻雜區124、隔離區125與126。摻雜區124具有N型導電性，並作為井區121的電接觸點。在本實施例中，摻雜區124的雜質濃度高於井區121的雜質濃度。在一可能實施例中，藉由植入N型雜質以形成N+型摻雜區124。在一些實施例中，摻雜區122~124係藉由一圖案化罩幕(未顯示)配合執行一植入步驟所形成。
隔離區125與126形成於基底110的表面並延伸進入井區121之中。在本實施例中，隔離區125位於摻雜區122及123之間，用以分隔摻雜區122及123。隔離區126位於摻雜區123及124之間，用以分隔摻雜區123及124。在一些實施例中，隔離區125與126可為場氧化物(field oxide；FOX)。在一些實施例中，隔離區125與126可為局部矽氧化(local oxidation of silicon；LOCOS)或淺溝槽隔離(shallow trench isolation；STI)結構。在其它實施例中，隔離區125與126的材料可為氧化矽、氮化矽、氮氧化矽、其他合適的介電材料、或上述之組合。
PNP元件130至少包括一井區131、摻雜區132及133。井區131形成於基底110之中，並具有N型導電性。由於井區131的特性與井區121的特性相似，故不再贅述。在本實施例中，井區131並未接觸井區121。在一些實施例中，井區131的雜質濃度相似於井區121的雜質濃度，但並非用以限制本發明。在其它實施例中，井區131的雜質濃度可能低於或高於井區121的雜質濃度。舉例而言，井區121及131之一者係為高壓N型井區，而另一者為一般井區。在此例中，高壓N型井區的雜質濃度低於一般井區的雜質濃度。因此，高壓N型井區可承受較高的電壓。
摻雜區132及133形成於井區131之中。摻雜區132及133具有P型導電性。在本實施例中，摻雜區132及133的雜質濃度高於基底110的雜質濃度。在一可能實施例中，摻雜區132及133的雜質濃度相似於摻雜區122及123的雜質濃度。由於摻雜區132及133的特性相似於摻雜區122及123的特性，故不再贅述。在一可能實施例中，摻雜區132作為PNP元件130的一集極、摻雜區133作為PNP元件130的一射極、井區131作為PNP元件130的一基極。
在其它實施例中，PNP元件130更包括一摻雜區134、隔離區135與136。摻雜區134具有N型導電性，並作為井區131的電接觸點。在本實施例中，摻雜區134的雜質濃度高於井區131的雜質濃度，並相似於摻雜區124的雜質濃度。由於摻雜區134的特性相似於摻雜區124的特性，故不再贅述。
隔離區135與136形成於基底110的表面並延伸進入井區131之中。在本實施例中，隔離區135位於摻雜區132及133之間，用以分隔摻雜區132及133。隔離區136位於摻雜區133及134之間，用以分隔摻雜區133及134。由於隔離區135及136的特性相似於隔離區125及126的特性，故不再贅述。
在本實施例中，靜電放電保護裝置100更包括一隔離區152。隔離區152形成於基底110的表面，並延伸進入井區121及131。隔離區152用以分隔PNP元件120及130。在此例中，隔離區152位於摻雜區124與132之間。在一可能實施例中，隔離區152直接接觸摻雜區124及132。
在其它實施例中，靜電放電保護裝置100更包括一摻雜區140。摻雜區140形成於基底110中，並具有P型導電性。在一可能實施例中，摻雜區140的雜質濃度相似於摻雜區122的雜質濃度。由於摻雜區140的特性相似於摻雜區122的特性，故不再贅述。在本實施例中，摻雜區140作為基底110的電接觸點。
在一些實施例中，靜電放電保護裝置100更包括隔離區151及153。隔離區151形成於基底110的表面，並延伸進入井區121及基底110。在本實施例中，隔離區151用以分隔摻雜區140及PNP元件120。另外，隔離區153形成於基底110的表面，並延伸進入井區131及基底110。隔離區153用以分隔PNP元件130與其它元件(未顯示)。
本發明並不限定隔離區151~153的尺寸。在一可能實施例中，隔離區152的寬度(水平方向)大於隔離區151及153的寬度。舉例而言，摻雜區124與132之間的距離大於摻雜區140與122之間的距離。摻雜區124與132之間的距離也大於摻雜區134與另一摻雜區(未顯示)之間的距離。在其它實施例中，隔離區125、126、135及136的寬度小於隔離區151的寬度。在此例中，隔離區125、126、135及136的寬度相似。
在一可能實施例中，靜電放電保護裝置100更包括走線161~163。走線161電性連接摻雜區140及122。在一可能實施例中，走線161耦接至一電壓源VL。走線162電性連接摻雜區123、124及132。走線163電性連接摻雜區133及134。在一可能實施例中，走線163耦接至一電壓源VH。在正常操作下(無靜電放電事件)，電壓源VH用以接收一高操作電壓，電壓源VL可能接收一低操作電壓，如接地電壓。
當一靜電放電事件發生於電壓源VH並且電壓源VL接地時， PNP元件130及120依序導通。因此，一靜電放電電流由電壓源VH流經摻雜區133、井區131、摻雜區132、摻雜區123、井區121、摻雜區122流入電壓源VL。此時，由於井區131的電壓上升，故一電流流入基底110，使得基底110的電壓上升，因而導通PNP元件130及120之間的一具有P型基底的NPN元件。在此例中，井區131、121及基底110構成一P型基底的NPN元件。井區131作為該P型基底的NPN元件的集極、井區121作為該具有P型基底的NPN元件的射極，基底110作為該具有P型基底的NPN元件的基極。由於具有P型基底的NPN元件導通，故可減少PNP元件130及120的導通電阻的阻抗。因此，靜電放電保護裝置100可承受更高的電流，並增加靜電放電保護裝置100的維持電壓(holding voltage)，以避免靜電放電保護裝置100在正常工作(無靜電放電事件)下被閂鎖(latch up)。此外，具有P型基底的NPN元件可以為寄生元件(parasitic element)，或因摻雜而產生之NPN元件，本發明並不以此為限。
第2圖為第1圖之靜電放電保護裝置的等效電路示意圖。如圖所示，靜電放電保護裝置100包括PNP元件120、130以及一具有P型基底的NPN元件200。PNP元件120的射極E1係為第1圖的摻雜區123。PNP元件120的集極C1係為第1圖的摻雜區122。PNP元件120的基極B1係為第1圖的井區121。在本實施例中，PNP元件120的射極E1與基極B1之間具有一電阻R121。在此例中，電阻R121係為井區121的等效電阻。另外，PNP元件120的集極C1透過走線(如第1圖的走線161)，電性連接至電壓源VL。
PNP元件130的射極E2係為第1圖的摻雜區133。PNP元件130的集極C2係為第1圖的摻雜區132。PNP元件130的基極B2係為第1圖的井區131。在本實施例中，PNP元件130的射極E2與基極B2之間具有一電阻R131。在此例中，電阻R131係為井區131的等效電阻。另外，PNP元件130的集極C2透過走線(如第1圖的走線162)，電性連接至PNP元件120的射極E1。PNP元件130的射極E2透過走線(如第1圖的走線163)，電性連接至電壓源VH。
由於第1圖的井區121作為具有P型基底的NPN元件200的射極E3，故可視為具有P型基底的NPN元件200的射極E3電性連接至PNP元件120的基極B1。另外，由於第1圖的井區131作為具有P型基底的NPN元件200的集極C3，故可視為具有P型基底的NPN元件200的集極C3電性連接至PNP元件130的基極B2。在本實施例中，具有P型基底的NPN元件200的基極B3與電壓源VL之間具有一電阻R110。在此例中，電阻R110係為基底110的等效電阻。
當一靜電放電事件發生在電壓源VH並且電壓源VL接地時，由於PNP元件130的射極E2的電壓上升，故PNP元件130導通。此時，PNP元件120的射極E1的電壓上升，故PNP元件120接著導通。因此，一靜電放電電流由電壓源VH，經PNP元件130及120，流入電壓源VL。此時，由於PNP元件130及120導通，故具有P型基底的NPN元件200也導通，因而減小PNP元件130及120導通時的等效阻抗，使得靜電放電保護裝置100具有較高的維持電壓。
第3圖為本發明之靜電放電保護裝置的另一示意圖。第3圖相似第1圖，不同之處在於，第3圖的靜電放電保護裝置300更包括一PNP元件170。PNP元件170包括一井區171、摻雜區172及173。井區171形成於基底110之中，並具有N型導電性。由於井區171的特性與井區121的特性相似，故不再贅述。在本實施例中，隔離區153分隔井區131及171。在一些實施例中，井區121、131及171的雜質濃度均相同，但並非用以限制本發明。在其它實施例中，井區121、131及171之一者的雜質濃度可能低於或高於井區121、131及171之另一者的雜質濃度。舉例而言，井區121、131及171之一者為高壓N型井區，而井區121、131及171之另一者並非高壓N型井區。
摻雜區172及173形成於井區171之中。摻雜區172及173具有P型導電性。在本實施例中，摻雜區172及173的雜質濃度高於基底110的雜質濃度。在一可能實施例中，摻雜區172及173的雜質濃度相似於摻雜區122及123的雜質濃度。由於摻雜區172及173的特性相似於摻雜區122及123的特性，故不再贅述。在本實施例中，摻雜區172作為PNP元件170的一集極、摻雜區173作為PNP元件170的一射極、井區171作為PNP元件170的一基極。
在其它實施例中，PNP元件170更包括一摻雜區174及隔離區175與176。摻雜區174形成於井區171中，並具有N型導電性。在一可能實施例中，摻雜區174的雜質濃度相似於摻雜區124的雜質濃度。由於摻雜區174的特性相似於摻雜區124的特性，故不再贅述。在本實施例中，摻雜區174作為井區171的電接觸點。
隔離區175與176形成於基底110的表面並延伸進入井區171之中。在本實施例中，隔離區175位於摻雜區172及173之間，用以分隔摻雜區172及173。隔離區176位於摻雜區173及174之間，用以分隔摻雜區173及174。由於隔離區175與176的特性相似於隔離區125與126的特性，故不再贅述。
在本實施例中，隔離區153用以分隔PNP元件130及170。在此例中，隔離區153位於摻雜區134與172之間。在一可能實施例中，隔離區153直接接觸摻雜區134及172。在其它實施例中，靜電放電保護裝置300更包括一隔離區154。隔離區154形成於基底110的表面，並延伸進入井區171及基底110。隔離區154用以分隔PNP元件170與其它元件(未顯示)。本發明並不限定隔離區151~154的尺寸。在一可能實施例中，隔離區154的寬度相似於隔離區151的寬度。在其它實施例中，隔離區152及153的寬度相似，並大於隔離區151及154的寬度。在此例中，隔離區125、126、135、136、175及176的寬度相似，並小於隔離區151的寬度。
在一可能實施例中，靜電放電保護裝置300更包括走線164。走線164電性連接摻雜區173及174，並耦接電壓源VH。此外，走線163電性連接摻雜區133、134及172。在本實施例中，走線161~164用以將PNP元件120、130及170串接在一起。當串接的PNP元件愈多時，靜電放電保護裝置300的觸發電壓愈高，故可避免靜電放電保護裝置300在正常操作(即無靜電放電事件)被觸發。本發明並不限定PNP元件的數量。在其它實施例中，靜電放電保護裝置300具有更多的PNP元件。
當一靜電放電事件發生於電壓源VH並且電壓源VL耦接至地時，PNP元件170、130及120依序導通。因此，一靜電放電電流經PNP元件170、130及120流入電壓源VL。在本實施例中，PNP元件170與130之間具有一第一具有P型基底的NPN元件，PNP元件130與120之間具有一第二具有P型基底的NPN元件，PNP元件170與120之間具有一第三具有P型基底的NPN元件。在此例中，當PNP元件170、130及120導通時，PNP元件170與130之間的第一具有P型基底的NPN元件以及PNP元件170與120之間具有的第三具有P型基底的NPN元件也會導通。
在本實施例中，第一具有P型基底的NPN元件係由井區171、131及基底110所構成。井區171作為第一具有P型基底的NPN元件的集極，井區131作為第一具有P型基底的NPN元件的射極，基底110作為第一具有P型基底的NPN元件的基極。另外，第二具有P型基底的NPN元件係由井區131、121及基底110所構成。在此例中，井區131作為第二具有P型基底的NPN元件的集極，井區121作為第二具有P型基底的NPN元件的射極，基底110作為第二具有P型基底的NPN元件的基極。第三具有P型基底的NPN元件係由井區171、121及基底110所構成。在此例中，井區171作為第三具有P型基底的NPN元件的集極，井區121作為第三具有P型基底的NPN元件的射極，基底110作為第三具有P型基底的NPN元件的基極。
當PNP元件170、130及120導通時，第一具有P型基底的NPN元件減少PNP元件170及130導通時的等效阻抗，並且第三具有P型基底的NPN元件減少PNP元件170及120導通時的等效阻抗。因此，靜電放電保護裝置300具有較高的維持電壓，並可承受較大的電流。
第4圖為第3圖的靜電放電保護裝置300的等效電路示意圖。如圖所示，靜電放電保護裝置300包括PNP元件120、130、170以及具有P型基底的NPN元件200、400、500。由於PNP元件120、130及具有P型基底的NPN元件200的特性與第2圖的PNP元件120、130及具有P型基底的NPN元件200的特性相同，故不再贅述。
在本實施例中，PNP元件170的射極E4係為第3圖的摻雜區173。PNP元件170的集極C4係為第3圖的摻雜區172。PNP元件170的基極B4係為第3圖的井區171。在本實施例中，PNP元件170的射極E4與基極B4之間具有一電阻R171。在此例中，電阻R171係為井區171的等效電阻。另外，PNP元件170的集極C4透過走線(如第3圖的走線163)，電性連接至PNP元件130的射極E2。PNP元件170的射極E4透過走線(如第3圖的走線164)，電性連接至電壓源VH。
由於第3圖的井區131作為具有P型基底的NPN元件400的射極E5，故可視為具有P型基底的NPN元件400的射極E5電性連接至PNP元件130的基極B2。另外，第3圖的井區171作為具有P型基底的NPN元件400的集極C5，故可視為具有P型基底的NPN元件400的集極C5電性連接至PNP元件170的基極B4。在本實施例中，具有P型基底的NPN元件400的基極B5與電壓源VL之間具有一電阻R110B。在此例中，電阻R110B係為基底110的等效電阻。
由於第3圖的井區121作為具有P型基底的NPN元件500的射極E6，故可視為具有P型基底的NPN元件500的射極E6電性連接至PNP元件120的基極B1。另外，第3圖的井區171作為具有P型基底的NPN元件500的集極C6，故可視為具有P型基底的NPN元件500的集極C6電性連接至PNP元件170的基極B4。在本實施例中，具有P型基底的NPN元件500的基極B6與電壓源VL之間具有一電阻R110C。在此例中，電阻R110C係為基底110的等效電阻。
在本實施例中，由於具有P型基底的NPN元件400和500與電壓源VL的距離比具有P型基底的NPN元件200與電壓源VL的距離遠，故電阻R110B及R110C的阻抗比電阻R110A的阻抗大。於一實施例中，可藉由調控基底110的濃度，控制電阻R110A、R110B及R110C的阻抗。於較佳實施例中，電阻R110B及R110C的電壓小於約0.7V使得具有P型基底的NPN元件400及500導通。
當一靜電放電事件發生在電壓源VH並且電壓源VL接地時，由於PNP元件170的射極E4的電壓上升，故PNP元件170導通。此時，PNP元件130的射極E2的電壓上升，故PNP元件130接著導通。由於PNP元件120的射極E1的電壓上升，故PNP元件120也導通。因此，一靜電放電電流由電壓源VH，經PNP元件170、130及120，流入電壓源VL。此時，由於PNP元件170、130及120導通，故具有P型基底的NPN元件400及500也導通，因而減小PNP元件170、130及120導通時的等效阻抗，並使靜電放電保護裝置300具有較高的維持電壓。
第5A~5C圖為第1圖的靜電放電保護裝置100的製造方法。首先，請參考第5A圖，提供一基底110。在一可能實施例中，基底110可包括絕緣層上有矽(SOI)基底、塊狀矽(Bulk silicon)基底、或基底上有矽磊晶層之形式。在本實施例中，基底110具有P型導電性。
接著，基底110內形成隔離區151~153，用以定義出PNP元件120及130的位置，並形成隔離區125、126、135及136。在本實施例中，隔離區151~153、125、126、135及136係以場氧化層為例，但並非用以限制本發明。在其它實施例中，亦可採用其他隔離結構，例如淺溝槽隔離結構。在一可能實施例中，隔離區152的尺寸大於隔離區151及153的尺寸。在此例中，隔離區151及153的尺寸大於隔離區125、126、135及136的尺寸。隔離區125、126、135及136的尺寸彼此相似。
請參考第5B圖，形成井區121及131於基底110內。井區121位於隔離區151與152之間，井區131位於隔離區152與153之間。在本實施例中，隔離區152分隔井區121及131。在一可能實施例中，井區121延伸至隔離區151與152的下方。因此，隔離區151與152覆蓋井區121的部分。同樣地，井區131延伸至隔離區152與153的下方。因此，隔離區152與153覆蓋井區131的部分。在本實施例中，井區121及131具有N型導電性。
接著，請參考第5C圖，於基底110內形成摻雜區140、於井區120內形成摻雜區122及123，並於井區130內形成摻雜區132及133。在一實施例中，可以藉由植入P型雜質以形成摻雜區140、122、123、132及133。P型雜質包括例如硼、鎵、鋁、銦、或其結合的雜質。摻雜濃度可視製程技術及元件特性而定，於此並不加以限定。在本實施例中，摻雜區140、122、123、132及133的摻雜濃度高於基底110的摻雜濃度。在一實施例中，摻雜區140、122、123、132及133是藉由一圖案化罩幕(未顯示)配合執行一植入步驟形成。在本實施例中，摻雜區122位於隔離區151與125之間。摻雜區123位於隔離區125與126之間。摻雜區132位於隔離區152與135之間。摻雜區133位於隔離區135與136之間。
接著，於井區120內形成摻雜區124，並於井區130內形成摻雜區134。在一實施例中，可以藉由植入N型雜質以形成摻雜區124及134。N型雜質包括例如磷、砷、氮、銻、或其結合的雜質。摻雜濃度可視製程技術及元件特性而定，於此並不加以限定。在本實施例中，摻雜區124及134的摻雜濃度高於井區121及131的摻雜濃度。在一實施例中，摻雜區124及134是藉由一圖案化罩幕(未顯示)配合執行一植入步驟形成。在本實施例中，摻雜區124位於隔離區126與152之間。摻雜區134位於隔離區136與153之間。
摻雜區122、123及井區121構成PNP元件120，而摻雜區132、133及井區131構成PNP元件130。此外，PNP元件120與130之間具有一具有P型基底的NPN元件。舉例而言，井區121、131及基底110構成一NPN元件。藉由NPN元件的存在，當PNP元件120及130導通時，PNP元件120及130具有較高的維持電壓，並最佳化PNP元件120及130的導通阻抗。此外，PNP元件120及130可承受更高的靜電放電電流。
除非另作定義，在此所有詞彙(包含技術與科學詞彙)均屬本發明所屬技術領域中具有通常知識者之一般理解。此外，除非明白表示，詞彙於一般字典中之定義應解釋為與其相關技術領域之文章中意義一致，而不應解釋為理想狀態或過分正式之語態。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾。舉例來說，本發明實施例所述之系統、裝置或是方法可以硬體、軟體或硬體以及軟體的組合的實體實施例加以實現。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、300:靜電放電保護裝置
110:基底
120、130、170:PNP元件
121、131、171:井區
122~124、132~134、140、172~174:摻雜區
151~154、125、126、135、136、175、176:隔離區
161~164:走線
VH、VL:電壓源
R121、R131、R110、R110A、R110B、R110C:電阻
200、400、500:NPN元件
第1圖為本發明之靜電放電保護裝置之示意圖。
第2圖為第1圖之靜電放電保護裝置的等效電路示意圖。
第3圖為本發明之靜電放電保護裝置之另一示意圖。
第4圖為第3圖之靜電放電保護裝置的等效電路示意圖。
第5A~5C圖為本發明之靜電放電保護裝置之製造方法示意圖。
100:靜電放電保護裝置
110:基底
120、130:PNP元件
121、131:井區
122~124、132~134、140:摻雜區
151~153、125、126、135、136:隔離區
161~163:走線
VH、VL:電壓源
Claims (16)
- 一種靜電放電保護裝置，包括：一基底，具有一P型導電性；一第一PNP元件，包括：一第一井區，形成於該基底之中，並具有一N型導電性；一第一摻雜區，形成於該第一井區之中，並具有該P型導電性；一第二摻雜區，形成於該第一井區之中，並具有該P型導電性；一第二PNP元件，包括：一第二井區，形成於該基底之中，並具有該N型導電性；一第三摻雜區，形成於該第二井區之中，並具有該P型導電性；一第四摻雜區，形成於該第二井區之中，並具有該P型導電性；以及一第一隔離區，形成於該基底中，並分隔該第一PNP元件及該第二PNP元件；其中該第一PNP元件更包括：一第五摻雜區，形成於該第一井區之中，並具有該N型導電性；一第二隔離區，形成於該第一井區之中，並位於該第一及第二摻雜區之間；以及一第三隔離區，形成於該第一井區之中，並位於該第二及第五摻雜區之間。
- 如請求項1之靜電放電保護裝置，其中該第二PNP元件更包括：一第六摻雜區，形成於該第二井區之中，並具有該N型導電性； 一第四隔離區，形成於該第二井區之中，並位於該第三及第四摻雜區之間；以及一第五隔離區，形成於該第二井區之中，並位於該第四及第六摻雜區之間。
- 如請求項2之靜電放電保護裝置，其中該第一隔離區延伸進入該第一及第二井區，並位於該第三及第五摻雜區之間。
- 如請求項2之靜電放電保護裝置，其中該第一隔離區的寬度大於該第二隔離區的寬度。
- 如請求項1之靜電放電保護裝置，更包括：一第七摻雜區，形成於該基底之中，並具有該P型導電性；一第一走線，電性連接該第一及第七摻雜區；一第二走線，電性連接該第二、第三及第五摻雜區；以及一第三走線，電性連接該第四及第六摻雜區。
- 如請求項1之靜電放電保護裝置，其中該第一井區的雜質濃度不同於該第二井區的雜質濃度。
- 如請求項1之靜電放電保護裝置，更包括：一第三PNP元件，包括：一第三井區，形成於該基底之中，並具有該N型導電性；一第八摻雜區，形成於該第三井區之中，並具有該P型導電性；一第九摻雜區，形成於該第三井區之中，並具有該P型導電性；一第十摻雜區，形成於該第三井區之中，並具有該N型導電性；一第六隔離區，形成於該第三井區之中，並位於該第八及第九摻雜區之間；一第七隔離區，形成於該第三井區之中，並位於該第九及第十摻 雜區之間；以及一第八隔離區，形成於該基底之中，並延伸進入該第二及第三井區；其中該第八隔離區位於該第六及第八摻雜區之間。
- 如請求項5之靜電放電保護裝置，其中該第一、第二及第三井區之一者的雜質濃度不同於該第一、第二及第三井區之另一者的雜質濃度。
- 如請求項5之靜電放電保護裝置，更包括：一第七摻雜區，形成於該基底之中，並具有該P型導電性；一第一走線，電性連接該第一及第七摻雜區；一第二走線，電性連接該第二、第三及第五摻雜區；一第三走線，電性連接該第四、第六及第八摻雜區；以及一第四走線，電性連接該第九及第十摻雜區。
- 一種靜電放電保護電路，包括：一第一PNP元件，具有一第一集極、一第一射極以及一第一基極，該第一射極耦接一第一電壓源；一第二PNP元件，具有一第二集極、一第二射極以及一第二基極，該第二集極耦接該第一射極，該第二射極耦接一第二電壓源；以及一第一NPN元件，具有一第三集極、一第三射極以及一第三基極，該第三集極耦接該第二基極，該第三射極耦接該第一基極，該第三基極耦接該第一電壓源。
- 如請求項10之靜電放電保護電路，其中當一靜電放電事件發生在該第二電壓源並且該第一電壓源接地時，該第一PNP元件及該第二PNP元件依序導通。
- 如請求項11之靜電放電保護電路，其中當一靜電放電事件發生在該第二電壓源並且該第一電壓源接地時，該第一NPN元件導通，用以減少該第一PNP元件及該第二PNP元件的導通阻抗。
- 如請求項10之靜電放電保護電路，其中該第一射極與該第一基極之間具有一第一等效阻抗，該第二射極與該第二基極之間具有一第二等效阻抗，該第三基極與該第一電壓源之間具有一第三等效阻抗。
- 如請求項13之靜電放電保護電路，更包括：一第三PNP元件，具有一第四集極、一第四射極以及一第四基極，該第四集極耦接該第二射極，該第四射極耦接該第二電壓源；一第二NPN元件，具有一第五集極、一第五射極以及一第五基極，該第五集極耦接該第四基極，該第五射極耦接該第二基極，該第五基極耦接該第一電壓源；以及一第三NPN元件，具有一第六集極、一第六射極以及一第六基極，該第六集極耦接該第二電壓源，該第六射極耦接該第一基極，該第六基極耦接該第一電壓源。
- 如請求項14之靜電放電保護電路，其中當一靜電放電事件發生在該第二電壓源並且該第一電壓源接地時，該第一PNP元件、該第二PNP元件及該第三PNP元件依序導通。
- 如請求項14之靜電放電保護電路，其中該第四基極與該第二電壓源之間具有一第四等效阻抗，該第五基極與該第二電壓源之間具有一第五等效阻抗，該第六基極與該第二電壓源之間具有一第六等效阻抗。
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