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TW201810536A - 半導體記憶元件與其他元件以及該等元件之製造方法 - Google Patents

半導體記憶元件與其他元件以及該等元件之製造方法 Download PDF

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TW201810536A
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都田昌之
梅田優
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日商Ｗａｃｏｍ研究所股份有限公司
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Abstract

提供使用寬度100nm(毫微米)以下且高度是寬度的2倍上的高縱橫比形狀的記憶體之半導體記憶元件與其他元件以及該等元件之製造方法。半導記憶元件，在半導體基板1上具有重疊記憶體2與導體3的積層構造，記憶體2的底面12連接半導體基板1，記憶體2的上面10連接導體3，記憶體2的側面11被包圍連接隔壁4，記憶體2的底面12的寬度100nm以下，導體3與半導體基板1之間的最短距離，係記憶體2的底面12的寬度的2倍以上，記憶體2的側面11的寬度在比底面12高的任何位置都與底面12的寬度相同而固定，或者是底面12以外比底面12高的位置且最寬處。

Description

半導體記憶元件與其他元件以及該等元件之製造方法
本發明係關於半導體記憶元件與其他元件以及該等元件之製造方法。更詳細來說，係關於使用寬度100nm(毫微米)以下且高度是寬度的2倍以上的高縱橫比形狀的記憶體等的構造體之細微高集積的半導體記憶元件與其他元件以及該等元件之製造方法。
使用機能性材料的半導體記憶元件，係機能性材料的膜厚在數十奈米以上漸漸發揮其固有的機能。例如，使用機能性材料其中之一的鐵電體之鐵電閘極電晶體，隨著鐵電體的膜厚降低，記憶窗減少，元件的記憶機能下降(專利文件1)。又，鐵電體雖然很多是難蝕刻材料，難以找到直到蝕刻結束不消失的蝕刻選擇比高的光罩材料，所以加厚蝕刻前的鐵電體的膜厚，因此擴大鐵電閘極電晶體的記憶窗有限。
又，鐵電體引起的側壁的傾斜角理想是高角度，但實際上很難接近90度。例如蝕刻產生的鐵電閘極電晶體的試作，閘極金屬長100nm時，鐵電體的下底是大約200nm的兩倍以上，根據非專利文件1的元件的剖面照片的蝕刻的痕跡所見取得。根據非專利文件1，其上又為了恢復鐵電體的側壁的蝕刻損傷，需要根據鐵電體產生的側壁覆蓋，閘金屬長 100nm的鐵電閘極電晶體在半導體基板上的占有長度最後不能在200nm以下。
不依賴材料的蝕刻，別的成形方法例如溝型之中埋入材料的方法。但是，以往，有難以深入加工溝與縮小溝的寬度之問題。例如，以往半導體裝置中應用溝構造的範例，舉出根據MEMS的矽深溝、金屬鑲嵌法的銅配線、替換閘極。MEMS等的製作步驟，首先要求矽或矽氧化物之中挖縱深的深溝。矽或矽基材料中直接挖深溝的方法，高度發展以Bosch法為代表的垂直異向性蝕刻的手法(非專利文件2)。
又，半導體電路中使用的鑲嵌法產生的銅配線，在矽氧化物中首先挖溝，其中埋入導體的銅材料，之後利用CMP等的平坦化技術削除多餘的部分，根據溝的金屬鑲嵌法製作(專利文件2)。因為非專利文件2、專利文件2都進行直接挖掘大量矽基材料，難以加深溝與縮小溝寬。又，MEMS的矽深溝與鑲嵌法的銅配線共同的製造方法的特徵，例如，成為溝的區域以外以保護膜覆蓋之後，為了削切溝，保護膜是溝的負片。
又，也有稱作以金屬鑲嵌法的應用形成電晶體的閘極導體的鑲嵌閘極或替換閘極的構造。此時，成為閘導體的形式之仿閘極係以重視與習知的多晶矽閘極電晶體的製造程序的整合性之多晶矽形成，仿閘極以蝕刻形成(專利文件3)。使用氟基的氣體或溴化氫等的鹵素氣體的乾蝕刻或濕蝕刻，畢竟還是難以加深溝與縮小溝寬。替換閘極的用途配合元件的細微化想縮小溝寬的同時，因為沒有加深溝的優點，即使縱橫比小的溝也足夠了。使用替換閘極方法的鐵電閘極電晶體的製造 方法，例如根據非專利文件3，埋入鐵電體前的溝寬是200nm，未明述溝深，但從非專利文件3中的圖面讀取50nm左右。
[先行技術文件]
[專利文件]
[專利文件1]日本專利第5414036號公報
[專利文件2]日本專利第2008-41783號公開公報
[專利文件3]日本專利第2004-31753號公開公報
[非專利文件]
[非專利文件1]Le Van Hai,等, Japanese Journal of Applied Physics(應用物理學日本期刊) 54, 088004(2015)
[非專利文件2]DENSO TECHNICAL REVIEW(電裝技術評論)第6卷, 第2號, 2001, J. Ohara等, 第72-77頁
[非專利文件3]Fengyan Zhang等, Japanese Journal of Applied Physics(應用物理學日本期刊)40, 第L635-L637頁(2001)
本發明以提供半導體記憶元件與其他元件以及該等元件之製造方法為目的，半導體記憶元件與其他元件的記憶體等的構造體的實效厚度不受面內比例的限制，使用寬度100nm以下高度是寬度的2倍以上的高縱橫比的記憶體。
根據申請專利範圍第1項的發明，半導體記憶元件，係具有重疊半導體、記憶體及導體的積層構造且具有兩個上述記憶體能互相區別的穩定狀態並同時選擇上述狀態之一的物體；其特徵在於：上述記憶體對向的兩面中一面連接上述半導體，另一面連接至上述導體，上述記憶體的側面不與上述二面平行，上述記憶體的側面被包圍連接隔壁，上述記憶體與上述半導體平行的方向的剖面，係與上述半導體連接的面且面積最窄，離上述半導體愈遠面積相同或愈廣，上述剖面的最小寬度是100nm以下，上述導體與上述半導體之間的最短距離是上述剖面的最小寬度的2倍以上。
根據申請專利範圍第2項的發明，申請專利範圍第1項所述的半導體記憶元件，其特徵在於：上述隔壁以蝕刻速度不同的2個以上的材料的積層構成。
根據申請專利範圍第3項的發明，其申請專利範圍第1或2項所述的半導體記憶元件，其特徵在於：上述記憶體由緩衝絕緣體與鐵電體的積層構成，上述鐵電體與上述半導體不直接接觸，上述緩衝絕緣體係比上述隔壁的介電常數高的介電質。
根據申請專利範圍第4項的發明，申請專利範圍第3項所述的半導體記憶元件，其特徵在於：包括閘極、源極、汲極、基板的4端子的電晶體，閘極端子連接至上述導體，上述閘極端子與基板端子之間施加的電壓與施加於上述記憶體與上述半導體構成的積層相等，源極端子連接至源極區域，汲極端子連接至汲極區域，上述源極區域及上述汲極區域係互相不重複的上述半導體的一部分，上述記憶體與上述半導體相接的面夾 著在中間連接邊界在兩側排列。
根據申請專利範圍第5項的發明，元件的製造方法，基板上形成聳立的隆起型構造體，上述隆起型構造體的寬度是100nm以下且高度是寬度的2倍以上，其特徵在於：上述隆起型構造體以隔壁覆蓋，上述隔壁覆蓋的上述隆起型構造體從上往基板的方向削減後，選擇性除去上述隆起型構造體，在上述隔壁之中形成寬度100nm以下的溝。
根據申請專利範圍第6項的發明，申請專利範圍第5項所述的元件的製造方法，其特徵在於：上述隆起型構造體以有機物構成，上述隔壁以無機物構成，上述隆起型構造體以氧正蝕刻選擇性除去。
根據申請專利範圍第7項的發明，申請專利範圍第5項所述的製造方法，其特徵在於：上述隆起型構造體以2層以上的積層構成，其中至少選擇性除去最下層之外的其它層。
根據申請專利範圍第8項的發明，申請專利範圍第5、6、7項中任一項所述的元件的製造方法，其特徵在於：上述基板以2層以上的積層構成。
根據申請專利範圍第9項的發明，申請專利範圍第5、6、7、8項中任一項所述的元件的製造方法，其特徵在於：上述隔壁係以蝕刻速度不同的2個以上的材料的積層構成。
根據申請專利範圍第10項的發明，申請專利範圍第5、6、7、8、9項中任一項所述的元件的製造方法，其特徵在於：上述溝的開口部中附有從基板愈往上愈寬的傾斜。
根據申請專利範圍第11項的發明，電氣配線的製造方法， 其特徵在於：以申請專利範圍第5、6、7、8、9、10項中任一項所述的方法得到的上述溝中放入電氣導體。
根據申請專利範圍第12項的發明，光配線的製造方法，其特徵在於：上述隔壁是隔離光的材料，以申請專利範圍第5、6、7、8、9、10項中任一項所述的方法得到的上述溝中放入光透過材料。
根據申請專利範圍第13項的發明，記憶元件的製造方法，其特徵在於：以申請專利範圍第5、6、7、8、9、10項中任一項所述的方法得到的上述溝中放入記憶體。
根據申請專利範圍第14項的發明，鐵電閘極電晶體的製造方法，其特徵在於：上述基板至少表面是半導體，形成上述隔壁前，預先對上述隆起型構造體自行整合在上述半導體中形成上述源極區域與上述汲極區域，以申請專利範圍第5、6、7、8、9、10項中任一項所述的方法得到的上述溝中放入鐵電材料。
根據申請專利範圍第15項的發明，申請專利範圍第14項所述的鐵電閘極電晶體的製造方法，其特徵在於：上述記憶體包含以有機金屬氣相沉積法形成膜的鐵電體。
根據申請專利範圍第16項的發明，電子電路的製造方法，其特徵在於：設置上述隆起型構造體的寬度2種類以上，由申請專利範圍第5、6、7、8、9、10項中任一項所述的方法所得到的2個以上不同寬的溝中同時形成記憶體膜得到的2個以上的元件構成，藉由改變上述溝的寬度，控制上述溝的內部填充的上述記憶體離上述基板的高度，可改變各元件的記憶機能的強度。
根據申請專利範圍第17項的發明，鐵電閘極電晶體的製造方法，其特徵在於：在半導體上形成隆起型構造體，對上述隆起型構造體自行整合形成源極區域與汲極區域，覆蓋上述半導體及上述隆起型構造體的上方形成隔壁，上述隆起型構造體與其周圍的隔壁從上往基板的方向削減之後，選擇性除去上述隆起型構造體，在隔壁之中形成溝，上述隔壁之中上述溝的壁面處的高度，相較於從上述溝的中心離開僅僅相當於上述溝的寬度的距離的位置中的上述隔壁的高度，相同或更低，上述溝中放入鐵電材料。
根據申請專利範圍第18項的發明，記憶單元陣列，其特徵在於：以申請專利範圍第4項所述的半導體記憶元件1個作為1個記憶單元，上述記憶單元在基板面內以2行2列以上規律排列的記憶單元陣列，屬於共同的記憶單元陣列的記憶單元的基板端子之間互相同電位，包括排成橫方向一列的2個以上的記憶單元的閘極端子之間電氣短路的閘極線、排成縱方向一列的2個以上的記憶單元的汲極端子之間電氣短路的汲極線以及排成縱方向一列的2個以上的記憶單元的源極端子之間電氣短路的源極線，汲極線與源極線平行，閘極線與汲極線及源極線直交，用以構成汲極線的汲極端子之間的短路及用以構成源極線的源極端子之間的短路，兩者都不經由接觸孔(contact hole)，以相當於各記憶單元的汲極區域及源極區域的半導體活性性區域之間的連結形成。
根據申請專利範圍第19項的發明，申請專利範圍第18項所述的記憶單元陣列，其特徵在於：上述記憶單元每縱方向鄰 接的兩列組成對，每一對中共有1條源極線，夾住源極線兩側具有汲極線，二列記憶單元對源極線具有左右對稱的配置。
根據申請專利範圍第20項的發明，記憶單元陣列，其特徵在於：以申請專利範圍第1、2、3、4項中任一項所述的半導體記憶元件作為記憶單元，上述記憶單元在基板面內以2行2列以上規律排列且上述基板上垂直的方向即高度方向上2階以上的階層堆疊的記憶單元陣列，高度方向上上下最接近的2個階層之間互相組成對，各對中上下的記憶單元夾住導體面對稱相對，上下相對的記憶單元之間具有導體。
根據申請專利範圍第21項的發明，記憶單元陣列，其特徵在於：以申請專利範圍第18項所述的半導體單元陣列為1階層單位，上述階層單位堆疊2階以上的記憶單元陣列，在高度方向上，上下最接近的2個階層單位之間互相組成對，各對中上下的記憶單元夾住閘極線面對稱相對，上下相對的記憶單元之間共有閘極線。
根據申請專利範圍第22項的發明，記憶單元陣列，其特徵在於：以申請專利範圍第19項所述的半導體單元陣列為1階層單位，上述階層單位堆疊2階以上的記憶單元陣列，在高度方向上，上下最接近的2個階層單位之間互相組成對，各對中上下的記憶單元夾住閘極線面對稱相對，上下相對的記憶單元之間共有閘極線。
本發明中，蝕刻速度快的材料構成的隆起型構造體以蝕刻速度相對慢的材料的隔壁覆蓋，從上部異向性削切， 露出隆起型構造體的頭部，以選擇性蝕刻除去隆起型構造體，隔壁之中留下高縱橫比的溝。選擇性蝕刻隆起型構造體露出的溝的底面，適當調整蝕刻條件，可以表面的損傷又少又降低可接受界面準位的程度。此溝之中，半導體記憶元件中使用以高低差覆蓋性好的成膜方法成膜機能性材料並埋入。
根據本發明，可以設置具有高縱橫比的形狀的機能性材料在基板上的隔壁之中，作為電子裝置的製造步驟是有效的。例如，使用絕緣體作為隔壁，本發明形成的深溝中埋入電氣導體，可以製作電氣配線。或者，使用光不透過的材料作為隔壁，本發明形成的深溝中埋入光透過材料，可以製作光配線。又，例如，使用半導體作為基板，使用絕緣體作為隔壁，本發明形成的深溝中埋入具有鐵電體或磁性體等的非揮發性的記憶機能的機能性材料與電極導體，可以製作資料非揮發性的電晶體。
本發明，相較於習知以蝕刻成型的鐵電體的方法，提供非常高縱橫比的形狀且蝕刻損傷少的鐵電閘極電晶體。蝕刻，大致分為根據化學反應的化學蝕刻或根據加速的蝕刻材料的衝突衝擊削除的物理蝕刻或這兩方的成分混合產生的蝕刻，3類。物理蝕刻係以蝕刻飛散的物質再附著至直上的側壁，因為遮蔽蝕刻材料，蝕刻結束後的剖面形狀具有成為下底比上底長的梯形的傾向，蝕刻對象愈厚此傾向愈顯著。又，愈是難蝕刻材料，愈缺乏化學反應的緣故，由於蝕刻加工之際物理蝕刻成分不可缺少，蝕刻後的剖面成為梯形的傾向強烈。
根據本發明，與習知的平面型FeFET的製造方法 不同，FeFET的製造之際，不必導體與鐵電為一體自行整合進行閘積層蝕刻、離子注入與高溫回火的3步驟。因此，形成導體膜前，進行用以鐵電體多結晶化的高溫回火後，可以形成導體膜並成型。高溫回火的溫度，例如，使用SrBi2Ta2O9、CaxSr1-xBi2Ta2O9等的鉍層狀鈣鈦礦型鐵電體時約800℃，耐此高溫保持導體的性質的金屬限於反應性不足的Pt、Ir等貴金屬。貴金屬有高價且價格也不穩定的缺點。又，Pt、Ir的特徵之化學穩定性換言之反應性不足，因為化學反應性不足，必須不是以反應性蝕刻而是以物理蝕刻為主的蝕刻成形，也有加工精度不良的缺點。
本發明對導體不用要求高耐熱性的結果，可以選擇不是高價的貴金屬材料而是廉價的導體材料作為電極。廉價的導體材料，例如，鋁、鈦、鉿、鉭、矽或這些的氮化物或化合物中具有導電性的材料。因為這些比Pt、Ir具有更高化學反應性，以蝕刻成形之際，加工精度更佳，因此有利於細微加工。
根據本發明，可以縮小鐵電閘極電極體的源極．汲極間距即通道長(L)以及獨立加大鐵電體的實效厚度(H)。H是位於導體與緩衝絕緣體之間的鐵電體占據的高度。
根據本發明，可以確保H至少是L的2倍以上的值(H≧2L)。因此根據本發明，可以製造L比100nm小且記憶窗大也能多值記憶的鐵電閘極電極體。一般，為了確保加大FeFET的記憶窗，對FeFET的閘極-基板間施加的電壓之中，必須儘量加大對鐵電體施加的電壓的比例。對FeFET的閘極-基板間施加的電壓VALL，係分配至鐵電體(附加字F)、緩衝絕 緣體(附加字I)與半導體(附加字S)。MFIS簡略看做電容的串聯連接。因為積累的電荷密度Q是共同的，Q=CF×VF=CI×VI=QS。CF是鐵電體的每單位面積的電容，VF是分配至鐵電體的電壓，CI是緩衝絕緣體的每單位面積的電容，VI是分配給緩衝絕緣體的電壓，QS是半導體的表面電荷密度。半導體的表面電壓為ΨS，因為VALL=VF+VI+ΨS，VALL-ΨS=VF×(1+CF/CI)成立。ΨS由半導體的不純物濃度與QS特別指定。因此，考慮到VALL與ΨS大致固定時，確保FeFET的記憶窗寬廣的目的，為了加大VF，最好儘量縮小CF/CI。為了縮小CF/CI，必須加大CI或縮小CF。為了加大CI，緩衝絕緣體為高介電材料，且薄化是有效的。為了縮小CF，鐵電體為介電常數εF低的材料，且加厚是有效的。
但實際上，鐵電體的εF常是高的，此時只能加大鐵電體的實效厚度H。例如，鉍層狀鈣鈦礦型鐵電體SrBi2Ta2O9具有180的介電常數(參考文件：S.Sakai等,Japanese Journal of Applied Physics(應用物理學日本期刊)第43卷(2004),第7876-7878頁)。習知的平面型FeFET的製造步驟中，鐵電體以蝕刻成形的結果，剖面成梯形，相當於梯形上底的金屬閘極長比相當於下底的源極．汲極間距即通道長(L)短。因此，對於某金屬閘極長，加大鐵電體的實效厚度(H)時，L也增加，有不理想的相關。
根據本發明，解除此問題，可以縮小L與獨立加大H。
根據本發明，解除如上述的H與L的相關關係之外，不蝕 刻常是難蝕刻材料的鐵電體而可以製造FeFET的點，得到可以加大H的優點。很多鐵電體是難蝕刻材料，即，缺乏化學反應性，且蝕刻速度慢。因此，蝕刻之際，物理蝕刻要素不可缺少。當然，蝕刻後的剖面成為梯形的傾向變強之外，不怎麼能加大光罩材料與鐵電體之蝕刻選擇比。光罩材料不管是有機物的光阻或金屬、矽及這些的氧化物或氮化物等的無機物，蝕刻選擇比不能增大。
因此，光罩消失前，為了使鐵電體的蝕刻結束，不可以過度加大鐵電體的膜厚。例如，膜厚150nm的鉍層狀鈣鈦礦型鐵電體CaxSr1-xBi2Ta2O9以蝕刻加工時的剖面形狀理想是長方形，但實際上是梯形，從140nm到190nm的上邊開始的蝕刻結束時下底是各上底的2倍以上。初期膜厚150nm的Pt，膜厚150nm的CaxSr1-xBi2Ta2O9的蝕刻結束後，因為看起來比150nm薄，明白蝕刻光罩在蝕刻中消失(參考文件：L.V.Hai等，Semiconductor Science and Technology(半導體學和技術),第30卷(2015)015024(7頁)。因此，Pt/CaxSr1-xBi2Ta2O9的積層以蝕刻加工時，如之後的報告(Le Van Hai,等,Japanese Journal of Applied Physics(應用物理學日本期刊)54,088004(2015)中，CaxSr1-xBi2Ta2O9的上邊的最小值100nm，認為當時的膜厚的最大值190nm的組合接近根據蝕刻的加工限度。結果，習知的平面型FeFET的製造方法，過度加厚H，有抑制記憶窗的缺點，根據本發明消除此缺點。
根據本發明，從寬度不同的隆起型構造體出發，在同一基板上使不同寬度的溝共存，可以配置鐵電體的實效厚 度H不同的電晶體在同一基板上。根據深溝的寬度，選擇適當的平面上管理膜厚，可以製作不同H的鐵電閘極電晶體。寬度小的溝中，填充鐵電體到溝的上部為止，形成大H的非揮發性記憶元件。寬度大的溝中，形成只存在底面與壁面的鐵電薄膜作為高介電質作用的小H沒記憶機能的元件。
又，根據本發明，不只是電晶體的閘極，源極及汲極上也形成深溝這些之中可以埋入機能性材料。根據本發明，機能性材料不會受到蝕刻損傷，機能性材料的基板面內的寬度即使縮小至100nm以下，也可以確保實效厚度是寬度的2倍以上。因為不會犧牲機能性材料的性能減薄實效厚度，基板面內可以細微高集積化，根據本發明製造的元件的性能不易受比例的限制。
根據本發明，不受通道長的比例的限制，可以提供確保記憶窗廣寬的FeFET之外，直到鐵電體形成膜的步驟的近前為止可以與習知的矽CMOS製程共用製造裝置，又，也不用鐵電體的蝕刻成型，鐵電材料的飛散引起的裝置污染的憂慮也少。因此，相較於習知的平面型FeFET，根據本發明的FeFET製造，可以削減量產時的設備投資。由於不用鐵電體的蝕刻成型，因蝕刻損傷喪失FeFET的資料保持特性或資料改寫耐性等源自鐵電體的重要性能的危險也可以減少。不限於鐵電體，可以迴避其他很多的機能性材料共同的課題之蝕刻損傷，不會失去機能性材料的原來性能，可以裝置化。
1‧‧‧基體(半導體基板)
2‧‧‧記憶體
3‧‧‧導體
4‧‧‧隔壁
10‧‧‧上面
11‧‧‧側面
12‧‧‧底面
[第1圖]係根據本發明的實施例的半導體記憶元件的剖面圖，顯示(a)平坦時、(b)波面時、(c)其中包含空孔時。
[第2圖]係根據本發明的其它實施形態的半導體記憶元件的剖面圖；[第3圖]係根據本發明的其它實施形態的半導體記憶元件的剖面圖；[第4圖]係根據本發明的其它實施形態的半導體記憶元件的剖面圖，除去隔壁未包圍的部分，只留下導體的正下方。
[第5圖]係根據本發明的其它實施形態的半導體記憶元件的剖面圖，顯示隔壁2層的情況；[第6圖]係根據本發明的其它實施形態的半導體記憶元件的剖面圖，鐵電閘極電晶體(FeFET)，(a)概略圖、(b)(c)(d)L是共同約100nm且H不同的元件的各個剖面SEM照片與其概略圖及汲極電流-閘極電壓(Id-Vg)特性的實測資料，(b)H=370nm，(c)H=420nm，(d)H=540nm；[第7圖]係根據本發明的其它實施形態的半導體記憶元件的剖面圖，同時有可能也自行整合蝕刻鐵電體；[第8圖]係根據本發明的其它實施形態的半導體記憶元件的剖面圖，高密度集積複數的FeFET；[第9圖]係顯示本發明的其它實施形態的深溝製造方法的範例概略圖；[第10圖]係基板上形成的隆起型構造體的剖面SEM照片，顯示相當步驟2的一範例；[第11圖]係以3層積層構成的基板上形成寬度69.5nm、 高度481nm的隆起型構造體的物體的剖面SEM照片；[第12圖]係隆起型構造體以隔壁覆蓋的物體的剖面SEM照片，相當於步驟3的一範例；[第13圖]係隆起型構造體以隔壁覆蓋後直到隆起型構造體的上部露出為止從上開始削切的物體的剖面SEM照片，相當於步驟4的一範例；[第14圖]係隆起型構造體以隔壁覆蓋後直到隆起型構造體的上部露出為止從上開始削切，直到中途除去隆起型構造體之處的剖面SEM照片，相當於步驟5的中途階段的一範例；[第15圖]係相當於步驟5結束後的一範例的剖面SEM照片；[第16圖]係顯示本發明的其它實施形態高密度集積深溝時的製造方法的範例概略圖；[第17圖]係顯示深溝的製造方法的概略圖；[第18圖]係高密度集積的深溝的製造方法的概略圖；[第19圖]係將基板的最上層與隆起型構造體自行整合蝕刻的情況而且單一深溝的製造方法的概略圖；[第20圖]係高密度集積的深溝的製造方法的概略圖；[第21圖]係顯示本發明的一實施形態的深溝製造方法，隔壁是積層的情況；[第22圖]係基板或隆起型構造體是積層的情況，深溝的底部意圖留下這些的一部分時的顯示圖；[第23圖]係顯示使用積層的隔壁擴大深溝的上部開口的製造步驟中途的剖面SEM照片，左側係照片的原圖，右側是 被拍體的構造說明概略圖，顯示除去有機物的隆起型構造體前的階段圖；[第24圖]係以隔壁為積層，高密度集積的深溝的製造方法概略圖；[第25圖]係顯示單元件的製造步驟的一範例圖；[第26圖]係顯示在同一基板上高集積化FeFET時的製造步驟的一範例圖；[第27圖]係顯示根據本發明的電子電路的製造方法圖；[第28圖]係顯示鐵電體只覆蓋溝的底面與側面的實例圖，左側是剖面SEM照片，右側顯示被拍體的說明；[第29圖]係顯示本發明的另一形態的FeFET的製造方法圖；[第30圖]係說明根據本發明的記憶單元陣列的形狀圖，面內的集積度是(a)8F2的情況，(b)6F2的情況；[第31圖]係說明根據本發明的記憶單元陣列的等價電路圖，面內的集積度是(a)8F2的情況，(b)6F2的情況；[第32圖]係說明根據本發明的記憶單元陣列的動作條件圖，面內的集積度是(a)8F2的情況，(b)6F2的情況；[第33圖]係顯示根據本發明的記憶單元陣列的寫入干擾耐性的測量結果圖，面內的集積度是(a)8F2的情況，(b)6F2的情況；[第34圖]係顯示根據本發明的面內集積度是6F2，可隨機存取的多階層記憶單元陣列的製造步驟概略圖；以及[第35圖]係顯示根據本發明的面內集積度是4F2的多階層 記憶單元陣列的製造步驟概略圖。
本發明中的記憶體，意指全體或部分具有記憶機能的立體。即，記憶體，有可能是具有記憶機能的材料單體構成的立體，也有可能指具有記憶機能的材料的層與不具有記憶機能的材料的層的積層構成的立體。作為記憶體的一範例，舉出鐵電體與順電體的2層構成的立體。本發明的實施形態，係具有第1a、1b、1c圖所示的剖面構造的半導體記憶元件。即，具有半導體基板1上重疊記憶體2和導體3的積層構造，上述記憶體2的底面12連接至半導體基板1，上述記憶體2的上面10連接至導體3，上述記憶體2的側面11連接至隔壁4被包圍的半導體記憶元件。導體3與半導體用作閘極電極與基板電極。記憶體2以積層構成時，記憶體2中至少與導體3相接的部分不是導體，又，記憶體2中至少與半導體相接的部分不是半導體。
根據本發明的半導體記憶元件，其形狀特具3個特徵。所謂3個特徵，即(1)上述記憶體的底面12的寬度是100nm以下，(2)上述記憶體2的上面10與底面12之間最短的距離是上述底面12的寬度的2倍以上，(3)上述記憶體2的側面11的寬度在比底面12高的任何位置都與底面12的寬度相同而固定，或者是底面12以外比底面12高的位置且最寬處。
上述記憶體2的側面11，有可能如同第1a圖平坦，也有可能如同第1b圖是波面，又，也有可能如同第1c圖是平緩的曲面。又，也有可能上述記憶體2如同第1a、1b圖 緊密塞滿，也有可能如同第1c圖中間包含空孔。
上述記憶體2中沒被隔壁4包圍的部分，如同第1a、1b、1c、2圖，也有可能冒出存在於隔壁4的外側，但也有可能如同第3圖全部去除，或者，如同第4圖，也有可能去除只留下導體3的正下方。如第3圖的形狀，例如，削切或研磨記憶體2的上面10直到與隔壁4的上面的高度相同後，經由形成導體3而實現。又，如第4圖的形狀，例如，導體3在記憶體2上形成膜後，以平版印刷術與蝕刻成形，同時記憶體2也以自行整合成形實現。
第1a、1b、1c、2、3、4圖中例示的本發明的實施例，任一情況下，上述記憶體2的側面11的寬度在比底面12高的任一位置都與底面12的寬度相同而固定，或者是底面12以外比底面12高的位置且最寬。此剖面形狀是先準備高縱橫比的溝，其溝中埋入記憶體2的製造方法中特有的。與本發明不同的方法，例如，高縱橫比直接蝕刻記憶體2的成形方法中，記憶體2的側面寬度，在連接至半導體基板1的底面12最寬，往導體3側愈往上愈窄方面，與本發明不同。
本發明的一實施形態的半導體記憶元件，也有可能其隔壁是2層以上的積層。例如第5圖顯示隔壁是2層以上的情況。直接連接至半導體基板及記憶體的隔壁a，與位於更外側的隔壁b蝕刻速度不同。要隔壁a為比隔壁b蝕刻速度快的材料時，例如，使用矽氧化物作為隔壁a，使用矽氮化物、鈦、鈦氧化物、鈦氮化物、鋁氧化物、鋁氮化物等作為隔壁b，蝕刻係以選擇性快速蝕刻隔壁a的矽氧化物的條件進行。例 如，使用CF4等的氟基氣體作為製程氣體的反應性離子蝕刻(RIE)與此相當。
本發明的一形態，又例如也有可能是如第6圖的鐵電閘極電晶體(FeFET)。隔壁也有可能是如第1圖的單層，但如第2圖所示，也有可能是2層以上。第6圖中3層。隔壁中使用蝕刻速度不同的2個以上的材料的積層時，根據蝕刻深溝的開口部可以附有愈往上愈打開的傾斜。
第6(a)圖係具有稱作金屬-鐵電體-絕緣體-半導體的MFIS構造的積層構造的FeFET。其源極及汲極區域以緩衝(buffer)絕緣體的形狀為基礎，以離子注入法等在半導體基板上自行整合形成。第6圖的FeFET的通道長，即源極區域與汲極區域間的距離(L)，等於緩衝絕緣體的下底長度。又，第6圖的FeFET的鐵電體的實效厚度(H)是緩衝絕緣體上面到導體下面的距離。因此，本發明的一實施形態的FeFET的鐵電體的實效厚度(H)依存於深溝的深度，不取決於鐵電體的管理厚度(d)。在此管理膜厚係指沒有凹凸的水平面上形成膜時的膜厚。與FeFET的正式試料同時或者近前或近後，沒凹凸的水平面，例如沒圖案的矽結晶基板上作為膜厚監視器以同條件形成膜。其膜厚以橢圓儀(Ellipsometer)等的非破壞測量法或剖面SEM像觀察等的破壞測量法測量，不會破壞正式試料，可以知道正式試料上形成的正確膜厚。掌握如此的水平面上的膜厚比較容易。往與其垂直的方向例如深溝的內壁的成膜速度比起水平面上一般較慢。
製作本發明一實施形態的FeFET之前，藉由進行 使用預定的成膜方法與成膜條件的試驗成膜，事先掌握鐵電體的水平面上的成膜速度Va(nm/sec(毫微米/秒))及往深溝的內壁的成膜速度Vb(nm/sec)的2個資訊、與深溝的寬度L(nm)即可。Va與Vb的關係例如表示為Vb=k×Va。因為往深溝的內壁的成膜速度比起水平面上一般較慢，所以0<k≦1。假設深溝內無間隙埋入鐵電體的薄膜需要的成膜時間t(sec)時，2×Vb×t≧L，即，2×k×Va×t≧L的關係成立。不限於鐵電體，就算其它材料這些的關係式也成立。換言之，用以在深溝內無間隙埋入鐵電體的薄膜的成膜時間t(sec)是t≧L/(2×k×Va)，那時使用膜厚監視器試料可以確認的水平面中的管理膜厚d是d=Va×t≧L/(2×k)。
本發明的另一實施形態的半導體記憶元件，深溝內埋入的記憶體有時以有機金屬氣相沉積(MOCVD)法形成膜。MOCVD法具有高低差覆蓋性佳的特徵。例如第3圖的FeFET的製造步驟中，鐵電材料根據MOCVD法以適當的成膜條件形成膜，可以使往深溝的內壁面及水平面上的成膜速度的比，即上述的k=Vb/Va的值接近1。為了高效率將記憶體埋入高縱橫比的深溝，k更大，愈接近1愈好。例如，L=80nm的深溝中埋入鐵電體時，如果k=1，d最低有40nm的話，可以無間隙埋入鐵電體的薄膜至深溝的底面為止。
根據本發明的FeFET即埋入型的FeFET，為了確保記憶窗寬廣，加大鐵電體的實效膜厚即可，這以設計埋入的深溝實現，不依存通道長L。第6(b)(c)(d)圖中舉出實驗結果的一例。這些顯示H不同的FeFET的各個剖面SEM照片與其概 略圖及汲極電流-閘電壓(Id-Vg)特性的實測資料。根據剖面SEM照片判斷時，(b)H=370nm(c)H=420nm(d)H=540nm。對第6(b)(c)(d)圖例示的3個FeFET共通，L約100nm。又，對這些的FeFET共通，閘極積層構造的MFIS係依此順序Ir、Ca-Sr-Bi-Ta-O氧化物的CSBT鐵電體、HfO2絕緣體、Si半導體。這些的CSBT以MOCVD法形成膜。又，對這些的FeFET共通，源極．汲極根據P+的離子注入，隆起狀構造體中自行整合在Si半導體基板上形成，加速能量是5keV，劑量是5E12。又對這些的FeFET共通，Ir的上部電極以蝕刻形成後，在氧及氮的混合氣體中進行約800℃、30分鐘的多結晶化回火。第6(b)圖的FeFET，以比第6(c)(d)圖的FeFET稍高的溫度回火。關於第6(b)(c)(d)圖例示的3個FeFET，邊以±4V的範圍掃描Vg邊測量Id，調查Id-Vg曲線。判定顯示Id=1.0E-9(A/μm)的Vg為Vth，定義Id-Vg曲線上的左右2個Vth的差為記憶窗。其結果，各記憶窗是第6(b)圖0.6V，第6(c)圖0.8V，第6(d)圖1.1V。即，確實看到FeFET的H愈大記憶窗愈寬的傾向。又，閘極寬度(W)在第6(b)(c)(d)圖的FeFET依序是80μm(微米)、200μm、200μm。記憶窗不依存閘極寬度的大小。
本發明的另一實施形態的半導體記憶元件，由於確保FeFET的記憶窗寬廣的目的，為了儘量縮小CF/CI，增大CI。為了避免FeFET的動作中不小心的電荷注入或漏電流維持FeFET的性能，極端薄化緩衝絕緣體的物理膜厚並非有益。因此，為了增大CI，儘量縮小對緩衝絕緣體施加的電壓比例。為了此目的，介電常數εI高的高介電(high-k)材料用於緩衝絕緣 體是有效的。以鐵電體的多結晶化為目的的高溫燒成之際引起緩衝絕緣體。具有防止鐵電體與半導體之間的元素的互相擴散的作用。在此點中，例如，隨著SrBi2Ta2O9或CaxSr1-xBi2Ta2O9等的鉍層狀鈣鈦礦型鐵電體，用於FeFET的緩衝絕緣體，適當的high-k材料係HfO2、(HfO2)y(Al2O3)1-y。
本發明的一實施形態的半導體記憶元件，係與根據蝕刻成型的緩衝絕緣體、還具有自行整合的位置關係的源極及汲極區域的半導體基板，先製作同樣緩衝絕緣體內自行整合的位置關係的隔壁之中的深溝，其後深溝之中以有機金屬氣相沉積法埋入鐵電體的FeFET。在鐵電體上形成導體膜，以蝕刻成形為閘極電極形狀，形成導體之際，如第7圖，有可能同時自行整合也蝕刻鐵電體。又，導體及鐵電體的上部以化學機械研磨(CMP)法等的表面平坦化法自行整合成形。如上述，切斷鐵電體產生的鄰接元件間的連接的結果，如第8圖所示即使高密度集積複數的FeFET的情況下，也能防止鄰接FeFET間相鄰的FeFET中錯誤寫入資訊等的誤動作。
本發明的一實施形態的深溝的製造方法的範例以概略圖(第9圖)說明。準備基板(步驟1)，其上形成寬度100nm以下的隆起型構造體(步驟2)，以隔壁覆蓋此(步驟3)。削切直到隆起型構造體的上部露出為止(步驟4)之後，除去隆起型構造體(步驟5)。
第10圖係某基板上形成的隆起型構造體的剖面SEM照片，顯示相當步驟2的一範例。隆起型構造體的寬度是82nm，高度525nm。基板也有可能是積層。第11圖係以3層 積層構成的基板上形成寬度69.5nm、高度481nm的隆起型構造體的物體的剖面SEM照片。第12圖係隆起型構造體以隔壁覆蓋的物體的剖面SEM照片，相當於步驟3的一範例。第13圖係隆起型構造體以隔壁覆蓋後直到隆起型構造體的上部露出為止從上開始削切的物體的剖面SEM照片，相當於步驟4的一範例。第14圖係隆起型構造體以隔壁覆蓋後直到隆起型構造體的上部露出為止從上開始削切，直到中途除去隆起型構造體之處的剖面SEM照片，相當於步驟5的中途階段的一範例。第15圖係相當於步驟5結束後的一範例的剖面SEM照片。
第10到14圖照片中見到的隆起型構造體係含碳的有機物，第14、15圖中，除去隆起型構造體的方法是氧電漿蝕刻。隔壁是矽氧化物。任一圖中左側都是照片的原圖，右側是說明被拍體的構造概略圖。
本發明的一實施形態的深溝高密度集積時的製造方法的範例以概略圖(第16圖)說明。準備基板(步驟1)，其上形成寬度100nm以下的隆起型構造體(步驟2)，以隔壁覆蓋此(步驟3)。直到隆起型構造體的上部露出為止從上進行表面平坦化的研磨(步驟4)。之後，除去隆起型構造體(步驟5)。本發明中，隆起型構造體有可能由積層構成。選擇性除去除了隆起型構造體的最下層之外的其它層的情況，而且分別在第17圖中顯示單一的深溝的製造方法的概略圖，在第18圖中顯示高密度集積的深溝的製造方法的概略圖。
又本發明中，基板也有可能由積層構成。基板的最上層與隆起型構造體自行整合蝕刻的情況，而且分別在第19 圖中顯示單一的深溝的製造方法的概略圖，在第20圖中顯示高密度集積的深溝的製造方法的概略圖。
本發明的一實施形態的深溝的製造方法，隔壁也有可能是積層。例如，如第21圖所示，作為外側的隔壁b的材料，選擇比內側的隔壁a的蝕刻速度慢的材料時，以適當的條件從上開始同時蝕刻時，因為隔壁a的減少比隔壁b快，深溝的上部的開口變得比底部寬。基板或隆起型構造體是積層的情況下，如第22圖所示，在深溝的底部有可能意圖留下這些的一部分。
第23圖顯示使用積層的隔壁擴大深溝的上部開口的製造步驟中途的剖面SEM照片。左側係照片的原圖，右側是被拍體的構造說明概略圖。第23圖係還沒除去有機物的隆起型構造體前的階段。第23圖的積層的隔壁中，隔壁a是矽氧化物，隔壁b是鋁氧化物。根據選擇適當的蝕刻條件，有可能附上深溝的開口部中從基板愈往上愈寬的傾斜。例如，如第23圖所示，根據適當的蝕刻條件的話，深溝的上部的開口也可以擴大到倒三角形的形狀為止。同樣地，在第24圖顯示以隔壁作為積層，高密度集積的深溝的製造方法的概略圖。
本發明的一實施形態，係以上述製造方法形成的深溝內埋入機能性材料的電子裝置。深溝內埋入的物質不特別限定。例如，舉出埋入鐵電材料或磁性體材料、電荷捕獲材料等的記憶體的記憶元件。又，舉出埋入導體的電氣配線。又，舉出埋入光透過材料的光配線。任一情況，根據本發明，因為都不直接蝕刻埋入的物質，受蝕刻損傷的風險被抑制。又，即 使難蝕刻材料，因為也可以輕易成形寬度100nm以下實效的高度超過寬度的2倍的高縱橫比形狀，不論源自材料的蝕刻加工精度，基板內可以高集積化。深溝中埋入上述各種材料的方法中，高低差覆蓋性優異的CVD、MOCVD有效。
詳細說明本發明的一實施形態的埋入型鐵電閘極場效電晶體(FeFET)的製造方法。第25圖係顯示單元件的製造步驟的一範例。首先(1)準備氫氟酸處理表面的矽半導體基板。其次(2)製作包含鉿氧化物的高介電質膜作為緩衝絕緣體。其次(3)以電子束微影等的微影術，成為深溝的原型的有機物的光阻的圖案建立在緩衝絕緣體上。圖案的線寬在100nm以下，高度在其2倍以上。其次(4)成為深溝的原型的圖案加以光罩蝕刻緩衝絕緣體，使基板表面露出。
其次(5)對成為深溝的原型的圖案與緩衝絕緣體自行整合，基板表面內注入離子。注入的離子經過後述的活性化回火，形成FeFET的源極與汲極。注入條件，例如基板是p型的話，最好淺薄注入局部性n型化基板的離子。例如也有可能以一價的磷(P+)加速能量5keV、劑量5×1012/cm2的條件離子注入。其次(6)為了覆蓋成為深溝的原型的圖案，形成成為隔壁的絕緣體膜。此絕緣體以使用矽氧化物、矽氮化物、鋁氧化物、鉿氧化物等的材料的積層構成，也有可能2層，或者也有可能3層以上。形成膜的順序即積層的順序可能有全部的組合。例如2層時，之前是矽氧化物其次矽氮化物的話，也有可能相反，之前是鉿氧化物其次矽氧化物的話，也有可能相反。(7)從上開始蝕刻全體。不想蝕刻的區域預先以保護膜覆蓋。蝕刻時間， 調整至成為深溝的原型的圖案的上部露出為止的時間。適當的蝕刻條件，係使用適合用於隔壁的材料的主要部分的選擇性蝕刻之製程氣體強化垂直方向的異向性的條件。例如，隔壁主要由矽氧化物構成時，製程氣體中使用氬與CF4，最好使用天線RF與偏壓RF分別250W、300W的電感耦合電漿型反應性離子蝕刻(ICP-RIE)。
其次作為選項，根據需要，(8)有可能進行用以擴大溝的上部的開口部的蝕刻。在不想蝕刻的區域以保護膜覆蓋後，最好使用形成隔壁的積層中比外側以選擇性RIE等更蝕刻內側的條件或對基板從斜上方以氬離子研磨等異向性蝕刻的條件。其次，(9)對隔壁及緩衝絕緣體選擇性除去成為露出的深溝的原型之圖案，形成深溝。成為深溝的原型的圖案是光阻時最好以氧電漿蝕刻除去。其次(10)從深溝上形成鐵電體膜。形成鐵電體膜前，本製造步驟的初期有可能進行用以活性化注入基板表面的離子的回火，形成FeFET的源極與汲極。鐵電體的成膜條件，係高低差覆蓋性佳的成膜方法，例如以有機金屬氣相沉積法或原子層堆積法等形成膜。鐵電材料，如同此例緩衝絕緣體是包含鉿氧化物的高介電質時，使用SrBi2Ta2O9、CaxSr1-xBi2Ta2O9等的鉍層狀鈣鈦礦型鐵電體。
其次(11)形成導體膜。形成導體膜前或形成後進行以鐵電體的多結晶化為目的的高溫回火。鐵電體中使用SrBi2Ta2O9、CaxSr1-xBi2Ta2O9等的鉍層狀鈣鈦礦型鐵電體時，用以多結晶化的回火溫度常約700℃到800℃間的高溫。鐵電體多結晶化回火，在本製造步驟的初期用以活化注入基板表面 的離子的回火尚未進行時，也可能兼著進行。鐵電體多結晶化回火，也有可能形成導體膜成形為閘極形狀後進行，但也有可能形成導體膜前進行。形成導體膜後進行回火時，導體要求耐高溫性。作為具有耐高溫性的導體材料，常使用鉑、銥等的貴金屬。又，根據原子層堆積法等的適當成膜方法的話，鈦、鉭的氮化物有可能也具有耐高溫性。另一方面，形成導體膜前進行回火時，因為導體不要求耐高溫性，鉑、銥以外的廉價導體材料中選擇項也擴大。廉價的導體材料，例如鋁、鈦、鉿、鉭、矽或這些的氮化物、化合物中具有導電性的材料。
(12)導體上，FeFET的閘極形狀中以微影術形成光阻圖案。(13)光阻圖案成型，只蝕刻導體或導體與鐵電體兩方。為了其目的的光阻圖案的位置，基板上其投影像，在覆蓋本製造步驟的初期作為深溝原型使用的圖案的投影像的位置。必然地，FeFET的閘極覆蓋基板上的通道區域。(14)最後除去光阻，適當進行源極、汲極、基板、往閘極的接觸孔。使用第25圖的製造方法，可以製造以金屬-鐵電體-絕緣體-半導體的所謂MFIS構造構成的FeFET。根據本發明，FeFET的通道長以成為步驟(3)的深溝原型的圖案寬度決定，因為FeFET的實效厚度是以步驟(9)的深溝深度決定，FeFET的基板面內的細微化與大的記憶窗的確保可以並存。上述步驟(1)到(14)例示的材料中，步驟(3)中緩衝絕緣體上成為立起的深溝原型的圖案材料不是有機物的光阻而是變更為無機物的多晶矽等的耐熱性材料，藉此步驟(3)以後可以利用高製程溫度。這在步驟(6)中成為隔壁的絕緣體形成膜之際可以利用更高的成膜溫度，結 果，可以期待提高成為隔壁的絕緣體的性質。
第26圖係顯示在同一基板上高集積化FeFET時的製造步驟的一範例圖。與第25圖中一範例所示的FeFET單元件的製造步驟本質上相同，相當於第25圖的(7)的步驟，即削切至成為深溝原型的圖案的上部露出為止，如第26圖所示也可能以化學機械研磨(CMP)法平坦化表面。又，相當於第25圖的(12)到(14)的步驟，即，加工導體為閘極的形狀的步驟中，加工方法中採用CMP法時，因為埋入深溝的開口部的導體自行整合對準FeFET的通道區域的正上方的位置，理想連結光罩數量的削減。
本發明的一形態的電子電路，其特徵在於以寬度不同的溝中具有記憶機能的材料同時形成膜得到的2個以上的元件構成，藉由改變溝的寬度控制離溝的內部填充具有記憶機能的材料的基板的高度，各元件的記憶機能的強度可改變。根據本發明可以輕易混裝記憶元件與非記憶元件。
使用第27圖說明根據本發明的電子電路的製造方法。與第25及26圖中顯示的一範例的FeFET的製造步驟本質上相同，相當於第25圖的(3)的步驟，即，緩衝絕緣體上以微影術圖案化光阻的步驟，成為溝的原型的圖案形成寬度寬的圖案與窄的的圖案複數種。結果，同一基板上形成複數寬度不同的溝。此基板上以適當的管理膜厚同時形成具有記憶機能的材料膜。以寬度窄的圖案為原型的溝中，具有記憶機能的材料占有其容積很大的比例，最終具有記憶機能的材料的實效高度變大。
另一方面，以寬度寬的圖案作為原型的溝中，只有其底面與側面覆蓋具有記憶機能的材料，最終具有記憶機能的材料的實效高度變小。作為具有記憶機能的材料的範例使用鐵電體，使用本發明製造FeFET時，因為根據寬度窄的溝製造的FeFET的鐵電體實效上厚，FeFET的記憶窗大，FeFET強烈顯出強非揮發性記憶機能。
又，因為根據寬度寬的溝製造的FeFET的鐵電體實效上薄，FeFET的記憶窗小，FeFET的非揮發性記憶機能變弱。已熟知FeFET中，隨著鐵電體的膜厚減少記憶窗減少，元件的記憶機能低下(專利文件1)。以寬度寬的圖案為原型的溝的上方開始形成膜的鐵電體只覆蓋溝的底面與側面的實例，在第28圖的左側顯示剖面SEM照片，在右側顯示被拍體的說明。
關於本發明的另一形態的FeFET的製造方法，利用第29圖說明。
<步驟1>半導體基板的表面上形成緩衝絕緣體膜，其上形成有機物的隆起型構造體。隆起型構造體加以光罩蝕刻緩衝絕緣體後，隆起型構造體與緩衝絕緣體加以光罩自行整合在半導體基板上進行對於源極與汲極的離子注入。基板上源極與汲極之間的距離是通道長(L)。
<步驟2>以隔壁覆蓋隆起型構造體。
<步驟3>從上開始蝕刻全體。此時，隔壁的高度，比起隆起型構造體中心的中空左右只離距離L的位置中的隔壁的高度H1，連接隆起型構造體的側面的隔壁的高度H2蝕刻至更低。
<步驟4>以氧電漿選擇性蝕刻隆起型構造體，形 成淺溝。
<步驟5>從溝的上方形成鐵電體膜。
<步驟6>從鐵電體的上方開始形成導體膜。
<步驟7>以微影術與蝕刻在溝的正上方成形導體為閘極形狀。
本發明中，由於使成為溝型的隆起型構造體的寬度在100nm以下，不依賴鐵電體的蝕刻，可以製造通道長100nm以下的FeFET。藉由以比鐵電體及緩衝絕緣體低介電係數的材料製造隔壁，在通道區域可以有效提高FeFET的閘極-基板間的電容。閘極-源極．汲極間重疊區域中的閘極-基板間的電容變得比通道區域中的電容小。隔壁愈厚此傾向愈強。根據本發明製造的FeFET，因為埋入鐵電體的溝淺，根據旋轉塗佈的金屬有機化合物分解法(MOD)、濺鍍等的物理成膜法等的高低差覆蓋性不一定高的成膜方法，可以形成鐵電體膜。埋入本發明的淺溝內的鐵電體的介電常數最好是比100小的材料。如上述，根據本發明，不蝕刻難蝕刻材料的鐵電體，可以製造通道長100nm以下鐵電體的實效厚度(H)是其2倍以上的高縱橫比的鐵電閘極電晶體(FeFET)的閘極積層構造。但是，為了發揮不蝕刻鐵電體層可以製造FeFET的優點，即使集積FeFET電路化時也必須在電路製造上設法。即，必須設計降低需要鐵電體的蝕刻的接觸孔形成的頻度的電路配置。
作為集積FeFET電路化的適當範例，舉出NAND型快閃記憶陣列及NOR型快閃記憶陣列。這些快閃記憶陣列稱作鐵電體NAND及鐵電體NOR。鐵電體NAND及鐵電體NOR中任 一記憶陣列中都是1個記憶單元是1個FeFET。半導體製程的世代中特徵性最小加工尺寸法為F時，鐵電體NAND係1記憶單元的占有面積縮小至4F2，集積度高，具有對記憶單元的存取方法以規則限制的特徵。鐵電體NOR中可以對記憶單元隨機存取，具有甘願忍受比4F2緩和1記憶單元的占有面積降低集積度的特徵。鐵電體NAND，根據其高集積性，已經抑制接觸孔形成的頻度至一直以來的最低限度。一方面，鐵電體NOR，維持習知的記憶單元的配置，因為源極或汲極端子接觸孔形成的頻度高，沒充分發揮埋入型的FeFET的閘極積層構造以鐵電體蝕刻可以製造的優點。本發明，能夠對記憶單元隨機存取，且提供接觸孔形成頻度少的鐵電體NOR的記憶單元陣列。根據本發明的鐵電體NOR的記憶單元陣列，在半導體基板上形成的活性區域的形狀中具有特徵。第30圖例示1記憶單元的占有面積是8F2時(第30(a)圖的A)及6F2時(第30(b)圖的A)的鐵電體NOR在半導體基板上的活性區域的形狀。這些活性區域以近似於梯子的形狀為特徵。藉由採用此形狀，想給予共同的電位的汲極區域之間可以不經由接觸孔短路。同樣地，想給予共同的電位的源極區域之間可以不經由接觸孔短路。根據本發明的鐵電體NOR的記憶單元陣列，不限定記憶單元的FeFET的形狀及製造方法。即，構成本發明的鐵電體NOR的記憶單元陣列之記憶單元可以是埋入型的FeFET，也可以是平面型FeFET。取1個記憶單元是埋入型的n通道型FeFET的情況為例，關於1記憶單元的占有面積是8F2時(第30(a)圖)及6F2時(第30(b)圖)，從步驟A到F例示鐵電體NOR的記憶 單元陣列的製造步驟的概略。記憶單元的FeFET，在第30(a)圖、第30(b)圖的步驟C在圖中顯示埋入型的情況，但如前述，平面型也可以。顯示關於1記憶單元的占有面積是8F2時(第31(a)圖)及6F2時(第31(b)圖)鐵電體NOR的記憶單元陣列的等價電路。共用1個記憶單元陣列的記憶單元的基板端子之間互相同電位，這稱作井電位。井區，例如，如第30(a)圖、第30(b)圖的步驟A中所見，形成梯子上的活性區域與構成其輪廓的元件分離區域前，應成為記憶單元陣列的區域中進行p型的深離子注入而形成。要成為面內2次元往深度方向包圍記憶單元共同的p型井區的形狀，有可能預先形成深且寬地n型井區。顯示關於1記憶單元的占有面積是8F2時(第32(a)圖)及6F2時(第32(b)圖)用以使本發明的鐵電體NOR動作的電壓施加條件的範例。第32圖的範例中，記憶單元是n通道型的FeFET。可以是記憶單元埋入型的FeFET，也可以是平面型的FeFET。測量n通道型的FeFET的Id-Vg特性時，往逆時針的方向描繪Id-Vg磁滯曲線。即籠統說來，對基板端子給予閘極端子負的電壓脈衝時，FeFET的臨界值(Vth)變高，對基板端子給予閘極端子正的電壓脈衝時，FeFET的Vth變低。另一方面，浮閘型或MONOS型等的電子捕獲型的快閃記憶單元，顯示與FeFET方向相反的Id-Vg曲線。例如，測量n通道型的電子捕獲型的快閃記憶單元的Id-Vg特性時，往順時針的方向描繪Id-Vg磁滯曲線。
使用第32圖的範例說明鐵電體NOR的記憶單元陣列的動作。為了網羅全部的動作條件，有a、b、c、d的4個記憶單 元就足夠了。首先，總括消去鐵電體NOR的記憶單元陣列。總括消去的動作中，對於記憶單元的n通道型的FeFET的閘極端子，給予基板端子即n井區正的電壓脈衝。這與對基板端子給予閘極端子負的電壓脈衝，相對相同。因此，由於總括消去，記憶單元a、b、c、d的Vth在高側一致。其次，隨機寫入鐵電體NOR的記憶單元陣列。此隨機寫入的動作中，對於應寫入選擇的記憶單元a的基板端子即n井區，給予閘極端子正的電壓脈衝，往低側移動記憶單元a的Vth。
寫入選擇記憶單元a之際，不管非選擇記憶單元b、c、d的Vth在當時的高低，要求少變化。即，鐵電體NOR的記憶單元陣列要求寫入干擾耐性。又，讀出選擇記憶單元a之際，選擇記憶單元a的Vth根據讀出動作的重複，變化很少，以及不管非選擇記憶單元b、c、d的Vth在當時的高低，要求少變化。即，鐵電體NOR的記憶單元陣列要求讀出干擾耐性。根據本發明的鐵電體NOR，1記憶單元的占有面積在8F2時(第30(a)圖)比6F2時(第30(b)圖)具有更高的寫入干擾耐性的特徵。以下說明此。假設1記憶單元的占有面積是8F2的情況(第33(a)圖)及6F2的情況(第33(b)圖)，對於最嚴的2條件調查鐵電體NOR的寫入干擾耐性。即，寫入選擇記憶單元a之際，調查非選擇記憶單元b、c、d在消去狀態是否可以維持其消去狀態，且非選擇記憶單元d在寫入狀態是否可以維持其寫入狀態。具體而言，以消去條件：Ve1=Ve2=5.7V總括消去後，以寫入條件：Vw1=7.2V隨機選擇記憶單元寫入的過程中，假設鄰接非選擇記憶單元b、d的選擇記憶單元a內寫入的狀況。 此時，假設非選擇記憶單元b消去後成為非選擇，非選擇記憶單元d在寫入後成為非選擇。對於這些記憶單元b、d，給予相當於寫入干擾最嚴的2條件的電壓條件，其後藉由進行讀出動作測量Vth。作為記憶單元，準備閘極區域尺寸L=10μm(微米)、W=150μm的平面型的FeFET一個。閘極積層構造是Ir/CSBT/Hf02/Si。CSBT的膜厚約400nm。使用第32(a)(b)圖的標記時，消去條件是Ve1=Ve2=5.7V，寫入條件是Vw1=7.2V，讀出條件是Vr1=1.6V、Vr2=0.1V，判定顯示Id=1.5E-6A的Vg為Vth。寫入電壓脈衝的寬度是10μs，比起寬度消去電壓脈衝的寬度為足夠長的1ms。
1記憶單元的占有面積是8F2的情況(第33(a)圖)
記憶單元b的狀態係以Ve1=Ve2=5.7V消去的狀態，Vth的初期值是Vth=1.25V。記憶單元d的狀態是以Vw1=7.2V寫入的狀態，Vth的初期值是Vth=0.46V。假設維持著這些記憶單元b與d的寫入或消去狀態，只寫入接近的記憶單元a的情況。具體而言，施加Vw1=7.2V與Vw2(變數)，每次讀出記憶單元b與d的Vth。使Vw2(變數)從0V到7.2V變化。結果，如第33(a)圖所見，Vw2=4.8V時記憶單元b與記憶單元d的Vth的差，在0V≦Vw2≦7.2V的範圍中成為最大的△Vth=0.96V。Vw2=4.8V時分別讀出記憶單元b的Vth=1.46V、記憶單元d的Vth=0.50V。
1記憶單元的占有面積是6F2的情況(第33(b)圖)
記憶單元b的狀態係以Ve1=Ve2=5.7V消去的狀態，Vth的初期值是Vth=1.49V。記憶單元d的狀態是以Vw1=7.2V 寫入的狀態，Vth的初期值是Vth=0.47V。假設維持著這些記憶單元b與d的寫入或消去狀態，只寫入接近的記憶單元a的情況。具體而言，施加Vw1=7.2V與Vw2(變數)，每次讀出記憶單元b與d的Vth。使Vw2(變數)從0V到7.2V變化。結果，如第33(b)圖所見，Vw2=7.2V時記憶單元b與記憶單元d的Vth的差，在0V≦Vw2≦7.2V的範圍中成為最大的△Vth=0.7V。Vw2=7.2V時分別讀出記憶單元b的Vth=1.22V，記憶單元d的Vth=0.52V。
根據上述結果，1記憶單元的占有面積是8F2時比占有面積是6F2時，因為可以選出記憶單元b與記憶單元d的Vth的差變更大的Vw2，可以說更優異的高寫入干擾耐性。
又，根據本發明，不蝕刻難蝕刻材料的鐵電體材料，可以製造通道長100nm以下鐵電體的實效厚度(H)是其2倍以上的高縱橫比的鐵電閘極電晶體(FeFET)的閘極積層構造。發揮此優點，可以製造以FeFET作為記憶單元將此3次元集積的記憶單元陣列。分別顯示第34圖中鐵電體NOR記憶單元陣列的製造方法的一範例、第35圖中鐵電體NAND記憶單元陣列的製造方法的一範例。根據本發明的3次元記憶單元陣列的製造步驟中，以形成半導導膜形成之外，因為基本上與上述的記憶單元單體的製造步驟的範例相同，割愛再次詳細的說明。以成膜形成的半導體，例如指鋅(Zn)、鎵(Ga)、銦(In)、錫(Sn)的各單體氧化物或這些的複合氧化物為基體的氧化物半導體之外多晶矽等，製造方法不是單結晶大量成長而是如同膜堆積的半導體。
鐵電體NOR記憶單元陣列(第34圖)、鐵電體NAND的記憶單元陣列(第35圖)，都是面內2行2列規則排列記憶單元，往高度方向2階以上的階層堆疊的記憶單元陣列。這些，特徵在於在高度方向中，最鄰接的階層互相組對，夾住各對之中共有的閘極端子，具有上下鏡像反轉的位置關係堆積記憶單元。每一階層面內，第34圖具有6F2、第35圖具有4F2的高集積性，這些是n階的多數階層堆積，根據本發明可以提供低位成本的記憶單元陣列。
1‧‧‧基體(半導體基板)
2‧‧‧記憶體
3‧‧‧導體
4‧‧‧隔壁
10‧‧‧上面
11‧‧‧側面
12‧‧‧底面

Claims (22)

  1. 一種半導體記憶元件，具有重疊半導體、記憶體及導體的積層構造，且具有兩個上述記憶體能互相區別的穩定狀態並同時選擇上述狀態之一；其特徵在於：上述記憶體對向的兩面中一面連接上述半導體，另一面連接至上述導體，上述記憶體的側面不與上述二面平行，上述記憶體的側面被包圍連接隔壁，上述記憶體與上述半導體平行的方向的剖面，係與上述半導體連接的面且面積最窄，離上述半導體愈遠面積相同或愈廣，上述剖面的最小寬度是100nm以下，上述導體與上述半導體之間的最短距離是上述剖面的最小寬度的2倍以上。
  2. 如申請專利範圍第1項所述的半導體記憶元件，其中，上述隔壁以蝕刻速度不同的2個以上的材料的積層構成。
  3. 如申請專利範圍第1或2項所述的半導體記憶元件，其中，上述記憶體由緩衝絕緣體與鐵電體的積層構成，上述鐵電體與上述半導體不直接接觸，上述緩衝絕緣體係比上述隔壁的介電常數高的介電質。
  4. 如申請專利範圍第3項所述的半導體記憶元件，其中，包括閘極、源極、汲極、基板的4端子的電晶體，閘極端子連接至上述導體，上述閘極端子與基板端子之間施加的電壓與施加於上述記憶體與上述半導體構成的積層相等，源極端子連接至源極區域，汲極端子連接至汲極區域，上述源極區域及上述汲極區域係互相不重複的上述半導體的一 部分，上述記憶體與上述半導體相接的面夾著在中間連接邊界在兩側排列。
  5. 一種元件的製造方法，基板上形成聳立的隆起型構造體，上述隆起型構造體的寬度是100nm以下且高度是寬度的2倍以上；其特徵在於：上述隆起型構造體以隔壁覆蓋；上述隔壁覆蓋的上述隆起型構造體從上往基板的方向削減後，選擇性除去上述隆起型構造體；在上述隔壁之中形成寬度100nm以下的溝。
  6. 如申請專利範圍第5項所述的元件的製造方法，其中，上述隆起型構造體以有機物構成，上述隔壁以無機物構成，上述隆起型構造體以氧正蝕刻選擇性除去。
  7. 如申請專利範圍第5項所述的製造方法，其特徵在於：上述隆起型構造體以2層以上的積層構成，其中至少選擇性除去最下層之外的其它層。
  8. 如申請專利範圍第5、6、7項中任一項所述的元件的製造方法，其中，上述基板以2層以上的積層構成。
  9. 如申請專利範圍第5、6、7、8項中任一項所述的元件的製造方法，其中，上述隔壁係以蝕刻速度不同的2個以上的材料的積層構成。
  10. 如申請專利範圍第5、6、7、8、9項中任一項所述的元件的製造方法，其中，上述溝的開口部中附有從基板愈往上愈寬的傾斜。
  11. 一種電氣配線的製造方法，其特徵在於：以申請專利範圍 第5、6、7、8、9、10項中任一項所述的方法得到的上述溝中放入電氣導體。
  12. 一種光配線的製造方法，其特徵在於：上述隔壁是隔離光的材料，以申請專利範圍第5、6、7、8、9、10項中任一項所述的方法得到的上述溝中放入光透過材料。
  13. 一種記憶元件的製造方法，其特徵在於：以申請專利範圍第5、6、7、8、9、10項中任一項所述的方法得到的上述溝中放入記憶體。
  14. 一種鐵電閘極電晶體的製造方法，其特徵在於：上述基板至少表面是半導體，形成上述隔壁前，預先對上述隆起型構造體自行整合在上述半導體中形成上述源極區域與上述汲極區域，以申請專利範圍第5、6、7、8、9、10項中任一項所述的方法得到的上述溝中放入鐵電材料。
  15. 如申請專利範圍第14項所述的鐵電閘極電晶體的製造方法，其特徵在於：上述記憶體包含以有機金屬氣相沉積法形成膜的鐵電體。
  16. 一種電子電路的製造方法，其特徵在於：設置上述隆起型構造體的寬度2種類以上，由申請專利範圍第5、6、7、8、9、10項中任一項所述的方法所得到的2個以上不同寬的溝中同時形成記憶體膜得到的2個以上的元件構成，藉由改變上述溝的寬度，控制上述溝的內部填充的上述記憶體離基上述板的高度，可改變各元件的記憶機能的強度。
  17. 一種鐵電閘極電晶體的製造方法，其特徵在於：在半導體上形成隆起型構造體；對上述隆起型構造體自行整合形成 源極區域與汲極區域；覆蓋上述半導體及上述隆起型構造體的上方形成隔壁；上述隆起型構造體與其周圍的隔壁從上往基板的方向削減之後，選擇性除去上述隆起型構造體；在隔壁之中形成溝，上述隔壁之中上述溝的壁面處的高度，相較於從上述溝的中心離開僅僅相當於上述溝的寬度的距離的位置中的上述隔壁的高度，相同或更低，上述溝中放入鐵電材料。
  18. 一種記憶單元陣列，其特徵在於：以申請專利範圍第4項所述的半導體記憶元件1個作為1個記憶單元，上述記憶單元在基板面內以2行2列以上規律排列的記憶單元陣列，屬於共同的記憶單元陣列的記憶單元的基板端子之間互相同電位，包括排成橫方向一列的2個以上的記憶單元的閘極端子之間電氣短路的閘極線、排成縱方向一列的2個以上的記憶單元的汲極端子之間電氣短路的汲極線以及排成縱方向一列的2個以上的記憶單元的源極端子之間電氣短路的源極線，汲極線與源極線平行，閘極線與汲極線及源極線直交，用以構成汲極線的汲極端子之間的短路及用以構成源極線的源極端子之間的短路，兩者都不經由接觸孔(contact hole)，以相當於各記憶單元的汲極區域及源極區域的半導體活性性區域之間的連結形成。
  19. 如申請專利範圍第18項所述的記憶單元陣列，上述記憶單元每縱方向鄰接的兩列組成對，每一對中共有1條源極線，夾住源極線兩側具有汲極線，二列記憶單元對源極線具有左右對稱的配置。
  20. 一種記憶單元陣列，其特徵在於：以申請專利範圍第1、2、3、4項中任一項所述的半導體記憶元件作為記憶單元，上述記憶單元在基板面內以2行2列以上規律排列且上述基板上垂直的方向即高度方向上2階以上的階層堆疊的記憶單元陣列，在高度方向上，上下最接近的2個階層之間互相組成對，各對中上下的記憶單元夾住導體面對稱相對，上下相對的記憶單元之間具有導體。
  21. 一種記憶單元陣列，其特徵在於：以申請專利範圍第18項所述的半導體單元陣列為1階層單位，上述階層單位堆疊2階以上的記憶單元陣列，高度方向上上下最接近的2個階層單位之間互相組成對，各對中上下的記憶單元夾住閘極線面對稱相對，上下相對的記憶單元之間共有閘極線。
  22. 一種記憶單元陣列，其特徵在於：以申請專利範圍第19項所述的半導體單元陣列為1階層單位，上述階層單位堆疊2階以上的記憶單元陣列，在高度方向上，上下最接近的2個階層單位之間互相組成對，各對中上下的記憶單元夾住閘極線面對稱相對，上下相對的記憶單元之間共有閘極線。
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