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TW201810435A - 雙載子接面電晶體 - Google Patents

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TW201810435A
TW201810435A TW105128444A TW105128444A TW201810435A TW 201810435 A TW201810435 A TW 201810435A TW 105128444 A TW105128444 A TW 105128444A TW 105128444 A TW105128444 A TW 105128444A TW 201810435 A TW201810435 A TW 201810435A
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fin
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junction transistor
gate
isolation
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王冠迪
周玲君
李坤憲
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聯華電子股份有限公司
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Abstract

一種雙載子接面電晶體包括一半導體基底以及一第一隔離結構。半導體基底包括一第一鰭狀結構位於一射極區中、一第二鰭狀結構位於一基極區中以及一第三鰭狀結構位於一集極區中。第一鰭狀結構、第二鰭狀結構以及第三鰭狀結構係分別沿一第一方向延伸。基極區係與射極區相鄰，且基極區係位於射極區與集極區之間。第一隔離結構設置於第一鰭狀結構與第二鰭狀結構之間，且第一隔離結構於第一方向上之長度係小於或等於40奈米。雙載子接面電晶體的有效基極寬度可因設置第一隔離結構而縮短，且雙載子接面電晶體的電流增益亦可因此獲得提升。

Description

雙載子接面電晶體
本發明係關於一種雙載子接面電晶體(bipolar junction transistor，BJT)，尤指一種具有半導體鰭狀結構之雙載子接面電晶體。
半導體積體電路之技術隨著時間不斷地進步成長，每個新世代製程下的產品都較前一個世代具有更小且更複雜的電路設計。在各晶片區域上的功能元件因產品革新需求而必須使其數量與密度不斷地提升，當然也就使得各元件幾何尺寸需越來越小。在積體電路中，電晶體為很重要的半導體元件。電晶體種類很多，依工作原理可分為雙載子接面電晶體(bipolar junction transistor，BJT)和場效電晶體(field effect transistor，FET)。近年來，為了滿足元件幾何尺寸持續微縮的設計要求，相關業界係提出以立體或非平面(non-planar)多閘極電晶體元件如鰭式場效電晶體(fin field effect transistor，FinFET)元件來取代平面電晶體元件。然而，如何與鰭式場效電晶體的製程整合而一併製作出高效能之鰭式雙極性接面電晶體仍是相關業界持續努力的課題。
本發明提供了一種雙載子接面電晶體(bipolar junction transistor，BJT)，利用長度較短之隔離結構來隔離位於射極區之鰭狀結構與位於基極區之鰭狀結構，藉此可縮短雙載子接面電晶體中的有效基極寬度(base width)，並進而使得雙載子接面電晶體的電流增益(current gain)獲得提升。
根據本發明之一實施例，本發明提供了一種雙載子接面電晶體，包括一半導體基底以及一第一隔離結構。半導體基底包括一第一鰭狀結構、一第二鰭狀結構以及一第三鰭狀結構。第一鰭狀結構位於一射極區中，第二鰭狀結構位於一基極區中，而第三鰭狀結構位於一集極區中。第一鰭狀結構、第二鰭狀結構以及第三鰭狀結構係分別沿一第一方向延伸。基極區係與射極區相鄰，且基極區係位於射極區與集極區之間。第一隔離結構設置於第一鰭狀結構與第二鰭狀結構之間，且第一隔離結構於第一方向上之長度係小於或等於40奈米。
在本發明之雙載子接面電晶體中，用以隔離位於射極區之鰭狀結構與位於基極區之鰭狀結構的隔離結構可與於其他鰭狀結構中用以隔離同一鰭狀結構上兩相鄰之半導體元件的擴散阻斷(diffusion break)一併形成，故可形成比一般形成於多個鰭狀結構之間的淺溝隔離(shallow trench isolation)結構還要短的隔離結構，藉此達到縮短雙載子接面電晶體中的有效基極寬度與提升電流增益之效果。
請參閱第1圖與第2圖。第1圖所繪示為本發明第一實施例之雙載子接面電晶體的示意圖。第2圖為沿第1圖中剖線A-A’所繪示之剖視示意圖。如第1圖與第2圖所示，本實施例提供一雙載子接面電晶體(bipolar junction transistor，BJT)101，包括一半導體基底10。本實施例之半導體基底10可包括矽基底、磊晶矽基底、矽鍺基底、碳化矽基底或絕緣層覆矽(silicon-on-insulator，SOI)基底，但並不以此為限。半導體基底10包括至少一鰭狀結構10F，而鰭狀結構10F可包括一半導體材料之鰭狀結構。在本實施例中，半導體基底10可包括複數個鰭狀結構10F，各鰭狀結構10F係沿一第一方向D1延伸，且多個鰭狀結構10F可沿一第二方向D2重複排列，而第一方向D1可大體上與第二方向D2正交，但並不以此為限。鰭狀結構10F可經由對半導體基底10進行圖案化製程(例如多重曝光製程)而形成，而鰭狀結構10F之間可經由淺溝隔離結構(例如第1圖與第2圖中所示之第二隔離結構20)隔開。淺溝隔離結構可包括單層或多層之絕緣材料例如氧化物絕緣材料，但並不以此為限。
在雙載子接面電晶體101中定義有一射極(emitter)區R1、一基極(base)區R2以及一集極(collector)區R3。基極區R2的相對兩側係分別與射極區R1以及集極區R3相鄰且相接，而基極區R2係位於射極區R1與集極區R3之間。在一些實施例中，可以射極區R1為中心，使基極區R2於水平方向圍繞射極區R1，並使集極區R3圍繞基極區R2與射極區R1，但本發明並不以此為限。其他可能之射極區、基極區以及集極區之間的排列設置方式仍屬本發明之範疇。此外，如第1圖與第2圖所示，位於射極區R1之鰭狀結構10F可被定義為第一鰭狀結構F1，位於基極區R2之鰭狀結構10F可被定義為第二鰭狀結構F2，而位於集極區R3之鰭狀結構10F可被定義為第三鰭狀結構F3。因此，第一鰭狀結構F1、第二鰭狀結構F2以及第三鰭狀結構F3亦係分別沿第一方向D1延伸。
此外，雙載子接面電晶體101更包括一第一導電型態井區W1、一第二導電型態井區W2、一第一磊晶層41、一第二磊晶層42以及一第三磊晶層43。第一導電型態井區W1係位於射極區R1與基極區R2中，第二導電型態井區W2係位於集極區R3中，第一磊晶層41係設置於第一鰭狀結構F1中，第二磊晶層42係設置於第二鰭狀結構F2中，而第三磊晶層43係設置於第三鰭狀結構F3中。更進一步說明，第一導電型態井區W1係形成於射極區R1與基極區R2之半導體基底10中，而第一鰭狀結構F1與第二鰭狀結構F2亦為第一導電型態而與第一導電型態井區W1相連。第二導電型態井區W2係形成於集極區R3之半導體基底10中，而第三鰭狀結構F3亦為第二導電型態而與第二導電型態井區W2相連。此外，第一磊晶層41與第三磊晶層43可分別包括第二導電型態磊晶材料，且第二磊晶層42可包括第一導電型態磊晶材料。例如，第一磊晶層41、第二磊晶層42以及第三磊晶層43可分別包括磷化矽(SiP)、鍺化矽(SiGe)、碳化矽(SiC)或其他適合之磊晶材料。上述之第一導電型態與第二導電型態可為兩互補之導電型態，例如分別為P型或N型。舉例來說，當第一導電型態為N型而第二導電型態為P型時，雙載子接面電晶體101可被視為一PNP型雙載子接面電晶體，而當第一導電型態為P型而第二導電型態為N型時，雙載子接面電晶體101可被視為一NPN型雙載子接面電晶體。此外，在一些實施例中，半導體基底10可為一第二導電型態基底，或者可為一具有第二導電型態深井形成於上述之第一導電型態井區W1與第二導電型態井區W2下方之第一導電型態基底。
此外，雙載子接面電晶體101可更包括複數個閘極結構G，閘極結構G係跨過鰭狀結構10F設置。舉例來說，各閘極結構G可沿第二方向D2延伸而與複數個鰭狀結構10F交錯且跨過複數個鰭狀結構10F，但並不以此為限。在一些實施例中，閘極結構G可與在半導體基板10上其他區域(例如場效電晶體區)所要進行之取代金屬閘極(replacement metal gate，RMG)製程中的虛置閘極結構(未圖示)一併形成，故閘極結構G的材料可包括例如多晶矽、非晶矽等半導體材料，但並不以此為限。在一些實施例中，閘極結構G亦可視需要包括導電材料或絕緣材料。此外，各閘極結構G的側壁上可設置一間隙子50。間隙子50的材料可包括氧化物、氮化物、氮氧化物或其他適合之絕緣材料，且間隙子50可由單層或多層之上述的材料層所形成，但並不以此為限。上述之第一磊晶層41、第二磊晶層42以及第三磊晶層43可於閘極結構G以及間隙子50的形成步驟之後再形成於鰭狀結構10F中，但並不以此為限。此外，雙載子接面電晶體101可更包括一層間介電層60以及複數個接觸結構70。層間介電層60可覆蓋半導體基底10、第二隔離結構20、閘極結構G、間隙子50、第一磊晶層41、第二磊晶層42以及第三磊晶層43，而各接觸結構70可貫穿層間介電層60而分別與第一磊晶層41、第二磊晶層42或第三磊晶層43形成電性連接而分別形成雙載子接面電晶體101之射極、基極與集極。
值得說明的是，在雙載子接面電晶體101中，射極區R1之第一鰭狀結構F1與基極區R2之第二鰭狀結構F2之間係被第二隔離結構20形成隔離，而部分之第二隔離結構20亦同時形成在兩相鄰之鰭狀結構10F之間以及集極區R3之一外側。此外，第二隔離結構20可藉由在鰭狀結構10F形成之後於半導體基底10上形成一絕緣材料層填入各鰭狀結構10F之間的空隙，再進行一回蝕刻製程所形成。因此，第二隔離結構20的長度(例如第2圖中所示於第一方向D1上之第二長度20L)無法有效地縮短(例如一般約為1.5微米)，對於雙載子接面電晶體101的電性表現例如電流增益(current gain)提升上產生阻礙。
下文將針對本發明的不同實施例進行說明，且為簡化說明，以下說明主要針對各實施例不同之處進行詳述，而不再對相同之處作重覆贅述。此外，本發明之各實施例中相同之元件係以相同之標號進行標示，以利於各實施例間互相對照。
請參閱第3圖與第4圖。第3圖所繪示為本發明第二實施例之雙載子接面電晶體的示意圖。第4圖為沿第3圖中剖線B-B’所繪示之剖視示意圖。如第3圖與第4圖所示，本實施例提供一雙載子接面電晶體102，包括半導體基底10以及一第一隔離結構31。半導體基底10包括複數個鰭狀結構10F，而鰭狀結構10F包括第一鰭狀結構F1、第二鰭狀結構F2以及第三鰭狀結構F3。第一鰭狀結構F1位於射極區R1中，第二鰭狀結構F2位於基極區R2中，而第三鰭狀結構F3位於集極區R3中。第一鰭狀結構F1、第二鰭狀結構F2以及第三鰭狀結構F3係分別沿第一方向D1延伸。基極區R2係與射極區R1相鄰，且基極區R2係位於射極區R1與集極區R3之間。第一隔離結構31設置於第一鰭狀結構F1與第二鰭狀結構F2之間，且第一隔離結構31於第一方向D1上之長度(例如第4圖中所示之第一長度31L)係小於或等於40奈米。換句話說，相較於上述第一實施例，在本實施例之雙載子接面電晶體102中，由於射極區R1之第一鰭狀結構F1與基極區R2之第二鰭狀結構F2之間係被長度較小之第一隔離結構31形成隔離，故可縮短雙載子接面電晶體102中的有效基極寬度(base width)，並進而使得雙載子接面電晶體102的電流增益獲得提升。
此外，在一些實施例中，雙載子接面電晶體102可更包括一第三隔離結構32設置於基極區R2之第二鰭狀結構F2與集極區R3之第三鰭狀結構F3之間，且第三隔離結構32於第一方向D1上之長度(例如第4圖中所示之第三長度32L)係小於或等於40奈米，藉此更進一步縮短雙載子接面電晶體102中的有效基極寬度，但並不以此為限。更進一步說明，在一些實施例中，於第一方向D1上相鄰之第一鰭狀結構F1、第二鰭狀結構F2以及第三鰭狀結構F3可藉由於同一個鰭狀結構10F中形成上述之第一隔離結構31與第三隔離結構32而形成。換句話說，一個鰭狀結構10F可被第一隔離結構31與第三隔離結構32分割成第一鰭狀結構F1、第二鰭狀結構F2以及第三鰭狀結構F3，故第一隔離結構31與第三隔離結構32可於第二隔離結構20之後形成，而第一隔離結構31與第三隔離結構32可藉由與形成鰭狀結構10F之圖案化製程不同之另一個或多個製程步驟於鰭狀結構10F中形成溝槽並於溝槽中填入隔離材料所形成，故可有效地控制第一隔離結構31與第三隔離結構32的長度，使其長度在製程能力以及元件電性考量下盡量縮短(例如小於或等於40奈米)，藉此達到縮短有效基極寬度的目的。舉例來說，第一隔離結構31與第三隔離結構32可與於其他鰭狀結構10F中用以隔離同一鰭狀結構10F上兩相鄰之半導體元件(例如鰭式場效電晶體)的單擴散阻斷(single diffusion break，SDB)一併形成，但並不以此為限。上述之填入溝槽之隔離材料可包括絕緣材料例如氧化物絕緣材料或其他適合之絕緣材料，且隔離材料可藉由例如可流動式化學氣相沉積(flowable chemical vapor deposition，FCVD)方式形成，並可視需要搭配一退火製程來形成第一隔離結構31與第三隔離結構32，但並不以此為限。
在一些實施例中，第一隔離結構31係直接與第一鰭狀結構F1以及第二鰭狀結構F2接觸且連接，而第一鰭狀結構F1與第二鰭狀結構F2之間係被第一隔離結構31隔離；第三隔離結構32係直接與第二鰭狀結構F2以及第三鰭狀結構F3接觸且連接，且第二鰭狀結構F2與第三鰭狀結構F3之間係被第三隔離結構32隔離。此外，本實施例之第二隔離結構20係至少部分設置於集極區R3之一外側以及部分設置於在第二方向D2上兩相鄰之鰭狀結構10F之間。由於第一隔離結構31與第三隔離結構32的深度一般未超過鰭狀結構10F於垂直方向上D3的高度，故第一隔離結構31之一上表面(例如第4圖中所示之第一上表面31T)與第三隔離結構32之一上表面(例如第4圖中所示之第三上表面32T)係分別於垂直方向D3上高於第二隔離結構20之一上表面(例如第4圖中所示之第二上表面20T)，且第一隔離結構31之一底面(例如第4圖中所示之第一底面31B)與第三隔離結構32之一底面(例如第4圖中所示之第三底面32B)係分別於垂直方向D3上高於第二隔離結構20之一底面(例如第4圖中所示之第二底面20B)，但並不以此為限。此外，由於第一隔離結構31與第三隔離結構32可由相同的製程一併形成，故第三隔離結構32之第三上表面32T可大體上與第一隔離結構31之第一上表面31T等高，而第三隔離結構32之第三底面32B可大體上與第一隔離結構31之第一底面31B等高，但並不此為限。在一些實施例中，亦可視設計需要分別形成高度或/及深度上有所差異之第一隔離結構31與第三隔離結構32。
如第3圖與第4圖所示，雙載子接面電晶體102可更包括複數個第一閘極結構G1、複數個第二閘極結構G2以及複數個第三閘極結構G3。各第一閘極結構G1、各第二閘極結構G2以及各第三閘極結構G3可分別沿第二方向D2延伸而互相平行，但並不以此為限。第一閘極結構G1係至少部分設置於第一隔離結構31上，第三閘極結構G3係至少部分設置於第三隔離結構32上，多個第二閘極結構G2中之至少一個係設置於第一鰭狀結構F1上且跨過第一鰭狀結構F1，且部分之第二閘極結構G2亦可設置於第三鰭狀結構F3上且跨過第三鰭狀結構F3。各第一閘極結構G1、各第二閘極結構G2以及各第三閘極結構G3的側壁上可設置有間隙子50。第一磊晶層41、第二磊晶層42以及第三磊晶層43係分別設置於第一鰭狀結構F1、第二鰭狀結構F2以及第三鰭狀結構F3中，故位於第一隔離結構31上之第一閘極結構G1係於第一方向D1上設置於第一磊晶層41與第二磊晶層42之間，而位於第三隔離結構32上之第三閘極結構G3係於第一方向D1上設置於第二磊晶層42與第三磊晶層43之間。由於第一閘極結構G1與第三閘極結構G3係於垂直方向D3上分別對應第一隔離結構31以及第三隔離結構32設置，而第一閘極結構G1與第三閘極結構G3於第一方向D1上的寬度會影響到第一磊晶層41、第二磊晶層42以及第三磊晶層43的形成狀況，故第一閘極結構G1與第三閘極結構G3於第一方向D1上的寬度(例如第4圖中所示之第一寬度WD1與第三寬度WD3)較佳可大體上分別與第一隔離結構31以及第三隔離結構32的長度接近。因此，第一閘極結構G1之第一寬度WD1與第三閘極結構G3之第三寬度WD3係分別小於各第二閘極結構G2之寬度(例如第4圖中所示之第二寬度WD2)。
如第4圖所示，在一些實施例中，第一閘極結構G1可包括一介電層P1以及一閘極P2。介電層P1係設置於第一鰭狀結構F1以及第二鰭狀結構F2上，而閘極P2係部分設置於介電層P1上且部分設置於第一隔離結構31上。更進一步說明，介電層P1可與鰭狀結構10F上形成之其他半導體元件(例如鰭式場效電晶體)所需之介電層(未繪示)同時形成，而介電層P1可包括例如氧化矽層或其他適合之介電材料。當第一隔離結構31之材料為氮化物例如氮化矽時，若以加熱的方式形成介電層P1，介電層P1會形成於被暴露之鰭狀結構10F上而不會直接形成於第一隔離結構31的上表面，故部分之介電層P1係於垂直方向D3上設置於第一鰭狀結構F1以及第二鰭狀結構F2上，且部分之介電層P1係設置於該第一鰭狀結構F1之側壁上以及第二鰭狀結構F2之側壁上，而第一隔離結構31的一上部可被介電層P1於第一方向D1上夾設，但並不以此為限。換句話說，設置於第一隔離結構31上之第一閘極結構G1可直接接觸在第一方向D1上兩側之第一鰭狀結構F1與第二鰭狀結構F2。此外，第三閘極結構G3亦可包括一介電層P3以及一閘極P4，介電層P3係設置於第二鰭狀結構F2以及第三鰭狀結構F3上，而閘極P4係部分設置於介電層P3上且部分設置於第三隔離結構32上。介電層P3可與第一閘極結構G1之介電層P1的材料相同且由同一製程一併形成，但並不以此為限。部分之介電層P3係於垂直方向D3上設置於第二鰭狀結構F2以及第三鰭狀結構F3上，且部分之介電層P3係設置於該第二鰭狀結構F2之側壁上以及第三鰭狀結構F3之側壁上，而第三隔離結構32的一上部可被介電層P3於第一方向D1上夾設，但並不以此為限。換句話說，設置於第三隔離結構32上之第三閘極結構G3可直接接觸在第一方向D1上兩側之第二鰭狀結構F2與第三鰭狀結構F3。
請參閱第5圖。第5圖所繪示為本發明第三實施例之雙載子接面電晶體的示意圖。如第5圖所示，與上述第二實施例不同的地方在於，在本實施例之雙載子接面電晶體103中，第二鰭狀結構F2與第三鰭狀結構F3之間係被第二隔離結構20隔離，故雙載子接面電晶體103並不具有上述第二實施例中的第三隔離結構與第三閘極結構。因此，第三鰭狀結構F3可於第一隔離結構31之前形成，而雙載子接面電晶體103可藉由第一隔離結構31隔離第一鰭狀結構F1與第二鰭狀結構F2，藉此達到縮短雙載子接面電晶體103中的有效基極寬度之目的。
請參閱第6圖與第4圖。第6圖所繪示為本發明第四實施例之雙載子接面電晶體104的示意圖。其中第6圖為一上視圖，而第4圖可被視為沿第6圖中剖線C-C’所繪示之剖視示意圖。如第6圖與第4圖所示，與上述第二實施例不同的地方在於，在本實施例之雙載子接面電晶體104中，射極區R1、基極區R2以及集極區R3可沿第一方向D1依序排列，而基極區R2可未圍繞射極區R1，且集極區R3可未圍繞基極區R2與射極區R1。舉例來說，如第6圖所示，沿第一方向D1上可依序設置集極區R3、基極區R2、射極區R1、另一個基極區R2以及另一個集極區R3。
請參閱第7圖與第5圖。第7圖所繪示為本發明第五實施例之雙載子接面電晶體105的示意圖。其中第7圖為一上視圖，而第5圖可被視為沿第7圖中剖線D-D’所繪示之剖視示意圖。如第7圖與第5圖所示，與上述第三實施例不同的地方在於，本實施例之雙載子接面電晶體105可具有一個射極區R1與兩個基極區R2以及兩個集極區R3搭配設置，兩個基極區R2係分別設置於射極區R1於第一方向D1上的兩側，而兩個集極區R3係分別設置於基極區R2以及射極區R1於第二方向D2上的兩側。
值得說明的是，本發明之雙載子接面電晶體中的射極區、基極區以及集極區的配置位置設計並不以上述各實施例的狀況為限，其他可能之射極區、基極區以及集極區之間的排列設置方式仍屬本發明之範疇。
綜上所述，在本發明之雙載子接面電晶體中，係利用長度較短之隔離結構來隔離位於射極區之鰭狀結構與位於基極區之鰭狀結構，藉此達到縮短雙載子接面電晶體中的有效基極寬度之目的，並進而可使得雙載子接面電晶體的電流增益獲得提升且可縮小雙載子接面電晶體的元件尺寸，對於積體電路之積集度的提升亦有正面幫助。此外，位於射極區之鰭狀結構與基極區之鰭狀結構之間的隔離結構可與兩相鄰之鰭式場效電晶體之間的擴散阻斷結構一併形成，而本發明之雙載子接面電晶體可有效地與鰭式場效電晶體的製程整合，並可使得雙載子接面電晶體的效能獲得提升。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10‧‧‧半導體基底
10F‧‧‧鰭狀結構
20‧‧‧第二隔離結構
20B‧‧‧第二底面
20L‧‧‧第二長度
20T‧‧‧第二上表面
31‧‧‧第一隔離結構
31B‧‧‧第一底面
31L‧‧‧第一長度
31T‧‧‧第一上表面
32‧‧‧第三隔離結構
32B‧‧‧第三底面
32L‧‧‧第三長度
32T‧‧‧第三上表面
41‧‧‧第一磊晶層
42‧‧‧第二磊晶層
43‧‧‧第三磊晶層
50‧‧‧間隙子
60‧‧‧層間介電層
70‧‧‧接觸結構
101-105‧‧‧雙載子接面電晶體
D1‧‧‧第一方向
D2‧‧‧第二方向
D3‧‧‧垂直方向
F1‧‧‧第一鰭狀結構
F2‧‧‧第二鰭狀結構
F3‧‧‧第三鰭狀結構
G‧‧‧閘極結構
G1‧‧‧第一閘極結構
G2‧‧‧第二閘極結構
G3‧‧‧第三閘極結構
P1‧‧‧介電層
P2‧‧‧閘極
P3‧‧‧介電層
P4‧‧‧閘極
R1‧‧‧射極區
R2‧‧‧基極區
R3‧‧‧集極區
W1‧‧‧第一導電型態井區
W2‧‧‧第二導電型態井區
WD1‧‧‧第一寬度
WD2‧‧‧第二寬度
WD3‧‧‧第三寬度
第1圖所繪示為本發明第一實施例之雙載子接面電晶體的示意圖。 第2圖為沿第1圖中剖線A-A’所繪示之剖視示意圖。 第3圖所繪示為本發明第二實施例之雙載子接面電晶體的示意圖。 第4圖為沿第3圖中剖線B-B’所繪示之剖視示意圖。 第5圖所繪示為本發明第三實施例之雙載子接面電晶體的示意圖。 第6圖所繪示為本發明第四實施例之雙載子接面電晶體的示意圖。 第7圖所繪示為本發明第五實施例之雙載子接面電晶體的示意圖。

Claims (20)

  1. 一種雙載子接面電晶體(bipolar junction transistor，BJT)，包括： 一半導體基底，包括： 一第一鰭狀結構，位於一射極(emitter)區中； 一第二鰭狀結構，位於一基極(base)區中，其中該基極區係與該射極區相鄰；以及 一第三鰭狀結構，位於一集極(collector)區中，其中該第一鰭狀結構、該第二鰭狀結構以及該第三鰭狀結構係分別沿一第一方向延伸，且該基極區係位於該射極區與該集極區之間；以及 一第一隔離結構，設置於該第一鰭狀結構與該第二鰭狀結構之間，其中該第一隔離結構於該第一方向上之長度係小於或等於40奈米。
  2. 如請求項1所述之雙載子接面電晶體，其中該第一隔離結構係直接與該第一鰭狀結構以及該第二鰭狀結構連接，且該第一鰭狀結構與該第二鰭狀結構之間係被該第一隔離結構隔離。
  3. 如請求項1所述之雙載子接面電晶體，更包括： 一第二隔離結構，至少部分設置於該集極區之一外側。
  4. 如請求項3所述之雙載子接面電晶體，其中該第一隔離結構之一上表面係於一垂直方向上高於該第二隔離結構之一上表面。
  5. 如請求項3所述之雙載子接面電晶體，其中該第一隔離結構之一底面係於一垂直方向上高於該第二隔離結構之一底面。
  6. 如請求項1所述之雙載子接面電晶體，更包括： 一第一閘極結構，其中該第一閘極結構係至少部分設置於該第一隔離結構上。
  7. 如請求項6所述之雙載子接面電晶體，更包括： 複數個第二閘極結構，其中該等第二閘極結構中之至少一個係設置於該第一鰭狀結構上且跨過該第一鰭狀結構。
  8. 如請求項7所述之雙載子接面電晶體，其中該第一閘極結構以及各該第二閘極結構係沿一第二方向延伸，且該第一閘極結構係與該等第二閘極結構互相平行。
  9. 如請求項7所述之雙載子接面電晶體，其中該第一閘極結構之寬度係小於各該第二閘極結構之寬度。
  10. 如請求項6所述之雙載子接面電晶體，更包括： 一第一磊晶層，設置於該第一鰭狀結構中；以及 一第二磊晶層，設置於該第二鰭狀結構中，其中位於該第一隔離結構上之該第一閘極結構係於該第一方向上設置於該第一磊晶層與該第二磊晶層之間。
  11. 如請求項6所述之雙載子接面電晶體，其中該第一閘極結構包括： 一介電層，設置於該第一鰭狀結構以及該第二鰭狀結構上；以及 一閘極，部分設置於該介電層上且部分設置於該第一隔離結構上。
  12. 如請求項11所述之雙載子接面電晶體，其中部分之該介電層係於一垂直方向上設置於該第一鰭狀結構以及該第二鰭狀結構上，且部分之該介電層係設置於該第一鰭狀結構之側壁上以及該第二鰭狀結構之側壁上。
  13. 如請求項1所述之雙載子接面電晶體，更包括： 一第三隔離結構，設置於該第二鰭狀結構與該第三鰭狀結構之間，其中該第三隔離結構於該第一方向上之長度係小於或等於40奈米。
  14. 如請求項13所述之雙載子接面電晶體，其中該第三隔離結構係直接與該第二鰭狀結構以及該第三鰭狀結構連接，且該第二鰭狀結構與該第三鰭狀結構之間係被該第三隔離結構隔離。
  15. 如請求項13所述之雙載子接面電晶體，其中該第三隔離結構之一上表面係大體上與該第一隔離結構之一上表面等高。
  16. 如請求項13所述之雙載子接面電晶體，其中該第三隔離結構之一底面係大體上與該第一隔離結構之一底面等高。
  17. 如請求項13所述之雙載子接面電晶體，更包括： 複數個第二閘極結構，其中該等第二閘極結構中之至少一個係設置於該第一鰭狀結構上且跨過該第一鰭狀結構；以及 一第三閘極結構，其中該第三閘極結構係至少部分設置於該第三隔離結構上。
  18. 如請求項17所述之雙載子接面電晶體，其中該第三閘極結構之寬度係小於各該第二閘極結構之寬度。
  19. 如請求項17所述之雙載子接面電晶體，更包括： 一第二磊晶層，設置於該第二鰭狀結構中；以及 一第三磊晶層，設置於該第三鰭狀結構中，其中位於該第三隔離結構上之該第三閘極結構係於該第一方向上設置於該第二磊晶層與該第三磊晶層之間。
  20. 如請求項1所述之雙載子接面電晶體，更包括： 一第一導電型態井區，位於該射極區與該基極區中；以及 一第二導電型態井區，位於該集極區中。
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