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CN111029405B - 半导体器件 - Google Patents

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CN111029405B CN201910742197.9A CN201910742197A CN111029405B CN 111029405 B CN111029405 B CN 111029405B CN 201910742197 A CN201910742197 A CN 201910742197A CN 111029405 B CN111029405 B CN 111029405B
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Abstract

提供了一种半导体器件，包括：衬底；有源区，从所述衬底向上突出；多个有源鳍，从所述有源区向上突出并在与所述衬底的上表面平行的第一方向上延伸，所述多个有源鳍设置在与所述衬底的所述上表面平行并与所述第一方向交叉的第二方向上；以及隔离结构，设置在所述衬底上，所述隔离结构覆盖所述有源区的侧壁和所述多个有源鳍中的每一个的侧壁的下部，其中，所述有源区的与所述多个有源鳍中的第一有源鳍相邻的第一侧壁具有阶梯形状，所述第一有源鳍在所述第二方向上设置在所述有源区的第一边缘上。

Description

半导体器件
相关申请的交叉引用
本申请要求于2018年10月10日在韩国知识产权局（KIPO）递交的韩国专利申请No.10-2018-0120153的优先权，其全部内容通过引用合并于此。
技术领域
示例实施例涉及半导体器件。更具体地，示例实施例涉及包括鳍式场效应晶体管（finFET）的半导体器件。
背景技术
当形成finFET时，在执行浅沟槽隔离（STI）工艺以形成有源鳍之后，在有源鳍之间形成隔离层，以及可以执行所谓的深沟槽隔离（DTI）工艺，其中仅期望区域中的一些有源鳍被留下，并且剩余区域中的其他有源鳍使用蚀刻掩模通过蚀刻工艺被去除。然而，当执行DTI工艺以去除隔离层和有源鳍时，蚀刻轮廓可以不是竖直的，因此待去除的相邻有源鳍的一部分可以保留以产生重影鳍（ghost fin）。可能在重影鳍上形成不期望的源极层/漏极层，因此可能发生电短路。
发明内容
示例实施例提供了一种包括具有改进特性的finFET的半导体器件。
根据示例实施例的一方面，提供了一种半导体器件，包括：衬底；有源区，从所述衬底向上突出；多个有源鳍，从所述有源区向上突出并在与所述衬底的上表面平行的第一方向上延伸，所述多个有源鳍设置在与所述衬底的所述上表面平行并与所述第一方向交叉的第二方向上；以及隔离结构，设置在所述衬底上，所述隔离结构覆盖所述有源区的侧壁和所述多个有源鳍中的每一个的侧壁的下部，其中，所述有源区的与所述多个有源鳍中的第一有源鳍相邻的第一侧壁具有阶梯形状，所述第一有源鳍在所述第二方向上设置在所述有源区的第一边缘上。
根据示例实施例的另一方面，提供了一种半导体器件，包括：衬底；有源区，从所述衬底向上突出，所述有源区包括：下部，在与所述衬底的上表面平行的第二方向上具有第一宽度；以及上部，设置在所述下部上，所述上部在所述第二方向上具有小于所述第一宽度的第二宽度；有源鳍，从所述有源区向上突出并在第一方向上延伸，所述第一方向与所述衬底的所述上表面平行并与所述第二方向交叉；以及隔离结构，设置在所述衬底上，所述隔离结构覆盖所述有源区的侧壁和所述有源鳍的侧壁的下部。
根据示例实施例的另一方面，提供了一种半导体器件，包括：衬底；有源区，从所述衬底向上突出；多个有源鳍，从所述有源区向上突出并在与所述衬底的上表面平行的第一方向上延伸，所述有源鳍设置在与所述衬底的所述上表面平行并与所述第一方向交叉的第二方向上；隔离结构，设置在所述衬底上，所述隔离结构覆盖所述有源区的侧壁和所述多个有源鳍中的每一个的侧壁的下部；栅极结构，分别设置在所述多个有源鳍和所述隔离结构上，所述栅极结构在所述第二方向上延伸；以及源极层/漏极层，与所述栅极结构相邻地设置在所述多个有源鳍上，其中，所述有源区的与所述多个有源鳍中的第一有源鳍相邻的第一侧壁具有阶梯形状，所述第一有源鳍在所述第二方向上设置在所述有源区的第一边缘上。
附图说明
从结合附图对示例实施例的以下描述中，上述和/或其他方面将变得清楚明白并且更容易理解，其中：
图1至图19是示出了根据示例实施例的制造半导体器件的方法的平面图和截面图；
图20至图22是示出了根据相关的示例的制造半导体器件的方法的截面图；
图23至图28是示出了根据示例实施例的制造半导体器件的方法的截面图；以及
图29和图30是示出了根据相关的示例的制造半导体器件的方法的截面图。
具体实施方式
在下文中将参考附图更全面地描述根据示例实施例的半导体器件。
将理解的是，当一元件或层被称为在另一元件或层“上面”、“之上”、“上”、“连接到”或“耦接到”另一元件或层时，其可以直接在该另一元件或层上面、之上、上、直接连接到或耦接到该另一元件或层，或者可以存在中间元件或层。相反，当一元件被称为“直接在”另一元件或层“上面”、“之上”、“上”、“直接连接到”或“直接耦接到”另一元件或层时，不存在中间元件或层。贯穿附图，相似标记表示相似元件。本文中所使用的术语“和/或”包括相关列出项目中的一个或多个的任意和所有组合。
下文中，将与衬底的上表面实质上平行且彼此相交的两个方向分别定义为第一方向和第二方向，并且将与衬底的上表面实质上垂直的竖直方向定义为第三方向。在示例实施例中，第一方向和第二方向可以彼此实质上正交。
图1至图19是示出了根据示例实施例的制造半导体器件的方法的平面图和截面图。具体地，图1、3、6、8、11和15是平面图，而图2、4-5、7、9-10、12-14和16-19是截面图。
图2、4、9、12和16是分别沿图1、3、8、11和15中对应平面图的A-A'线截取的截面图。图5、13和17是分别沿图3、11和15中对应平面图的B-B'线截取的截面图。图7、10、14和18是分别沿图6、8、11和15中对应平面图的C-C'线截取的截面图。图19是沿图15中对应平面图的D-D’线截取的截面图。
参考图1和图2，可以使用第一蚀刻掩模通过第一蚀刻工艺蚀刻衬底100的上部以形成有源鳍110。
衬底100可以包括例如硅、锗、硅-锗等的半导体材料或者例如磷化镓（GaP）、砷化镓（GaAs）、碲化镓（GaSb）等的III-V族化合物。在一些示例实施例中，衬底100可以是绝缘体上硅（SOI）衬底或者绝缘体上锗（GOI）衬底。
在下文中，衬底100的下部，即，衬底100的高度低于有源鳍110的下表面的一部分可以被称为衬底100，其可以与有源鳍110区分开。
在示例实施例中，每个有源鳍110可以在第一方向上延伸，并且多个有源鳍110可以形成为沿着与第一方向垂直的第二方向以规则间隔彼此间隔开，如图1所示。
由于一般蚀刻工艺的特性，通过第一蚀刻工艺形成的每个有源鳍110分别在垂直于第一方向和第二方向的第三方向上不具有竖直于衬底100的上表面的侧壁，并且可以形成为相对于衬底100的上表面具有例如大于80度且小于90度的角度。因此，每个有源鳍110的宽度可以朝向衬底100的上表面从其上部向其下部逐渐增大，并且有源鳍110之间的第一凹部125的宽度可以从其上部向其下部逐渐减小。
在衬底100上形成第一隔离层以覆盖有源鳍110之后，可以平坦化第一隔离层直到可以暴露有源鳍110的上表面为止，从而可以形成第一隔离图案120以填充第一凹部125。
第一隔离图案120可以包括氧化物，例如氧化硅。平坦化工艺可以包括例如化学机械抛光（CMP）工艺和/或回蚀刻工艺。
参考图3至图5，在有源鳍110和第一隔离图案120上形成第二蚀刻掩模130之后，可以使用第二蚀刻掩模130通过第二蚀刻工艺部分地去除一些有源鳍110和第一隔离图案120的与其相邻的部分，因此，可以形成第一开口140以暴露衬底100的上表面。
在示例实施例中，多个第一开口140可以沿着第一方向形成、彼此间隔开，并且可以沿着第二方向以不同的给定长度延伸。在一些区域中，在第二方向上延伸的第一开口140可以彼此连接。
此外，当第一开口140之间的距离非常小时，可能难以使用一个第二蚀刻掩模130形成所有第一开口140。因此，可以使用第二蚀刻掩模130通过第二蚀刻工艺形成一些第一开口140，并且可以使用第三蚀刻掩模通过另外执行第三蚀刻工艺来形成剩余的第一开口140。
在示例实施例中，通过第二蚀刻工艺形成的第一开口140可以暴露衬底100的上表面，并且可以在第二蚀刻工艺中部分地去除衬底100的上部，使得第一开口140的下表面可以在第三方向上低于衬底100的上表面，如图4所示。因此，第一开口140的下表面可以在第三方向上低于有源鳍110的下表面。
第二蚀刻工艺可以沿第三方向以一角度（例如，大于80度且小于90度）在衬底100的上表面上执行。
参考图6和图7，可以去除第二蚀刻掩模130，并且可以形成第二隔离图案150以填充第一开口140。
可以通过以下来形成第二隔离图案150：在衬底100、有源鳍110和第一隔离图案120上形成第二隔离层以填充第一开口140，并且平坦化第二隔离层直到有源鳍110的上表面可以暴露为止。第二隔离图案150可以包括氧化物，例如氧化硅。在示例实施例中，第二隔离图案150可以包括与第一隔离图案120的材料基本相同的材料，因此可以与第一隔离图案120合并。然而，示例实施例不限于此。
可以在有源鳍110、第一隔离图案120和第二隔离图案150上形成第四蚀刻掩模160。可以使用第四蚀刻掩模160通过第四蚀刻工艺部分地去除有源鳍110的部分以及第一隔离图案120和第二隔离图案150的与其相邻的部分，因此可以形成第二开口170以暴露衬底100的上表面。
在示例实施例中，多个第二开口170可以沿第二方向形成、间隔开，并且可以沿第一方向以不同的给定长度延伸。在一些区域中，在第一方向上延伸的第二开口170可以彼此连接。
在示例实施例中，通过第四蚀刻工艺形成的第二开口170可以暴露衬底100的上表面，并且可以在第四蚀刻工艺中部分地去除衬底100的上部，使得第二开口170的下表面可以在第三方向上低于衬底100的上表面，如图7所示。因此，第二开口170的下表面可以在第三方向上低于有源鳍110的下表面。在示例实施例中，第二开口170的下表面可以形成在与第一开口140的下表面的高度基本相同的高度处。然而，示例实施例不限于此，第二开口170的下表面的高度可以与第一开口140的下表面的高度不同。
第四蚀刻工艺可以沿第三方向以一角度（例如，大于80度且小于90度）在衬底100的上表面上执行。
参考图8至图10，可以去除第四蚀刻掩模160，并且可以形成第三隔离图案180以填充第二开口170。
可以通过以下来形成第三隔离图案180：在衬底100、有源鳍110以及第一隔离图案120和第二隔离图案150上形成第三隔离层以填充第二开口170，并且平坦化第三隔离层直到可以暴露有源鳍110的上表面为止。第三隔离图案180可以包括氧化物，例如氧化硅。在示例实施例中，第三隔离图案180可以包括与第一隔离图案120和第二隔离图案150的材料基本相同的材料，因此可以与第一隔离图案120和第二隔离图案150合并。然而，示例实施例不限于此。
可以在有源鳍110和第一隔离图案至第三隔离图案120、150和180上形成第五蚀刻掩模190。可以使用第五蚀刻掩模190通过第五蚀刻工艺部分地去除一些有源鳍110和第一隔离图案至第三隔离图案120、150和180的与其相邻的部分，因此可以形成第三开口200以暴露衬底100的上表面。
在示例实施例中，多个第三开口200可以沿第二方向形成、间隔开，并且可以沿第一方向以不同的给定长度延伸。在一些区域中，在第一方向上延伸的第三开口200可以彼此连接。
在示例实施例中，第三开口200中的一些可以形成在非常靠近通过第四蚀刻掩模160形成的一些第二开口170的距离处。当第二开口170之间的距离非常小时，可能难以使用仅一个第四蚀刻掩模160形成所有第二开口170。因此，除了通过第四蚀刻工艺形成的一些第二开口170之外，图8至10中描述的第五蚀刻工艺可以形成要形成为沿第一方向延伸的剩余的第二开口170。
在示例实施例中，通过第五蚀刻工艺形成的第三开口200可以暴露衬底100的上表面，并且此外，可以在第五蚀刻工艺中部分地去除衬底100的上部，使得第三开口200的下表面可以在第三方向上低于衬底100的上表面，如图9所示。因此，第三开口200的下表面可以在第三方向上低于有源鳍110的下表面。在示例实施例中，第三开口200的下表面可以形成在与第一开口140和第二开口170的下表面的高度基本相同的高度处。然而，示例实施例不限于此，第三开口200的下表面的高度可以与第一开口140和第二开口170的下表面的高度不同。
第五蚀刻工艺可以沿第三方向以一角度（例如，大于80度且小于90度）在衬底100的上表面上执行。
参考图11至图15，可以去除第五蚀刻掩模190，并且可以形成第四隔离图案210以填充第三开口200。
可以通过以下来形成第四隔离图案210：在衬底100、有源鳍110和第一隔离图案至第三隔离图案120、150和180上形成第四隔离层以填充第三开口200，并且平坦化第四隔离层直到可以暴露有源鳍110的上表面为止。第四隔离图案210可以包括氧化物，例如氧化硅。在示例实施例中，第四隔离图案210可以包括与第一隔离图案至第三隔离图案120、150和180的材料基本相同的材料，因此可以与第一隔离图案至第三隔离图案120、150和180合并。然而，示例实施例不限于此。
第六蚀刻掩模220可以形成在有源鳍110和第一隔离图案至第四隔离图案120、150、180和210上，可以使用第六蚀刻掩模220通过第六蚀刻工艺部分地去除一些有源鳍110和第一隔离图案至第四隔离图案120、150、180和210的与其相邻的一部分，以及衬底100的上部，因此可以在衬底100的上表面上形成第二凹部230。
在示例实施例中，通过第六蚀刻工艺形成的第二凹部230的下表面可以在第三方向上低于有源鳍110的下表面，并且低于第一隔离图案至第四隔离图案120、150、180和210的下表面，如图12所示。因此，由第二凹部230限定的有源区102可以形成在衬底100上。在下文中，衬底100的下部，即，衬底100的高度低于有源区102的下表面的一部分可以被称为衬底100，其可以与有源区102分离。结果，有源区102可以形成在衬底100上，并且有源鳍110可以形成在有源区102上。
第六蚀刻工艺可以沿第三方向以一角度（例如，大于80度且小于90度）在衬底100的上表面上执行。
在用于形成第六蚀刻工艺中使用的第六蚀刻掩模220的工艺期间可能发生未对准，因此，例如，第二凹部230可能形成在沿第二方向从期望位置偏移给定长度的区域处。因此，如图12和图14中所述，例如，第四隔离图案210的一部分（其覆盖有源区102上的有源鳍110中的第二方向上第一边缘上的第一有源鳍110的第一侧壁）可能在形成第二凹部230的工艺期间不被完全去除。
如果是图8至10所描述的工艺，即，没有执行使用第五蚀刻掩模190的第五蚀刻工艺，则第二凹部230可以形成在第二方向上从期望位置偏移的区域处，并且因此在第二方向上与第一有源鳍110相邻的第二有源鳍110可能不被完全去除并且部分地保留。然而，在示例实施例中，已经执行第五蚀刻工艺以完全去除第二有源鳍110，因此，即使在用于形成第六蚀刻掩模220的工艺期间发生未对准时，也可以去除包括第二有源鳍110的所有期望的有源鳍110。将参考图20至图22对此进行更详细的描述。
参考图16至图19，可以去除第六蚀刻掩模220，并且可以形成第五隔离图案240以填充第二凹部230。
可以通过以下来形成第五隔离图案240：在衬底100、有源鳍110和第一隔离图案至第四隔离图案120、150、180和210上形成第五隔离层以填充第二凹部230，以及平坦化第五隔离层直到可以暴露有源鳍110的上表面为止。第五隔离图案240可以包括氧化物，例如氧化硅。在示例实施例中，第五隔离图案240可以包括与第一隔离图案至第四隔离图案120、150、180和210的材料基本相同的材料，因此可以与第一隔离图案至第四隔离图案120、150、180和210合并。然而，示例实施例不限于此。
在下文中，第一隔离图案至第五隔离图案120、150、180、210和240可以被称为隔离结构250。
可以去除隔离结构250的上部以暴露有源鳍110的上部。因此，每个有源鳍110可以包括下部有源图案110b和上部有源图案110a，下部有源图案110b的侧壁可以被隔离结构250覆盖，上部有源图案110a在第三方向上从隔离结构250向上突出。
通过上述工艺，包括有源鳍110、有源区102和至少部分地覆盖其侧壁的隔离结构250的半导体器件可以形成在衬底100上。
如上所述，在通过在衬底100上形成第二凹部230来执行第六蚀刻工艺以限定有源区102之前，可以执行使用第四蚀刻掩模160和第五蚀刻掩模190的第四蚀刻工艺和第五蚀刻工艺。通过第四蚀刻工艺和第五蚀刻工艺形成的第二开口170和第三开口200可以形成在有源区102的两侧上，以最终在第二方向上实现，并且因此通过第四蚀刻工艺和第五蚀刻工艺，可以去除第二方向上的在有源区102的两侧的有源鳍110。因此，即使在用于形成第六蚀刻工艺中使用的第六蚀刻掩模的工艺期间发生未对准时，有源鳍110也可以不保留在有源区102的外部，所述第六蚀刻工艺被执行来形成有源区102。
例如，半导体器件可以具有包括有源区102的区域X，在有源区102上形成两个有源鳍110，如下所述。在这种情况下，两个有源鳍110分别称为第一有源鳍112和第二有源鳍114。
参考图19，从衬底100向上突出的有源区102可以包括下部102b和上部102a，下部102b在基本平行于衬底100的上表面的第二方向上具有第一宽度W1，上部102a形成在下部102b上，上部102a在第二方向上具有小于第一宽度W1的第二宽度W2。也就是说，在有源区102的在第二方向上的两个侧壁中，有源区102的与第一有源鳍112相邻的第一侧壁可以在下部102b和上部102a之间的边界处弯曲或变弯，并且由于第一侧壁整体上可以具有阶梯形状，因此上部102a的宽度可以小于下部102b的宽度。
因此，沿第二方向从有源区102的第一侧壁的上部（即，有源区102的上部102a的侧壁）到第一有源鳍112的距离可以小于沿第二方向从有源区102的第一侧壁的下部（即，有源区102的下部102b的侧壁）到第一有源鳍112的距离。
有源区102的与第一侧壁相对的第二侧壁可以不弯曲或变弯，而是可以沿第三方向是平坦的，因此可以相对于衬底100的上表面具有恒定的斜率。
第一有源鳍112和第二有源鳍114中的每一个可以从有源区102向上突出并且在第一方向上延伸，并且有源区102的侧壁以及第一有源鳍112和第二有源鳍114的下侧壁可以被衬底100上的隔离结构250覆盖。
在示例实施例中，可以在第一有源鳍112与有源区102的第一侧壁之间形成第一突出部115，第一突出部115可以是使用第五蚀刻掩模190通过第五蚀刻工艺去除的有源鳍110的残余物。第一突出部115的上表面的高度可以低于隔离结构250的上表面的高度，因此源极层/漏极层370可以不通过选择性外延生长工艺（其将参考图24和25描述）在第一突出部115上形成。
第二有源鳍114的侧壁可以直接接触有源区102的第二侧壁，并且第一突出部115可以不形成在它们之间。
如上所述，隔离结构250可以包括第一隔离图案至第五隔离图案120、150、180、210和240。第一隔离图案至第五隔离图案120、150、180、210和240均可以在第三方向上具有形成在相同高度处的上表面，并且布置在基本平行于衬底100的上表面的水平方向上。然而，在区域X中，可以形成第一隔离图案120和第二隔离图案150、第四隔离图案210以及第五隔离图案240，第一隔离图案120和第二隔离图案150分别覆盖第一有源鳍112和第二有源鳍114的下侧壁，第四隔离图案210覆盖有源区的第一侧壁的上部，第五隔离图案240覆盖有源区102的第一侧壁的下部。
图20至图22是示出了根据相关的示例的制造半导体器件的方法的截面图。
参考图20，可以在第一蚀刻工艺至第三蚀刻工艺之后立即执行第六蚀刻工艺。因此，当在用于形成第六蚀刻工艺中使用的第六蚀刻掩模220的工艺期间发生未对准时，可以不去除要由第二凹部230去除的一些有源鳍110并且将其保留为第二突出部117。在这种情况下，第二突出部117在第三方向上可以具有高于第一突出部115的上表面的上表面。
参考图21和22，可以执行与图15至19中描述的工艺基本上相同或相似的工艺，以完成半导体器件的制造。
然而，第二突出部117可以不完全被隔离结构250覆盖，并且第二突出部117的一部分可以向上突出。因此，第二突出部117可以包括下部117b和上部117a，下部117b的侧壁可以被隔离结构250覆盖，上部117a从隔离结构250向上突出并且被暴露。可以通过将参考图29描述的选择性外延生长（SEG）工艺在第二突出部117上形成源极层/漏极层370。
图23至图28是示出了根据示例实施例的制造半导体器件的方法的截面图。具体地，图23、24和26是沿图15的B-B’线截取的截面图，并且图25、27和28是沿图15的D-D'线截取的截面图。
这种制造半导体器件的方法涉及一种通过形成在有源鳍上的晶体管和接触插塞以及经由图1至19中所述的工艺形成的隔离结构来制造逻辑器件的方法。
参考图23，虚设栅极结构330可以形成在衬底100上。
具体地，可以在有源鳍110和隔离结构250上顺序形成虚设栅极绝缘层、虚设栅电极层和虚设栅极掩模层，虚设栅极掩模层可以被图案化以形成虚设栅极掩模320，并且，可以使用虚设栅极掩模320作为蚀刻掩模来顺序蚀刻虚设栅电极层和虚设栅极绝缘层，以形成虚设栅极结构330。
因此，可以在衬底100上形成包括顺序堆叠的虚设栅极绝缘图案300、虚设栅电极310和虚设栅极掩模320的虚设栅极结构330。虚设栅极绝缘图案300可以包括氧化物，例如氧化硅，虚设栅电极310可以包括例如多晶硅，以及虚设栅极掩模320可以包括氮化物，例如氮化硅。
在示例实施例中，虚设栅极结构330可以在第二方向上延伸，并且多个虚设栅极结构330可以沿着第一方向形成。
参考图24和25，栅极间隔物340可以形成在虚设栅极结构330的侧壁上。
栅极间隔物340可以通过以下来形成：在有源鳍110和隔离结构250上形成间隔物层以覆盖虚设栅极结构330，并且各向异性地蚀刻间隔物层。在这种情况下，栅极间隔物340可以形成在虚设栅极结构330的侧壁上，并且鳍间隔物350可以进一步形成在上有源图案110a的每个侧壁上。栅极间隔物340和鳍间隔物350可以包括氮化物，例如氮化硅。
可以蚀刻与虚设栅极结构330相邻的有源鳍110的上部以形成第三凹部360，并且可以形成源极层/漏极层370以填充第三凹部360。
具体地，第三凹部360可以通过以下来形成：使用虚设栅极结构330和其侧壁上的栅极间隔物340作为蚀刻掩模执行第七蚀刻工艺，以去除有源鳍110的上部。当可以形成第三凹部360时，可以去除与有源鳍110相邻的大部分鳍间隔物350，然而，可以部分地保留鳍间隔物350的下部。
图24示出了仅去除有源鳍110的每个上有源图案110a的一部分，因此在第三方向上第三凹部360的下表面高于下有源图案110b的上表面，然而，示例实施例不限于此，并且第三凹部360的下表面可以等于或低于下有源图案110b的上表面。
在示例实施例中，可以通过使用由第三凹部360暴露的有源鳍110的上表面执行选择性外延生长（SEG）工艺来形成源极层/漏极层370。
在示例实施例中，可以执行SEG工艺，使得可以形成单晶硅锗层作为源极层/漏极层370。SEG工艺可以与p型杂质源气体一起执行，因此可以形成掺杂有p型杂质的单晶硅锗层作为源极层/漏极层370。因此，源极层/漏极层370可以用作PMOS晶体管的源极/漏极。
源极层/漏极层370可以竖直和水平扩展以填充第三凹部360，并且源极层/漏极层370的上部可以接触栅极间隔物340的侧壁。
在示例实施例中，在第二方向上分别在相邻的有源鳍110（即，第一有源鳍112和第二有源鳍114）上扩展的源极层/漏极层370可以彼此连接以合并。
尽管上面已经描述了用作PMOS晶体管的源极/漏极的源极层/漏极层370，但是示例实施例不限于此，并且源极层/漏极层370可以形成为用作NMOS晶体管的源极/漏极。
因此，可以形成单晶碳化硅层或单晶硅层作为源极层/漏极层370。SEG工艺可以与n型杂质源气体（例如，磷化氢（PH3））一起执行，因此可以形成掺杂有n型杂质的单晶碳化硅层或掺杂有n型杂质的单晶硅层。
参考图26和27，在衬底100上将第一绝缘中间层380到第三方向上的足够高度以覆盖虚设栅极结构330、栅极间隔物340、源极层/漏极层370和鳍间隔物350之后，可以对第一绝缘中间层380进行平坦化，直到可以暴露虚设栅极结构330中的虚设栅电极310的上表面为止。
还可以去除虚设栅极掩模320，并且还可以去除栅极间隔物340的上部。第一绝缘中间层380可以不完全填充合并的源极层/漏极层370与隔离结构250之间的空间，因此可以形成气隙385。第一绝缘隔层380可以包括氧化物，例如氧化硅。
可以去除暴露的虚设栅电极310和其下的虚设栅极绝缘图案300以形成暴露栅极间隔物340的内侧壁和有源鳍110的上表面的第四开口390，并且可以形成栅极结构440以填充第四开口390。
例如，可以通过执行以下工艺来形成栅极结构440。
在对由第四开口390暴露的有源鳍110的上表面执行热氧化工艺以形成界面图案400之后，可以在界面图案400、隔离结构250、栅极隔离物340和第一绝缘中间层380上顺序形成栅极绝缘层和功函数控制层，以及栅电极层可以形成在功函数控制层上以填充第四开口390的剩余部分。
界面图案400还可以通过化学气相沉积（CVD）工艺、原子层沉积（ALD）工艺等形成，并且在这种情况下，界面图案400不仅可以形成在有源鳍110的上表面上，而且也可以形成在隔离结构250的上表面和栅极隔离物340的内侧壁上。
栅电极层、功函数控制层和栅极绝缘层可以被平坦化直到第一绝缘中间层380的上表面可以暴露为止，可以形成顺序堆叠在界面图案400的上表面上、隔离结构250的上表面上和栅极隔离物340的内侧壁上的栅极绝缘图案410和功函数控制图案420。另外，可以在功函数控制图案420上形成栅电极430以填充第四开口390的剩余部分。因此，栅电极430的下表面和侧壁可以被功函数控制图案420覆盖。
顺序堆叠的界面图案400、栅极绝缘图案410、功函数控制图案420和栅电极430可以形成栅极结构440，并且可以与源极层/漏极层370一起形成晶体管。根据源极层/漏极层370的导电类型，晶体管可以形成NMOS晶体管或PMOS晶体管。
界面图案400可以包括氧化物，例如氧化硅，栅极绝缘图案410可以包括金属氧化物，例如氧化铪、氧化锆等，功函数控制图案420可以包括金属氮化物，例如，氮化钛、氮化钽、氮化钨等，以及栅电极430可以包括低电阻金属，例如铝、铜、钛、钽等、其氮化物或其合金。
可以去除栅极结构440的上部以形成第四凹部，并且可以形成盖图案450以填充第四凹部。盖图案450可以包括氮化物，例如氮化硅。
参考图28，可以在第一绝缘中间层380、盖图案450和栅极间隔物340上形成第二绝缘中间层460。可以穿过第一绝缘中间层380和第二绝缘中间层460形成第一接触插塞480，以接触源极层/漏极层370的上表面。
例如，可以通过执行以下工艺来形成第一接触插塞480。
可以穿过第一绝缘中间层380和第二绝缘中间层460形成第五开口以暴露源极层/漏极层370的上表面，可以在源极层/漏极层370的暴露的上表面上、第五开口的侧壁上和第二绝缘中间层460的上表面上形成第一金属层，并且可以执行热处理工艺以在源极层/漏极层370的上部上形成金属硅化物图案470。
第一阻挡层可以形成在金属硅化物图案470的上表面上、第五开口的侧壁上和第二绝缘中间层460的上表面上，第二金属层可以形成在第一阻挡层上以填充第五开口，并且可以对第二金属层和第一阻挡层进行平坦化，直到可以暴露第二绝缘中间层460的上表面为止。
因此，填充第五开口的第一接触插塞480可以形成在金属硅化物图案470上。第一接触插塞480可以包括覆盖第二金属图案的第一阻挡图案以及其下表面和侧壁。
可以进一步形成接触栅极结构440的上部的第二接触插塞以及电连接到第一接触插塞480和第二接触插塞的布线，以完成半导体器件的制造。
如上所述，可以更高效地去除要去除的所有有源鳍110，使得可以仅在有源区102上形成期望的有源鳍110，并且可以仅在期望的有源鳍110上形成源极层/漏极层370。源极层/漏极层370可以不形成在有源鳍110中的剩余的第一突出部115上，使得可以减少或防止与例如相邻的栅极结构440的电短路。
图29和图30是示出了根据相关的示例的制造半导体器件的方法的截面图。具体地，图29和30是沿图15的D-D’线截取的截面图。
参考图29，可以执行与参考图23至图25所述的工艺基本相同或相似的工艺。
然而，与有源鳍110相邻的第二突出部117可以包括从隔离结构250向上突出的上部117a。因此，寄生源极层/漏极层375不仅可以形成在有源鳍110的上部上，而且可以形成在第二突出部117的上部上，并且可以和与其相邻的源极层/漏极层370合并。
参考图30，可以执行与图26至28中描述的工艺基本上相同或相似的工艺，以完成半导体器件的制造。
源极层/漏极层370上的第一接触插塞480可以电连接到与源极层/漏极层370合并的寄生源极层/漏极层375，因此可能由于不期望的电流路径而发生电短路。
上述半导体器件可以应用于各种类型的包括finFET的存储器件和系统。例如，半导体器件可以应用于包括finFET的诸如中央处理单元（CPU）、主处理单元（MPU）或应用处理器（AP）等的逻辑器件。此外，半导体器件可以应用于诸如SRAM器件或DRAM器件等的易失性存储器件，或诸如闪存器件、PRAM器件、MRAM器件、ReRAM器件等的非易失性存储器件。
尽管已参考附图描述了示例实施例，但本领域普通技术人员将理解，在不脱离由权利要求限定的精神和范围的情况下，可以进行形式和细节上的多种改变。

Claims (13)

1.一种半导体器件，包括：
衬底；
有源区，从所述衬底向上突出，所述有源区包括上部和下部；
多个有源鳍，从所述有源区向上突出并在与所述衬底的上表面平行的第一方向上延伸，所述多个有源鳍设置在与所述衬底的所述上表面平行并与所述第一方向交叉的第二方向上；
隔离结构，设置在所述衬底上，所述隔离结构覆盖所述有源区的第一侧壁和所述多个有源鳍中的每一个的侧壁的下部，
栅极结构，分别设置在所述多个有源鳍和所述隔离结构上，所述栅极结构在所述第二方向上延伸；以及
源极层/漏极层，与所述栅极结构相邻地设置在所述多个有源鳍上，
其中，所述有源区的所述第一侧壁被设置为与所述多个有源鳍中的第一有源鳍相邻，所述第一有源鳍在所述第二方向上设置在所述有源区的第一边缘上，
其中，所述有源区的所述第一侧壁的上部、所述有源区的所述上部的上表面以及所述第一有源鳍的侧壁形成阶梯形状，并且
其中，所述半导体器件还包括：突出部，在所述第一有源鳍与所述有源区的所述第一侧壁之间，并且所述源极层/漏极层未设置在所述突出部上。
2.根据权利要求1所述的半导体器件，其中，在所述第二方向上从所述有源区的所述第一侧壁的所述上部到所述第一有源鳍的所述侧壁的第一距离小于在所述第二方向上从所述有源区的所述第一侧壁的下部到所述第一有源鳍的所述侧壁的第二距离，所述第一距离和所述第二距离均大于零。
3.根据权利要求1所述的半导体器件，其中，所述有源区的与所述多个有源鳍中的第二有源鳍相邻的第二侧壁相对于所述衬底的所述上表面具有恒定的斜率，所述第二有源鳍在所述第二方向上设置在所述有源区的与所述第一边缘相对的第二边缘上。
4.根据权利要求1所述的半导体器件，其中，所述突出部的上表面低于所述隔离结构的上表面。
5.根据权利要求3所述的半导体器件，其中，所述第二有源鳍的侧壁直接接触所述有源区的所述第二侧壁。
6.根据权利要求3所述的半导体器件，其中，所述隔离结构包括在所述第二方向上设置的第一隔离图案、第二隔离图案和第三隔离图案。
7.根据权利要求6所述的半导体器件，其中，所述第一隔离图案的上表面、所述第二隔离图案的上表面和所述第三隔离图案的上表面设置在相同的高度处。
8.根据权利要求6所述的半导体器件，其中，所述第一隔离图案覆盖所述多个有源鳍中的每一个的侧壁的下部，所述第二隔离图案覆盖所述有源区的所述第二侧壁的上部，并且所述第三隔离图案覆盖所述有源区的所述第二侧壁的下部。
9.根据权利要求1所述的半导体器件，其中，所述多个有源鳍中的两个有源鳍设置在所述有源区上。
10.一种半导体器件，包括：
衬底；
有源区，从所述衬底向上突出，所述有源区包括：
下部，在与所述衬底的上表面平行的第二方向上具有第一宽度；以及
上部，设置在所述下部上，所述上部在所述第二方向上具有小于所述第一宽度的第二宽度；
有源鳍，从所述有源区向上突出并在第一方向上延伸，所述第一方向平行于所述衬底的所述上表面并与所述第二方向交叉；
隔离结构，设置在所述衬底上，所述隔离结构覆盖所述有源区的第一侧壁和所述有源鳍的侧壁的下部；
栅极结构，分别设置在所述有源鳍和所述隔离结构上，所述栅极结构在所述第二方向上延伸；
源极层/漏极层，与所述栅极结构相邻地设置在所述有源鳍上，以及
突出部，在所述有源鳍与所述有源区的所述第一侧壁之间，并且所述源极层/漏极层未设置在所述突出部上，
其中，所述有源区在所述第二方向上的所述第一侧壁在所述有源区的所述上部与所述有源区的所述下部之间的边界处弯曲。
11.根据权利要求10所述的半导体器件，其中，所述有源区在所述第二方向上与所述第一侧壁相对的第二侧壁在所述有源区的所述上部与所述有源区的所述下部之间的边界处是平坦的。
12.根据权利要求10所述的半导体器件，
其中，所述突出部的上表面的高度低于所述隔离结构的上表面的高度。
13.根据权利要求10所述的半导体器件，还包括：多个有源鳍，在所述第二方向上设置在所述有源区上，所述多个有源鳍包括所述有源鳍。
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