TW201810265A - 半導體儲存裝置及記憶體系統 - Google Patents

Abstract

根據一實施例，一種半導體儲存裝置包含：一第一記憶體庫，其包含一第一記憶體胞群組且在接收一第一命令之後將資料寫入至該第一記憶體胞群組中；一第二記憶體庫，其包含一第二記憶體胞群組且在接收該第一命令之後將資料寫入至該第二記憶體胞群組中；及一延遲控制器，其在接收一第二命令之後對該第一記憶體庫發出該第一命令，且在至少一第一時段之一時間間隔之後對該第二記憶體庫發出該第一命令。

Description

半導體儲存裝置及記憶體系統

本文中所描述之實施例大體上係關於一種半導體儲存裝置及一種記憶體系統。

一磁性隨機存取記憶體(MRAM)係採用具有一磁阻效應之一磁性元件作為用於儲存資訊之一記憶體胞的一記憶體裝置，且作為以其高速操作、大儲存容量及非揮發性為特徵之下一代記憶體裝置而受到關注。已推進研究及開發來將MRAM用作諸如一動態隨機存取記憶體(DRAM)或一靜態隨機存取記憶體(SRAM)之一揮發性記憶體之一替換。可期望按相同於DRAM及SRAM之規格操作MRAM以降低開發成本且實現順利替換。

一般而言，根據一實施例，一種半導體儲存裝置包含：一第一記憶體庫，其包含一第一記憶體胞群組且在接收一第一命令之後將資料寫入至該第一記憶體胞群組中；一第二記憶體庫，其包含一第二記憶體胞群組且在接收該第一命令之後將資料寫入至該第二記憶體胞群組中；及一延遲控制器，其在接收一第二命令之後對該第一記憶體庫發出該第一命令，且在至少一第一時段之一時間間隔之後對該第二記憶體庫發出該第一命令。 本發明之實施例可實現能夠控制寫入時之電力消耗之一半導體儲存裝置及一記憶體系統。

在下文中，將參考圖式來描述實施例。在下列解釋中，具有實質上相同功能及組態之結構元件將被賦予相同元件符號。下文將描述之實施例之各者僅指示用於實施實施例之技術理念之一例示性設備或方法。實施例之技術理念之元件材料、形狀、結構、配置等等不受限於下文將描述之元件材料、形狀、結構、配置等等。實施例之技術理念可在申請專利範圍之範疇內變動。 作為一實例，將基於雙倍資料速率(DDR) 4標準來提供下列解釋。然而，應用於下列實施例之標準不限於為DDR4標準。本發明實施例可基於JEDEC記憶體標準(諸如LPDDR及DDR)，且可應用於基於非特定標準之一記憶體。 ＜1＞ 第一實施例 ＜1-1＞ 組態 ＜1-1-1＞ 記憶體系統之組態 首先，將描述根據一實施例之一記憶體系統1。如圖1中所展示，記憶體系統1包含一半導體儲存裝置100及一記憶體控制器(或主機裝置) 200。例如，本實施例之半導體儲存裝置100係一自旋轉移力矩式磁阻性隨機存取記憶體(STT-MRAM)。 如圖1中所展示，半導體儲存裝置100包含一命令位址電路110、一內部控制器120、複數個記憶體庫群組130及一全域輸入/輸出電路140。為了簡化，本實施例中描述半導體儲存裝置100包含兩個記憶體庫群組130(BG0)及130(BG1)之情況。然而，半導體儲存裝置100可包含三個或三個以上記憶體庫群組130。當記憶體庫群組130(BG0)與記憶體庫群組130(BG1)無區別時，其等將僅指稱「記憶體庫群組130」。如上文所提及，應用於本實施例之標準不限於為DDR4標準。因此，記憶體庫群組對半導體儲存裝置100而言並非必不可少。 命令位址輸入電路110自記憶體控制器200接收各種外部控制信號，諸如一命令位址信號CA、一時脈信號CLK、一時脈啟用信號CKE及一晶片選擇信號CS。命令位址輸入電路110將接收信號傳送至內部控制器120。 內部控制器120包含一延遲控制器121。延遲控制器121基於所接收之命令位址信號CA來延遲一命令。 全域輸入/輸出電路140控制記憶體控制器200與各記憶體庫群組130之間的連接。全域輸入/輸出電路140基於來自內部控制器120之指令來將資料自記憶體控制器200傳輸至一預定記憶體庫群組130。全域輸入/輸出電路140基於來自內部控制器120之指令來將資料自一預定記憶體庫群組130傳輸至記憶體控制器200。 記憶體庫群組130(BG0)及記憶體庫群組130(BG1)各包含複數個記憶體庫10。 記憶體庫群組130包含一局域輸入/輸出電路131及一記憶體區域132。 記憶體區域132包含複數個記憶體庫10。為了簡化，本文中描述記憶體區域132包含四個記憶體庫10(BK0)至10(BK3)之情況。然而，記憶體庫10之數目不限於此。稍後將描述記憶體庫10之細節。當記憶體庫10(BK0)至(BK3)彼此無區別時，其等將僅指稱「記憶體庫10」。 ＜1-1-2＞ 記憶體庫 接著，將參考圖2來描述記憶體區域132之記憶體庫10。記憶體庫10包含一記憶體胞陣列11、一感測放大器/寫入驅動器(SA/WD) 12及一頁面緩衝器13。 記憶體胞陣列11包含複數個記憶體胞MC之一矩陣。記憶體胞陣列11中配置複數個字線WL0至WLi-1、複數個位元線BL0至BLj-1及複數個源極線SL0至SLj-1。記憶體胞陣列11之一列連接至一字線WL，且記憶體胞陣列11之一行連接至由一位元線BL及一源極線SL形成之一對。 各記憶體胞MC包含一磁阻效應元件(磁性穿隧接面(MTJ)元件) 11a及一選擇電晶體11b。選擇電晶體11b係由(例如)一N通道MOSFET形成。 MTJ元件11a之一端連接至一位元線BL，且其另一端連接至選擇電晶體11b之汲極(源極)。 選擇電晶體11b之閘極連接至一字線WL，且其源極(汲極)連接至一源極線SL。 感測放大器/寫入驅動器12配置於記憶體胞陣列11之一位元線延伸位置處。感測放大器/寫入驅動器12包含一感測放大器及一寫入驅動器。該感測放大器連接至位元線BL，且偵測流動通過連接至一選定字線WL之一記憶體胞MC之一電流以讀取儲存於記憶體胞MC中之資料。該寫入驅動器連接至位元線BL及源極線SL，且將一電流供應至連接至一選定字線WL之一記憶體胞MC以將資料寫入記憶體胞MC中。感測放大器/寫入驅動器12基於來自內部控制器120之控制信號來控制位元線BL及源極線SL。經由頁面緩衝器13執行感測放大器/寫入驅動器12與資料線DQ之間的資料交換。 頁面緩衝器13暫時保存自記憶體胞陣列11讀取之資料及自記憶體控制器200接收之寫入資料。寫入資料儲存於行位址單元(CA單元)中之頁面緩衝器13中。在頁面單元中執行針對記憶體胞陣列11之寫入操作及針對頁面緩衝器13之資料讀取操作。資料在CA單元中自頁面緩衝器13輸出至資料線DQ。其中資料自記憶體胞陣列11共同讀取至頁面緩衝器之單元或其中資料自記憶體胞陣列11中之頁面緩衝器共同寫入之單元被稱為一「頁面」。對各行位址提供根據本實施例之頁面緩衝器13。 當將資料寫入記憶體胞陣列11中時，記憶體控制器200將指示寫入位置及寫入資料之一行位址與一寫入命令一起傳輸至半導體儲存裝置100。內部控制器120將自記憶體控制器200接收之寫入資料儲存於頁面緩衝器13中，且將儲存於頁面緩衝器13中之寫入資料寫入由該行位址指定之記憶體胞MC中。 當自記憶體胞陣列11讀取資料時，記憶體控制器200將指示讀取位置之一行位址與一讀取命令一起傳輸至半導體儲存裝置100。內部控制器120將資料自頁面中之全部行位址讀取至頁面緩衝器13。 上述記憶體庫組態係一實例，且記憶體庫可具有另一組態。 ＜1-1-3＞ 記憶體胞MC之組態 接著，將參考圖3來給出根據第一實施例之記憶體胞MC之一組態之一示意描述。如圖3中所展示，第一實施例之記憶體胞MC之一磁性穿隧接面(MTJ)元件11a之一端連接至一位元線BL，且其另一端連接至一胞電晶體11b之一端。胞電晶體11b之另一端連接至一源極線SL。利用一穿隧磁阻(TMR)效應之MTJ元件11a具有兩個鐵磁性層F及P及內插於鐵磁性層F與P之間的一非磁性層(穿隧絕緣膜) B的一層壓結構，且藉由利用由一自旋極化穿隧效應引起之磁阻之變化來儲存資料。MJT元件11a可根據兩個鐵磁性層F及P之磁性定向來進入一低電阻狀態或一高電阻狀態。例如，若低電阻狀態經界定為資料「0」且高電阻狀態經界定為資料「1」，則1位元資料可儲存於MJT元件11a中。當然，低電阻狀態可經界定為資料「1」且高電阻狀態可經界定為資料「0」。 例如，藉由循序堆疊一固定層(釘紮層) P、一穿隧障壁層B及一儲存層(自由層) F來形成MJT元件11a。釘紮層P係由一鐵磁體形成且含有(例如)鈷鉑(CoPt)、鈷鎳(CoNi)或鈷鈀(CoPd)。穿隧障壁層B係由一絕緣膜(諸如MgO)形成。自由層F係由一鐵磁體形成且含有(例如)鈷鐵硼(CoFeB)或硼化鐵(FeB)。釘紮層P係其磁性定向固定的一層，而自由層F係其磁性定向可變且藉由利用磁性定向來儲存資料的一層。 材料之符號(諸如CoFeB、FeB、CoPt、CoNi、CoPd及MgO)不將該等材料之組合比限制為1:1:1或1:1。例如，當記錄層含有CoFeB時，自由層F含有Co、Fe及B (Co、Fe及B之組合比不受限)，且當穿隧障壁層B含有MgO時，穿隧障壁層B含有Mg及O (Mg及O之組合比不受限)。其同樣適用於除以上材料之外的材料。 當一電流在一寫入操作中沿箭頭A1之方向流動時，自由層F之磁性定向變為相對於釘紮層P之磁性定向反平行(AP狀態)。因此，MJT元件11a進入高電阻狀態(資料「1」)。當一電流在一寫入操作中沿箭頭A2之方向流動時，自由層F之磁性定向變為相對於釘紮層P之磁性定向平行(P狀態)。因此，MJT元件11a進入低電阻狀態(資料「0」)。依此方式，不同資料可取決於一電流流動之方向而寫入MTJ元件中。 ＜1-1-4＞ 延遲控制器之組態 將參考圖4來描述延遲控制器121。延遲控制器121包含複數個延遲電路122(0)至122(z)(z係一自然數)，其等之各者使一輸入命令延遲時段tPPDI。延遲電路122(0)至122(z)各與一預定區塊相關聯。即，延遲電路122(x (x係整數))與記憶體庫群組130(BGa (a係整數))及記憶體庫10(BKb (b係整數))相關聯。延遲電路122(x)之輸出信號供應至記憶體庫群組130(BGa)及記憶體庫10(BKb)。 在接收(例如)全部記憶體庫預充電命令PREA之後，延遲控制器121產生命令CWI_B0。接著，延遲控制器121藉由經由延遲電路122(0)使命令CWI_B0延遲時段tPPDI來產生命令CWI_B1。另外，延遲電路122(1)藉由使自延遲電路122(0)接收之命令延遲時段tPPDI來產生命令CWI_B2。類似地，複數個延遲電路122(0)至122(z)經串聯連接使得每隔時段tPPDI產生一命令。當延遲電路122(0)至122(z)彼此無區別時，其等將僅指稱「延遲電路122」。延遲控制器121之組態不限於此，而是可經適當改變。當命令CWI_B0至CWI_Bz彼此無區別時，其等將僅指稱「命令CWI」。命令CWI係由內部控制器120產生之一命令。 ＜1-2＞ 操作 ＜1-2-1＞ 基本命令序列 將參考圖5來描述根據本實施例之記憶體系統之與寫入操作相關之一基本命令序列。 [時間T0] 記憶體控制器200發出一作用中命令ACT。在接收作用中命令ACT之後，半導體儲存裝置100轉變成作用中狀態。例如，當接收作用中命令ACT時，半導體儲存裝置100自記憶體控制器200接收一記憶體庫群組位址、一記憶體庫位址及一列位址。接著，設定記憶體庫群組位址、記憶體庫位址及列位址。 [時間T1] 在時間T1處(在自時間T0逝去時段tRCD (RAS至CAS延遲)之後)，記憶體控制器200發出一寫入命令WT。 在作用中命令ACT之後，半導體儲存裝置100自記憶體控制器200接收寫入命令WT。 藉由輸入寫入命令WT來指定一頁面緩衝器存取操作。 在一寫入操作中，自記憶體控制器200輸入一記憶體庫群組位址、一記憶體庫位址及一行位址，接著在命令位址電路110中設定記憶體庫群組位址、記憶體庫位址及行位址。 圖中之時段tRCD (RAS至CAS延遲)係自接收作用中命令ACT至接收寫入命令WT之一時段。「RAS」代表「列位址選通」且「CAS」代表「行位址選通」。 [時間T2] 在時間T2 (其係時間T1之後之寫入延時WL)處，記憶體控制器200經由資料線DQ將資料Din輸出至半導體儲存裝置100。寫入延時WL係自記憶體控制器200輸入一寫入命令WT之一時間至記憶體控制器200啟動一資料選通DQS (圖中未展示)以將寫入資料輸出至資料線DQ之一時間的一時段。圖中之時段BL/2 (BL係叢發長度)係傳輸/接收資料Din需所之一時段。 [時間T3] 當記憶體控制器200完成輸出資料Din時，半導體儲存裝置100將接收資料Din儲存於頁面緩衝器13中。將資料儲存於頁面緩衝器13中之此一操作被稱為一「頁面緩衝器存取操作」(亦被稱為一「PB存取」)。 [時間T4至時間T5] 記憶體控制器200可自時間T3至時間T4 (其係在自時間T3逝去時段tWR之後)發出一預充電命令PRE。時段tWR係頁面緩衝器存取操作所需之一時段。即，時段tWR係自發出一寫入命令至完成對目標頁面緩衝器之一存取的一時段。 半導體儲存裝置100自記憶體控制器200接收一預充電命令PRE、一記憶體庫群組位址及一記憶體庫位址。在命令位址電路110中設定記憶體庫群組位址及記憶體庫位址。 在接收預充電命令PRE之後，半導體儲存裝置100根據由內部控制器120發出之內部命令CWI來開始對目標記憶體庫進行將儲存於頁面緩衝器13中之資料寫入記憶體胞陣列11中之一寫入操作。 在完成將資料寫入記憶體胞陣列11中之操作之後，半導體儲存裝置100接著開始字線及位元線之一預充電操作(亦被稱為「重設」或「記憶體庫重設」)。在時間T5 (其係在自時間T4逝去時段tRP之後)之後，記憶體控制器200經啟用以對相同記憶體庫發出一作用中命令ACT。記憶體控制器200與時脈信號CLK之時序同步地傳輸一命令或資料。 當接收預充電命令PRE時，根據本實施例之半導體儲存裝置100執行一寫入操作及一預充電操作。當接收寫入命令WT時，半導體儲存裝置100執行一頁面緩衝器存取操作，但不執行一寫入操作。為將資料寫入記憶體胞陣列11中，記憶體控制器200需要發出一預充電命令PRE。即，在根據本實施例之記憶體系統1中，針對記憶體胞之寫入操作之時序係由預充電命令PRE而非寫入命令WT界定。 ＜1-2-2＞ 特定實例 將參考圖6來描述根據本實施例之記憶體系統1對全部記憶體庫10(總共8個)執行一寫入操作之情況之一特定操作實例。 [時間T10] 記憶體控制器200可每隔時段tCCD (CAS至CAS延遲)依序對記憶體庫群組130(BG0)之記憶體庫10(BK0)、記憶體庫群組130(BG1)之記憶體庫10(BK0)、記憶體庫群組130(BG0)之記憶體庫10(BK1)、記憶體庫群組130(BG1)之記憶體庫10(BK1)、記憶體庫群組130(BG0)之記憶體庫10(BK2)、記憶體庫群組130(BG1)之記憶體庫10(BK2)、記憶體庫群組130(BG0)之記憶體庫10(BK3)及記憶體庫群組130(BG1)之記憶體庫10(BK3)發出一寫入命令WT (第一WT至第八WT)。 圖中之時段tCCD (CAS至CAS延遲)係自發出一寫入命令WT至發出下一寫入命令WT之一延遲時間。 [時間T12] 在時間T2處(在自發出寫入命令WT (第八WT)之時間T11a逝去時段WL+BL/2+tWR之後)，記憶體控制器200發出一全部記憶體庫預充電命令PREA，其係對半導體儲存裝置100之全部記憶體庫10執行寫入及預充電操作之一指示。 將參考圖7來描述接收全部記憶體庫預充電命令PREA時所執行之半導體儲存裝置100之一操作。 [時間T12a] 在接收全部記憶體庫預充電命令PREA之後，延遲控制器121每隔時段tPPDI產生一命令CWI_B0至CWI_B7。 內部控制器120對記憶體庫群組130(BG0)發出記憶體庫群組130(BG0)及記憶體庫10(BK0)之位址及命令CWI_B0。 在接收命令CWI_B0及記憶體庫10(BK0)之位址之後，記憶體庫群組130(BG0)對記憶體庫10(BK0)執行一資料寫入操作。 [時間T12b] 在時間T12b處(在自時間T12a逝去時段tPPDI之後)，內部控制器120對記憶體庫群組130(BG1)發出記憶體庫群組130(BG1)及記憶體庫10(BK0)之位址及命令CWI_B1。 在接收命令CWI_B1及記憶體庫10(BK0)之位址之後，記憶體庫群組130(BG1)對記憶體庫10(BK0)執行一資料寫入操作。 [時間T12c] 在時間T12c處(在自時間T12b逝去時段tPPDI之後)，內部控制器120對記憶體庫群組130(BG0)發出記憶體庫群組130(BG0)及記憶體庫10(BK1)之位址及命令CWI_B2。 在接收命令CWI_B2及記憶體庫10(BK1)之位址之後，記憶體庫群組130(BG0)對記憶體庫10(BK1)執行一資料寫入操作。 [時間T12e] 在時間T12e處(在自時間T12c逝去時段tPPDI之後)，內部控制器120對記憶體庫群組130(BG1)發出記憶體庫群組130(BG1)及記憶體庫10(BK1)之位址及命令CWI_B3。 在接收命令CWI_B3及記憶體庫10(BK1)之位址之後，記憶體庫群組130(BG1)對記憶體庫10(BK1)執行一資料寫入操作。 [時間T12f] 在時間T12f處(在自時間T12e逝去時段tPPDI之後)，內部控制器120對記憶體庫群組130(BG0)發出記憶體庫群組130(BG0)及記憶體庫10(BK2)之位址及命令CWI_B4。 在接收命令CWI_B4及記憶體庫10(BK2)之位址之後，記憶體庫群組130(BG0)對記憶體庫10(BK2)執行一資料寫入操作。 [時間T12g] 在時間T12g處(在自時間T12f逝去時段tPPDI之後)，內部控制器120對記憶體庫群組130(BG1)發出記憶體庫群組130(BG1)及記憶體庫10(BK2)之位址及命令CWI_B5。 在接收命令CWI_B5及記憶體庫10(BK2)之位址之後，記憶體庫群組130(BG1)對記憶體庫10(BK2)執行一資料寫入操作。 [時間T12h] 在時間T12h處(在自時間T12g逝去時段tPPDI之後)，內部控制器120對記憶體庫群組130(BG0)發出記憶體庫群組130(BG0)及記憶體庫10(BK3)之位址及命令CWI_B6。 在接收命令CWI_B6及記憶體庫10(BK3)之位址之後，記憶體庫群組130(BG0)對記憶體庫10(BK3)執行一資料寫入操作。 [時間T12i] 在時間T12i處(在自時間T12h逝去時段tPPDI之後)，內部控制器120對記憶體庫群組130(BG1)發出記憶體庫群組130(BG1)及記憶體庫10(BK3)之位址及命令CWI_B7。 在接收命令CWI_B7及記憶體庫10(BK3)之位址之後，記憶體庫群組130(BG1)對記憶體庫10(BK3)執行一資料寫入操作。 對記憶體庫發出一命令之順序不受限於上文。 如圖7中所展示，對記憶體胞進行一寫入操作所需之時間係「twrite」。在頁面大小單元中執行寫入操作。即，在本實施例中，對其同時執行寫入操作之胞之數目由「(twrite/tPPDI)*頁面大小」界定。在本實施例中，如圖7中所展示，時間T12c-時間T12e (延遲時段tPPDI)經設定使得對其同時執行寫入操作之記憶體庫之數目係(例如)不超過3。可適當改變時段tPPDI。 在時間T13 (其係在自時間T12 (在完成寫入操作之後)逝去時段tRPA之後)之後，記憶體控制器200可發出一作用中命令ACT。即，記憶體控制器200無法發出一作用中命令ACT，直至已自發出全部記憶體庫預充電命令PREA逝去時段tRPA。時段tRPA可由「tPPDI*(記憶體庫群組之數目*記憶體庫位址之數目-1)+tRP」界定。 ＜1-3＞ 優點 根據上文所描述之實施例，半導體儲存裝置100回應於由記憶體控制器200發出之一寫入命令WT來將外部傳送資料載入至頁面緩衝器。半導體儲存裝置100回應於一預充電命令PRE來將保存於頁面緩衝器13中之資料寫入至記憶體胞陣列11中。即使半導體儲存裝置100自記憶體控制器200接收一全部記憶體庫預充電命令PREA (其係對全部記憶體庫10執行寫入及預充電操作之一指令)，半導體儲存裝置100仍不會對全部記憶體庫10同時執行一寫入操作。即，當發出全部記憶體庫預充電命令PREA時，半導體儲存裝置100藉由延遲控制器121來抑制對全部記憶體庫10同時執行一寫入操作。 將描述根據第一實施例之一比較實例之一記憶體系統來促進優點之理解。 根據比較實例之半導體儲存裝置100不包含延遲控制器121。如圖8中所展示，在時間T12處(在自記憶體控制器200接收一全部記憶體庫預充電命令PREA之後)，半導體儲存裝置100對全部記憶體庫10執行一寫入操作(tRP＜tRPA)。如圖9中所展示，對全部記憶體庫10同時執行一寫入操作。在此情況中，對其同時執行寫入操作之胞之數目係「頁面大小*記憶體庫群組數目*記憶體庫位址數目」，其結果係半導體儲存裝置100自時間T12至時間T12j之電力消耗較高。 因此，可歸因於資料寫入所需之電力不足而無法正確寫入資料。在此實例中，記憶體庫10之數目係8。然而，若記憶體庫10之數目增加，則此可能性進一步增大。 本實施例可在自記憶體控制器200發出一全部記憶體庫預充電命令PREA時藉由使用延遲控制器121來控制將資料寫入各記憶體庫10之記憶體胞中之時序。相應地，不同於比較實例，本實施例可防止對全部記憶體庫10同時執行一寫入操作，且抑制寫入操作所需之電力不足的問題。 根據上文所描述之實施例，自記憶體控制器200至半導體儲存裝置100之資料傳送與半導體儲存裝置100中之資料寫入操作無關。因此，可在不減小至半導體儲存裝置100之資料傳送率之情況下抑制伴隨針對記憶體胞之寫入操作的電流之峰值。因此，可提供高度可靠且高品質之一半導體儲存裝置100。 在上文所描述之實施例中，已描述每隔時段tPPDI對一個記憶體庫10執行一寫入操作之情況。然而，例如，可每隔時段tPPDI對複數個記憶體庫10執行寫入操作。可在子記憶體庫(其係一個記憶體庫之分組)之單元中循序執行寫入操作。 ＜2＞ 第二實施例 將描述第二實施例。在第一實施例中，半導體儲存裝置控制資料寫入時序。然而，在第二實施例中，記憶體控制器控制命令發出時序。將省略類似於第一實施例之部件的部件之描述。根據第二實施例之半導體儲存裝置100可採用延遲控制器121。 ＜2-1＞ 操作 將參考圖10來描述本實施例之記憶體系統1之一資料寫入操作。記憶體控制器200可每隔時段tPPD對一預定記憶體庫群組中之一預定記憶體庫10發出一預充電命令。 明確言之，如圖10中所展示，記憶體控制器200在時間T20處對記憶體庫群組130(BG0)、記憶體庫10(BK0)發出一預充電命令PRE (圖中之第一PRE)。 在時間T21處(在自時間T20逝去時段tPPD之後)，記憶體控制器200接著對記憶體庫群組130(BG1)、記憶體庫10(BK0)發出一預充電命令PRE (圖中之第二PRE)。 在時間T22處(在自時間T21逝去時段tPPD之後)，記憶體控制器200亦對記憶體庫群組130(BG0)、記憶體庫10(BK1)發出一預充電命令PRE (圖中之第三PRE)。 在時間T23處(在自時間T22逝去時段tPPD之後)，記憶體控制器200接著對記憶體庫群組130(BG1)、記憶體庫10(BK1)發出一預充電命令PRE (圖中之第四PRE)。 在時間T24處(在自時間T23逝去時段tPPD之後)，記憶體控制器200亦對記憶體庫群組130(BG0)、記憶體庫10(BK2)發出一預充電命令PRE (圖中之第五PRE)。 在時間T25處(在自時間T24逝去時段tPPD之後)，記憶體控制器200接著對記憶體庫群組130(BG1)、記憶體庫10(BK2)發出一預充電命令PRE (圖中之第六PRE)。 在時間T26處(在自時間T25逝去時段tPPD之後)，記憶體控制器200亦對記憶體庫群組130(BG0)、記憶體庫10(BK3)發出一預充電命令PRE (圖中之第七PRE)。 在時間T27處(在自時間T26逝去時段tPPD之後)，記憶體控制器200接著對記憶體庫群組130(BG1)、記憶體庫10(BK3)發出一預充電命令PRE (圖中之第八PRE)。 如圖11中所展示，在自記憶體控制器200接收第一預充電命令PRE之後，記憶體庫群組130(BG0)對記憶體庫10(BK0)之記憶體胞執行一資料寫入操作。類似地，半導體儲存裝置100每隔時段tPPD接收一預充電命令，且基於位址來對一記憶體庫10之記憶體胞執行一寫入操作。 對其同時執行寫入操作之胞之數目由「(twrite/tPPD)*頁面大小」界定。 ＜2-2＞ 優點 根據上文所描述之實施例，在接收一預充電命令之後，半導體儲存裝置100對一記憶體胞執行一寫入操作。記憶體控制器200可藉由控制時段tPPD來控制對其同時執行寫入操作之胞之數目。 將描述根據第二實施例之一比較實例之一記憶體系統來促進優點之理解。 如圖12中所展示，在接收一寫入命令WT之後，根據比較實例之半導體儲存裝置連續執行一頁面緩衝器存取操作及一資料寫入操作。 根據DDR4 SDRAM規格，當對相同記憶體庫群組連續發出一寫入命令時，需要待命時段tCCD_L。當對不同記憶體庫群組連續發出一寫入命令時，需要待命時段tCCD_S (tCCD_S＜tCCD_L)。 此等時段tCCD_S及tCCD_L可比資料寫入時段twrite短。例如，DRAM之資料寫入時段twrite約等於或短於tCCD_S及tCCD_L。然而，MRAM之資料寫入時段twrite可比DRAM之資料寫入時段twrite長。 當自時間T30至時間T37每隔時段tCCD_S輸入一寫入命令(如圖13中所展示)時，半導體儲存裝置100自時間T40至時間T49每隔時段tCCD_S執行一頁面緩衝器存取操作及一資料寫入操作，如圖14中所展示。因此，對其同時執行寫入操作之胞之數目由「(twrite/tCCD_S)*頁面大小」界定。如上文所提及，根據規格來確定時段tCCD_S及tCCD_L之最小值，因此，對其同時執行寫入操作之胞之數目取決於時段twrite。若時段twrite變長，則電力消耗增大。因此，可歸因於寫入所需之電力不足而無法正確寫入資料。 在上文所描述之第二實施例中，記憶體控制器200需要發出一預充電命令PRE來將資料寫入至記憶體胞陣列11中。即，在根據本實施例之記憶體系統1中，對胞進行寫入操作之時序係由預充電命令PRE而非寫入命令WT界定。 另外，在本實施例中，記憶體控制器200每隔時段tPPD或更長時間發出一預充電命令。即，記憶體控制器200可藉由控制時段tPPD來控制對其同時執行寫入操作之胞之數目。此能夠控制寫入時之電力消耗。 根據上文所描述之實施例，自記憶體控制器200至半導體儲存裝置100之資料傳送與半導體儲存裝置100中之資料寫入操作無關。因此，可在不減小至半導體儲存裝置100之資料傳送率之情況下抑制伴隨針對記憶體胞之寫入操作的電流之峰值。因此，可提供高度可靠且高品質之一半導體儲存裝置100。 本實施例可與第一實施例組合。 ＜3＞ 第三實施例 將描述第三實施例。第三實施例中描述記憶體控制器基於一預充電窗來控制命令發出時序之情況。將省略類似於第一實施例或第二實施例之部件的部件之描述。 ＜3-1＞ 操作 將參考圖15來描述本實施例之記憶體系統1之一資料寫入操作。記憶體控制器200可在時段tPRW期間發出一預充電命令達預充電命令上限數Nwt。 記憶體控制器200採用滿足「tPRW/(Nwt−1)＜tCCD (其包含tCCD_S及tCCD_L)」之tPRW及Nwt。在本實施例中，tPRW及Nwt經設定以滿足約束條件「tPRW≥twrite」及「預充電命令上限數Nwt≤3」。然而，上文所提及之約束條件僅為實例，且可適當改變時段tPRW及預充電命令上限數Nwt。 明確言之，如圖15及圖16中所展示，記憶體控制器200在時間T50處對記憶體庫群組130(BG0)、記憶體庫10(BK0)發出一預充電命令PRE (圖中之第一PRE)。若記憶體控制器200在時間T50處發出一預充電命令PRE (圖中之第一PRE)，則其可在自時間T50之時段tPRW內進一步發出一預充電命令兩次。 在接收第一預充電命令PRE之後，記憶體庫群組130(BG0)對記憶體庫10(BK0)之記憶體胞執行一資料寫入操作。 在時間T51處(在自時間T50逝去時段tPPD之後)，記憶體控制器200對記憶體庫群組130(BG1)、記憶體庫10(BK0)發出一預充電命令PRE (圖中之第二PRE)。在本實施例中，將提供時段tPPD之情況描述為一實例。然而，未必提供時段tPPD。 在接收第二預充電命令PRE之後，記憶體庫群組130(BG1)對記憶體庫10(BK0)之記憶體胞執行一資料寫入操作。 在時間T52處(在自時間T51逝去時段tPPD之後)，記憶體控制器200對記憶體庫群組130(BG0)、記憶體庫10(BK1)發出一預充電命令PRE (圖中之第三PRE)。 在接收第三預充電命令PRE之後，記憶體庫群組130(BG0)對記憶體庫10(BK1)之記憶體胞執行一資料寫入操作。 由於記憶體控制器200自時間T50至時間T52已發出一預充電命令三次，所以其無法在自時間T50之時段tPRW內發出一新的預充電命令。 在時間T53處(在自時間T50逝去時段tPRW之後)，記憶體控制器200可對記憶體庫群組130(BG1)、記憶體庫10(BK1)發出一預充電命令PRE (圖中之第四PRE)。在記憶體控制器200於時間T53處發出一預充電命令PRE (圖中之第四PRE)之後，其可在時間T51之後之時段tPRW發出一新的預充電命令。類似地，記憶體控制器200重複關於時間T50至時間T53所描述之操作。 ＜3-2＞ 優點 根據上文所描述之實施例，在接收一預充電命令之後，半導體儲存裝置100執行一寫入操作。記憶體控制器200可藉由控制時段tPRW來控制對其同時執行寫入操作之胞之數目。即，在本實施例中，記憶體控制器200可限制對其執行寫入操作之胞之最大數目。此能夠控制寫入時之電力消耗。因此，可提供高品質之一半導體儲存裝置。 本實施例可與第一實施例及第二實施例組合。 ＜4＞ 第四實施例 將描述第四實施例。第四實施例中描述新增用於執行一寫入操作之一命令的情況。將省略類似於第一實施例之部件的部件之描述。根據第四實施例之半導體儲存裝置100無需包含延遲控制器121。 ＜4-1＞ 命令序列 將參考圖17來描述根據本實施例之記憶體系統之與寫入操作相關之一基本命令序列。 [時間T0至時間T3] 操作相同於關於圖5所描述之操作。 [時間T4至時間T8] 記憶體控制器200可在時間T4處(在自時間T3逝去時段tWR之後)發出一胞寫入命令CW。 半導體儲存裝置100自記憶體控制器200接收一胞寫入命令CW、一記憶體庫群組位址及一記憶體庫位址。在一位址緩衝器(圖中未展示)中設定記憶體庫群組位址及記憶體庫位址。 在接收胞寫入命令CW之後，內部控制器120開始一寫入操作以將儲存於頁面緩衝器13中之資料寫入至由記憶體庫群組位址及記憶體庫位址指定之記憶體庫中。 [時間T8至時間T9] 記憶體控制器200可在時間T8處(在自時間T4逝去時段tCW之後)發出一預充電命令PRE。 在接收預充電命令PRE之後，半導體儲存裝置100開始一記憶體庫重設操作。在時間T9之後(在自時間T8逝去時段tRP之後)，記憶體控制器200經啟用以將一作用中命令ACT發出至相同記憶體庫。 在接收一胞寫入命令CW之後，根據本實施例之半導體儲存裝置100對記憶體胞執行一資料寫入操作。 在上文所描述之第一實施例至第三實施例中，可使用預充電命令來替換胞寫入命令CW。 本實施例可與第一實施例至第三實施例組合。 ＜4-2＞ 第四實施例之修改方案 接著，將參考圖18來描述第四實施例之一修改方案。 ＜4-3＞ 第四實施例之修改方案之概要 即使對一記憶體庫發出胞寫入命令CW，仍可能未對該記憶體庫發出一寫入命令WT。自電力消耗之觀點看，對此一記憶體庫執行一資料寫入操作係不適宜的。 在第四實施例之修改方案中，僅對已對其發出寫入命令WT之記憶體庫發出胞寫入命令CW。在下文中，將描述用於實施第四實施例之修改方案之一組態。 ＜4-4＞ 根據第四實施例之修改方案之內部控制器 根據第四實施例之修改方案之內部控制器120包含「及」運算電路123(0)至123(z)。「及」運算電路123(0)至123(z)各與一預定區塊相關聯。即，「及」運算電路123(x)與記憶體庫群組130(BGa)、記憶體庫10(BKb)相關聯。相應地，將「及」運算電路123(x)之輸出信號供應至記憶體庫群組130(BGa)、記憶體庫10(BKb)。 「及」運算電路123(x)在其第一輸入端子處接收胞寫入命令CW_Bx，且在其第二輸入端子處接收旗標WFLAG_Bx。接著，「及」運算電路125(x)輸出自第一輸入端子及第二輸入端子輸入之信號之一運算結果作為胞寫入命令CWI_Bx。 胞寫入命令CWI_Bx相同於第四實施例中所描述之胞寫入命令CW。在本修改方案中，用於記憶體庫群組130(BGa)、記憶體庫10(BKb)之胞寫入命令CW指稱胞寫入命令CW_Bx。 旗標WFLAG_Bx係由內部控制器120產生。明確言之，當內部控制器120判定一寫入命令WT在對一目標記憶體庫(例如記憶體庫群組130(BGa)、記憶體庫10(BKb))執行一先前預充電操作之後被輸入時，內部控制器120使旗標WFLAG_Bx達到一高(H)位準。除非在對目標記憶體庫執行先前預充電操作之後輸入一寫入命令WT，否則內部控制器120使旗標WFLAG_Bx保持於一低(L)位準處。 當一胞寫入命令CW被接收且旗標WFLAG_Bx處於H位準時，「及」運算電路123(x)輸出胞寫入命令CWI_Bx。即，僅當一寫入命令WT被目標記憶體庫接收時，「及」運算電路123(x)發出胞寫入命令CWI_Bx。其他「及」運算電路123依相同方式操作。 胞寫入命令CWI_Bx相同於第四實施例中所描述之胞寫入命令CW。在接收胞寫入命令CWI_Bx之後，記憶體庫群組130(BGa)開始對記憶體庫10(BKb)進行一寫入操作以將儲存於頁面緩衝器13中之資料寫入至記憶體胞陣列11中。 記憶體控制器200可在自發出胞寫入命令CWI_Bx逝去時段tCW之後發出一預充電命令PRE。 ＜4-5＞ 優點 根據上文所描述之實施例，僅對已對其發出寫入命令WT之記憶體庫發出胞寫入命令CW。若未對一記憶體庫發出一寫入命令WT，則不對該記憶體庫執行一資料寫入操作。因此，可抑制一不必要寫入操作。因此，可減少電力消耗。 ＜5＞ 第五實施例 將描述第五實施例。第五實施例中描述在半導體儲存裝置接收一全部記憶體庫預充電命令時根據需要來發出一胞寫入命令之情況。將省略類似於第一實施例或第四實施例或第四實施例之修改方案之部件的部件之描述。 ＜5-1＞ 第五實施例之概要 將描述第五實施例之概要。在第一實施例中，當發出一全部記憶體庫預充電命令PREA時，對包含未對其發出一寫入命令WT之記憶體庫的記憶體庫執行一寫入操作。在第五實施例中，當發出一全部記憶體庫預充電命令PREA時，僅對已對其發出一寫入命令WT之記憶體庫執行一寫入操作。 在下文中，將描述實施第五實施例所需之一組態。 ＜5-2＞ 延遲控制器之組態 將參考圖19來描述根據第五實施例之半導體儲存裝置之延遲控制器121。如圖19中所展示，延遲控制器121包含複數個延遲電路122(0)至122(z)。另外，延遲控制器121包含使延遲電路122(0)至122(z)之輸出信號延遲時段tPPDI之延遲電路124(0)至124(z)。再者，延遲控制器121包含接收延遲電路122(0)至122(z)之輸出信號之「及」運算電路125(0)至125(z)。 例如，延遲電路122(x)、延遲電路124(x)及「及」運算電路125(x)與記憶體庫群組130(BGa)、記憶體庫10(BKb)相關聯。即，將延遲電路124(x)及「及」運算電路125(x)之輸出信號供應至記憶體庫群組130(BGa)、記憶體庫10(BKb)。 「及」運算電路125(x)在其第一輸入端子處接收命令PREA或延遲電路122(x)之輸出信號，且在其第二輸入端子處接收旗標WFLAG_Bx。接著，「及」運算電路(x)輸出自第一輸入端子及第二輸入端子輸入之信號之一運算結果作為胞寫入命令CWI_Bx。旗標WFLAG_Bx相同於第四實施例之修改方案中所描述之旗標WFLAG_Bx。 當命令PREA或延遲電路122(x)之輸出信號處於H位準且旗標WFLAG_Bx處於H位準時，「及」運算電路125(x)輸出胞寫入命令CWI_Bx。即，僅當一全部記憶體庫預充電命令PREA被接收且已對目標記憶體庫輸入一寫入命令WT時，「及」運算電路125(x)發出胞寫入命令CWI_Bx。 其他延遲電路122及124及「及」運算電路125依相同方式操作。 當延遲控制器121發出胞寫入命令CWI_Bx時，其在發出胞寫入命令CWI_Bx之後之時段twrite內發出記憶體庫重設命令PREI_Bx。因此，延遲控制器121依相同於第四實施例中所描述之方式的方式操作。即使未發出胞寫入命令CWI_Bx，但命令PREI_Bx仍被發出。 在接收全部記憶體庫預充電命令PREA之後，延遲控制器121選擇性地發出胞寫入命令CWI_Bx，且每隔時段tPPDI發出命令PREI_Bx。 在接收命令PREI_Bx之後，記憶體庫群組130(BGa)執行記憶體庫10(BKb)之一預充電操作。 ＜5-3＞ 優點 在根據上文所描述之實施例之半導體儲存裝置中，當發出一全部記憶體庫預充電命令PREA時，僅對已對其發出一寫入命令WT之記憶體庫執行一寫入操作。因此，可抑制對記憶體胞之不必要資料寫入操作。因此，可減少電力消耗。 ＜6＞ 第六實施例 將描述第六實施例。第六實施例中描述在半導體儲存裝置接收一預充電命令時半導體儲存裝置根據需要來發出一胞寫入命令之情況。將省略類似於第二實施例或第四實施例或第四實施例之修改方案之部件的部件之描述。 ＜6-1＞ 第六實施例之概要 將描述第六實施例之概要。在第二實施例中，當發出一預充電命令PREA時，對包含已對其發出或未對其發出一寫入命令WT之記憶體庫的記憶體庫執行一寫入操作。在第六實施例中，當發出一預充電命令PREA時，僅對已對其發出一寫入命令WT之記憶體庫執行一寫入操作。 在下文中，將描述實施第六實施例所需之一組態。 ＜6-2＞ 延遲控制器之組態 將參考圖20來描述根據第六實施例之半導體儲存裝置之延遲控制器121。如圖20中所展示，延遲控制器121包含複數個延遲電路126(0)至126(z)。再者，延遲控制器121包含「及」運算電路127(0)至127(z)。 例如，延遲電路126(x)及「及」運算電路127(x)與記憶體庫群組130(BGa)、記憶體庫10(BKb)相關聯。即，將延遲電路126(x)及「及」運算電路127(x)之輸出信號供應至記憶體庫群組130(BGa)、記憶體庫10(BKb)。 延遲電路126(x)自記憶體控制器200接收命令PRE_Bx，且輸出延遲達時段twrite之命令PREI_Bx。 「及」運算電路127(x)在其第一輸入端子處接收命令PRE_Bx，且在其第二輸入端子處接收旗標WFLAG_Bx。「及」運算電路127(x)輸出自第一輸入端子及第二輸入端子輸入之信號之一運算結果作為胞寫入命令CWI_Bx。旗標WFLAG_Bx相同於第四實施例之修改方案中所描述之旗標WFLAG_Bx。 當命令PRE_Bx被接收且旗標WFLAG_Bx處於H位準時，「及」運算電路127(x)輸出胞寫入命令CWI_Bx。即，僅當命令PRE_Bx被接收且已對目標記憶體庫輸入一寫入命令WT時，「及」運算電路127(x)發出胞寫入命令CWI_Bx。 其他延遲電路126及「及」運算電路127依相同方式操作。 延遲控制器121在自發出胞寫入命令CWI_Bx逝去時段twrite之後發出記憶體庫重設命令PREI_Bx。因此，延遲控制器121依相同於第四實施例中所描述之方式的方式操作。即使未發出胞寫入命令CWI_Bx，但記憶體庫重設命令PREI_Bx仍被發出。 ＜6-3＞ 優點 根據上文所描述之實施例，僅對已對其發出寫入命令WT之記憶體庫發出胞寫入命令CW。若未對一記憶體庫發出一寫入命令WT，則不對該記憶體庫執行一資料寫入操作。因此，可抑制一不必要寫入操作。因此，可減少電力消耗。 ＜7＞ 修改方案及其他 在上文所描述之實施例中，MRAM可為利用一自旋轉移現象來使一磁性層磁化反轉之一STT-MRAM (自旋轉移力矩磁阻性隨機存取記憶體)。 在此描述中，已舉例描述使用一磁性穿隧接面(MTJ)元件(作為可變電阻元件)來儲存資料之MRAM。然而，實施例不受限於此實例。 例如，實施例可應用於利用一電阻變化(例如一電阻變化型記憶體以及MRAM (諸如一ReRAM (電阻性隨機存取記憶體))及一PCRAM (相變隨機存取記憶體))來儲存資料之一半導體儲存裝置。 此外，實施例亦可應用於藉由一外加電流或一外加電壓所致之一電阻變化來儲存資料或藉由將歸因於一電阻變化之一電阻差轉換成一電流差或一電壓差來讀取儲存資料的一半導體儲存裝置。 在上述實施例之各者中，已舉例解釋一MTJ元件作為記憶體胞之可變電阻元件，但可變電阻元件不限於此。即，實施例可應用於包括一記憶體胞之任何半導體儲存裝置，該記憶體胞包含能夠藉由利用由施加一電流或電壓引起之電阻之變化來儲存(保存)或讀取資料的一元件。 在上述實施例之各者中，為了描述而將位元線對指稱一位元線BL及一源極線SL。然而，位元線對可指稱(例如)一第一位元線及一第二位元線。 雖然已描述某些實施例，但此等實施例僅供例示，且不意欲限制本發明之範疇。其實，本文中所描述之新穎方法及系統可依各種其他形式體現；此外，可在不背離本發明之精神之情況下對本文中所描述之方法及系統作出各種省略、替代及形式改變。隨附申請專利範圍及其等效物意欲涵蓋將落於本發明之範疇及精神內之此等形式或修改。 相關申請案之交叉参考 本申請案主張2016年3月17日申請之美國臨時申請案第62/309,837號及2016年9月13日申請之美國非臨時申請案第15/264,545號之權利，該等案之全文以引用的方式併入本文中。

1‧‧‧記憶體系統
10‧‧‧記憶體庫
11‧‧‧記憶體胞陣列
11a‧‧‧磁阻效應元件/磁性穿隧接面(MTJ)元件
11b‧‧‧選擇電晶體/胞電晶體
12‧‧‧感測放大器/寫入驅動器(SA/WD)
13‧‧‧頁面緩衝器
100‧‧‧半導體儲存裝置
110‧‧‧命令位址電路
120‧‧‧內部控制器
121‧‧‧延遲控制器
122(0)至122(z)‧‧‧延遲電路
123(0)至123(z)‧‧‧「及」運算電路
124(0)至124(z)‧‧‧延遲電路
125(0)至125(z)‧‧‧「及」運算電路
126(0)至126(z)‧‧‧延遲電路
127(0)至127(z)‧‧‧「及」運算電路
130‧‧‧記憶體庫群組
131‧‧‧局域輸入/輸出電路
132‧‧‧記憶體區域
140‧‧‧全域輸入/輸出電路
200‧‧‧記憶體控制器
ACT‧‧‧作用中命令
B‧‧‧非磁性層/穿隧障壁層
BL‧‧‧位元線
BL0至BLj-1‧‧‧位元線
CA‧‧‧命令位址信號
CKE‧‧‧時脈啟用信號
CLK‧‧‧時脈信號
CS‧‧‧晶片選擇信號
CW‧‧‧胞寫入命令
Din‧‧‧資料
DQ‧‧‧資料線
DQS‧‧‧資料選通
F‧‧‧鐵磁性層/儲存層/自由層
MC‧‧‧記憶體胞
P‧‧‧鐵磁性層/固定層/釘紮層
PRE‧‧‧預充電命令
PREA‧‧‧全部記憶體庫預充電命令
SL‧‧‧源極線
SL0至SLj-1‧‧‧源極線
WL‧‧‧字線/寫入延時
WL0至WLi-1‧‧‧字線
WT‧‧‧寫入命令

圖1係展示根據第一實施例之一記憶體系統之一組態的一方塊圖。 圖2展示根據第一實施例之記憶體系統之一記憶體庫。 圖3展示根據第一實施例之記憶體系統之一記憶體胞。 圖4展示根據第一實施例之記憶體系統之一延遲控制器。 圖5係展示根據第一實施例之記憶體系統之一寫入操作的一命令序列。 圖6係展示根據第一實施例之記憶體系統之寫入操作之一特定實例的一命令序列。 圖7展示根據第一實施例之記憶體系統之一半導體儲存裝置之與圖6相關之一操作。 圖8係展示根據第一實施例之一比較實例之一記憶體系統之一寫入操作之一特定實例的一命令序列。 圖9展示根據第一實施例之比較實例之記憶體系統之一半導體儲存裝置之與圖8相關之一操作。 圖10係展示根據第二實施例之一記憶體系統之一寫入操作的一命令序列。 圖11展示根據第二實施例之記憶體系統之一半導體儲存裝置之與圖10相關之一操作。 圖12係展示根據第二實施例之一比較實例之一記憶體系統之一寫入操作的一命令序列。 圖13係展示根據第二實施例之比較實例之記憶體系統之寫入操作之一特定實例的一命令序列。 圖14展示根據第二實施例之比較實例之記憶體系統之一半導體儲存裝置之與圖13相關之一操作。 圖15係展示根據第三實施例之一記憶體系統之一寫入操作之一特定實例的一命令序列。 圖16展示根據第三實施例之記憶體系統之一半導體儲存裝置之與圖15相關之一操作。 圖17係展示根據第四實施例之一記憶體系統之一寫入操作的一命令序列。 圖18展示根據第四實施例之一修改方案之一內部控制器。 圖19展示根據第五實施例之一半導體儲存裝置之一延遲控制器。 圖20展示根據第六實施例之一半導體儲存裝置之一延遲控制器。

1‧‧‧記憶體系統

10‧‧‧記憶體庫

100‧‧‧半導體儲存裝置

110‧‧‧命令位址電路

120‧‧‧內部控制器

121‧‧‧延遲控制器

130‧‧‧記憶體庫群組

131‧‧‧局域輸入/輸出電路

132‧‧‧記憶體區域

140‧‧‧全域輸入/輸出電路

200‧‧‧記憶體控制器

CA‧‧‧命令位址信號

CKE‧‧‧時脈啟用信號

CLK‧‧‧時脈信號

CS‧‧‧晶片選擇信號

DQ‧‧‧資料線

Claims (19)

1. 一種半導體儲存裝置，其包括： 一第一記憶體庫，其包含一第一記憶體胞群組且在接收一第一命令之後將資料寫入至該第一記憶體胞群組中； 一第二記憶體庫，其包含一第二記憶體胞群組且在接收該第一命令之後將資料寫入至該第二記憶體胞群組中；及 一延遲控制器，其在接收一第二命令之後對該第一記憶體庫發出該第一命令，且在至少一第一時段之一時間間隔之後對該第二記憶體庫發出該第一命令。
2. 如請求項1之半導體儲存裝置，其中 該第一記憶體庫進一步包含一第一緩衝區， 在接收一第三命令之後，該第一記憶體庫將資料儲存於該第一緩衝區中， 在接收該第一命令之後，該第一記憶體庫將儲存於該第一緩衝區中之資料寫入至該第一記憶體胞群組中， 該第二記憶體庫進一步包含一第二緩衝區， 在接收該第三命令之後，該第二記憶體庫將資料儲存於該第二緩衝區中，及 在接收該第一命令之後，該第二記憶體庫將儲存於該第二緩衝區中之資料寫入至該第二記憶體胞群組中。
3. 如請求項1之半導體儲存裝置，其中 在接收該第一命令之後，該第一記憶體庫將資料寫入至該第一記憶體胞群組中且接著重設該第一記憶體庫；及 在接收該第一命令之後，該第二記憶體庫將資料寫入至該第二記憶體胞群組中且接著重設該第二記憶體庫。
4. 如請求項1之半導體儲存裝置，其中該第一記憶體胞群組及該第二記憶體胞群組包含能夠保存資料之一電阻變化元件。
5. 如請求項1之半導體儲存裝置，其中該第一記憶體胞群組及該第二記憶體胞群組係下列之一者：一磁阻性隨機存取記憶體(MRAM)、一相變隨機存取記憶體(PCRAM)及一電阻性隨機存取記憶體(ReRAM)。
6. 一種記憶體系統，其包括： 一記憶體裝置，其包含一第一記憶體庫，該第一記憶體庫包含一第一記憶體胞群組且在接收一第一命令之後將資料寫入至該第一記憶體胞群組中；及 一控制器，其對該記憶體裝置發出一第二命令以將資料傳送至該記憶體裝置，對該記憶體裝置發出該第一命令以將該資料寫入至該第一記憶體胞群組中，且在至少一第一時段之一時間間隔之後發出下一第一命令。
7. 如請求項6之記憶體系統，其中 該第一記憶體庫進一步包含一第一緩衝區， 在接收該第二命令之後，該第一記憶體庫將資料保存於該第一緩衝區中，及 在接收該第一命令之後，該第一記憶體庫將保存於該第一緩衝區中之資料寫入至該第一記憶體胞群組中。
8. 如請求項6之記憶體系統，其中 在接收該第一命令之後，該第一記憶體庫在將資料寫入至該第一記憶體胞群組中之後重設該第一記憶體庫。
9. 如請求項6之記憶體系統，其中 該記憶體裝置進一步包含一第二記憶體庫，其包含一第二記憶體胞群組且在接收該第一命令之後將資料寫入至該第二記憶體胞群組中，及 該控制器在至少一第一時段之一時間間隔之後對該第一記憶體庫或該第二記憶體庫發出該第一命令。
10. 如請求項9之記憶體系統，其中 該第一記憶體庫進一步包含一第一緩衝區， 在接收該第二命令之後，該第一記憶體庫將資料保存於該第一緩衝區中， 在接收該第一命令之後，該第一記憶體庫將保存於該第一緩衝區中之資料寫入至該第一記憶體胞群組中， 該第二記憶體庫進一步包含一第二緩衝區， 在接收該第二命令之後，該第二記憶體庫將資料保存於該第二緩衝區中，及 在接收該第一命令之後，該第二記憶體庫將保存於該第二緩衝區中之資料寫入至該第二記憶體胞群組中。
11. 如請求項9之記憶體系統，其中 在接收該第一命令之後，該第一記憶體庫在將資料寫入至該第一記憶體胞群組中之後重設該第一記憶體庫；及 在接收該第一命令之後，該第二記憶體庫在將資料寫入至該第二記憶體胞群組中之後重設該第二記憶體庫。
12. 如請求項9之記憶體系統，其中 該第一記憶體胞群組及該第二記憶體胞群組包含能夠保存資料之一電阻變化元件。
13. 如請求項6之記憶體系統，其中該第一記憶體胞群組及該第二記憶體胞群組係下列之一者：一磁阻性隨機存取記憶體(MRAM)、一相變隨機存取記憶體(PCRAM)及一電阻性隨機存取記憶體(ReRAM)。
14. 一種記憶體系統，其包括： 一記憶體裝置，其包含一第一記憶體庫，該第一記憶體庫包含一第一記憶體胞群組且在接收一第一命令之後將資料寫入至該第一記憶體胞群組中；及 一控制器，其對該記憶體裝置發出一第二命令以將資料傳送至該記憶體裝置，對該記憶體裝置發出該第一命令以將該資料寫入至該第一記憶體胞群組中，且限制一第一時段期間所發出之第一命令之數目。
15. 如請求項14之記憶體系統，其中 該第一記憶體庫進一步包含一第一緩衝區， 在接收該第二命令之後，該第一記憶體庫將資料保存於該第一緩衝區中，及 在接收該第一命令之後，該第一記憶體庫將保存於該第一緩衝區中之資料寫入至該第一記憶體胞群組中。
16. 如請求項14之記憶體系統，其中 在接收該第一命令之後，該第一記憶體庫在將資料寫入至該第一記憶體胞群組中之後重設該第一記憶體庫。
17. 如請求項14之記憶體系統，其中 該記憶體裝置進一步包含一第二記憶體庫，其包含一第二記憶體胞群組且在接收該第一命令之後將資料寫入至該第二記憶體胞群組中。
18. 如請求項17之記憶體系統，其中 該第一記憶體庫進一步包含一第一緩衝區， 在接收該第二命令之後，該第一記憶體庫將資料保存於該第一緩衝區中， 在接收該第一命令之後，該第一記憶體庫將保存於該第一緩衝區中之資料寫入至該第一記憶體胞群組中， 該第二記憶體庫進一步包含一第二緩衝區， 在接收該第二命令之後，該第二記憶體庫將資料保存於該第二緩衝區中，及 在接收該第一命令之後，該第二記憶體庫將保存於該第二緩衝區中之資料寫入至該第二記憶體胞群組中。
19. 如請求項17之記憶體系統，其中 在接收該第一命令之後，該第一記憶體庫在將資料寫入至該第一記憶體胞群組中之後重設該第一記憶體庫；及 在接收該第一命令之後，該第二記憶體庫在將資料寫入至該第二記憶體群組中之後重設該第二記憶體庫。