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JP2019079377A - 半導体記憶装置 - Google Patents

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寛洋 野呂
賢二 土田
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賢二 土田
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Abstract

【課題】メモリセルの信頼性を向上させることができる半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、メモリセルＭＣと、第１コマンドの受信により、メモリセルＭＣから第１データを読み出すセンスアンプ１５と、第１データが含むエラーを訂正して第２データを生成するＥＣＣ回路１７と、第２コマンドの受信に応答して、第２データをメモリセルＭＣに書き込む書き込み回路１６とを備える。【選択図】図４

Description

実施形態は、半導体記憶装置に関するものである。
半導体記憶装置として、例えば、メモリセルに磁気抵抗効果（magnetoresistive effect）を用いたＭＲＡＭ（Magnetoresistive Random Access Memory）が知られている。ＭＲＡＭは、高速動作、大容量、及び不揮発性を有するメモリデバイスとして注目されている。
米国特許第９３４８６９７号明細書
メモリセルの信頼性を向上させることができる半導体記憶装置を提供する。
実施形態の半導体記憶装置は、メモリセルと、第１コマンドの受信により、前記メモリセルから第１データを読み出す読み出し回路と、前記第１データが含むエラーを訂正して第２データを生成する訂正回路と、第２コマンドの受信に応答して、前記第２データを前記メモリセルに書き込む書き込み回路とを具備する。
実施形態の半導体記憶装置の構成を示すブロック図である。 実施形態の半導体記憶装置におけるメモリセルアレイ内のバンクの回路図である。 実施形態の半導体記憶装置におけるメモリセルアレイ内のメモリセルの模式図である。 実施形態の半導体記憶装置の動作例を示す図である。 実施形態の半導体記憶装置の動作フローを示す図である。 実施形態の半導体記憶装置の動作フローにおける信号のタイミングチャートである。 実施形態の半導体記憶装置の動作フローにおける期間ｔＲＰ及びｔＲＣを示す図である。
以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については同一符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。
各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。各機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。ここでは、半導体記憶装置として、ＭＲＡＭ（Magnetoresistive Random Access Memory）を例に挙げる。
［１］実施形態
本実施形態の半導体記憶装置について説明する。
［１−１］メモリシステムの構成
まず、本実施形態の半導体記憶装置を含むメモリシステムの構成について説明する。図１は、実施形態の半導体記憶装置、及び半導体記憶装置を含むメモリシステムの構成を示すブロック図である。メモリシステム４００は、半導体記憶装置１００及びメモリコントローラ２００を備える。
半導体記憶装置１００は、例えば、ＭＲＡＭを含む半導体チップから構成される。半導体記憶装置１００の詳細は後述する。
メモリコントローラ２００は、半導体記憶装置１００にバスにより接続される。また、メモリコントローラ２００は、外部のホストデバイス３００にホストバスにより接続される。メモリコントローラ２００は、半導体記憶装置１００を制御し、またホストデバイス３００から受信した命令に従って、半導体記憶装置１００に対する読み出し及び書き込み等を制御する。
［１−２］半導体記憶装置の構成
次に、図１を用いて、本実施形態の半導体記憶装置１００の構成を説明する。半導体記憶装置１００は、メモリセルアレイ１０、コマンド及びアドレス入力回路１１、ロウデコーダ１２、カラムデコーダ１３、カラム選択回路１４、センスアンプ１５、書き込み回路１６、ＥＣＣ（Error Checking and Correcting）回路１７、ページバッファ１８、入出力回路１９、及びコントローラ２０を備えている。
メモリセルアレイ１０は、行（row）及び列（column）状に配列された複数のメモリセルＭＣを備えている。そして、同一行にあるメモリセルＭＣは、同一のワード線ＷＬに接続され、同一列にあるメモリセルＭＣの両端は、同一のビット線ＢＬ及び同一のソース線ＳＬに接続される。メモリセルアレイ１０の詳細は後述する。
コマンド及びアドレス入力回路１１は、例えば、コマンド／アドレス線ＣＡ０〜ＣＡ９を介してメモリコントローラ２００に接続される。コマンド及びアドレス入力回路１１は、メモリコントローラ２００から、コマンド／アドレス線ＣＡ０〜ＣＡ９を介してコマンド及びアドレス信号を受信する。コマンド及びアドレス入力回路１１は、コマンド及びアドレス信号をロウデコーダ１２、カラムデコーダ１３、及びコントローラ２０に出力する。
コマンド及びアドレス入力回路１１が受信するコマンドは、半導体記憶装置１００の動作を制御するための命令であり、例えばアクティブコマンド、リードコマンド、ライトコマンド、プリチャージコマンド、及びリセットコマンドを含む。アクティブコマンドは、１つのバンクを活性化（選択）し、選択されたバンク内の複数のワード線のうちの１本を活性化（選択）させるためのコマンドである。プリチャージコマンドは、選択されたバンクを読み出し動作あるいは書込み動作のために初期状態（プリチャージ状態）にさせるためのコマンドである。具体的には、プリチャージ動作の際は、選択されたバンク内の全ワード線、全ビット線、及び全ソース線が非活性化（非選択状態）される。
ロウデコーダ１２は、コマンド及びアドレス信号のアドレス信号をデコードする。ロウデコーダ１２は、デコード結果に応じて、決定されたバンク内のワード線を選択する。
カラムデコーダ１３は、コマンド及びアドレス信号のアドレス信号をデコードする。カラムデコーダ１３は、デコード結果をカラム選択回路１４に送信する。
カラム選択回路１４は、複数のビット線、複数のソース線、センスアンプ１５、及び書き込み回路１６に接続される。カラム選択回路１４は、カラムデコーダ１３のデコード結果に基づいて、カラムを選択する。すなわち、カラムデコーダ１３は、カラムアドレスにより指定された複数のビット線及び複数のソース線を選択し、これらをセンスアンプ１５あるいは書き込み回路１６に接続する。
センスアンプ１５は、カラム選択回路１４により選択された複数のビット線及び複数のソース線に接続される。センスアンプ１５は、読み出し対象となる複数のメモリセルに流れる電流をそれぞれ検知することによって、複数のメモリセルに記憶されたデータを一括して読み出す。以下、センスアンプ１５により一括して読み出される複数のメモリセルの単位を「ページ」と称する。
書き込み回路１６は、カラム選択回路１４により選択された複数のビット線及び複数のソース線に接続される。書き込み回路１６は、書き込み対象となる複数のメモリセルに書き込み電圧（ライトパルス）を印加する。書き込み回路１６は、複数のメモリセルに書き込み電流を流すことにより、メモリセルにデータを書き込む。データの書き込みは、複数のメモリセルに対して一括して行われる。
ＥＣＣ（Error Checking and Correcting）回路１７は、データの誤り訂正処理を実行する。具体的には、ＥＣＣ回路１７は、書き込み動作時に、例えばメモリコントローラ２００から供給されたデータ（以下、ライトデータと記す）を用いてエラー訂正符号（以下、パリティビットと記す）を生成する。また、ＥＣＣ回路１７は、読み出し動作時に、メモリセルから読み出され、パリティビットを含むデータ（以下、リードデータと記す）に誤りがあるか否かを検出する。ＥＣＣ回路１７は、データの誤りが検出された場合、検出された誤りを訂正する。以下、誤りが訂正されたリードデータを訂正データと記す。
ページバッファ１８は、ライトデータ及びリードデータ（パリティビット含む）を一時的に記憶する。具体的には、ページバッファ１８は、書き込み動作時、入出力回路１９から供給されたライトデータを一時的に記憶する。また、ページバッファ１８は、読み出し動作時、訂正データ（またはリードデータ）を一時的に記憶する。
入出力回路１９は、例えば１６本のデータ線ＤＱ０〜ＤＱ１５を介してメモリコントローラ２００に接続される。データ線ＤＱ０〜ＤＱ１５は、双方向のデータパスである。また、入出力回路１９は、ページバッファ１８に接続される。入出力回路１９は、メモリコントローラ２００からデータ線ＤＱ０〜ＤＱ１５を介してデータ（ライトデータ）を受信し、受信したライトデータをページバッファ１８に送信する。また、入出力回路１９は、ページバッファ１８に格納されているデータ（リードデータ）を、データ線ＤＱ０〜ＤＱ１５を介してメモリコントローラ２００に出力する。
コントローラ２０は、半導体記憶装置１００を制御する。コントローラ２０は、各種の制御信号、例えば、クロック信号ＣＫ、クロックイネーブル信号ＣＫＥ、及びチップセレクト信号ＣＳ等をメモリコントローラ２００から受信する。コントローラ２０は、コマンド及びアドレス入力回路１１から送信されるコマンド及びアドレス信号のコマンド信号に従って、例えば書き込み動作及び読み出し動作を制御する。
［１−２−１］メモリセルアレイ
次に、図２を用いて、半導体記憶装置１００におけるメモリセルアレイ１０について説明する。メモリセルアレイ１０は、データを記憶する複数のメモリセルを含む複数のバンクを備える。バンクの各々は、独立にデータの書き込みあるいは読み出し動作を行うことができる。図２は、メモリセルアレイ１０内の１つのバンクＢＮＫの構成を示す回路図である。
メモリセルＭＣは、例えば行列状に配列されている。メモリセルアレイ１０には、ｉ本のワード線ＷＬ（ＷＬ０〜ＷＬｉ−１）、ｊ本のビット線ＢＬ（ＢＬ０〜ＢＬｊ−１）、およびｊ本のソース線ＳＬ（ＳＬ０〜ＳＬｊ−１）が設けられている。ｉおよびｊは０以上の自然数である。１つのワード線ＷＬには、１行のメモリセルＭＣが接続され、１つのビット線ＢＬおよび１つのソース線ＳＬの対には、１列のメモリセルＭＣが接続される。
メモリセルＭＣは、選択トランジスタ２１及び磁気抵抗効果素子２２を含む。磁気抵抗効果素子２２の詳細については後述する。
選択トランジスタ２１は、例えばｎ型のＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ：metal oxide semiconductor field effect transistor）である。
各磁気抵抗効果素子２２の一端は、１つのビット線ＢＬに接続され、他端は１つの選択トランジスタ２１のドレイン（またはソース）に接続される。各選択トランジスタ２１は、ゲートにおいて１つのワード線ＷＬに接続され、ソース（またはドレイン）において１つのソース線ＳＬに接続される。
１つのワード線ＷＬがロウデコーダ１２によって活性化されることにより、このワード線ＷＬと接続された選択トランジスタ２１がオンする。選択トランジスタ２１がオンすると、オン状態の選択トランジスタ２１と接続されている磁気抵抗効果素子２２が、１対のビット線ＢＬおよびソース線ＳＬに電気的に接続される。１つのワード線ＷＬに接続されたメモリセルＭＣの組は、前述した「ページ」に相当する。
ビット線ＢＬおよびソース線ＳＬの複数の対は、１つのカラムに属する。バンクＢＮＫは、ｍ＋１個のカラム０〜カラムｍを含む。読み出しおよび書き込み動作の対象は、ロウアドレスの指定（ワード線ＷＬの指定）およびカラムの指定により選択される。
読み出し動作の場合、例えば読み出し動作により選択されたワード線ＷＬと接続されている全てのメモリセルＭＣのデータがページバッファ１８に一時的に記憶される。さらに、カラムアドレスにより、１ページ分のデータのうちの一部（カラム部分）が指定される。そして、カラムアドレスにより指定されたカラム部分のデータがページバッファ１８から入出力回路１９に送信される。書き込み動作の場合も、書き込み対象のページ（ワード線）とカラムの指定を伴う。カラムアドレスは、例えばリードコマンドまたはライトコマンドと共に供給される。
［１−２−２］メモリセル
次に、図３を用いて、メモリセルアレイ１０に含まれるメモリセルＭＣについて説明する。図３は、メモリセルアレイ内のメモリセルＭＣの構成を示す模式図である。
図３に示すように、メモリセルＭＣは、例えば、選択トランジスタ２１及び磁気抵抗効果素子２２を含む。選択トランジスタ２１は、磁気抵抗効果素子２２へのデータ書き込み及び読み出し時において、電流の供給及び停止を制御するスイッチとして設けられる。磁気抵抗効果素子２２は、積層された複数の膜を含む。複数の膜の膜面に垂直な方向に電流を流すことにより、磁気抵抗効果素子２２の抵抗値は、低抵抗状態あるいは高抵抗状態に切り替わる。磁気抵抗効果素子２２は、低抵抗状態あるいは高抵抗状態を保持することによってデータを書き込み可能である。磁気抵抗効果素子２２は、書き込まれたデータを不揮発的に保持し、読み出し可能な抵抗性記憶素子（または、可変抵抗素子、抵抗変化素子）として機能する。
選択トランジスタ２１は、ゲートがワード線ＷＬに接続され、ソースまたはドレインの一方がソース線ＳＬに接続され、他方が磁気抵抗効果素子２２の一端に接続されている。磁気抵抗効果素子２２の他端は、ビット線ＢＬに接続される。
［１−２−３］磁気抵抗効果素子
次に、メモリセルＭＣの磁気抵抗効果素子２２の構成の一例について説明する。本構成例の磁気抵抗効果素子２２は、記憶層２３、中間層２４、及び参照層２５を含む。磁気抵抗効果素子２２は、さらなる層を含んでいてもよい。記憶層２３と参照層２５間には中間層２４が配置される。記憶層２３、中間層２４、及び参照層２５は、それぞれ膜面上に順次積層される。磁気抵抗効果素子２２は、例えば、記憶層２３及び参照層２５の磁化方向（magnetization orientation）がそれぞれ膜面に対して垂直方向を向く、垂直磁化型のＭＴＪ（magnetic tunnel junction）素子である。
記憶層２３は、１つまたは複数の導電性の磁性材料を含むか、導電性の磁性材料からなる。具体的には、記憶層２３は、鉄（Ｆｅ）、ボロン（Ｂ）、コバルト（Ｃｏ）等の１つ以上の元素を含み、例えばコバルト鉄ボロン（ＣｏＦｅＢ）またはホウ化鉄（ＦｅＢ）を含む。記憶層２３は、人工格子を含んでいてもよい。または、記憶層２３は、Ｃｏ、Ｆｅ、及びＢの合金を含むか、Ｃｏ、Ｆｅ、及びＢの合金からなる。
記憶層２３は、ある軸に沿う方向に磁化されており、例えば記憶層２３の磁化は、層２３、２４、及び２５を貫く軸、例えば層２３、２４、及び２５の境界面に対して垂直な方向に沿って安定している。すなわち、記憶層２３は、層２３、２４、及び２５を貫く軸、例えば層２３、２４、及び２５の境界面に対して垂直な方向に沿う磁気異方性を有し、いわゆる垂直磁気異方性を有する。記憶層２３の磁化は、磁化容易軸に沿う２方向のいずれかを向いて安定することができる。記憶層２３の磁化の方向は、層２３、２４、及び２５を貫いて流れる電流（書き込み電流）により、反転されることが可能である。
中間層２４は、非磁性の絶縁材料を含むか、非磁性絶縁材料からなり、トンネルバリアとして機能する。中間層２４は、例えば、酸化マグネシウム（ＭｇＯ）を含むか、ＭｇＯからなる。
参照層２５は、導電性の磁性材料を含むか、導電性の磁性材料からなる。参照層２５は、Ｃｏ、Ｐｔ、Ｐｄ、及びＮｉの少なくとも１つの元素を含む。参照層２５は、例えばコバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、またはコバルトパラジウム（ＣｏＰｄ）を含むか、ＣｏＰｔ、ＣｏＮｉ、またはＣｏＰｄからなる。参照層２５は、記憶層２３と同じ材料から形成されてもよい。
参照層２５は、記憶層２３と同様に、垂直磁気異方性を有する。参照層２５は、方向を固定または不変の磁化を有し、例えば、記憶層２３の保磁力より大きい保磁力を有する。参照層２５の磁化の方向が「固定されている」または「不変である」とは、記憶層２３の磁化を反転させる大きさを有する書き込み電流によって、参照層２５の磁化方向が反転しないことを指す。
記憶層２３、中間層２４、および参照層２５の組は、磁気抵抗効果を示す。具体的には、記憶層２３の磁化の向きと参照層２５の磁化の向きが平行および反平行であると、磁気抵抗効果素子２２は、それぞれ最小および最大の抵抗値を示す。磁気抵抗効果素子２２が高い方の抵抗を示すか低い方の抵抗を示すか、すなわち記憶層２３の磁化の方向が、例えば記憶装置のセルによるデータの記憶に用いられることが可能である。
なお、本実施形態では、このような磁気抵抗効果素子２２に書き込み電流を流し、この書き込み電流によって記憶層２３の磁化方向を制御するスピン注入書き込み方式を採用する。磁気抵抗効果素子２２は、記憶層２３及び参照層２５の磁化方向の相対関係が平行か反平行かによって、低抵抗状態及び高抵抗状態のいずれかを取ることができる。
磁気抵抗効果素子２２に、図３における矢印Ａ１の方向、即ち参照層２５から記憶層２３に向かう書き込み電流を流すと、記憶層２３及び参照層２５の磁化方向の相対関係は、反平行になる。この反平行状態の場合、磁気抵抗効果素子２２の抵抗値は高くなり、磁気抵抗効果素子２２は高抵抗状態に設定される。この高抵抗状態は、「ＡＰ（Anti-Parallel）状態」と呼ばれ、例えばデータ“１”の状態と規定される。
磁気抵抗効果素子２２に、図３における矢印Ａ２の方向、即ち記憶層２３から参照層２５に向かう書き込み電流を流すと、記憶層２３及び参照層２５の磁化方向の相対関係は、平行になる。この平行状態の場合、磁気抵抗効果素子２２の抵抗値は低くなり、磁気抵抗効果素子２２は低抵抗状態に設定される。この低抵抗状態は、「Ｐ（Parallel）状態」と呼ばれ、例えばデータ“０”の状態と規定される。
なお、以下の説明では、上述したデータの規定方法に従って説明するが、データ“１”及びデータ“０”の規定の仕方は、上述した例に限られない。例えば、Ｐ状態をデータ“１”と規定し、ＡＰ状態をデータ“０”と規定してもよい。
［１−３］半導体記憶装置の動作
次に、本実施形態の半導体記憶装置１００の動作について説明する。図４は、半導体記憶装置の動作例を示す図である。図５は、半導体記憶装置の動作フローを示す図である。半導体記憶装置（以下、メモリデバイス）１００では、アクティブコマンドＡＣＴの受信により、メモリセルアレイ１０内のバンクが選択され、さらに選択されたバンク内のワード線ＷＬが選択される。さらに、リードコマンドＲＤまたはライトコマンドＷＴの受信により、読み出しまたは書き込み対象のカラムが指定され、読み出しまたは書き込み動作がそれぞれ実行される。
また、アクティブコマンドＡＣＴ、及びリードコマンドＲＤまたはライトコマンドＷＴの受信により、選択ワード線に接続された複数のメモリセル（ページ）からデータを読み出す動作が実行される。以下、選択ワード線のページからデータを読み出す動作を「プレリード」と称する。
プレリードによりページから読み出されたリードデータは、ＥＣＣ回路により、誤りの検出と訂正が行われる。その後、誤りが訂正されたリードデータ（訂正データ）は、カラムごとに同じカラムアドレスのメモリセルに書き戻される。以下、訂正データをバンクＢＮＫ内に書き戻す動作を「ライトバック」と称する。なお、誤りが検出されないカラムのデータは、メモリセルに書き戻されない。しかし、誤りが検出されないカラムのデータも、メモリセルに書き戻すようにしてもよい。
ここでは、図４及び図５を用いて、アクティブコマンドＡＣＴの受信後、１つのリードコマンドＲＤと１つのライトコマンドＷＴを受信した場合の動作を説明する。
まず、時刻Ｔ１において、メモリコントローラ２００は、メモリデバイス１００内のコマンド及びアドレス入力回路１１に、アクティブコマンドＡＣＴ（バンクアドレス及びロウアドレスを含む）を送信する（ステップＳ１）。コマンド及びアドレス入力回路１１は、アクティブコマンドＡＣＴを受け取ると（ステップＳ２）、アクティブコマンドＡＣＴをコントローラ２０及びロウデコーダ１２に送信する。これにより、アクティブコマンドＡＣＴが含むバンクアドレス及びロウアドレスにより指定されたバンク及びワード線ＷＬが、メモリセルアレイ１０内から選択される。
次に、メモリデバイス１００がリードコマンドＲＤを受信した場合以下のように動作する。
時刻Ｔ２において、メモリコントローラ２００は、コマンド及びアドレス入力回路１１に、リードコマンドＲＤ（カラムアドレスを含む）を送信する（ステップＳ３）。コマンド及びアドレス入力回路１１は、リードコマンドＲＤを受け取ると（ステップＳ４）、リードコマンドＲＤをコントローラ２０及びカラムデコーダ１３に送信する。カラムデコーダ１３は、リードコマンドＲＤが含むカラムアドレスをデコードする。カラム選択回路１４は、カラムアドレスのデコード結果に基づいてカラムを選択する。
さらに、コントローラ２０は、リードコマンドＲＤに従って、選択されたカラムアドレスに対する読み出し動作を制御する。
次に、時刻Ｔ３において、センスアンプ１５は、選択されたワード線ＷＬのページ内のメモリセルからデータを読み出すプレリードを行う（ステップＳ７Ａ）。センスアンプ１５に読み出されたデータ（以下、リードデータ）は、センスアンプ１５内のラッチ回路（図示しない）に格納され、さらにＥＣＣ回路１７に転送される。
ＥＣＣ回路１７は、リードデータに対して誤りの検出及び訂正を行う。すなわち、ＥＣＣ回路１７は、リードデータに誤りがあるか否かの検出を行い、誤りがある場合、その誤りの訂正を行う（ステップＳ８Ａ）。
続いて、時刻Ｔ４において、ＥＣＣ回路１７は、誤りが訂正されたリードデータ（訂正データ）をページバッファ１８に転送する（ステップＳ９Ａ）。
ページバッファ１８に転送された訂正データは、入出力回路１９に転送される（Ｆ１）。訂正データは、入出力回路１９にてパラレルデータからシリアルデータに変換される（Ｆ２）。さらに、シリアルデータに変換されたデータａ０，ａ１，ａ２，ａ３は、入出力回路１９からメモリコントローラ２００に出力される（Ｆ３、ステップＳ１０，Ｓ１１）。
また、訂正データは、ページバッファ１８から書き込み回路１６に転送される。その後、コントローラ２０は、プリチャージコマンドＰＲＣを受信したか否かを判定する（ステップＳ１６）。プリチャージコマンドＰＲＣを受信しない場合は（ＮＯ）、訂正データを、読み出したカラム（カラムアドレス）のメモリセルにライトバックすることなく、書き込み回路１６を待機させる。
次に、メモリデバイス１００がライトコマンドＷＴを受信した場合以下のように動作する。ここでは、リードデータに誤りがあり、その訂正データをライトバックするカラムアドレスと、ライトコマンドＷＴに従って書き込むカラムアドレスとが一致する場合を示す。
時刻Ｔ２Ａにおいて、メモリコントローラ２００は、コマンド及びアドレス入力回路１１に、ライトコマンドＷＴ（カラムアドレスを含む）を送信する（ステップＳ５）。コマンド及びアドレス入力回路１１は、ライトコマンドＷＴを受け取ると（ステップＳ６）、ライトコマンドＷＴをコントローラ２０及びカラムデコーダ１３に送信する。カラムデコーダ１３は、ライトコマンドＷＴが含むカラムアドレスをデコードする。カラム選択回路１４は、カラムアドレスのデコード結果に基づいてカラムを選択する。さらに、コントローラ２０は、ライトコマンドＷＴに従って、選択されたカラムアドレスに対する書き込み動作を制御する。
続いて、時刻Ｔ３Ａにおいて、センスアンプ１５は、選択されたワード線ＷＬのページ内のメモリセルからデータを読み出すプレリードを行う（ステップＳ７Ｂ）。センスアンプ１５に読み出されたリードデータは、センスアンプ１５内のラッチ回路に格納され、さらにＥＣＣ回路１７に転送される。
ＥＣＣ回路１７は、リードデータに対して誤りの検出及び訂正を行う。すなわち、ＥＣＣ回路１７は、リードデータに誤りがあるか否かの検出を行い、誤りがある場合、その誤りの訂正を行う（ステップＳ８Ｂ）。
続いて、時刻Ｔ４Ａにおいて、ＥＣＣ回路１７は、誤りが訂正されたリードデータ（訂正データ）をページバッファ１８に転送する。ページバッファ１８は、訂正データを一時的に記憶し（ステップＳ９Ｂ）、さらに訂正データを書き込み回路１６に転送する。
また、ライトコマンドＷＴの受信からライトレイテンシが経過した後、メモリコントローラ２００は、入出力回路１９にライトデータａ０，ａ１，ａ２，ａ３を送信する（ステップＳ１２）。ライトデータは入出力回路１９に受信される（Ｆ４、ステップＳ１３）。入出力回路１９に受信されたライトデータは、シリアルデータからパラレルデータに変換され（Ｆ５）、さらにＥＣＣ回路１７に転送される（Ｆ６）。
ＥＣＣ回路１７は、ライトデータを用いてパリティビットを再生成する（Ｆ７）。ＥＣＣ回路１７は、ライトデータにパリティビットを付加したデータをページバッファ１８に転送する。このとき、ページバッファ１８では、ページバッファ１８に記憶されている訂正データのうち、書き込み対象のカラムと一致するカラムのデータが、ライトデータ及びパリティビットのデータに書き換えられる。続いて、ページバッファ１８に記憶されているデータは、書き込み回路１６に転送される。
その後、時刻Ｔ６において、メモリコントローラ２００は、コマンド及びアドレス入力回路１１に、プリチャージコマンドＰＲＣを送信する（ステップＳ１５）。コマンド及びアドレス入力回路１１は、プリチャージコマンドＰＲＣを受け取ると、プリチャージコマンドＰＲＣをコントローラ２０に送信する。
一方、コントローラ２０は、プリチャージコマンドＰＲＣを受信したか否かを判定する（ステップＳ１６）。プリチャージコマンドＰＲＣを受信しない場合は（ＮＯ）、プリチャージコマンドＰＲＣを受信するまで、書き込み回路１６を待機させる。
プリチャージコマンドＰＲＣを受信した場合は（ＹＥＳ）、コントローラ２０は、プリチャージコマンドＰＲＣの受信に応答して、書き込み回路１６により書き込み対象のカラムへの書き込みと、訂正データのカラムへのライトバックを並行して実行する（ステップＳ１７）。その後、コントローラ２０は、プリチャージコマンドＰＲＣに従って、プリチャージ動作を実行する。
次に、時刻Ｔ７において、メモリコントローラ２００は、コマンド及びアドレス入力回路１１に、アクティブコマンドＡＣＴを送信する（ステップＳ１８）。このアクティブコマンドＡＣＴの受信によって（ステップＳ１９）、コントローラ２０は、指定されたバンクに対する読み出し及び書き込み動作を終了すると共に、他のバンクあるいは同一バンクに対する読み出し及び書き込み動作を開始する。
次に、図４に示した動作例における書き込み及びライトバックのための信号のタイミングチャートを図６に示す。図６に示す読み出し及び書き込みについては、図４と同様であるため、説明は省略する。
図６に示す信号ＰＲＣＨＧ、信号ＷＡＹＴＳ＜ｎ＞、信号ＷＡＹＴＥ＜ｎ＞、信号ＷＥＮ＜ｎ＞、及び信号ＣＯＭＰ＜ｎ＞は、プリチャージコマンドＰＲＣの受信により、書き込み回路１６にて生成される。ｎは選択されたカラムの番号である。
信号ＰＲＣＨＧは、プリチャージコマンドＰＲＣの受信に応答して生成されるパルス信号であり、書き込み及びライトバックの動作を共にスタートさせる信号である。信号ＷＡＹＴＳ＜ｎ＞は、信号ＰＲＣＨＧに応答したパルス信号であり、書き込み及びライトバック時に、ライトイネーブル期間を作るためのスタート信号である。信号ＷＡＹＴＥ＜ｎ＞は、信号ＷＡＹＴＳ＜ｎ＞を用いて内部遅延回路により生成されるパルス信号であり、ライトイネーブル期間の終了を決める信号である。信号ＷＥＮ＜ｎ＞は、書き込み及びライトバックの実行を許可するライトイネーブル期間の信号である。
信号ＣＯＭＰ＜ｎ＞は、書き込み及びライトバックの際に、センスアンプ１５のラッチ回路に格納されたデータと、書き込み回路１６にて書き込むデータとを比較する処理を実行（オン）あるいは停止（オフ）にする信号である。信号ＣＯＭＰ＜ｎ＞がアサートされているとき、例えば、信号ＣＯＭＰ＜ｎ＞が“Ｈ”のとき、センスアンプ１５のラッチ回路のデータと、書き込み回路１６のデータとが一致する場合、書き込み回路１６は動作しない。一方、センスアンプ１５のラッチ回路のデータと、書き込み回路１６のデータとが一致しない場合、書き込み回路１６が動作して書き込みが行われる。
図６に示すように、プリチャージコマンドＰＲＣを受信すると、信号ＰＲＣＨＧが生成される。この信号ＰＲＣＨＧにより、信号ＷＡＹＴＳ＜ｎ＞が生成され、さらに、信号ＷＡＹＴＳ＜ｎ＞により信号ＷＡＹＴＥ＜ｎ＞生成される。
信号ＷＡＹＴＳ＜ｎ＞が“Ｈ”に立ち上がったとき、信号ＷＥＮ＜ｎ＞が“Ｈ”となり、信号ＷＡＹＴＥ＜ｎ＞が“Ｈ”に立ち上がったとき、信号ＷＥＮ＜ｎ＞が“Ｌ”となる。これにより、信号ＷＥＮ＜ｎ＞における“Ｈ”の期間、すなわち、ライトイネーブル期間が決定される。
信号ＷＥＮ＜ｎ＞におけるライトイネーブル期間に、書き込み及びライトバックが共に実行される。このライトイネーブル期間、信号ＣＯＭＰ＜ｎ＞はアサートされたまま維持される。このため、センスアンプ１５のラッチ回路のデータと、書き込み回路１６のデータとを比較し、書き込み回路１６のデータをメモリセルに書き込むか否かを決定する処理は実行状態に保たれる。
［１−４］本実施形態の効果
本実施形態によれば、メモリセルの信頼性を向上させることができる半導体記憶装置を提供可能である。
本実施形態では、プリチャージコマンドの受信に応答して、ライトコマンドによる書き込みと、訂正データを書き戻すライトバックを並行して開始させる。これにより、前記書き込みとライトバックのカラムアドレスが一致するカラムへのライトバックの実行中に、ライトコマンドによる書き込みによってライトバックが中断されるのを防ぐことができる。
ライトバックの中断が発生すると、センスアンプのラッチ回路に格納されたデータとメモリセルのデータとにミスマッチが生じるのを防ぐために、センスアンプのラッチ回路のデータと、書き込み回路のデータ（ライトデータまたは訂正データ）とを比較する処理が停止状態となる。
本実施形態では、ライトデータをページバッファに格納した後、プリチャージコマンドを受信して、前記書き込みとライトバックを開始する。このため、ライトバックの中断が発生しないため、書き込み及びライトバックの際に、センスアンプ１５のラッチ回路のデータと、書き込み回路１６のデータとを比較する処理を実行できる。これにより、書き込み及びライトバックにおいて、前記比較結果に応じて、そのメモリセルに書き込みを行うか否かを切り換えることができる。すなわち、センスアンプ１５のラッチ回路のデータと、書き込み回路１６のデータとが一致する場合は、書き込み回路１６によりデータを書き込まず、一致しない場合だけ、データを書き込む。
この結果、書き込み及びライトバックにおいて、不要な書き込みを削減でき、書き込み回数の増加によってメモリセルの信頼性が低下するのを抑制できる。すなわち、メモリセルの信頼性を向上させることができる。さらに、不要な書き込みを削減できるため、書き込み及びライトバック時の消費電力を低減することができる。
また、図７に、本実施形態と比較例の動作フローにおける期間ｔＲＰ及びｔＲＣを示す。本実施形態では、プリチャージコマンドＰＲＣの受信により、書き込み及びライトバックが開始される。このため、期間ｔＲＰ（Row Precharge time）は、書き込み及びライトバックの実行期間によって決まり、比較例より長くなる。しかし、期間ｔＲＣ（Row Cycle time）は、比較例と同じで変更はない。このため、本実施形態における書き込み動作及び読み出し動作に影響を与えることはない。
期間ｔＲＰは、メモリデバイス１００がプリチャージコマンドＰＲＣを受け付けてからアクティブコマンドＡＣＴを受け付けるまでの期間である。期間ｔＲＣは、同一のバンクに対して行われる読み出し動作または／及び書き込み動作の期間である。
比較例では、ライトバック及び書き込みが、それぞれアクティブコマンドＡＣＴ及びライトコマンドＷＴの受信に応じて発生する信号により開始される。すなわち、比較例では、ライトバックと書き込みを開始させるために２つの書き込み制御信号が必要である。
これに対して、本実施形態では、プリチャージコマンドの受信に応じて発生する信号ＰＣＨＧにより、書き込み及びライトバックを開始させる。すなわち、本実施形態では、書き込みとライトバックを開始させるために、１つの書き込み制御信号だけでよいため、書き込みタイミングをシンプルに制御することができる。
［２］その他変形例等
本実施形態では、半導体記憶装置として、磁気抵抗効果素子を用いたＭＲＡＭを例に挙げて説明したが、これに限定されるものではなく、様々な種類の不揮発性メモリに適用可能である。ＭＲＡＭと同種の抵抗変化メモリ、例えば、ＲｅＲＡＭ（Resistive Random Access Memory）、ＰＣＲＡＭ（Phase-Change Random Access Memory）などにも適用可能である。
また、本実施形態では、メモリセルに垂直磁化方式の磁気抵抗効果素子を用いた場合を説明したが、必ずしも垂直磁化方式の磁気抵抗効果素子に限定されるものではない。例えば、面内磁化方式の磁気抵抗効果素子を用いた場合でも、同様に適用可能である。
本実施形態は、磁気抵抗効果素子（ＭＴＪ素子）のような抵抗性記憶素子を有し、電流または電圧の印加にともなう抵抗変化によりデータを記憶するメモリセル、もしくは、本メモリセルを有する半導体記憶装置に適用可能である。
また、抵抗変化にともなう抵抗差を電流差または電圧差に変換することにより記憶されたデータの読み出しを行うことができる記憶素子を有するメモリセル、もしくは、本メモリセルを有する半導体記憶装置に適用可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…メモリセルアレイ、１１…コマンド及びアドレス入力回路、１２…ロウデコーダ、１３…カラムデコーダ、１４…カラム選択回路、１５…センスアンプ、１６…書き込み回路、１７…ＥＣＣ回路、１８…ページバッファ、１９…入出力回路、２０…コントローラ、１００…半導体記憶装置、２００…メモリコントローラ、３００…ホストデバイス、４００…メモリシステム。

Claims (6)

  1. メモリセルと、
    第１コマンドの受信により、前記メモリセルから第１データを読み出す読み出し回路と、
    前記第１データが含むエラーを訂正して第２データを生成する訂正回路と、
    第２コマンドの受信に応答して、前記第２データを前記メモリセルに書き込む書き込み回路と、
    を具備する半導体記憶装置。
  2. 第１及び第２メモリセルと、
    第１コマンドの受信により、前記第１メモリセルから第１データを読み出す読み出し回路と、
    前記第１データが含むエラーを訂正して第２データを生成する訂正回路と、
    第２コマンドの受信により、第３データと前記第２データを記憶する記憶回路と、
    第３コマンドの受信に応答して、前記第２データを前記第１メモリセルに書き込む第１書き込みと、前記第３データを前記第２メモリセルに書き込む第２書き込みを行う書き込み回路と、
    を具備する半導体記憶装置。
  3. 前記第１及び第２書き込みは、前記第３コマンドの受信に応答して生成される同一信号によって開始される請求項２に記載の半導体記憶装置。
  4. 前記第２書き込みでは、前記読み出し回路に保持された第４データと、前記第３データとが比較され、
    前記第４データと前記第３データとが一致する場合、前記書き込み回路は、前記第３データを前記第２メモリセルに書き込まず、
    前記第４データと前記第３データとが一致しない場合、前記書き込み回路は、前記第３データを前記第２メモリセルに書き込む請求項２または３に記載の半導体記憶装置。
  5. 前記第３コマンドは、前記第１及び第２メモリセルに接続されたワード線を非活性化するプリチャージコマンドである請求項２乃至４のいずれかに記載の半導体記憶装置。
  6. 前記第１及び第２メモリセルは、データを記憶可能な抵抗変化素子である請求項２乃至５のいずれかに記載の半導体記憶装置。
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