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TW201818664A - 用於縮減延時信號同步之裝置及方法 - Google Patents

用於縮減延時信號同步之裝置及方法 Download PDF

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TW201818664A
TW201818664A TW106135110A TW106135110A TW201818664A TW 201818664 A TW201818664 A TW 201818664A TW 106135110 A TW106135110 A TW 106135110A TW 106135110 A TW106135110 A TW 106135110A TW 201818664 A TW201818664 A TW 201818664A
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TW
Taiwan
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signal
circuit
signals
clock
differential
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TW106135110A
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TWI739923B (zh
Inventor
詹姆士 丹尼斯 多利爾
亞曼達 艾希莉 史卡特林
Original Assignee
英商Ａｒｍ股份有限公司
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Publication date
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Publication of TWI739923B publication Critical patent/TWI739923B/zh

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals

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  • Nonlinear Science (AREA)
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Abstract

本發明揭示一種裝置，其用於使與由該裝置接收之一時脈信號非同步之一輸入信號同步。該裝置包括選擇電路，其經組態以選擇該輸入信號且產生與該選定輸入信號相關聯之一對中間信號。該裝置亦包括解析電路，其經組態以基於該對中間信號來提供差動信號且解析與該等差動信號相關聯之亞穩定性。該裝置亦包括仲裁電路，其經組態以判定與該等差動信號相關聯之一主導值且基於該判定來產生一中間輸出信號。該裝置進一步包括鎖存電路，其經組態以基於該中間輸出信號來產生一輸出信號。

Description

用於縮減延時信號同步之裝置及方法
本發明係關於一種用於具有縮減延時之信號同步之裝置、方法及系統。
積體電路(IC)設計可包含具有不同組件之電路，不同組件可根據不同時序域來操作及產生信號。例如，一IC可具有根據一特定時脈域來操作之組件及信號，同時亦具有根據一不同時脈域來操作之其他組件及信號。為使來源於IC之一時脈域之信號橫越至IC之另一非同步時脈域中，需要信號同步。 信號同步可利用同步正反器(FF)來取得與一第二時脈域非同步之一第一時脈域之一輸入信號(例如一資料信號)且產生與該第二時脈域同步之對應信號。例如，當前用於同步之方法可利用專門設計之串聯同步正反器之多個級來達成同步。然而，此等方法存在大量設計限制。例如，可存在接收時脈域之頻率實質上增大的情況。使一信號與較高頻率時脈域同步需要使用越來越多FF級來實現適當同步。亦需要額外FF級來滿足設計之一給定平均失效間隔時間(MTBF)信號參數。使用不斷增加之FF級導致同步信號延時增加及相關聯資料轉移(其通常導致降低系統效能)。 自一時脈域至另一時脈域之信號同步亦會存在當前同步方法無法解決之其他挑戰。例如，由於兩個不同時序域之時脈彼此無保證關係，所以待同步之輸入信號(例如資料信號)會在任何時間相對於接收時脈域(例如信號將與其同步之時脈)來改變值(例如邏輯值)。此等值變化甚至會發生於設計之時序約束內，諸如，發生於設置時序約束與保持時序約束之間之時窗內。當輸入信號之值變化違反此等設置及保持時序約束時，接收正反器級內之信號需要額外時間來解析此等變化且鎖存傳入資料之一穩定狀態。歸因於此等變化之信號之狀態穩定性不足會導致接收時脈域之接收正反器級內之邏輯失效。當前同步方法僅限於解決與經歷一同步程序之信號相關聯之狀態穩定性問題。 因此，需要同步電路，其可依利用最少電路級之一方式對具有增大頻率之時脈域提供具有縮減延時之同步信號。此外，需要此同步電路可解決與將與非同步時脈域同步之信號相關聯之任何狀態穩定性問題以提供經歷信號同步之信號之資料狀態之可靠穩定性。
在參考附圖來討論實施例之前，提供各種實施例之一簡要描述。 在一實施例中，本文中描述一種裝置，其用於使與由該裝置接收之一時脈信號非同步之一輸入信號同步。該裝置包含選擇電路，其經組態以選擇該輸入信號且產生與該選定輸入信號相關聯之一對中間信號。該裝置亦包含解析電路，其經組態以基於該對中間信號來提供差動信號且解析與該等差動信號相關聯之亞穩定性。該裝置亦包含仲裁電路，其經組態以判定與該等差動信號相關聯之一主導值且基於該判定來產生一中間輸出信號。該裝置進一步包含鎖存電路，其經組態以基於該中間輸出信號來產生一輸出信號。 在另一實施例中，本文中描述一種用於使與一第二時脈域之一時脈信號非同步之一第一時脈域之一輸入信號同步之方法。該方法包含：基於選擇該輸入信號來產生一對中間信號。該方法亦包含：基於該對中間信號來提供差動信號。提供該等差動信號包含：解析與該等差動信號相關聯之亞穩定性。該方法亦包含：基於判定與該等差動信號相關聯之一主導值來產生一中間輸出信號。該方法進一步包含：基於該中間輸出信號來產生一輸出信號。 在另一實施例中，提供一種用於使與一第二時脈域之一時脈信號非同步之一第一時脈域之一輸入信號同步之系統，如本文中所描述。該系統包含用於產生一對中間信號之構件。用於產生該對中間信號之該構件能夠選擇該輸入信號。該系統亦包含用於基於該對中間信號來提供差動信號之構件。用於提供該等差動信號之該構件解析與該等差動信號相關聯之亞穩定性。該系統亦包含用於產生一中間輸出信號之構件，其用於基於用於產生該中間輸出信號之該構件判定與該等差動信號相關聯之一主導值來產生該中間輸出信號。該系統進一步包含用於基於該中間輸出信號來產生一輸出信號之構件。 一積體電路(IC)可包括處理各種信號之各種組件(例如功能區塊)。各信號可經受與該IC之不同時序域相關聯之不同時脈。不同時序域(例如時脈域)之間之信號通信/交換需要其中使與一第一時脈域相關聯之輸入信號與一第二時脈域同步之信號同步。此同步會受限於同步電路達成輸入資料同步之穩定狀態之能力。例如，兩個不同時脈域彼此可能無保證關係。因此，待同步之輸入信號(例如資料信號)會在任何時間相對於輸入信號將與其同步之一接收時脈域來改變值(例如邏輯值)。改變值會導致狀態不穩定。歸因於此等變化或其他條件之信號之狀態穩定性不足在本文中可指稱亞穩定性。與信號相關聯之此亞穩定性會導致接收時脈域之當前同步電路之接收正反器級內之邏輯失效。當前同步電路及方法僅限於解決亞穩定性且易受與資料狀態不穩定性相關聯之邏輯錯誤影響。本文中所描述之裝置及方法可緩解信號狀態之亞穩定性之發生以確保信號同步期間之穩定狀態之處理。相應地，本文中所描述之裝置及方法可與一IC之組件整合以提供解析與輸入信號相關聯之亞穩定性之電路，該解析作為與一第二時脈域之一時脈信號非同步之一第一時脈域之輸入信號之同步之部分。 此等裝置及方法可提高被同步之輸入信號之可靠性及完整性。另外，有利地提供一裝置及方法，其提供與非同步時脈域(例如較高或較低頻率時脈域)同步之信號之縮減延時且為此同時減少同步電路之電路級。例如，在一非限制性實施例中，一裝置可經組態以：接收與該裝置相關聯之一時脈非同步之一輸入信號(例如一資料信號)，解析與該輸入信號相關聯之任何亞穩定性且在減少數目個時脈相位內提供具有穩定資料之一同步信號，其中該裝置利用減少數目個電路級(例如減少數目個FF級)來進行信號同步。 依此等方式，本文中所描述之裝置可提供與非同步時脈域同步之信號之縮減延時，同時減少同步電路之電路級。依此方式，本文中所描述之裝置及相關聯方法可提高同步期間之信號穩定性且縮減同步延時以實現具有減少相關聯錯誤之提高系統效能。另外，藉由利用減少數目個電路級(例如FF級)來進行涉及非同步時脈域(例如較高或較低頻率時脈域)之信號同步，本文中所描述之裝置及相關聯方法可能夠減少IC設計之組件面積使用及其相關聯成本。此外，本文中所描述之裝置及相關聯方法可降低同步電路之複雜性及資源使用以能夠提高IC利用信號同步電路之一設計程序及/或設計流程之效率。 本文中所描述之裝置及方法可為獨立程序，使得其可應用於各種程序技術。例如，裝置及方法可應用於當前程序技術及具有減小程序幾何結構之任何未來程序技術(例如諸如16 nm或更小幾何結構程序)。另外，裝置及方法可為各種微影技術(諸如(但不限於)極紫外線微影術、奈米壓印微影術、多重圖案化微影術、磁微影術及各種化學微影術)之結果或與該等各種微影技術相關聯。本文中所描述之裝置及方法可應用於實施各種類型之器件(諸如(但不限於)平面器件、多閘極器件或兩者之一組合)之程序技術。例如，本文中所描述之裝置及方法可應用於各種FinFET器件技術(諸如(但不限於)與一程序技術相關聯之FinFET compact (FFC)或FinFET plus (FF+)技術)或使用該等各種FinFET器件技術來實施。 本文中所描述之裝置及方法可與一程序技術之一或多個標準元件(例如一標準元件庫)相關聯以實現具有信號同步能力之一積體電路(IC)之自動化設計。舉例說明，一標準設計流程可提供接線對照表(例如原理水平及/或佈局層級接線對照表)，其包含用於使與一第二時脈域之一時脈信號非同步之一第一時脈域之一輸入信號(例如與由第二時脈域之一裝置接收之一時脈信號非同步之一輸入信號)同步之裝置。此等接線對照表可與IC設計之模組(例如同步模組、電力管理模組、信號管理模組等等)相關聯。替代地或另外，本文中所描述之裝置及方法可與用於改變一標準設計流程之一或多個工程修改命令(ECO)步驟相關聯。例如，可利用ECO步驟來修改一標準設計流程以提供包含本文中所描述之用於信號同步之裝置及方法之經修改接線對照表。 現將參考圖式來描述特定實施例。 參考圖1，其展示且大體上以102標示示意性地繪示一裝置之一方塊圖，該裝置用於使與由該裝置接收之一時脈信號非同步之一輸入信號同步。裝置102可包含選擇電路104、解析電路106、仲裁電路108及鎖存電路110。裝置102可能夠使與一第二時脈域之一時脈信號非同步之一輸入信號(例如一第一時脈域之輸入信號D或SI)與一第二時脈域之時脈信號同步以產生第二時脈域之一對應輸出信號(例如輸出信號Q)。 選擇電路104可經組態以基於由裝置102之選擇電路104接收之一啟用信號(例如信號SE)及一時脈信號(例如信號CLK)來選擇輸入信號(例如輸入信號D或輸入信號SI)。時脈信號可與一第二時脈域相關聯且輸入信號可與第二時脈域之時脈(例如信號CLK)非同步之一第一時脈域相關聯。選擇電路104可經進一步組態以提供與選定輸入信號相關聯之一對中間信號(例如信號nqhi及nqlo)。例如，選擇電路104可耦合至解析電路106。選擇電路104可接收一或多個輸入信號(例如輸入信號D或輸入信號SI)、啟用信號(例如信號SE)及時脈信號(例如信號CLK)，且基於輸入信號、啟用信號及時脈信號之邏輯值(及對應電壓值)，選擇電路104可選擇一輸入信號且提供對應於選定輸入信號之中間信號對(例如信號nqhi及nqlo)。選擇電路104可驅動由解析電路106接收之中間信號對(例如信號nqhi及nqlo)。在一特定實施例中，選擇電路104可耦合至解析電路106，但可定位於裝置102外及裝置102之第二時脈域內。在另一實施例中，選擇電路104可經組態以在一非掃描模式中操作(例如，移除輸入信號SI)以總是選擇輸入信號D。在另一實施例中，選擇電路104可由一多工器電路組成。在又一實施例中，選擇電路104可併入具有其他電路元件(例如通閘電路)之多工器電路。 解析電路106可經組態以基於中間信號對(例如信號nqhi及nqlo)及時脈信號(例如第二時脈域之信號CLK)來產生差動信號(例如信號qhi、nqhi、qlo及nqlo)。例如，解析電路106可耦合至選擇電路104且可耦合至仲裁電路108。解析電路106可接收中間信號對(例如信號nqhi及nqlo)，且基於時脈信號(例如CLK)之邏輯值(及對應電壓值)，解析電路106可產生差動信號(例如信號qhi、nqhi、qlo及nqlo)。作為產生差動信號之部分，解析電路106可解析與差動信號相關聯之任何亞穩定性。例如，在一輸入信號之同步期間，與一第一時脈相關聯之選定輸入信號(例如資料信號D)可在任何時間相對於輸入信號將與其同步之接收第二時脈域來改變值(例如邏輯值)。改變值可導致對應於所接收之中間信號對之差動信號之亞穩狀態(例如狀態不穩定性)。相應地，差動信號可與一穩定狀態(例如一穩定高或低邏輯狀態)或亞穩狀態(例如不穩定未定狀態)相關聯。在一特定實施例中，解析電路106可利用調諧鎖存器來解析亞穩定性以能夠產生具有穩定狀態之差動信號。在一特定實施例中，藉由調諧鎖存器來解析亞穩定性且產生穩定狀態差動信號可發生於不同時間。例如，一調諧鎖存器可比另一調諧鎖存器解析得快。解析電路106可驅動由仲裁電路108接收之差動信號。 仲裁電路108可經組態以基於判定與所產生之差動信號(例如信號qhi、nqhi、qlo及nqlo)相關聯之一主導值來產生一中間輸出信號(例如信號m0)。例如，仲裁電路108可耦合至解析電路106且耦合至鎖存電路110。仲裁電路108可接收由解析電路106產生之差動信號。基於差動信號之邏輯值(及對應電壓值)及與所產生之差動信號相關聯之一主導值之判定，仲裁電路108可產生中間輸出信號(例如信號m0)。舉例說明，解析電路106可將具有對應於不同狀態條件之邏輯值之差動信號提供至仲裁電路108。由仲裁電路108判定主導值可包含：評估及處理與差動信號相關聯之不同狀態條件。可被評估之狀態條件包含一高態條件、一低態條件、一較佳高態條件、一較佳低態條件及一衝突條件。由仲裁電路108判定主導值可包含：仲裁電路108基於第一(例如較快)調諧鎖存器來自解析電路106之調諧鎖存器之一者選擇一值以解析一穩定差動信號。所判定之主導值可為一邏輯低值或一邏輯高值。依此方式，主導值可為最先解析之鎖存器之值，其中不論接著解析之鎖存器之值如何，仲裁電路108拒絕任何進一步值改變。在一特定實施例中，判定主導值可基於與解析電路106相關聯之一解析時間參數。仲裁電路108隨後可驅動由鎖存電路110接收之所產生之中間輸出信號(例如信號m0)。在一特定實施例中，仲裁電路108可包含經組態以接收由解析電路106產生之差動信號之一差動放大器。 鎖存電路110可經組態以基於中間輸出信號(例如信號m0)且基於時脈信號(例如信號CLK)來產生一輸出信號(例如輸出信號Q)。例如，鎖存電路110可耦合至仲裁電路108以接收中間輸出信號。鎖存電路110亦可接收一時脈信號(例如第二時脈域之信號CLK)，且基於時脈信號之一上升邊緣及中間輸出信號之電壓值(及對應邏輯值)，鎖存電路110可產生與第二時脈域之時脈信號同步之輸出信號(例如信號Q)。在一特定實施例中，鎖存電路110可由一D型鎖存器或一主從鎖存器或任何其他形式之鎖存電路組成。 在操作期間，裝置102可提供其中將一第一時脈域之一輸入信號變換成與一第二時脈域(例如裝置之一時脈域)同步之一輸出信號之信號同步。例如，針對一特定時脈相位，選擇電路104可接收輸入信號(例如輸入信號D或輸入信號SI)，且基於啟用信號(例如信號SE)及時脈信號(例如第二時脈域之信號CLK)，選擇電路104將選擇一輸入信號。在其中啟用信號SE具有一邏輯高值(例如一邏輯1)的情況中，選擇輸入信號SI。在其中啟用信號SE具有一邏輯低值(例如一邏輯0)的情況中，選擇輸入信號D。基於選擇，由選擇電路104提供由解析電路106接收之一對中間信號(例如信號nqhi及nqlo)。當時脈信號具有一邏輯低值時，解析電路106可擷取對應於選定輸入信號之中間信號對。當時脈信號具有邏輯低值時，解析電路106可解析與待提供之差動信號相關聯之任何亞穩定性。可藉由使用解析電路106之調諧鎖存器來完成亞穩定性解析。在一特定實施例中，擷取中間信號對可發生於時脈信號之一下降邊緣上且隨後可發生亞穩定性解析及差動信號之提供，同時時脈信號維持邏輯低值。當時脈信號具有邏輯低值時，仲裁電路108可判定與差動信號(例如信號qhi、nqhi、qlo及nqlo)相關聯之一主導值且可基於判定來產生一中間輸出信號(例如信號m0)。所產生之中間輸出信號可具有表示一所產生輸出信號(例如輸出信號Q)之下一輸出值的一值。隨後，當時脈信號開始上升(例如信號CLK之一上升時脈邊緣)時，可將所產生之中間輸出信號可轉移至鎖存電路110 (由鎖存電路110擷取)以產生輸出信號(例如輸出信號Q)。對應於選定輸入信號之所產生之輸出信號可與裝置102之時脈信號(CLK)同步(例如，與第二時脈域相關聯)。可由鎖存電路110驅動由另一電路(例如第二時脈域或其他時脈域之電路)接收之輸出信號(例如Q)。 依此方式，裝置102能夠在裝置102之時脈信號(例如一第二時脈域)之一下降邊緣上擷取一資料輸入信號，在一半時脈相位內解析任何亞穩定性，且提供可用於裝置102之時脈信號之下一上升邊緣上之一同步資料輸出信號。在一特定實施例中，裝置102可在一縮減延時期內解析與同步相關聯之亞穩定性。此縮減延時可發生於其中裝置102之時脈信號(例如CLK)係一高頻非同步時脈信號的情況中。在另一實施例中，裝置102可經組態以使最少數目個FF級用於產生與一高頻非同步時脈信號(例如第二時脈域之時脈信號)同步之信號。例如，裝置102可在不使用任何額外組件級(例如附加FF級)的情況下使信號與各種高頻非同步時脈域同步。依此等方式，裝置102可提供具有減少電路級之一同步電路，其可縮減與較高頻率非同步時脈域之信號同步之延時期。此外，裝置102可藉由縮減同步延時來提高信號穩定性(作為使信號與其他時脈域同步之部分)以最小化與信號同步及非同步時脈域之間之資料輸入信號之轉移相關聯之任何效能損失。 參考圖2，其展示且大體上以202標示示意性地繪示一裝置之一例示性設計的一電路圖，該裝置用於使與由該裝置接收之一時脈信號非同步之一輸入信號同步。裝置202包含裝置202所在之一電壓域之一電源供應(例如VDD)軌及一接地電源供應(例如VSS)軌。裝置202可為圖1之裝置102且可具有實質上相同於針對圖1之裝置102所描述之信號、操作及/或組態的信號、操作及/或組態。例如，裝置202可包含選擇電路104、解析電路106、仲裁電路108及鎖存電路110，如由例示性電路器件所描繪。裝置202可使與一第二時脈域之一時脈信號(例如CLK)非同步之一輸入信號(例如一第一時脈域之輸入信號)能夠與時脈信號同步以產生第二時脈域之一對應輸出信號(例如輸出信號Q)。在另一實施例中，裝置202可為與一IC相關聯之一程序技術之一標準元件庫之部分。 選擇電路104可包含一反相器204、一反相器208及輸入電路206。選擇電路104包含裝置202之一電壓域之電源供應(例如VDD)軌及一接地電源供應(例如VSS)軌(例如針對206所展示，未針對204或208展示)。反相器204可接收一啟用信號(例如信號SE)且產生一反相啟用信號(例如信號nse)。反相器208可接收一時脈信號(例如一第二時脈域之信號CLK)且產生一反相時脈信號(例如信號nclk)。在一實施例中，輸入電路206可包括耦合至一或多個單獨傳輸閘電路之多工器電路。在一特定實施例中，輸入電路206可為由如圖2中所描繪般組態之PMOS及NMOS電晶體(例如，分別為電晶體M1至M6及M7至M12)組成之一聚集多工器-閘電路。輸入電路206可接收輸入信號(例如信號SI、D)、時脈信號(例如CLK及nclk)及啟用信號(例如SE及nse)以提供可由解析電路106接收之一對中間信號(例如信號nqhi及nqlo)。中間信號對可具有對應於選定輸入信號之互補邏輯值。在一特定實施例中，反相器204及/或反相器208可定位於選擇電路104外以產生其反相信號(例如，分別為nse及nclk)。選擇電路104可具有實質上相同於針對圖1之選擇電路104所描述之信號、操作、時序及/或組態的信號、操作、時序及/或組態。 解析電路106可經組態以基於中間信號對來提供差動信號。解析電路106可包含一反相器210、一第一鎖存器(例如一高值調諧鎖存器) 214及一第二鎖存器(例如一低值調諧鎖存器) 218。解析電路106包含裝置202之一電壓域之電源供應(例如VDD)軌及一接地電源供應(例如VSS)軌(圖中未展示)。反相器210可接收一時脈信號(例如一第二時脈域之信號CLK)且產生一反相時脈信號(例如信號nclk2)。時脈信號(例如CLK)及反相時脈信號(例如nclk2)可由高值調諧鎖存器214及低值調諧鎖存器218接收。在一實施例中，第一鎖存器可經較佳調諧以產生與差動信號相關聯之一邏輯高值且第二鎖存器可經較佳調諧以產生與差動信號相關聯之一邏輯低值。 舉例說明，高值調諧鎖存器214 (例如第一鎖存器)可包含一第一三態反相器215及一第一反相器216。第一三態反相器215及第一反相器216可經組態使得各者之輸入端耦合至另一者之輸出端，使得其等形成一對交叉耦合反相器。交叉耦合對(第一三態反相器215及第一反相器216)可接收中間信號nqhi且可提供差動信號qhi。高值調諧鎖存器214可解析與差動信號qhi相關聯之任何亞穩定性以提供具有一穩定狀態之差動信號qhi。高值調諧鎖存器214可包含經較佳調諧以促進決定一邏輯高值之PMOS及NMOS電晶體。較佳調諧可基於一或多個PMOS電晶體及一或多個NMOS電晶體之不同大小。例如，第一反相器216可包含大小設定為大於第一三態反相器之一PMOS電晶體的一PMOS電晶體。第一反相器216亦可包含大小設定為小於第一三態反相器之一NMOS電晶體的一NMOS電晶體。依此方式，高值調諧鎖存器214可提供差動信號qhi且解析與差動信號qhi相關聯之任何亞穩定性。 另外，低值調諧鎖存器218 (例如第二鎖存器)可包含一第二三態反相器219及一第二反相器220。第二三態反相器219及第二反相器220可經組態使得各者之輸入端耦合至另一者之輸出端，使得其等形成另一對交叉耦合反相器。交叉耦合對(第二三態反相器219及第二反相器220)可接收中間信號nqlo且可提供差動信號qlo。低值調諧鎖存器218可解析與差動信號qlo相關聯之任何亞穩定性以提供具有一穩定狀態之差動信號qlo。低值調諧鎖存器218可包含經較佳調諧以促進決定一邏輯低值之PMOS及NMOS電晶體。較佳調諧可基於一或多個PMOS電晶體及一或多個NMOS電晶體之不同大小。例如，第二反相器220可包含大小設定為小於第二三態反相器之一PMOS電晶體的一PMOS電晶體。第二反相器220亦可包含大小設定為大於第二三態反相器219之一NMOS電晶體的一NMOS電晶體。依此方式，低值調諧鎖存器218可提供差動信號qlo且解析與差動信號qlo相關聯之任何亞穩定性。 在一特定實施例中，基於由解析電路106接收之時脈信號(例如信號CLK)之一下降邊緣來啟用第一鎖存器(例如高值調諧鎖存器214)及第二鎖存器(例如低值調諧鎖存器218)。依此方式，第一鎖存器及第二鎖存器可同時擷取與一選定輸入信號相關聯之資料。因此，與輸入信號相關聯之一轉變時間不會影響裝置201之同步操作。此外，第一鎖存器及第二鎖存器不會在同時擷取資料之相同時間呈亞穩狀態。在一特定實施例中，反相器210可定位於解析電路106外以產生反相信號(例如nclk2)。解析電路106可具有實質上相同於針對圖1之解析電路106所描述之信號、操作、時序及/或組態的信號、操作、時序及/或組態。 仲裁電路108可由經組態以形成一差動放大器之PMOS及NMOS電晶體(例如，分別為電晶體M13至M16及M17至M20)組成，如圖2中所描繪。差動放大器可經組態以接收由解析電路106提供之差動信號。仲裁電路108可包含裝置202之一電壓域之電源供應(例如VDD)軌及一接地電源供應(例如VSS)軌(如圖中所展示)。仲裁電路108之差動放大器可包含一第一對互補電晶體(例如電晶體M13及M19)、一第二對互補電晶體(例如電晶體M16及M18)、一第三對互補電晶體(例如M14及M20)及一第四對互補電晶體(例如電晶體M15及M17)。在一特定實施例中，第一對互補電晶體及第二對互補電晶體共用一第一共同節點240，且第三對互補電晶體及第四對互補電晶體共用一第二共同節點242。 仲裁電路108可經組態以判定與差動信號相關聯之一主導值且可基於此判定來產生中間輸出信號(例如信號m0)。例如，仲裁電路108可接收可具有對應於不同狀態條件之邏輯值之差動信號。舉例說明，解析電路106可解析亞穩定性，其作為提供差動信號qhi、nqhi、qlo及nqlo之部分。差動信號(例如qhi、qlo、nqhi及nqlo)之邏輯值可與包含一高態條件、一低態條件、一較佳高態條件、一較佳低態條件及一衝突條件之不同狀態條件相關聯。仲裁電路108可評估及處理由差動信號之邏輯值呈現之不同狀態條件，其作為判定用於產生中間輸出信號(例如信號m0)之主導值之部分。所判定之主導值可為一邏輯低值或一邏輯高值。由解析電路106之邏輯值呈現給仲裁電路108之一特定狀態條件之評估可根據參考表1所描述之仲裁電路108之例示性結果。由仲裁電路108產生之中間輸出信號(例如信號m0)可與裝置202之時脈信號(例如第二時脈域之CLK信號)同步。中間輸出信號(m0)可對應於選定輸入信號(例如一選定資料信號D)。仲裁電路108可具有實質上相同於針對圖1之仲裁電路108所描述之信號、操作、時序及/或組態的信號、操作、時序及/或組態。 鎖存電路110可包含裝置202之一電壓域之電源供應(例如VDD)軌及接地電源供應(例如VSS)軌(圖中未展示)。在一實施例中，鎖存電路110可包括一或多個時控D型正反器。在一特定實施例中，鎖存電路110可包含一反相器222、一輸入反相器225、一第一傳輸閘226、一主控鎖存器223、一第二傳輸閘227、一從屬鎖存器224及一輸出反相器228。反相器222可接收一時脈信號(例如一第二時脈域之信號CLK)且產生一反相時脈信號(例如信號nclk3)。 主控鎖存器223可包含一三態反相器229及另一反相器230。三態反相器229及反相器230可經組態使得各者之輸入端耦合至另一者之輸出端，使得其等形成一對交叉耦合反相器。從屬鎖存器224可包含一三態反相器231及另一反相器232。三態反相器231及反相器232亦可經組態使得各者之輸入端耦合至另一者之輸出端，使得其等亦形成一對交叉耦合反相器。三態反相器229可經組態以接收時脈信號(例如CLK)及反相時脈信號(例如信號nclk3)。三態反相器231可經組態以依與三態反相器229接收時脈信號及反相時脈信號之方式相反之一方式接收時脈信號及反相時脈信號。 鎖存電路110可接收(經由輸入反相器225)中間輸出信號(例如信號m0)，且基於時脈信號(例如第二時脈域之信號CLK)之一上升邊緣及中間輸出信號之電壓值(及對應邏輯值)，鎖存電路110可產生與第二時脈域之時脈信號同步之輸出信號(例如信號Q)。輸出信號(Q)可由輸出反相器228驅動。所產生之輸出信號可具有對應於選定輸入信號之邏輯值的一邏輯值。在一特定實施例中，反相器222可定位於鎖存電路110外以產生反相信號(例如nclk3)。鎖存電路110可具有實質上相同於針對圖1之鎖存電路110所描述之信號、操作、時序及/或組態的信號、操作、時序及/或組態。 裝置202可依實質上相同於針對圖1之裝置102所描述之方式的一方式解析與一縮減延時期內之同步相關聯之亞穩定性。類似地，裝置202可經組態以使最少數目個FF級用於產生與一非同步時脈信號(例如第二時脈域之高頻時脈信號)同步之信號。依此等方式，一裝置202可提供信號同步之縮減延時且利用減少數目個電路級以能夠提高同步期間之信號穩定性且依實質上相同於針對圖1之裝置102所描述之方式的一方式縮減同步延時。 參考表1，其展示且大體上以T100標示繪示與一同步裝置相關聯之例示性結果的一真值表。表T100繪示與由解析電路106提供之差動信號(例如信號qhi及qlo)相關聯之可能結果且繪示與由仲裁電路108提供之中間輸出信號(例如信號m0)相關聯之對應可能結果。針對差動信號qhi及qlo，可能之結果狀態可包含一邏輯高狀態(例如1)、一邏輯低狀態(例如0)或一未定亞穩狀態(例如X)。由於調諧鎖存器(例如高值調諧鎖存器214及低值調諧鎖存器218)之操作，所以可能結果狀態之一些情況被視為是不可能或做不到的。例如，高值調諧鎖存器214經較佳調諧以針對差動信號qhi產生排除邏輯低值之邏輯高值以使情況T102及T103不可能或做不到。類似地，低值調諧鎖存器218經較佳調諧以針對差動信號qlo產生排除邏輯高值之邏輯低值以使情況T103及T104不可能或做不到。在正常操作下，調諧鎖存器之至少一者將決定產生一結果狀態(例如一所產生差動信號之一邏輯狀態)以使情況T101 (例如全部亞穩狀態)不可能或做不到。 兩個情況T105及T109可與差動信號qhi及qlo之可能結果狀態之亞穩定性很少或不相關聯。針對情況T105，解析電路106可決定對兩個信號qhi及qlo提供邏輯高狀態(例如1)，其可將一高態條件呈現給仲裁電路108用於主導值判定。針對此情況，仲裁電路108可判定一高主導值(例如邏輯高值)以產生具有一邏輯高值(例如邏輯1)之中間輸出信號(例如信號m0)。針對情況T109，解析電路106可決定對兩個信號qhi及qlo提供邏輯低狀態(例如0)，其可將一低態條件呈現給仲裁電路108用於主導值判定。針對此情況，仲裁電路108可判定一低主導值(例如邏輯低值)以產生具有一邏輯低值(例如0)之中間輸出信號(例如信號m0)。 兩個情況T106及T108可與使其可能結果狀態具有亞穩定性(例如一亞穩狀態X)之差動信號qhi或qlo之一者相關聯。針對情況T106，解析電路106可決定在解析qlo信號之一邏輯狀態之前對qhi信號提供邏輯高狀態(例如1)以導致qlo信號之一未定亞穩狀態(X)。在此情況中，qlo信號之亞穩狀態可決定qhi之一相同狀態(例如實線箭頭)或可決定qhi之一衝突狀態(例如虛線箭頭)。情況T106可將一較佳高態條件呈現給仲裁電路108用於主導值判定。針對此情況，仲裁電路108可判定一高主導值(例如邏輯高值)以產生具有一邏輯高值(例如信號m0)之中間輸出信號(例如信號m0)。 針對情況T108，解析電路106可決定在解析qhi信號之一邏輯狀態之前對qlo信號提供邏輯低狀態(例如0)以導致qhi信號之一未定亞穩狀態(X)。在此情況中，qhi信號之亞穩狀態可決定qlo之一相同狀態(例如實線箭頭)或可決定qlo之一衝突狀態(例如虛線箭頭)。情況T108可將一較佳低態條件呈現給仲裁電路108用於主導值判定。針對此情況，仲裁電路108可判定一低主導值(例如邏輯低值)以產生具有一邏輯低值(例如0)之中間輸出信號(例如信號m0)。 針對情況T107，解析電路106可決定產生qhi信號之邏輯高狀態(例如0)且可同時或大約在相同時間產生qlo信號之邏輯低狀態(例如0)。此可導致qhi及qlo信號之穩定但互補狀態。此一情況可將一衝突狀態條件呈現給仲裁電路108用於主導值判定。針對此情況，仲裁電路108可判定一相同主導值以產生中間輸出信號(例如信號m0)。所產生之中間輸出信號具有保持為中間輸出信號(例如m0)之先前邏輯值(其指示為一星號(*)且可為一邏輯高值或一邏輯低值)的一值。在一特定實施例中，針對衝突狀態條件，仲裁電路108可產生具有稍後將解析之一值(即，下一解析值)之中間輸出信號(例如m0)。在另一實施例中，針對衝突狀態條件，仲裁電路108可產生具有最先解析之調諧鎖存器之一值之中間輸出信號(例如m0)。在又一實施例中，針對衝突狀態條件，仲裁電路108可產生具有一預選值之中間輸出信號(例如m0)。仲裁電路108可評估及處理由差動信號之邏輯值呈現之不同狀態條件，其作為判定用於產生中間輸出信號(例如信號m0)之主導值之部分。此產生可根據表T100中所例示之可能結果。 參考圖3，其展示且大體上以302標示示意性地繪示一裝置之一方塊圖，該裝置用於使與由該裝置接收之一時脈信號非同步之一輸入信號同步。裝置302可包含選擇電路104、解析電路106、一仲裁電路308及一鎖存電路310。裝置302可使與一第二時脈域之一時脈信號(例如信號CLK)非同步之一輸入信號(例如一第一時脈域之輸入信號D或SI)能夠與一第二時脈域之時脈信號同步以產生第二時脈域之一對應輸出信號(例如輸出信號Q)。裝置302可利用相同於分別針對圖1之裝置102及圖2之裝置202所描述之操作及/或組態的操作及/或組態之若干者。 裝置302可區別於圖1之裝置102。例如，裝置302可包含一鎖存電路310且可包含至少包括一動態鎖存差動放大器之一仲裁電路308。另外，裝置302可使仲裁電路308及鎖存電路310兩者經組態以基於一第二時脈域之一時脈信號(例如CLK)來操作。此外，裝置302能夠緩解相關聯於或起因於裝置302之組件之間之時序問題的進一步亞穩定性。例如，由於差動信號(例如信號qhi、qlo、nqhi及nqlo)之邏輯值歸因於對應選定輸入信號(例如信號D)改變而改變或歸因於解析電路106內發生未定亞穩定性而改變，所以中間輸出信號(例如信號m0)亦可相應地改變。若中間輸出信號之此等變化發生於時脈信號(例如CLK)自低態轉變成高態之瞬間(例如，在時脈之一上升邊緣附近)，則進一步亞穩定性會非所要地傳播至鎖存電路310。為緩解此可能之進一步亞穩定性，仲裁電路308之動態鎖存差動放大器可經組態以被啟用且基於時脈信號(例如CLK)之一上升邊緣來評估差動信號qhi、qlo、nqhi及nqlo。另外，鎖存電路310可經組態以基於已達到一邏輯高值之時脈信號來操作。依此方式，裝置302可緩解與信號同步期間之組件時序問題相關聯之進一步信號亞穩定性。 選擇電路104可實質上類似於圖1之選擇電路104般組態及操作。例如，選擇電路104可經組態以基於由裝置302之選擇電路104接收之一啟用信號(例如信號SE)及一時脈信號(例如信號CLK)來選擇輸入信號(例如輸入信號D或輸入信號SI)。另外，選擇電路104可經進一步組態以產生與選定輸入信號相關聯之一對中間信號(例如信號nqhi及nqlo)且隨後可驅動由解析電路106接收之所產生之中間信號對(例如信號nqhi及nqlo)。 解析電路106可實質上類似於圖1之解析電路106般組態及操作。例如，解析電路106可經組態以接收中間信號對(例如信號nqhi及nqlo)，且基於時脈信號(例如CLK)之邏輯值，解析電路106可提供差動信號(例如信號qhi、nqhi、qlo及nqlo)。另外，解析電路106可利用調諧鎖存器來解析與差動信號相關聯之亞穩定性以提供具有穩定狀態之差動信號。此外，解析電路106可驅動由裝置302之仲裁電路108接收之差動信號。 仲裁電路308可經組態以基於與差動信號(例如信號qhi、nqhi、qlo及nqlo)相關聯之一主導值之一判定來產生一中間輸出信號(例如信號m0)。仲裁電路308可具有相同於圖1之仲裁電路108之操作、耦合及/或組態的操作、耦合及/或組態之若干者。例如，仲裁電路308可基於差動信號及與差動信號相關聯之一主導值之一判定來產生一中間輸出信號(例如信號m0)，其中判定可包含：評估與差動信號相關聯之不同狀態條件(例如高態、低態、較佳高態、較佳低態、衝突條件)。此外，仲裁電路308可隨後驅動由鎖存電路310接收之所產生之中間輸出信號(例如信號m0)。仲裁電路308可依各種方式區別於圖1之仲裁電路108。例如，在一特定實施例中，仲裁電路308可包含經組態以接收第二時脈域之時脈信號(例如信號CLK)之一動態鎖存差動放大器。另外，仲裁電路308之鎖存差動放大器可經組態以被啟用且基於由仲裁電路308接收之時脈信號(例如信號CLK)之一上升時脈邊緣來操作。 鎖存電路310可經組態以基於中間輸出信號(例如信號m0)及時脈信號(例如信號CLK)來產生一輸出信號(例如輸出信號Q)。鎖存電路310可具有相同於圖1之鎖存電路110之操作、耦合及/或組態的操作、耦合及/或組態之若干者。鎖存電路310可與圖1之鎖存電路110之區別在於：鎖存電路310可基於達到一邏輯高值之時脈信號(例如CLK)來操作(而非基於所接收之時脈信號之一上升時脈邊緣來操作)。鎖存電路310可接收一時脈信號(例如第二時脈域之信號CLK)，且基於時脈信號及中間輸出信號之電壓值(及對應邏輯值)，鎖存電路310可產生與第二時脈域之時脈信號同步之輸出信號(例如信號Q)。在一特定實施例中，可基於與由裝置302接收之時脈信號(例如信號CLK)相關聯之一延遲信號來啟用鎖存電路310。 在操作期間，裝置302可提供其中將一第一時脈域之一輸入信號變換成與一第二時脈域(例如裝置302之一時脈域)同步之一輸出信號之信號同步。裝置302可具有相同於針對圖1之裝置102所描述之操作的操作之若干者且可具有區別於圖1之裝置102之其他操作。例如，依類似於針對圖1之裝置102所描述之方式的一方式，針對一特定時脈相位，選擇電路104可選擇一輸入信號且基於所接收之輸入信號、啟用信號及時脈信號之一邏輯低值來提供一對中間信號(例如信號nqhi及nqlo)。當時脈信號具有邏輯低值時，解析電路106可擷取中間信號對，提供差動信號，且解析與差動信號相關聯之任何亞穩定性。 與圖1之裝置102相比，當時脈信號開始上升(例如，具有一上升時脈邊緣)時，裝置302之仲裁電路308可判定與所產生之差動信號(例如信號qhi、nqhi、qlo及nqlo)相關聯之一主導值且可產生一中間輸出信號(例如信號m0)。此外，與圖1之裝置102相比，當時脈信號達到一邏輯高值時，鎖存電路310可擷取所產生之中間輸出信號且產生與裝置302 (例如第二時脈域)之時脈信號(CLK)同步之輸出信號(例如輸出信號Q)。輸出信號可對應於選定輸入信號且可由鎖存電路310驅動。 裝置302之此等操作能夠緩解與信號同步期間之組件時序問題相關聯之任何進一步信號亞穩定性。另外，裝置302之減少級能夠在裝置302之時脈信號之一下降邊緣上擷取一資料輸入信號，能夠解析一半時脈相位內之任何亞穩定性，且提供用於裝置302之時脈信號(例如CLK)之下一邏輯高值上之一同步資料輸出信號。因此，裝置302可提供信號同步之一縮減延時期，同時解析與組件時序衝突或失配相關聯之進一步亞穩定性。此縮減延時可發生於其中裝置302之時脈信號(例如CLK)係一高頻非同步時脈信號的情況中。依此等方式，裝置302可提高信號穩定性(其作為使信號與其他時脈域(例如具有較高頻率之時脈域)同步之部分)，同時縮減同步延時且最小化與信號同步相關聯之效能損失。 參考圖4，其展示且大體上以402標示示意性地繪示一裝置之組件之一例示性設計的一電路圖，該裝置用於使與由該裝置接收之一時脈信號非同步之一輸入信號同步。組件402可包含仲裁電路308及鎖存電路310，其等係圖3之仲裁電路及鎖存電路之例示性邏輯及電晶體級表示。仲裁電路308及鎖存電路310可耦合至圖3之選擇電路104及解析電路106以形成圖3之裝置302。選擇電路104及解析電路106可如參考圖1至圖2所描述般組態及操作，而仲裁電路308及鎖存電路310可如參考圖3所描述般組態及操作。 仲裁電路308可由一鎖存差動放大器404及一反相器406組成。仲裁電路308包含裝置302之一電壓域之電源供應(例如VDD)軌及一接地電源供應(例如VSS)軌(例如針對404所展示，未針對406展示)。反相器406可接收一時脈信號(例如一第二時脈域之信號CLK)且可產生一反相時脈信號(例如信號nclk4)。反相時脈信號(例如nclk4)可由鎖存差動放大器404接收。在一特定實施例中，反相器406可定位於仲裁電路308外以產生反相信號(例如nclk4)。鎖存差動放大器404可由PMOS及NMOS電晶體(例如，分別為電晶體M21至M24、M31及M25至M30)組成。鎖存差動放大器404可經組態以接收由解析電路106產生之差動信號(例如信號qhi、nqhi、qlo及nqlo)。仲裁電路308之鎖存差動放大器404可包含一第一對互補電晶體(例如電晶體M21及M27)、一第二對互補電晶體(例如電晶體M24及M26)、一第三對互補電晶體(例如電晶體M22及M28)及一第四對互補電晶體(例如電晶體M23及M25)。在一特定實施例中，第一對互補電晶體及第二對互補電晶體共用一第一共同節點440，且第三對互補電晶體及第四對互補電晶體共用一第二共同節點442。 仲裁電路308可經組態以判定與所產生之差動信號相關聯之一主導值且可基於此判定來產生中間輸出信號(例如信號m0)。例如，仲裁電路308之鎖存差動放大器404可接收差動信號，該等差動信號可具有對應於相對於圖2及表1所描述之不同狀態條件之邏輯值。仲裁電路308可具有可區別於圖1之仲裁電路108之操作、時序及/或組態的操作、時序及/或組態。例如，仲裁電路308可基於時脈信號(例如CLK)之一上升時脈邊緣來評估由差動信號之邏輯值呈現之不同狀態條件，其作為判定用於產生中間輸出信號(例如信號m0)之主導值之部分。評估由解析電路106之邏輯值呈現給仲裁電路308之一特定狀態條件可根據參考表1所描述之仲裁電路之例示性結果。在一特定實施例中，針對涉及衝突條件之情況，在時脈信號之上升時脈邊緣期間使差動信號傳播通過鎖存差動放大器404可使仲裁電路308能夠快速解析衝突條件以產生中間輸出信號(例如信號m0)。在一特定實施例中，在時脈信號之一上升時脈邊緣上由仲裁電路308評估可對其中選定輸入信號之最小脈寬可大於時脈信號(例如CLK)之一低相位之信號同步提供一時序約束。在一特定實施例中，鎖存差動放大器404可在時脈信號(例如CLK)具有一邏輯低值時經歷預充電。在另一實施例中，鎖存差動放大器404之預充電可發生於時脈信號(例如CLK)具有一邏輯高值時。由仲裁電路308產生之中間輸出信號(例如信號m0)可與裝置302之時脈信號(例如第二時脈域之CLK信號)同步。中間輸出信號(m0)可對應於自選擇電路104接收之選定輸入信號(例如一選定資料信號D)。 鎖存電路310可包含裝置302之一電壓域之電源供應(例如VDD)軌及接地電源供應(例如VSS)軌(圖中未展示)。鎖存電路310可具有可區別於圖1之鎖存電路110之操作、時序及/或組態的操作、時序及/或組態。例如，與啟用圖1之鎖存電路110之上升時脈邊緣相比，鎖存電路310可接收(經由一緩衝器425)中間輸出信號(例如信號m0)且可基於達到一邏輯高值之時脈信號(例如第二時脈域之信號CLK)來產生輸出信號(例如信號Q)。在一實施例中，鎖存電路310可包括一透通高鎖存器。在一特定實施例中，鎖存電路310可包含一反相器422、緩衝器425、一傳輸閘427、一鎖存器424及一輸出反相器428。反相器422可接收一時脈信號(例如一第二時脈域之信號CLK)且產生一反相時脈信號(例如信號nclk5)。鎖存電路310之組件(例如元件422、425、427、424及428)可經組態以基於達到一邏輯高值之時脈信號(例如第二時脈域之信號CLK)來操作。輸出信號(Q)可由輸出反相器428驅動。所產生之輸出信號可具有對應於選定輸入信號之邏輯值的一邏輯值。在一特定實施例中，反相器422可定位於鎖存電路310外以產生反相信號(例如nclk4)。鎖存電路310可具有實質上相同於針對圖3之鎖存電路310所描述之信號、操作、時序及/或組態的信號、操作、時序及/或組態。 參考圖5，其展示且大體上以500標示繪示用於使與一第二時脈域之一時脈信號非同步之一第一時脈域之一輸入信號同步之一方法之一特定實施例的一流程圖。方法500包含：在502中，選擇與一第二時脈域之一時脈信號非同步之一第一時脈域之一輸入信號。例如，一輸入信號(例如輸入信號D或輸入信號SI)及一啟用信號(例如信號SE)可由一裝置(例如圖1至圖3之各自裝置102、202及302)之選擇電路(例如圖1至圖3之電路104)接收，如本文中所描述。啟用信號(SE)及時脈信號(例如信號CLK)可由與裝置相關聯之控制電路(圖中未展示)提供。啟用信號及時脈信號可與選擇電路之啟用/停用相關聯以能夠選擇諸如一掃描輸入信號(SI)或一資料輸入信號(D)之一輸入信號。例如，當時脈信號具有一邏輯低值且啟用信號SE具有一邏輯高值時，選擇輸入信號SI。當時脈信號具有一邏輯低值且啟用信號SE具有一邏輯低值時，選擇輸入信號D。步驟502可由圖1至圖3之選擇電路104執行。 方法500亦包含：在504中，基於輸入信號之選擇來產生一對中間信號。例如，啟用信號(SE)及時脈信號(CLK)能夠選擇一輸入信號。在選擇輸入信號之後，裝置(例如圖1至圖3之各自裝置102、202及302)之選擇電路(例如圖1至圖3之電路104)可產生與選定輸入信號相關聯之中間信號對(例如信號nqhi及nqlo)，如本文中所描述。選擇電路可驅動由解析電路(例如圖1至圖3之電路106)接收之中間信號對。步驟504可由圖1至圖3之選擇電路104執行。 方法500亦包含：在506中，基於中間信號對來提供差動信號，其中提供差動信號包含解析與差動信號相關聯之亞穩定性。例如，時脈信號(例如信號CLK)可由裝置(例如圖1至圖3之各自裝置102、202及302)之解析電路(例如圖1至圖3之電路106)接收，如本文中所描述。時脈信號可已達到一邏輯值(例如邏輯1及對應電壓值)。解析電路106可接收中間信號對(例如信號nqhi及nqlo)，且基於時脈信號(例如CLK)之邏輯值，解析電路106可提供差動信號(例如信號qhi、nqhi、qlo及nqlo)。此外，解析電路106可利用調諧鎖存器來解析與差動信號相關聯之任何亞穩定性以提供具有穩定狀態之差動信號。步驟506可由圖1至圖3之解析電路106執行。 方法500亦包含：在508中，基於判定與差動信號相關聯之一主導值來產生一中間輸出信號。例如，仲裁電路(例如圖1至圖2之仲裁電路108及圖3至圖4之仲裁電路308)可接收由解析電路106提供之差動信號。基於差動信號之邏輯值及與差動信號相關聯之一主導值之一判定，仲裁電路可產生中間輸出信號(例如信號m0)。判定可包含：評估包含一高態條件、一低態條件、一較佳高態條件、一較佳低態條件及一衝突條件之狀態條件。步驟508可與針對圖1至圖2之仲裁電路108及/或圖3至圖4之仲裁電路308所描述之操作相關聯。例如，在一特定實施例中，步驟508可與圖1至圖2之仲裁電路108相關聯或由圖1至圖2之仲裁電路108執行，仲裁電路108具有在不接收一時脈信號(例如CLK)的情況下組態之一差動放大器。在另一實施例中，步驟508可與圖3至圖4之仲裁電路308相關聯或由圖3至圖4之仲裁電路308執行，仲裁電路308具有經組態以被啟用且基於由仲裁電路308接收之時脈信號之一上升邊緣來操作的一鎖存差動放大器。仲裁電路(例如圖1至圖2之仲裁電路108及圖3至圖4之仲裁電路308)隨後可驅動由鎖存電路(例如圖1至圖2之鎖存電路110及圖3至圖4之鎖存電路310)接收之所產生之中間輸出信號(例如信號m0)。 方法500亦包含：在510中，基於中間輸出信號來產生一輸出信號。例如，由仲裁電路產生之中間輸出信號(例如信號m0)可由本文中所描述之一裝置(例如圖1至圖3之各自裝置102、202及302)之鎖存電路(例如圖1至圖2之鎖存電路110及圖3至圖4之鎖存電路310)接收。鎖存電路可基於中間輸出信號(例如信號m0)及時脈信號(例如信號CLK)來產生一輸出信號(例如輸出信號Q)。鎖存電路可產生與第二時脈域之時脈信號同步之輸出信號(例如信號Q)。步驟510可與針對圖1至圖2之鎖存電路110及/或圖3至圖4之鎖存電路310所描述之操作相關聯。例如，在一特定實施例中，步驟510可與圖1至圖2之鎖存電路110相關聯或由圖1至圖2之鎖存電路110執行，鎖存電路110經組態以被啟用且基於由鎖存電路110接收之時脈信號(例如CLK)之一上升時脈邊緣來操作。在另一實施例中，步驟510可與圖3至圖4之鎖存電路310相關聯或由圖3至圖4之鎖存電路310執行，鎖存電路310經組態以基於達到一邏輯高值之時脈信號(例如CLK)來操作。 應瞭解，方法500可適應與使一第一時脈域之一輸入信號同步與一輸出信號同步相關聯之其他操作情況，該輸出信號與一第二時脈域(例如裝置102、202及/或302之一時脈域)同步。方法500可與參考表T100所描述之可能結果相關聯。方法500可與針對裝置(例如圖1至圖3之各自102、202及/或302)及其組件(例如圖1至圖4之區塊、邏輯及電晶體級組件)所描述之操作、特性及/或結果相關聯。例如，方法500可與解析亞穩定性相關聯以在信號同步操作期間提供信號狀態穩定性。另外，方法500可與本文中所描述之裝置之減少級相關聯以提供信號同步之一縮減延時期。此外，方法500可與針對其中裝置之時脈信號(例如CLK)係一高頻非同步時脈信號的情況實現縮減延時期相關聯。依此等方式，方法500可用於提高信號穩定性(其作為使信號與其他時脈域(例如具有較高頻率之時脈域)同步之部分)，同時縮減同步延時且最小化與信號同步相關聯之效能損失。 參考圖6，其展示且大體上以602標示示意性地繪示一裝置之一方塊圖，該裝置用於使與由該裝置接收之一時脈信號非同步之一輸入信號同步。裝置602可包含選擇電路104、一解析電路606、一仲裁電路608、一鎖存電路610、一衝突偵測電路612及一保持器電路614。裝置602可使與一第二時脈域之一時脈信號非同步之一輸入信號(例如一第一時脈域之輸入信號D或SI)能夠與一第二時脈域之時脈信號(例如信號CLK)同步以產生第二時脈域之一對應輸出信號(例如輸出信號Q)。裝置602可利用相同於針對圖1至圖3之各自裝置102、202及202所描述之操作及/或組態的操作及/或組態之若干者。 裝置602可區別於圖1至圖3之各自裝置102、202及302。例如，裝置602可包含基於一完成時脈信號(例如信號sclk)及其互補信號(例如信號nsclk)來啟用之解析電路606。裝置602可包含可經特別組態以產生完成時脈信號且處理衝突信號(例如信號ncon-hi及ncon-lo)之仲裁電路608。裝置602可包含可基於解析電路606之差動信號來產生衝突信號之衝突偵測電路612。另外，裝置602可包含用於輸出產生之鎖存電路610及可維持來自仲裁電路608之中間輸出信號之信號完整性之保持器電路614。 此外，裝置602能夠緩解相關聯於或起因於仲裁電路608之元件或條件之亞穩定性。例如，仲裁電路608之元件之間之失配可引起與仲裁電路608之操作相關聯之一時序窗之一寬度變窄。若時脈信號(例如CLK)及差動信號(例如qhi、qlo、nqhi及nqlo)之到達邊緣自仲裁電路608之變窄時序窗漂出(即，漂離)，則仲裁電路608之操作可變成亞穩的。與差動信號本身相關聯之亞穩定性亦可促成仲裁電路608之可能亞穩定性。 為緩解與仲裁電路608相關聯之此可能亞穩定性，裝置602可利用經組態以處理衝突信號之衝突偵測電路612及仲裁電路608來實現仲裁電路608之一偏壓以依一預定方式產生中間輸出信號(例如信號m0及其反相信號nm0)。此外，裝置602可經組態以使解析電路606之時序及鎖存電路610之操作能夠基於可指示仲裁電路608完成判定/產生操作之完成信號。依此方式，裝置602可緩解相關聯於或起因於仲裁電路608之元件或條件之任何可能亞穩定性。此亞穩定性緩解可進一步提高與使信號與其他時脈域(例如具有較高頻率之時脈域)同步相關聯之信號穩定性，同時縮減同步延時且最小化與信號同步相關聯之效能損失。 選擇電路104可利用相同於針對圖1至圖3之選擇電路104所描述之操作及/或組態的操作及/或組態之若干者。例如，選擇電路104可耦合至一解析電路(例如解析電路606)。另外，選擇電路104可經組態以基於由裝置302之選擇電路104接收之一啟用信號(例如信號SE)及一時脈信號(例如信號CLK)來選擇輸入信號(例如輸入信號D或輸入信號SI)。此外，選擇電路104可經進一步組態以產生與選定輸入信號相關聯之一對中間信號(例如信號nqhi及nqlo)且隨後可驅動由解析電路606接收之所產生之中間信號對。 解析電路606可利用相同於針對圖1至圖3之解析電路106所描述之操作及/或組態的操作及/或組態之若干者。例如，解析電路606可耦合至一仲裁電路(例如仲裁電路608)且可接收中間信號對(例如信號nqhi及nqlo)以提供差動信號(例如信號qhi、nqhi、qlo及nqlo)。另外，解析電路606可利用調諧鎖存器來解析與差動信號相關聯之亞穩定性以提供具有穩定狀態之差動信號。此外，解析電路606隨後可驅動由仲裁電路接收之差動信號。 解析電路606可具有可區別於圖1至圖3之解析電路106之操作、時序及/或組態的操作、時序及/或組態。例如，與啟用圖1至圖3之解析電路106之時脈信號(例如CLK)相比，解析電路606可基於一完成時脈信號(例如完成時脈信號sclk)及其反相信號(例如反相完成時脈信號nsclk)來啟用。相應地，解析電路606可經組態以接收中間信號對(例如信號nqh及nql)，且基於完成時脈信號(例如sclk及nsclk)之邏輯值，解析電路606可提供差動信號(例如信號qhi、nqhi、qlo及nqlo)。 仲裁電路608可利用相同於針對圖3至圖4之仲裁電路308所描述之操作及/或組態的操作及/或組態之若干者。例如，仲裁電路608可耦合至解析電路(例如解析電路606)及鎖存電路(例如鎖存電路610)且可基於由仲裁電路608接收之時脈信號之一上升時脈邊緣來啟用。另外，仲裁電路608可基於差動信號及與差動信號相關聯之一主導值之一判定來產生一中間輸出信號(例如信號m0)，其中判定可包含：評估與差動信號相關聯之不同狀態條件(例如高態、低態、較佳高態及較佳低態條件)。此外，仲裁電路608隨後可驅動由鎖存電路(例如鎖存電路610)接收之所產生之中間輸出信號(例如信號m0)。 仲裁電路608可依各種方式區別於圖3至圖4之仲裁電路308。例如，在一特定實施例中，仲裁電路608可包含經組態以自衝突偵測電路612接收衝突信號(例如信號ncon-hi及ncon-lo)之一衝突差動放大器。另外，仲裁電路608可包含經組態以基於中間輸出信號及時脈信號(例如信號CLK)之上升時脈邊緣來產生一完成時脈信號(例如完成時脈信號sclk)及其反相信號(例如反相完成時脈信號nsclk)的完成時脈電路。此外，仲裁電路608可產生隨後可經驅動而由鎖存電路(例如鎖存電路610)接收之反相中間輸出信號(例如信號m0)。依此等方式，仲裁電路608可經組態以加偏壓於衝突信號以使仲裁電路608能夠處理差動信號以產生中間輸出信號(例如信號m0及信號nm0)。 鎖存電路610可依各種方式區別於圖1至圖2之鎖存電路110及圖3至圖4之鎖存電路310。例如，鎖存電路610可經組態以基於中間輸出信號(例如信號m0及信號nm0)來產生一輸出信號(例如輸出信號Q)。在一特定實施例中，所產生之輸出信號(例如輸出信號Q)可進一步基於由保持器電路614之操作維持之中間信號之一者之值。另外，鎖存電路610可由經組態以基於中間輸出信號(例如信號m0及信號nm0)來產生回饋信號(例如信號bq及nq)之一設定-重設鎖存器組成。此外，鎖存電路610可將回饋信號提供至保持器電路614。依此等方式，鎖存電路610可產生與第二時脈域之時脈信號(例如CLK)同步之輸出信號(例如信號Q)。 衝突偵測電路612可耦合至解析電路606及仲裁電路608。衝突偵測電路612可經組態以基於由衝突偵測電路612偵測之一衝突狀態條件來產生衝突信號(例如信號ncon-hi及ncon-lo)。例如，衝突偵測電路612可接收差動信號nqhi及qlo、完成時脈信號sclk及輸入信號D。衝突偵測電路612可偵測與差動信號nqhi及qlo相關聯之一衝突條件且可基於衝突條件、完成時脈信號sclk及輸入信號D來產生衝突信號。衝突偵測電路612可將衝突信號(ncon-hi及ncon-lo)提供至仲裁電路608以加偏壓於仲裁電路608。在一特定實施例中，衝突偵測電路612可偵測其中差動信號qhi具有一邏輯低值且差動信號qlo具有一邏輯高值之一額外條件。例如，此一條件可發生於電路初始化之後(例如，在給電路供電之後)且衝突偵測電路612可偵測此條件且迫使仲裁電路608進行解析。 保持器電路614可耦合至仲裁電路608及鎖存電路610。保持器電路614可經組態以在由仲裁電路產生一中間輸出信號之後使中間輸出信號(例如信號m0或nm0)維持一邏輯低值。例如，保持器電路614可接收由鎖存電路610產生之回饋信號(例如bq及nq)且可接收由仲裁電路608產生之中間信號(例如m0及nm0)及完成時脈信號(例如sclk)。在其中中間信號m0具有一邏輯低位準(例如邏輯0)值且隨後使其值自邏輯低態漂離至一邏輯高態的情況中，保持器電路614可經組態以使中間信號m0之值維持邏輯低位準(例如邏輯0)之其預期輸出值。依此方式，保持器電路614可經組態以與仲裁電路608雙向連接以在由仲裁電路608產生一中間輸出信號(例如信號m0或nm0)之後使中間輸出信號維持一邏輯值。 在操作期間，裝置602可提供其中將一第一時脈域之一輸入信號變換成與一第二時脈域(例如裝置602之一時脈域)同步之一輸出信號之信號同步。裝置602可具有相同於針對圖1至圖3之各自裝置102、202及302所描述之操作的操作之若干者。例如，針對一特定時脈相位，選擇電路104可選擇一輸入信號且基於所接收之輸入信號、啟用信號及時脈信號之一邏輯低值來產生一對中間信號(例如信號nqhi及nqlo)。 裝置602可具有可區別於圖1至圖3之各自裝置102、202及302之其他操作。例如，在操作期間，當完成時脈信號sclk具有邏輯低值(nsclk具有邏輯高值)時，解析電路606可擷取且保持中間信號對，可提供差動信號，且可解析與差動信號相關聯之任何亞穩定性。當完成時脈信號sclk具有邏輯低值時，衝突偵測電路612可判定存在與差動信號nqhi及qlo相關聯之一衝突條件。若偵測到衝突條件，則衝突偵測電路612可產生可用於加偏壓於仲裁電路608之衝突信號ncon-hi及ncon-lo。例如，在一特定實施例中，若偵測到衝突條件，則可加偏壓於仲裁電路608以產生具有對應於選定輸入信號之當前邏輯值之邏輯值的中間輸出信號。舉例說明，針對一衝突條件，若選定D信號具有一邏輯高值，則可產生具有一邏輯高值之中間輸出信號m0。 在其中未偵測到衝突條件的情況中，當時脈信號(例如CLK)上升(即，具有一上升時脈邊緣)時，仲裁電路608可基於與差動信號(例如信號qhi、nqhi、qlo及nqlo)相關聯之不同狀態條件(例如高態、低態、較佳高態及較佳低態條件)來判定一主導值且可基於判定來產生中間輸出信號(例如信號m0及nm0)。若存在一衝突條件，則可藉由衝突信號(例如ncon-hi及ncon-lo)之值來加偏壓於仲裁電路608以產生具有預定邏輯值之中間輸出信號。當仲裁電路608已產生中間輸出信號時，與仲裁電路608相關聯之完成時脈電路可產生完成時脈信號(例如sclk及nsclk)，使得完成時脈信號sclk可具有一上升邏輯值(例如一上升時脈邊緣)。 當時脈信號(例如CLK)上升時，所產生之中間輸出信號可由鎖存電路610接收以設定或重設鎖存電路610而產生輸出信號Q。針對中間輸出信號(例如m0)之預期值係一邏輯低值且所產生之完成時脈信號sclk具有一邏輯高值時的情況，保持器電路614可提供將在由仲裁電路608產生中間輸出信號之後維持一邏輯低值之中間輸出信號(例如信號m0或nm0)值。依此方式，保持器電路614可防止中間輸出信號之值自其預期邏輯值漂離。 依此等方式，裝置602可利用衝突偵測電路612、仲裁電路608及仲裁電路608之完成時脈信號來實現可能狀態條件(例如高態、低態及衝突條件)之處理，同時減少可能之亞穩定性以產生具有縮減延時之中間輸出信號(例如信號m0及nm0)。相應地，裝置602可提供相關聯於或起因於仲裁電路608之元件或條件之任何可能亞穩定性之緩解。此亞穩定性緩解可進一步提高與使信號與其他時脈域(例如具有較高頻率之時脈域)同步相關聯之信號穩定性，同時縮減同步延時且最小化與信號同步相關聯之效能損失。 參考圖7，其展示且大體上以702標示示意性地繪示一裝置之組件之一例示性設計的一電路圖，該裝置用於使與由該裝置接收之一時脈信號非同步之一輸入信號同步。組件702可為圖6之裝置602之解析電路606、仲裁電路608、鎖存電路610、衝突偵測電路612及保持器電路614之例示性邏輯及電晶體級表示。組件702 (例如電路606至614)可具有實質上相同於針對圖6之裝置602之解析電路606、仲裁電路608、鎖存電路610、衝突偵測電路612及保持器電路614所描述之信號、操作、時序及/或組態的信號、操作、時序及/或組態。 解析電路606可耦合至仲裁電路608及衝突偵測電路612。解析電路606可經組態以基於中間信號對及完成時脈信號(例如信號sclk及nsclk)來提供差動信號。解析電路606可包含一第一鎖存器(例如一高值調諧鎖存器) 714及一第二鎖存器(例如一低值調諧鎖存器) 718。解析電路606包含一裝置(例如圖6之裝置602)之一電壓域之電源供應(例如VDD)軌及一接地電源供應(例如VSS)軌(圖中未展示)。完成時脈信號(例如信號sclk及nsclk)可由高值調諧鎖存器714及低值調諧鎖存器718接收。在一實施例中，第一鎖存器714可經較佳調諧以產生與差動信號相關聯之一邏輯高值且第二鎖存器718可經較佳調諧以產生與差動信號相關聯之一邏輯低值。 舉例說明，高值調諧鎖存器714 (例如第一鎖存器)可包含一第一三態反相器715及一第一反相器716。第一三態反相器715及第一反相器716可經組態使得各者之輸入端耦合至另一者之輸出端，使得其等形成一對交叉耦合反相器。交叉耦合對(第一三態反相器715及第一反相器716)可接收中間信號nqhi且可提供差動信號qhi。高值調諧鎖存器714可解析與差動信號qhi相關聯之任何亞穩定性以提供具有一穩定狀態之差動信號qhi。高值調諧鎖存器714可包含經較佳調諧以促進決定一邏輯高值之PMOS及NMOS電晶體。較佳調諧可基於一或多個PMOS電晶體及一或多個NMOS電晶體之不同大小。例如，第一反相器716可包含大小設定為大於第一三態反相器715之一PMOS電晶體的一PMOS電晶體。第一反相器716亦可包含大小設定為小於第一三態反相器715之一NMOS電晶體的一NMOS電晶體。依此方式，高值調諧鎖存器714可提供差動信號qhi且解析與差動信號qhi相關聯之任何亞穩定性。 低值調諧鎖存器718 (例如第二鎖存器)可包含一第二三態反相器719及一第二反相器720。第二三態反相器719及第二反相器720可經組態使得各者之輸入端耦合至另一者之輸出端，使得其等形成另一對交叉耦合反相器。交叉耦合對(第二三態反相器719及第二反相器720)可接收中間信號nqlo且提供差動信號qlo。低值調諧鎖存器718可解析與差動信號qlo相關聯之任何亞穩定性以提供具有一穩定狀態之差動信號qlo。低值調諧鎖存器718可包含經較佳調諧以促進決定一邏輯低值之PMOS及NMOS電晶體。較佳調諧可基於一或多個PMOS電晶體及一或多個NMOS電晶體之不同大小。例如，第二反相器720可包含大小設定為小於第二三態反相器719之一PMOS電晶體的一PMOS電晶體。第二反相器720亦可包含大小設定為大於第二三態反相器719之一NMOS電晶體的一NMOS電晶體。依此方式，低值調諧鎖存器718可提供差動信號qlo且解析與差動信號qlo相關聯之任何亞穩定性。 在一特定實施例中，基於具有邏輯低值(其對應於CLK信號之一邏輯低值)之完成時脈信號sclk來啟用第一鎖存器(例如高值調諧鎖存器714)及第二鎖存器(例如低值調諧鎖存器718)。在另一實施例中，基於完成時脈信號sclk之一下降時脈邊緣(其對應於CLK信號之一下降時脈邊緣)來啟用第一鎖存器714及第二鎖存器718。依此方式，第一鎖存器及第二鎖存器可擷取且保持中間信號對，提供差動信號，且可解析與差動信號相關聯之任何亞穩定性。 仲裁電路608可由一反相器726、一衝突差動放大器727及一完成時脈電路728組成。仲裁電路608可包含一裝置(例如圖6之裝置602)之一電壓域之電源供應(例如VDD)軌及一接地電源供應(例如VSS)軌(例如針對727所展示，未針對726或728展示)。反相器726可接收一時脈信號(例如一第二時脈域之信號CLK)且可產生一反相時脈信號(例如信號nclk6)。反相時脈信號(例如nclk6)可由衝突差動放大器727接收。在一特定實施例中，反相器726可定位於仲裁電路608外以產生反相信號(例如nclk6)。 仲裁電路608之衝突差動放大器727可由PMOS及NMOS電晶體(例如，分別為電晶體M32至M38及M39至M46)組成。圖7中描繪衝突差動放大器727之一例示性組態。衝突差動放大器727可經組態以接收由解析電路606提供之差動信號且接收由衝突偵測電路612產生之衝突信號。仲裁電路608之衝突差動放大器727可包含一第一對互補電晶體(例如電晶體M35及M43)、一第二對互補電晶體(例如電晶體M38及M40)、一第三對互補電晶體(例如電晶體M36及M44)及一第四對互補電晶體(例如電晶體M37及M39)。在一特定實施例中，第一對互補電晶體及第二對互補電晶體共用一第一共同節點740，且第三對互補電晶體及第四對互補電晶體共用一第二共同節點742。在另一實施例中，衝突差動放大器727可為一鎖存差動放大器(例如，類似於圖4之放大器404)，其經組態有衝突信號電路(例如電晶體M33、M41、M34及M42)以能夠接收衝突信號(ncon-hi及ncon-lo)來進行衝突信號偏壓。在一特定實施例中，衝突差動放大器727可在時脈信號(例如CLK)具有一邏輯低值時經歷預充電。在另一實施例中，衝突差動放大器727之預充電可發生於時脈信號(例如CLK)具有一邏輯高值時。 仲裁電路608可經組態以判定與差動信號相關聯之一主導值且可基於此判定來產生中間輸出信號(例如信號m0及nm0)。判定可基於與差動信號相關聯之不同狀態條件及來自衝突偵測電路612之衝突信號。例如，解析電路606可解析亞穩定性，其作為提供差動信號qhi、qlo、nqhi及nqlo之部分。差動信號之邏輯值可與包含一高態條件、一低態條件、一較佳高態條件、一較佳低態條件及一衝突條件之不同狀態條件相關聯。衝突偵測電路612可偵測衝突條件之發生且可產生由仲裁電路608之衝突差動放大器727處理之衝突信號。 仲裁電路608可評估且處理由差動信號之邏輯值及任何所產生之衝突信號(例如ncon-hi及ncon-lo)呈現之不同狀態條件，其作為判定主導值以產生中間輸出信號(例如信號m0及nm0)之部分。所判定之主導值可為一邏輯低值或一邏輯高值。由仲裁電路608評估由解析電路606之邏輯值呈現之一特定狀態條件可根據參考表1所描述之例示性結果。仲裁電路608之評估亦可包含：處理指示衝突條件之發生及衝突差動放大器727之一預定偏壓的衝突信號。在一特定實施例中，衝突信號之值可迫使仲裁電路608決定一預定狀態值(例如高態或低態值)。在另一實施例中，衝突信號之值可迫使仲裁電路608決定選定輸入信號之一當前值。由仲裁電路608產生之中間輸出信號(例如m0及nm0)可與裝置(例如裝置602)之時脈信號(例如第二時脈域之CLK信號)同步。中間輸出信號(例如m0及nm0)可對應於選定輸入信號(例如一選定資料信號D)。 仲裁電路608之完成時脈電路728可由包含一「或」閘729、一「反及」閘730及一反相器731之組合邏輯閘元件組成。完成時脈電路728可經組態以接收中間輸出信號(例如m0及nm0)及時脈信號(例如一第二時脈域之信號CLK)以產生完成時脈信號(例如信號sclk及nsclk)。完成時脈信號(例如信號sclk及nsclk)可由解析電路606接收且完成時脈信號sclk可由保持器電路614接收。在一特定實施例中，完成時脈電路728可定位於仲裁電路608外以產生完成時脈信號(例如信號sclk及nsclk)。完成時脈電路728包含一裝置(例如圖6之裝置602)之一電壓域之電源供應(例如VDD)軌及一接地電源供應(例如VSS)軌(圖中未展示)。 衝突偵測電路612可由包含一「反或」閘722、一反相器723、一「反及」閘724及另一「反及」閘725之組合邏輯閘元件組成。衝突偵測電路612包含一裝置(例如圖6之裝置602)之一電壓域之電源供應(例如VDD)軌及一接地電源供應(例如VSS)軌(圖中未展示)。衝突偵測電路612可經組態以接收差動信號(例如qlo及nqhi)、資料輸入信號(例如信號D)及完成時脈信號(例如sclk)以產生衝突信號(例如信號ncon-hi及ncon-lo)。衝突信號可由仲裁電路608之衝突差動放大器727接收。衝突偵測電路612可產生衝突信號以加偏壓於衝突差動放大器727。此偏壓可迫使仲裁電路608決定一預定狀態值，其作為判定主導值以產生中間輸出信號(例如信號m0及nm0)之部分。例如，衝突偵測電路612可產生指示已偵測到一衝突且應將仲裁電路608驅動至一高預定狀態的一衝突信號(例如ncon-hi)。另外，衝突偵測電路612可產生指示已偵測到一衝突且應將仲裁電路608驅動至一低預定狀態的一衝突信號(例如ncon-lo)。 在一特定實施例中，衝突差動放大器727之衝突信號偏壓可迫使仲裁電路608決定選定輸入信號之一當前值。舉例說明，針對一特定時脈週期，可在sclk之下降邊緣(其對應於CLK信號之一下降邊緣)上對輸入信號D取樣。衝突偵測電路612之衝突偵測可發生於sclk之下降邊緣之後但時脈信號(例如CLK)之一上升邊緣之前。一衝突條件之發生及偵測可為在一過渡期期間對輸入信號D取樣之結果，其中其邏輯值導致解析電路606之兩個鎖存器解析不同值(例如一衝突條件)。針對sclk之下降邊緣(CLK信號之下降邊緣)之後之一半時脈週期，CLK信號上升且仲裁電路608評估差動信號，其作為判定主導值以產生中間輸出信號(例如信號m0及nm0)之部分。此時，預計輸入信號D已達到其下一邏輯值。依此方式，輸入信號D可由衝突偵測電路612用於迫使仲裁電路608決定選定輸入信號D之一當前值。 鎖存電路610可由一特定設定-重設鎖存器組成。例如，鎖存電路610可由包含一「反或」閘732、另一「反或」閘733及一反相器734之組合邏輯閘元件組成。鎖存電路610包含一裝置(例如圖6之裝置602)之一電壓域之電源供應(例如VDD)軌及一接地電源供應(例如VSS)軌(圖中未展示)。鎖存電路610可經組態以接收中間輸出信號(例如m0及nm0)以產生回饋信號(例如信號bq及nq)及與第二時脈域之時脈信號(例如第二時脈域之信號CLK)同步之輸出信號(例如信號Q)。可將回饋信號(例如信號bq及nq)提供至保持器電路614以用於在產生一中間輸出信號(例如信號m0或nm0)之後使中間輸出信號維持一邏輯低值。輸出信號(Q)可由反相器734驅動。所產生之輸出信號(Q)可具有對應於選定輸入信號之邏輯值的一邏輯值。 保持器電路614可由NMOS電晶體(例如電晶體M47至M49)組成。圖7中描繪保持器電路614之一例示性組態。保持器電路614可包含一裝置(例如圖6之裝置602)之一電壓域之一接地電源供應(例如VSS)軌(如圖中所展示)。保持器電路614可經組態以接收回饋信號(例如信號bq及nq)及完成時脈信號(例如信號sclk)以能夠在由仲裁電路608產生一中間輸出信號(例如信號m0或nm0)之後使中間輸出信號維持一邏輯低值。例如，在其中選定輸入之邏輯值在一特定時脈相位期間(例如，諸如在時脈信號CLK具有一邏輯高值時)改變的情況中，仲裁電路之中間輸出信號(例如m0及nm0)可變成未驅動(例如，呈三態)。此可發生於中間輸出信號(例如m0)之一者具有開始自其預期邏輯值(由仲裁電路608產生之邏輯值)漂離之一邏輯值時。舉例說明，若所產生之中間輸出信號(例如m0)具有一預期邏輯高值，則其邏輯高值漂移至一邏輯低值不會干擾輸出信號(Q)之邏輯值。此干擾缺乏可由鎖存電路610在至鎖存電路610之兩個輸入m0及nm0歸因於漂移而具有一邏輯低值(例如，根據一SR鎖存器之邏輯運算)時保持(例如，鎖存)預期值所致。然而，若所產生之中間輸出信號(例如m0)具有一邏輯低值，則其邏輯低值至一邏輯高值之漂移會擾亂鎖存電路610且干擾輸出信號(Q)之邏輯值。使用保持器電路614來維持一中間輸出信號在其產生後之一邏輯低值可緩解歸因於一中間輸出信號(例如m0)之邏輯值之可能漂移的輸出信號(Q)之任何干擾。 作為圖6之裝置602之部分，組件702可使與一第二時脈域之一時脈信號(例如CLK)非同步之一選定輸入信號(例如一第一時脈域之輸入信號D)能夠與一第二時脈域之時脈信號同步以產生與第二時脈域同步之一對應輸出信號(例如輸出信號Q)。作為圖6之裝置602之部分，組件702可提供類似於針對圖6之裝置602所描述之屬性/增強的屬性/增強(亞穩定性解析、減少FF級、縮減延時期等等)。依此等方式，作為圖6之裝置602之部分之組件702可提供信號同步之縮減延時期，同時依實質上相同於針對圖6之裝置602所描述之方式的一方式利用減少數目個電路級來實現提高信號穩定性(其作為信號同步之部分)。 參考圖8，其展示且大體上以800標示繪示用於使與一第二時脈域之一時脈信號非同步之一第一時脈域之一輸入信號同步之一方法之一特定實施例的一流程圖。方法800包含：在802中，選擇與一第二時脈域之一時脈信號非同步之一第一時脈域之一輸入信號。例如，一輸入信號(例如輸入信號D或輸入信號SI)及一啟用信號(例如信號SE)可由一裝置(例如圖6之裝置602)之選擇電路(例如圖6之電路104)接收，如本文中所描述。啟用信號(SE)及時脈信號(例如信號CLK)可由與裝置相關聯之控制電路(圖中未展示)提供。啟用信號及時脈信號可與裝置之選擇電路之啟用/停用相關聯以能夠選擇諸如一掃描輸入信號(SI)或一資料輸入信號(D)之一輸入信號。例如，當時脈信號具有一邏輯低值且啟用信號SE具有一邏輯高值時，選擇輸入信號SI。當時脈信號具有一邏輯低值且啟用信號SE具有一邏輯低值時，選擇輸入信號D。步驟802可與圖6之選擇電路104相關聯或由圖6之選擇電路104執行。 方法800亦包含：在804中，基於輸入信號之選擇來產生一對中間信號。例如，啟用信號(SE)及時脈信號(CLK)能夠選擇一輸入信號。在選擇輸入信號(例如輸入信號D)之後，圖6之裝置602之選擇電路104可產生與選定輸入信號相關聯之中間信號對(例如信號nqhi及nqlo)，如本文中所描述。選擇電路104可驅動由解析電路606 (例如圖6至圖7之解析電路606)接收之中間信號對。步驟804可與圖6之選擇電路104相關聯或由圖6之選擇電路104執行。 方法800亦包含：在806中，基於中間信號對來提供差動信號，其中提供差動信號包含解析與差動信號相關聯之亞穩定性。例如，完成時脈信號(例如信號sclk及nsclk)可由圖6之裝置602之解析電路606 (例如圖6至圖7之解析電路606)接收，如本文中所描述。解析電路606可接收中間信號對(例如信號nqhi及nqlo)，且基於完成時脈信號sclk之一下降邊緣，解析電路606可提供差動信號(例如信號qhi、nqhi、qlo及nqlo)。此外，解析電路606可利用調諧鎖存器來解析與差動信號相關聯之任何亞穩定性以提供具有穩定狀態之差動信號。步驟806可與圖6至圖7之解析電路606相關聯或由圖6至圖7之解析電路606執行。 方法800亦包含：在808中，基於與差動信號相關聯之一衝突條件之偵測來產生衝突信號。例如，衝突偵測電路612 (例如圖6至圖7之衝突偵測電路612)可經組態以接收差動信號(例如qlo及nqhi)、資料輸入信號(例如信號D)及完成時脈信號(例如sclk)。衝突偵測電路612可經進一步組態以偵測與差動信號nqhi及qlo相關聯之一衝突條件且可基於衝突條件、完成時脈信號sclk及輸入信號D來產生衝突信號。衝突偵測電路612可將衝突信號(ncon-hi及ncon-lo)提供至仲裁電路608以加偏壓於仲裁電路608。步驟808可與圖6至圖7之衝突偵測電路612相關聯或由圖6至圖7之衝突偵測電路612執行。 方法800亦包含：在810中，基於衝突信號及與差動信號相關聯之一主導值之一判定來產生中間輸出信號。例如，仲裁電路608 (例如圖6至圖7之仲裁電路608)可接收由解析電路606產生之差動信號且可接收由衝突偵測電路612產生之衝突信號。基於差動信號及衝突信號之邏輯值，仲裁電路可判定與差動信號相關聯之一主導值且可產生中間輸出信號(例如信號m0及nm0)。判定可包含：評估包含一高態條件、一低態條件、一較佳高態條件、一較佳低態條件及一衝突條件之狀態條件。可由衝突信號(例如信號con-hi及con-lo)對仲裁電路608指示衝突條件。步驟810可與針對圖6至圖7之仲裁電路608所描述之操作相關聯。例如，在一特定實施例中，步驟810可與具有一衝突差動放大器(例如圖7之放大器727)之圖6至圖7之仲裁電路608相關聯，該衝突差動放大器經組態以被啟用且基於由仲裁電路608接收之時脈信號(例如CLK)之一上升時脈邊緣來操作。另外，步驟810可與具有用於產生完成時脈信號之一完成時脈電路728之圖6至圖7之仲裁電路608相關聯。此外，步驟810可與圖6至圖7之仲裁電路608相關聯或由圖6至圖7之仲裁電路608執行，仲裁電路608可驅動由圖16至圖7之鎖存電路110接收之所產生之中間輸出信號(例如信號m0及nm0)。 方法800亦包含：在812中，基於中間輸出信號來產生一輸出信號，其中輸出信號與第二時脈域之時脈信號同步。例如，由仲裁電路608產生之中間輸出信號(例如信號m0及nm0)可由本文中所描述之一裝置(例如圖6之裝置602)之鎖存電路610 (例如圖6至圖7之鎖存電路610)接收。鎖存電路610可基於中間輸出信號(例如信號m0及nm0)來產生一輸出信號(例如輸出信號Q)。鎖存電路610可產生與第二時脈域(例如圖6之裝置602之一時脈域)之時脈信號(例如信號CLK)同步之輸出信號(例如信號Q)。步驟812可與針對圖6至圖7之鎖存電路610所描述之操作相關聯。例如，在一特定實施例中，步驟812可與鎖存電路610相關聯或由鎖存電路610執行，鎖存電路610經組態以基於中間輸出信號(例如信號m0及nm0)來產生回饋信號(例如信號bq及nq)。 方法800亦包含：在814中，使具有一預期邏輯低值之中間輸出信號維持一邏輯低值。例如，一裝置(例如圖6之裝置602)之保持器電路614 (例如圖6至圖7之保持器電路614)可經組態以接收回饋信號(例如信號bq及nq)及完成時脈信號(例如信號sclk)以能夠在由仲裁電路608產生一中間輸出信號(例如信號m0或nm0)之後使中間輸出信號維持一邏輯低值。舉例說明，若所產生之中間輸出信號(例如m0)具有一預期邏輯低值，則其邏輯低值至一邏輯高值之漂移會擾亂鎖存電路610且干擾輸出信號(Q)之邏輯值。保持器電路614可使具有一預期邏輯低值之一中間輸出信號維持一邏輯低值。步驟814可與針對圖6至圖7之鎖存電路610所描述之操作相關聯。例如，在一特定實施例中，步驟814可與保持器電路610相關聯或由保持器電路610執行，保持器電路614經組態以緩解歸因於一中間輸出信號(例如m0)之邏輯值之可能漂移的輸出信號(Q)之任何干擾。 應瞭解，方法800可適應與使一第一時脈域之一輸入信號與同步於一第二時脈域(例如裝置602之一時脈域)之一輸出信號同步相關聯之其他操作情況。方法800可與參考表T100所描述之可能結果相關聯。方法800可與針對圖6之裝置602及其組件(例如圖7之區塊、邏輯及電晶體級組件)所描述之操作、特性及/或結果相關聯。例如，方法800可與相關聯於或起因於仲裁電路608之元件或條件之任何可能亞穩定性之緩解相關聯。此外，方法800可與仲裁電路608相關聯，仲裁電路608能夠處理可能狀態條件(例如高態、低態及衝突條件)，同時減少可能之亞穩定性以產生具有縮減延時期之中間輸出信號(例如信號m0及nm0)。使用方法800可提高信號穩定性(其作為使信號與其他時脈域(例如較高頻率時脈域)同步之部分)，同時縮減同步延時且最小化與信號同步相關聯之效能損失。 參考圖9，其展示且大體上以900標示示意性地繪示可用於實施上述裝置、方法及技術之一通用電腦類型的一方塊圖。通用電腦900包含一中央處理單元902、一隨機存取記憶體904、一唯讀記憶體906、一網路介面卡908、一硬碟機910、一顯示驅動器912、具有一鍵盤918及滑鼠920之一使用者輸入/輸出電路916及一監視器914，其等全部經由一共同匯流排922來連接。在操作中，中央處理單元902將執行可儲存於隨機存取記憶體904、唯讀記憶體906及硬碟機910之一或多者中或經由網路介面卡908動態下載之電腦程式指令。所執行之處理之結果可經由顯示驅動器912及監視器914來對一使用者顯示。可經由使用者輸入/輸出電路916自鍵盤918或滑鼠920接收用於控制通用電腦900之操作之使用者輸入。應瞭解，可以各種不同電腦語言寫入電腦程式。電腦程式可儲存且分佈於一記錄媒體上或動態下載至通用電腦900。 當在一適當電腦程式之控制下操作時，通用電腦900可包含上述裝置(例如圖1、圖2、圖3及圖6之各自裝置102、202、302及602)、上述組件(例如圖4及及圖7之各自組件402及702)，根據上述結果(例如表T100之結果)來操作，且執行上述方法及技術(例如圖5及圖8之各自方法500及/或800)，且可被視為形成用於執行上述方法及技術之一特定裝置。例如，特定裝置可為包含根據與一第二時脈域非同步之一第一時脈域來操作之器件及信號之一系統之部分。特定裝置可在第二時脈域內操作及/或可為系統之一或多個組件。特定裝置可使第一時脈域之一輸入信號能夠與第二時脈域之時脈信號同步。通用電腦900之架構可顯著變動，且圖9僅為一實例。 儘管本文已參考附圖詳細描述本發明之繪示性實施例，但應瞭解，本發明不受限於該等確切實施例，且熟悉此項技術者可在不背離由隨附申請專利範圍界定之本發明之範疇的情況下對本文作出各種改變、添加及修改。作為非限制性實例，本發明可具有其他實施例，其可具有基於一時脈信號之相反時脈邊緣之操作，可提供一反相輸出，或可利用一非同步設定條件或一重設條件。此外，可在不背離本發明之範疇的情況下使附屬請求項之特徵與獨立請求項之特徵進行各種組合。
102‧‧‧裝置
104‧‧‧選擇電路
106‧‧‧解析電路
108‧‧‧仲裁電路
110‧‧‧鎖存電路
202‧‧‧裝置
204‧‧‧反相器
206‧‧‧輸入電路
208‧‧‧反相器
210‧‧‧反相器
214‧‧‧第一鎖存器/高值調諧鎖存器
215‧‧‧第一三態反相器
216‧‧‧第一反相器
218‧‧‧第二鎖存器/低值調諧鎖存器
219‧‧‧第二三態反相器
220‧‧‧第二反相器
222‧‧‧反相器
223‧‧‧主控鎖存器
224‧‧‧從屬鎖存器
225‧‧‧輸入反相器
226‧‧‧第一傳輸閘
227‧‧‧第二傳輸閘
228‧‧‧輸出反相器
229‧‧‧三態反相器
230‧‧‧反相器
231‧‧‧三態反相器
232‧‧‧反相器
240‧‧‧第一共同節點
242‧‧‧第二共同節點
302‧‧‧裝置
308‧‧‧仲裁電路
310‧‧‧鎖存電路
402‧‧‧組件
404‧‧‧鎖存差動放大器
406‧‧‧反相器
422‧‧‧反相器
424‧‧‧鎖存器
425‧‧‧緩衝器
427‧‧‧傳輸閘
428‧‧‧輸出反相器
440‧‧‧第一共同節點
442‧‧‧第二共同節點
500‧‧‧方法
502‧‧‧步驟
504‧‧‧步驟
506‧‧‧步驟
508‧‧‧步驟
510‧‧‧步驟
602‧‧‧裝置
606‧‧‧解析電路
608‧‧‧仲裁電路
610‧‧‧鎖存電路
612‧‧‧衝突偵測電路
614‧‧‧保持器電路
702‧‧‧組件
714‧‧‧第一鎖存器/高值調諧鎖存器
715‧‧‧第一三態反相器
716‧‧‧第一反相器
718‧‧‧第二鎖存器/低值調諧鎖存器
719‧‧‧第二三態反相器
720‧‧‧第二反相器
722‧‧‧「反或」閘
723‧‧‧反相器
724‧‧‧「反及」閘
725‧‧‧「反及」閘
726‧‧‧反相器
727‧‧‧衝突差動放大器
728‧‧‧完成時脈電路
729‧‧‧「或」閘
730‧‧‧「反及」閘
731‧‧‧反相器
732‧‧‧「反或」閘
733‧‧‧「反或」閘
734‧‧‧反相器
740‧‧‧第一共同節點
742‧‧‧第二共同節點
800‧‧‧方法
802‧‧‧步驟
804‧‧‧步驟
806‧‧‧步驟
808‧‧‧步驟
810‧‧‧步驟
812‧‧‧步驟
814‧‧‧步驟
900‧‧‧通用電腦
902‧‧‧中央處理單元
904‧‧‧隨機存取記憶體
906‧‧‧唯讀記憶體
908‧‧‧網路介面卡
910‧‧‧硬碟機
912‧‧‧顯示驅動器
914‧‧‧監視器
916‧‧‧使用者輸入/輸出電路
918‧‧‧鍵盤
920‧‧‧滑鼠
922‧‧‧共同匯流排
bq‧‧‧回饋信號
CLK‧‧‧時脈信號
con-hi‧‧‧衝突信號
con-lo‧‧‧衝突信號
D‧‧‧輸入信號
m0‧‧‧中間輸出信號
M1至M6‧‧‧PMOS電晶體
M7至M12‧‧‧NMOS電晶體
M13至M16‧‧‧PMOS電晶體
M17至M20‧‧‧NMOS電晶體
M21至M24‧‧‧PMOS電晶體
M25至M30‧‧‧NMOS電晶體
M31‧‧‧PMOS電晶體
M32至M38‧‧‧PMOS電晶體
M39至M46‧‧‧NMOS電晶體
M47至M49‧‧‧NMOS電晶體
nclk‧‧‧反相時脈信號
nclk2‧‧‧反相時脈信號
nclk3‧‧‧反相時脈信號
nclk4‧‧‧反相時脈信號
nclk5‧‧‧反相時脈信號
nclk6‧‧‧反相時脈信號
ncon-hi‧‧‧衝突信號
ncon-lo‧‧‧衝突信號
nm0‧‧‧反相中間輸出信號
nq‧‧‧回饋信號
nqhi‧‧‧中間信號/差動信號
nqlo‧‧‧中間信號/差動信號
nsclk‧‧‧反相完成時脈信號
nse‧‧‧反相啟用信號
Q‧‧‧輸出信號
qhi‧‧‧差動信號
qlo‧‧‧差動信號
sclk‧‧‧完成時脈信號
SE‧‧‧啟用信號
SI‧‧‧輸入信號
T100‧‧‧表
T101‧‧‧情況
T102‧‧‧情況
T103‧‧‧情況
T104‧‧‧情況
T105‧‧‧情況
T106‧‧‧情況
T107‧‧‧情況
T108‧‧‧情況
T109‧‧‧情況
參考附圖中所繪示之本發明之實施例，將依舉例方式進一步描述本發明。然而，應瞭解，附圖僅繪示本文中所描述之各種實施方案且不意在限制本文中所描述之各種技術、方法、系統或裝置之範疇。 圖1係繪示根據本文中所描述之實施例之一裝置的一方塊圖，該裝置用於使與由該裝置接收之一時脈信號非同步之一輸入信號同步； 圖2係示意性地繪示根據本文中所描述之實施例之一裝置的一電路圖，該裝置用於使與由該裝置接收之一時脈信號非同步之一輸入信號同步； 表1係繪示根據本文中所描述之實施例之與一同步裝置相關聯之例示性結果的一真值表； 圖3係繪示根據本文中所描述之另一實施例之一裝置的一方塊圖，該裝置用於使與由該裝置接收之一時脈信號非同步之一輸入信號同步； 圖4係示意性地繪示根據本文中所描述之一特定實施例之一裝置之組件的一電路圖，該裝置用於使與由該裝置接收之一時脈信號非同步之一輸入信號同步； 圖5係繪示根據本文中所描述之實施例之用於使與一第二時脈域之一時脈信號非同步之一第一時脈域之一輸入信號同步之一方法的一流程圖； 圖6係繪示根據本文中所描述之又一實施例之一裝置的一方塊圖，該裝置用於使與由該裝置接收之一時脈信號非同步之一輸入信號同步； 圖7係示意性地繪示根據本文中所描述之又一實施例之一裝置之組件的一電路圖，該裝置用於使與由該裝置接收之一時脈信號非同步之一輸入信號同步； 圖8係繪示根據本文中所描述之進一步實施例之用於使與一第二時脈域之一時脈信號非同步之一第一時脈域之一輸入信號同步之一方法的另一流程圖； 圖9繪示根據本文中所描述之本發明之技術、裝置、系統及方法之實施方案之一電腦系統之一方塊圖。

Claims (20)

  1. 一種裝置，其用於使與由該裝置接收之一時脈信號非同步之一輸入信號同步，該裝置包括： 選擇電路，其經組態以選擇該輸入信號且產生與該選定輸入信號相關聯之一對中間信號； 解析電路，其經組態以基於該對中間信號來提供差動信號且解析與該等差動信號相關聯之亞穩定性； 仲裁電路，其經組態以判定與該等差動信號相關聯之一主導值且基於該判定來產生一中間輸出信號；及 鎖存電路，其經組態以基於該中間輸出信號來產生一輸出信號。
  2. 如請求項1之裝置，其中該解析電路包括： 一第一鎖存器，其經調諧以產生與該等差動信號相關聯之一邏輯高值；及 一第二鎖存器，其經調諧以產生與該等差動信號相關聯之一邏輯低值。
  3. 如請求項2之裝置，其中基於由該解析電路接收之該時脈信號之一下降邊緣來啟用該第一鎖存器及該第二鎖存器。
  4. 如請求項2之裝置，其中該第一鎖存器包括一第一反相器及一第一三態反相器，且其中該第二鎖存器包括一第二反相器及一第二三態反相器。
  5. 如請求項4之裝置，其中該第一反相器包括： 一PMOS電晶體，其大小設定為大於該第一三態反相器之一PMOS電晶體；及 一NMOS電晶體，其大小設定為小於該第一三態反相器之一NMOS電晶體。
  6. 如請求項4之裝置，其中該第二反相器包括： 一PMOS電晶體，其大小設定為小於該第二三態反相器之一PMOS電晶體；及 一NMOS電晶體，其大小設定為大於該第二三態反相器之一NMOS電晶體。
  7. 如請求項1之裝置，其中該仲裁電路包括經組態以接收該等差動信號之一差動放大器，該差動放大器包括一第一對互補電晶體、一第二對互補電晶體、一第三對互補電晶體及一第四對互補電晶體。
  8. 如請求項7之裝置，其中該第一對互補電晶體及該第二對互補電晶體共用一第一共同節點，且其中該第三對互補電晶體及該第四對互補電晶體共用一第二共同節點。
  9. 如請求項1之裝置，其中判定該主導值包含：評估與該等差動信號相關聯之狀態條件。
  10. 如請求項9之裝置，其中該等狀態條件包含一高態條件、一低態條件、一較佳高態條件、一較佳低態條件及一衝突條件。
  11. 如請求項1之裝置，其中判定該主導值係基於與該解析電路相關聯之一解析時間。
  12. 如請求項1之裝置，其中選擇該輸入信號係基於由該裝置接收之一啟用信號及一時脈信號。
  13. 如請求項1之裝置，其中該仲裁電路包括經組態以基於由該仲裁電路接收之該時脈信號之一上升邊緣來啟用之一鎖存差動放大器。
  14. 如請求項13之裝置，其中基於與由該裝置接收之該時脈信號相關聯之一延遲信號來啟用該鎖存電路。
  15. 如請求項1之裝置，其進一步包括： 衝突偵測電路，其經組態以基於由該衝突偵測電路偵測之一衝突狀態條件來產生衝突信號；及 保持器電路，其經組態以在由該仲裁電路產生該中間輸出信號之後使該中間輸出信號維持一邏輯低值， 其中該中間輸出信號包含數個差動輸出信號。
  16. 如請求項15之裝置，其中該仲裁電路包括： 一衝突差動放大器，其經組態以接收該等衝突信號；及 完成時脈電路，其經組態以基於該等差動輸出信號及由該仲裁電路接收之該時脈信號來產生一第二時脈信號。
  17. 如請求項16之裝置，其中該鎖存電路包括經組態以將回饋信號提供至該保持器電路之一設定-重設鎖存器。
  18. 如請求項1之裝置，其中該裝置係一程序技術之一標準元件庫之部分，且其中該程序技術包含用於16 nm或更小程序幾何結構之一FinFET小型化程序。
  19. 一種用於使與一第二時脈域之一時脈信號非同步之一第一時脈域之一輸入信號同步之方法，該方法包括： 基於該輸入信號之選擇來產生一對中間信號； 基於該對中間信號來提供差動信號，其中提供該等差動信號包含：解析與該等差動信號相關聯之亞穩定性； 基於判定與該等差動信號相關聯之一主導值來產生一中間輸出信號；及 基於該中間輸出信號來產生一輸出信號。
  20. 一種用於使與一第二時脈域之一時脈信號非同步之一第一時脈域之一輸入信號同步之系統，該系統包括： 用於產生一對中間信號之構件，其中用於產生該對中間信號之該構件能夠選擇該輸入信號； 用於基於該對中間信號來提供差動信號之構件，其中用於提供該等差動信號之該構件解析與該等差動信號相關聯之亞穩定性； 用於產生一中間輸出信號之構件，其用於基於用於產生該中間輸出信號之該構件判定與該等差動信號相關聯之一主導值來產生該中間輸出信號；及 用於基於該中間輸出信號來產生一輸出信號之構件。
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