TW201724743A - 能容忍偏移的正反器 - Google Patents

Abstract

一種正反器包括用以接收資料信號及掃描輸入信號的主閂鎖器。所述主閂鎖器基於掃描致能信號向從閂鎖器提供資料信號或掃描輸入信號中的一者。所述正反器包括用以基於輸入時脈信號及所述掃描致能信號中的一者或兩者而產生時脈信號的電路系統。第一時脈信號被提供至主閂鎖器且第二時脈信號被提供至從閂鎖器。當所述掃描致能信號具有第一邏輯電位時，所述第一時脈信號不包括與所述第二時脈信號的邊緣轉變同時發生的邊緣轉變。當所述掃描致能信號具有第二邏輯電位時，所述第一時脈信號包括與所述第二時脈信號的邊緣轉變同時發生的邊緣轉變。

Description

能容忍偏移的正反器

本發明實施範例是有關於一種能容忍偏移的正反器。

大多數數位電路使用一個或多個時脈信號，來決定電路的功能單元的運行速率，以確保功能單元之間恰當地進行溝通。使用這樣時脈信號的電路通常稱為同步電路(Synchronous Circuit)。時脈信號到達同步電路的不同時間點的時間變化稱為時脈偏移(Clock Skew)。為了使同步電路正確地發揮功能，時脈偏移必須維持在可接受的水準。作為另外一種選擇，可使用不管時脈偏移如何仍能運行的電路元件，也就是能容忍偏移的電路元件來解決時脈偏移的問題。

本發明實施例提供一種正反器，包括主閂鎖器、從閂鎖器以及電路系統。所述主閂鎖器用以接收資料信號及掃描輸入信號。所述從閂鎖器耦合至所述主閂鎖器，所述主閂鎖器基於由所述主閂鎖器接收的掃描致能信號向所述從閂鎖器選擇性地提供所述資料信號或所述掃描輸入信號中的一者。電路系統用以接收所述掃描致能信號並基於輸入時脈信號及所述掃描致能信號中的一者或兩者而產生多個時脈信號，所述時脈信號包括（i）提供至所述主閂鎖器的第一時脈信號，及（ii）提供至所述從閂鎖器的第二時脈信號，其中當所述掃描致能信號具有第一邏輯電位時，所述第一時脈信號不包括與所述第二時脈信號的邊緣轉變同時發生的邊緣轉變，且其中當所述掃描致能信號具有不同於所述第一邏輯電位的第二邏輯電位時，所述第一時脈信號包括與所述第二時脈信號的邊緣轉變同時發生的邊緣轉變。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

綜上所述，本發明以下公開內容提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及排列的具體實例以簡化本公開內容。當然，這些僅為實例且不旨在進行限制。例如，以下說明中將第一特徵形成在第二特徵“之上”或第二特徵“上”可包括其中第一特徵及第二特徵直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本公開內容可能在各種實例中採用相同的編號及/或字母。這種採用相同的編號是出於簡潔及清楚的目的，而不是自身表示所涉及的各種實施例及/或配置之間的關係。

圖1A繪示根據多個實施例其中之一或部分中，能容忍偏移且可掃描的主-從正反器100的方塊圖。正反器100包括主閂鎖器(Master Latch)102及從閂鎖器(Slave Latch)108。主閂鎖器102包括用以接收資料信號104的輸入節點。在一個實例中，資料信號104透過時序電路的組合邏輯傳送至正反器100。主閂鎖器102還用以接收第一時脈信號120。第一時脈信號120是由計時電路(Clocking Circuitry)112所提供，而其是基於計時電路112所接收的輸入時脈信號116。以下進一步詳細地闡述計時電路112的運行。

主閂鎖器102還用以接收掃描輸入(Scan Input)信號106及掃描致能(Scan Enable，SE)信號114。當掃描致能信號114具有第一邏輯電位時（例如，當掃描致能信號是非致能的或邏輯低的時候），主閂鎖器102將資料信號104傳遞至其輸出節點110。相反，當掃描致能信號114具有第二邏輯電位時(例如，當掃描致能信號是致能的或邏輯高的時候)，主閂鎖器102將掃描輸入信號106傳遞至輸出節點110。將掃描致能信號114設置為第二邏輯電位用來實現正反器100的掃描測試模式。在此掃描測試模式中，將資料的一種或多種測試樣式(Test Pattern)寫入多個正反器中，例如圖1A所示的正反器100，而這些正反器通常排列成掃描鏈(Scan Chain)，然後讀出測試樣式以測試正反器的資料儲存功能。

圖1A所示能容忍偏移且可掃描的主-從正反器100還包括從閂鎖器108，此從閂鎖器108用以接收主閂鎖器102的輸出節點110的輸出。如上所述，主閂鎖器102可以基於由主閂鎖器102接收的掃描致能信號114，選擇性地將資料信號104或掃描輸入信號106兩者其中之一提供給從閂鎖器108。因此，在一實例中，根據掃描致能信號114而定，將功能資料(Function Data)或掃描資料(Scan Data)從主閂鎖器102閂鎖到從閂鎖器108中。從閂鎖器108還用以接收第二時脈信號122，而此第二時脈信號122是由計時電路112所提供且是基於輸入時脈信號116。正反器100的輸出節點118包括在從閂鎖器108上且用以從正反器100讀出資料。在一實例中，正反器100包括提供資料儲存（例如，儲存一位元資料）的儲存單元(Storage Cell)。

在示範性範例的實施例中，當輸入時脈信號116為邏輯低時，主閂鎖器102是透明的(Transparent)（例如，準備好對資料值進行取樣及儲存）且從閂鎖器108是不透明的(Opaque)（例如，不進行取樣而是保持先前所取樣的資料值）。在此實施例中， 當輸入時脈信號116變邏輯高時，主閂鎖器102變得不透明，且從閂鎖器108變得透明以實現正邊緣觸發(Positive Edge-triggered)行為。作為另外一種選擇，在另一示範性的實施例中，當輸入時脈信號116為邏輯高時，主閂鎖器102是透明的且從閂鎖器108是不透明的。在此實施例中，當輸入時脈信號116變為邏輯低時，主閂鎖器102變得不透明，且從閂鎖器108變得透明以實現負邊緣觸發(Negative Edge-triggered)行為。因此，正反器100可為正邊緣觸發正反器或是負邊緣觸發正反器。以下參照圖2A至圖5D闡述的方法可類似地用以實現正邊緣觸發正反器及負邊緣觸發正反器二者。

在傳統能容忍偏移的正反器中，偏移容忍(Skew Tolerance)是透過將由從閂鎖器接收的時脈信號與由主閂鎖器接收的時脈信號進行比較而得到在時間上的延遲而產生的。具體來說，在傳統能容忍偏移的正反器中，主時脈信號相對於從時脈信號是被延遲，而不管正反器是以一功能模式（例如，當掃描致能信號為低時）還是一掃描測試模式（例如，當掃描致能信號為邏輯高時）運行。換句話說，在傳統能容忍偏移的正反器中，主時脈信號始終相對於從時脈信號被延遲。在功能模式及掃描測試模式兩者中，相對於從時脈來延遲主時脈的結果是在掃描路徑上產生保持時間的違反(Hold Time Violation)（例如，在掃描測試模式中由具有重疊的相位的時脈來驅動主閂鎖器及從閂鎖器而導致的保持時間的違反）。為補救傳統系統中的此種保持時間的違反，向掃描路徑中添加額外的電路系統，例如，保持固定負擔(Hold Fixing Overhead)，其可例如包括一個或多個反相器(Inverter)。添加至掃描路徑的電路系統一般會消耗大量的面積且耗損大量的功率。此面積負擔和功率耗損是不可取的，且特別是在例如同一掃描路徑上的兩個相鄰正反器在實體上彼此靠近時尤其明顯。

與上述傳統能容忍偏移的正反器相比，在本文中所闡述的多個實施例中，圖1A所示的能容忍偏移的正反器100實現一種根據掃描致能信號114的狀態（例如，邏輯電位）而變化的對主閂鎖器102及從閂鎖器108進行計時的方法。換句話說，在正反器100的功能模式及掃描測試模式中使用不同的計時方法(Clocking Methodologies)。透過根據掃描致能信號114來使用不同的計時方法，（i）在功能模式中，主時脈信號相對於從時脈信號被延遲，且（ii）在掃描測試模式中，主閂鎖器102及從閂鎖器108由具有不重疊的(Non-overlapping)或實質上不重疊(Substantially Non-overlapping)的時脈相位的時脈驅動，因此會消除或減少傳統系統中存在的在掃描路徑上的保持時間的違反。隨著掃描路徑上的保持時間的違反被消除或減少，對掃描路徑上的保持固定負擔的需要便得到消除或減少。因此，在本文中所述的正反器中，減少了與傳統能容忍偏移的正反器（如上所述）所需的保持固定負擔相關聯的不可取的面積負擔和功率耗損。

本文中所提及的“不重疊的時脈相位”是（i）在任意時間均不具有相同邏輯電位值且（ii）不具有在不同時間發生的邊緣轉變的時脈相位。因此，在不重疊的時脈相位中，當第一時脈相位具有第一邏輯電位值（例如，“1”）時，第二時脈相位具有不同於第一邏輯電位值的第二邏輯電位值（例如，“0”）。此外，當第一時脈相位自第一邏輯電位值轉變至第二邏輯電位值時，第二時脈相位自第二邏輯電位值轉變至第一邏輯電位值。在不重疊的時脈相位中，所有此種轉變均同時發生。在以下闡述的圖4C及圖4D中說明不重疊的時脈相位。

本文中所提及的“實質上不重疊的時脈相位”不同於不重疊的時脈相位。實質上不重疊的時脈相位包括（i）對於這兩個時脈相位而言同時發生的某些邊緣轉變、以及（ii）不同時發生的其他邊緣轉變。與不重疊的時脈相位相比，由於某些邊緣轉變不同時發生，因此實質上不重疊的時脈相位有時具有相同的邏輯電位值。在以下闡述的圖1C及圖1D中說明實質上不重疊的時脈相位。在比較圖1C及圖1D所示的時脈相位時，可以看到某些邊緣轉變同時發生（例如，邊緣轉變142與152同時發生），而其他邊緣轉變不同時發生（例如，邊緣轉變144與邊緣轉變154相比經過延遲）。

再次參照圖1A，在功能性模式中（例如，當掃描致能信號114狀態是非致能的或邏輯低的時候），到達主閂鎖器102的時脈信號120與到達從閂鎖器108的時脈信號122相比在時間上有延遲。在功能模式中，由於時脈信號120的延遲，時脈信號120不包括與時脈信號122的邊緣轉變同時發生的邊緣轉變。相較而言，在掃描測試模式中（例如，當掃描致能信號114是致能的或邏輯高的時候），到達主閂鎖器的時脈信號120與到達從閂鎖器108的時脈信號122具有不重疊的或實質上不重疊的時脈相位。在掃描測試模式中，時脈信號120包括與時脈信號122的邊緣轉變同時發生的邊緣轉變。

為說明根據掃描致能信號114的狀態而在正反器100中使用的不同計時方法，參照圖1B至圖1D。這些圖繪示用以說明根據多個實施例，在圖1A所示的能容忍偏移的正反器100中所使用的時脈信號的相位示意圖。圖1B繪示在功能模式中由主閂鎖器102接收的時脈信號的相位示意圖，圖1C繪示在掃描測試模式中由主閂鎖器102接收的時脈信號的相位示意圖，且圖1D繪示由從閂鎖器108接收的時脈信號的相位示意圖，而不管模式是功能模式還是掃描測試模式。

在功能模式中，主閂鎖器102接收包括邊緣轉變132、134及136的時脈信號120，如圖1B所示。如上所述，邊緣轉變導致主閂鎖器102在透明與不透明（即，阻擋）之間切換。在功能模式中，從閂鎖器108接收包括邊緣轉變152、154及156的時脈信號122，如圖1D所示。在比較圖1B及圖1D所示的相位示意圖時，可以看到到達主閂鎖器102的時脈信號120相對於到達從閂鎖器108的時脈信號122已經延遲。舉例來說，時脈信號120的邊緣轉變132相對於時脈信號122的邊緣轉變152已經延遲；邊緣轉變134相對於邊緣轉變154已經延遲等等。由於邊緣轉變132、134及136分別與邊緣轉變152、154及156相比在時間上已經延遲，因此時脈信號120不包括與時脈信號122的邊緣轉變同時發生的邊緣轉變。

在此實例中，時脈信號120的正邊緣轉變與時脈信號122的負邊緣轉變相比在時間上已經延遲，且相反地，時脈信號120的負邊緣轉變與時脈信號122的正邊緣轉變相比在時間上已經延遲。因此，舉例來說，如果時脈信號122的邊緣轉變152是負邊緣轉變，那麼相對於邊緣轉變152已經延遲的時脈信號120的邊緣轉變132是正邊緣轉變。相反，如果時脈信號122的邊緣轉變152是正邊緣轉變，那麼時脈信號120的邊緣轉變132是負邊緣轉變。此種邊緣轉變使主閂鎖器102及從閂鎖器108以圖中所示的方式成為透明的及不透明的。

在掃描測試模式中，主閂鎖器102接收包括邊緣轉變142、144及146的時脈信號120，如圖1C所示。在掃描測試模式中，從閂鎖器108接收包括邊緣轉變152、154及156的時脈信號122，如圖1D所示。在比較圖1C及圖1D所示的相位示意圖時，可以看到主閂鎖器102及從閂鎖器108如上所述由具有實質上不重疊的時脈相位的時脈驅動。由於閂鎖器102及108以此種方式由實質上不重疊的時脈相位驅動，因此時脈信號120包括與時脈信號122的邊緣轉變同時發生的邊緣轉變。舉例來說，時脈信號120的邊緣轉變142與時脈信號122的邊緣轉變152同時發生。類似地，邊緣轉變146與時脈信號122的邊緣轉變156同時發生。在實質上不重疊的時脈相位中，如上所述，並不是所有的邊緣轉變均同時發生（例如，邊緣轉變144與邊緣轉變154相比已經延遲）。

在此實例中，時脈信號120的正邊緣轉變與時脈信號122的負邊緣轉變同時發生，且相反地，時脈信號120的負邊緣轉變與時脈信號122的正邊緣轉變同時發生。因此，舉例來說，如果時脈信號122的邊緣轉變152是負邊緣轉變，那麼與邊緣轉變152同時發生的時脈信號120的邊緣轉變142是正邊緣轉變。相反，如果時脈信號122的邊緣轉變152是正邊緣轉變，那麼時脈信號120的邊緣轉變142是負邊緣轉變。此種邊緣轉變使主閂鎖器102及從閂鎖器108以圖中所示的方式成為透明的及不透明的。

再次參照圖1A，分別提供至主閂鎖器102及從閂鎖器108的時脈信號120及122是由計時電路112產生。如以下參照計時電路112的實施例所進一步詳細闡釋，計時電路112用以接收輸入時脈信號116及掃描致能信號114，並基於輸入時脈信號116及掃描致能信號114中的一者或兩者來產生時脈信號120及122。在實例中，計時電路112包括第一邏輯閘，所述第一邏輯閘用以（i）接收掃描致能信號114或掃描致能信號114的反相形式，及（ii）產生基於掃描致能信號114或掃描致能信號114的反相形式的邏輯電位而變化的輸出。在此實例中，計時電路112還包括第二邏輯閘，所述第二邏輯閘用以基於所述第一邏輯閘的輸出而產生時脈信號120及/或時脈信號122。以下參照圖2A至圖5D闡述包括此種邏輯閘的計時電路112的示範性範例之一。

圖2A是根據多個實施例，繪示能容忍偏移的正反器200的實施範例的主-從閂鎖器配置的詳細電路示意圖。能容忍偏移的正反器200包括用以接收資料信號（在圖2A中被標記為“D”）及掃描輸入信號（被標記為“SI”）的主閂鎖器202。正反器200還包括耦合至主閂鎖器202的從閂鎖器204。主閂鎖器202用以基於由主閂鎖器202接收的掃描致能信號（被標記為“SE”）向從閂鎖器204選擇性地提供資料信號或掃描輸入信號中的其中一者。主閂鎖器202也接收掃描致能信號的反相形式（被標記為“SEN”）。

在圖2A所示的實例中，主閂鎖器202包括多個NMOS電晶體及PMOS電晶體以及反相器。主閂鎖器202的電晶體與反相器以圖中繪示的配置耦合在一起，以實現以上參照圖1A所述的主閂鎖器102的功能性。圖2A所示的從閂鎖器204類似地包括多個NMOS電晶體及PMOS電晶體以及多個反相器。從閂鎖器204的電晶體與反相器以圖中繪示的配置耦合在一起，以實現以上參照圖1A所述的從閂鎖器108的功能性。圖2A所示的主閂鎖器202及從閂鎖器204僅為實例，且可以所屬領域中的普通技術人員已知的各種其他方式實現主閂鎖器及從閂鎖器。

圖2A所示的正反器200還包括電路系統250，電路系統250用以接收掃描致能信號並基於輸入時脈信號（在圖2A中被標記為“CP”）及掃描致能信號中的一者或兩者而產生多個時脈信號。由電路系統250產生的時脈信號包括（i）提供至主閂鎖器202的第一時脈信號（被標記為“clkb_m”及“clkbb_m”），及（ii）提供至從閂鎖器204的第二時脈信號（被標記為“clkb”及“clkbb”）。如圖中所示，clkbb_m是clkb_m的反相形式，且clkbb是clkb的反相形式。

在圖2A中，提供至主閂鎖器202的clkb_m及clkbb_m時脈信號根據掃描致能信號的邏輯電位而變化。因此，舉例來說，在掃描測試模式中（例如，掃描致能信號為邏輯高），clkb_m及clkbb_m時脈信號呈現出第一特性（例如，相位、定時），而在功能模式中（例如，掃描致能信號為邏輯低），clkb_m及clkbb_m時脈信號呈現出不同的第二特性。在比較以下闡述的圖2B及圖2C時，可以看到clkb_m及clkbb_m時脈信號在這兩種模式中的不同特性。相比之下，在此實例中，提供至從閂鎖器204的時脈信號clkb及clkbb並不會基於掃描致能信號的邏輯電位而變化。

電路系統250包括及邏輯閘(AND Logic Gate)212，及邏輯閘212用以接收輸入時脈信號及掃描致能信號。及邏輯閘212基於輸入時脈信號與掃描致能信號的邏輯組合而產生第一輸出。電路系統250還包括時脈延遲緩衝器(Clock Delay Buffer)210，時脈延遲緩衝器210包括多個串聯連接的反相器。這樣的串聯連接的反相器可稱為“時脈鏈”(Clock Chain)。時脈延遲緩衝器210用以接收clkbb信號（即，提供至從閂鎖器204的第二時脈信號之一者）並產生第二輸出，所述第二輸出是clkbb信號的延遲形式。對clkbb信號的延遲是透過時脈延遲緩衝器210的串聯耦合的反相器實現的，每一個時脈延遲緩衝器210在信號透過反相器傳送時對所述信號給予一定量的延遲。在圖2A、圖3A、圖4A及圖5A中繪示的時脈延遲緩衝器（分別具有參考編號210、310、410及512）僅為實例，且在本文所述的方法中使用的時脈延遲緩衝器可包括任意數目的串聯耦合的反相器。因此，舉例來說，雖然圖2A所示的時脈延遲緩衝器210使用四個串聯耦合的反相器，但在其他實例中，圖2A所示的實例可利用具有不同數目的（例如，2個、8個等）串聯耦合的反相器的時脈延遲緩衝器。其他形成時脈延遲緩衝器210的方式也處於本發明實施例的範圍內。

電路系統250還包括反或邏輯閘(NOR Logic Gate)214，反或邏輯閘214用以接收第一輸出及第二輸出，並基於所述第一輸出與所述第二輸出的邏輯組合而產生第三輸出。如圖所示，提供至主閂鎖器202的第一時脈信號clkb_m及clkbb_m是基於由反或邏輯閘214產生的第三輸出。具體來說，clkb_m時脈信號是反或邏輯閘214的第三輸出，且clkbb_m時脈信號是由反相器216產生的clkb_m信號的反相形式。

電路系統250還包括反相器206，反相器206用以接收輸入時脈信號並產生第四輸出，所述第四輸出是所述輸入時脈信號的反相形式。反相器208串聯耦合至反相器206，且用以接收第四輸出。反相器208產生作為第四輸出的反相形式的第五輸出。如圖所示，提供至從閂鎖器204的第二時脈信號clkb及clkbb是分別基於第四輸出及第五輸出。具體來說，clkb時脈信號是由反相器206產生的第四輸出，且clkbb時脈信號是由反相器208產生的第五輸出。

在圖2A中，當掃描致能信號具有邏輯低的電位值時，及邏輯閘212輸出邏輯低的電位值，所述邏輯低的電位值由反或邏輯閘214接收。當自及邏輯閘212接收到此邏輯低的電位值時，反或邏輯閘214充當反相器且因此產生由時脈延遲緩衝器210產生的第二輸出的反相形式。由時脈延遲緩衝器210產生的第二輸出是clkbb時脈信號的延遲形式。因此，提供至主閂鎖器202的clkbb_m時脈信號是clkbb時脈信號的延遲形式，且提供至主閂鎖器202的clkb_m時脈信號是clkbb時脈信號的反相、延遲形式。當掃描致能信號具有邏輯低的電位值時，提供至主閂鎖器202的clkb_m信號及clkbb_m信號分別相對於提供至從閂鎖器204的clkb信號及clkb_m信號在時間上已經延遲。

為說明當掃描致能信號具有邏輯低的電位值時，提供至主閂鎖器202的時脈信號相對於提供至從閂鎖器204的時脈信號是經過延遲的，請參照圖2B及圖2D加以說明。圖2B繪示當掃描致能信號具有邏輯低的電位值時提供至主閂鎖器202的時脈信號的相位示意圖，且圖2D繪示提供至從閂鎖器204的時脈信號的相位示意圖，而不管掃描致能信號具有邏輯高的電位的電位還是邏輯低的電位。在實例中，與圖2B的相位示意圖相關聯的時脈信號是clkb_m信號及clkbb_m信號，且與圖2D相位示意圖相關聯的時脈信號是clkb信號及clkbb信號。

在比較圖2B及圖2D所示的相位示意圖時，可以看到到達主閂鎖器202的時脈信號（如在圖2B中所表示）相對於到達從閂鎖器204的時脈信號（如在圖2D中所表示）已經延遲。如圖所示，到達主閂鎖器202的時脈信號的邊緣轉變相對於到達從閂鎖器204的時脈信號的邊緣轉變已經延遲。由於由主閂鎖器202接收的邊緣轉變相對於由從閂鎖器204接收的邊緣轉變在時間上已經延遲，因此由主閂鎖器202接收的時脈信號不包括與由從閂鎖器204接收的時脈信號的邊緣轉變同時發生的邊緣轉變。

再次參照圖2A所示的實例，當掃描致能信號具有邏輯高電位時，及邏輯閘212將輸入時脈信號（在圖中被標記為“CP”）傳遞至反或邏輯閘214。當掃描致能信號具有邏輯高的電位值時，反或邏輯閘214因此接收（i）第一輸入節點處的輸入時脈信號，及（ii）第二輸入節點處由時脈延遲緩衝器210產生的第二輸出。由時脈延遲緩衝器210產生的第二輸出是clkbb時脈信號的延遲形式。因此，當掃描致能信號具有邏輯高的電位值時，提供至主閂鎖器202的clkb_m時脈信號是輸入時脈信號與clkbb時脈信號的延遲形式的邏輯反或(NOR)。clkbb_m時脈信號是clkb_m時脈信號的反相形式。以此種方式產生clkb_m時脈信號及clkbb_m時脈信號使得提供至主閂鎖器202的時脈信號與提供至從閂鎖器204的時脈信號具有實質上不重疊的相位。

為說明在掃描致能信號具有邏輯高的電位值時產生具有實質上不重疊的相位的主閂鎖器時脈信號及從閂鎖器時脈信號，參照圖2C及圖2D。圖2C繪示當掃描致能信號具有邏輯高的電位值時，提供至主閂鎖器202的時脈信號的相位示意圖。如上所述，圖2D繪示提供至從閂鎖器204的時脈信號的相位示意圖，而不管掃描致能信號具有邏輯高的電位值還是邏輯低電位值。在實例中，與圖2C所示相位示意圖相關聯的時脈信號是clkb_m信號及clkbb_m信號，且與圖2D所示相位示意圖相關聯的時脈信號是clkb信號及clkbb信號。

在比較圖2C及圖2D所示的相位示意圖時，可以看到主閂鎖器202及從閂鎖器204由具有實質上不重疊的時脈相位的時脈所驅動。由於閂鎖器202及204以此種方式由實質上不重疊的時脈相位所驅動，因此提供至主閂鎖器202的時脈信號包括與提供至從閂鎖器204的時脈信號的邊緣轉變同時發生的邊緣轉變。

儘管圖2A所示的實例實現一種正邊緣觸發正反器，但本發明實施例並不僅限於正邊緣觸發正反器。因此，以上在圖2A中闡述的教示內容及方法可用於實現負邊緣觸發正反器。類似地，以下參照圖3A至圖5D闡述的實施例實現正邊緣觸發正反器，但這些圖（以下闡述）的教示內容及方法可用於實現負邊緣觸發正反器。

圖3A繪示根據多個實施例中，一個實施範例的能容忍偏移的正反器300的電路示意圖。能容忍偏移的正反器300包括主閂鎖器302及耦合至主閂鎖器302的從閂鎖器304。主閂鎖器302與圖2A所示的主閂鎖器202相同，且主閂鎖器302與主閂鎖器202接收相同的信號。從閂鎖器304與圖2A所示的從閂鎖器204相同，但從閂鎖器304與從閂鎖器204接收不同的信號。具體來說，如以下所述，圖3A所示的從閂鎖器304接收時脈信號“clkb_s”及“clkbb_s”，而圖2A所示的從閂鎖器204接收時脈信號“clkb”及“clkbb”。

圖3A所示的正反器300還包括電路系統350，電路系統350用以接收掃描致能信號並基於輸入時脈信號（在圖3A中被標記為“CP”）及掃描致能信號中的一者或兩者而產生多個時脈信號。由電路系統350產生的時脈信號包括（i）提供至主閂鎖器302的第一時脈信號（標記為“clkb_m”及“clkbb_m”），及（ii）提供至從閂鎖器304的第二時脈信號（標記為“clkb_s”及“clkbb_s”）。如圖中所示，clkbb_m是由反相器314產生的clkb_m的反相形式。在電路系統350中，反相器306使輸入時脈信號反相以產生信號clkb，且反相器308使信號clkb反相以產生信號clkbb。

在圖3A中，提供至從閂鎖器304的clkb_s時脈信號及clkbb_s時脈信號基於掃描致能信號的邏輯電位而變化。因此，舉例來說，在掃描測試模式中（例如，掃描致能信號為邏輯高），clkb_s及clkbb_s時脈信號呈現出第一特性（例如，相位、定時），而在功能模式中（例如，掃描致能信號為低），clkb_s及clkbb_s時脈信號呈現出不同的第二特性。在比較以下闡述的圖3C及圖3D時，可以看到clkb_s及clkbb_s時脈信號在這兩種模式中的不同特性。相比之下，在此實例中，提供至主閂鎖器302的時脈信號clkb_m及clkbb_m並不會基於掃描致能信號的邏輯電位而變化。

電路系統350包括時脈延遲緩衝器310，時脈延遲緩衝器310包括多個串聯連接的反相器且用以接收clkbb信號並產生clkbb信號的延遲形式。其他形成時脈延遲緩衝器310的方式（例如，不包括多個串聯連接的反相器）也處於本發明實施例的範圍內。clkbb信號的延遲形式透過反相器312進行反相而產生clkb_m信號。電路系統350還包括及邏輯閘316，及邏輯閘316用以接收clkb_m信號及掃描致能信號。及邏輯閘316基於clkb_m信號與掃描致能信號的邏輯組合而產生第一輸出。如自電路示意圖顯而易見，clkb_m信號包括已經過反相的輸入時脈信號的延遲形式。反或邏輯閘318用以接收第一輸出及clkb信號，所述clkb信號是輸入時脈信號的反相形式。反或邏輯閘318基於第一輸出與clkb信號的邏輯組合而產生第二輸出。提供至從閂鎖器304的clkbb_s時脈信號與反或邏輯閘318的第二輸出相同。

電路系統350還包括或邏輯閘320，或邏輯閘320用以接收clkbb_m信號及掃描致能信號的反相形式（“SEN”）。或邏輯閘320基於clkbb_m信號與掃描致能信號的反相形式的邏輯組合而產生第三輸出。如自電路示意圖顯而易見，clkbb_m信號包括輸入時脈信號的延遲形式。反及邏輯閘(NAND Logic Gate)322用以接收（i）第三輸出，及（ii）clkbb信號。反及邏輯閘322基於第三輸出與clkbb信號的邏輯組合而產生第四輸出。提供至從閂鎖器304的clkb_s時脈信號相等於反及邏輯閘322的第四輸出。

在圖3A中，當掃描致能信號具有邏輯低的電位值時，及邏輯閘316輸出邏輯低的電位值，所述邏輯低的電位值由反或邏輯閘318接收。當自及邏輯閘316接收到此邏輯低的電位值時，反或邏輯閘318充當反相器，且因此產生由反相器306產生的clkb信號的反相形式。此外，當掃描致能信號具有邏輯低的電位值時，或邏輯閘320輸出邏輯高的電位的電位值，所述邏輯高的電位的電位值由反及邏輯閘322接收。當自或邏輯閘320接收到此邏輯高的電位值時，反及邏輯閘322充當反相器且因此產生由反相器308產生的clkbb信號的反相形式。因此，當掃描致能信號具有邏輯低的電位值時，提供至從閂鎖器304的clkb_s信號及clkbb_s信號僅分別為clkbb信號及clkb信號的反相形式。如在電路示意圖中所示，clkbb信號及clkb信號是基於輸入時脈信號CP。

當掃描致能信號具有邏輯高的電位值時，及邏輯閘316將clkb_m時脈信號傳遞至反或邏輯閘318。當掃描致能信號具有邏輯高的電位值時，反或邏輯閘318因此接收（i）第一輸入節點處的clkb信號，及（ii）第二輸入節點處的clkb_m信號。clkb_m時脈信號是已經過反相的輸入時脈信號的延遲形式。因此，當掃描致能信號具有邏輯高的電位值時，提供至從閂鎖器304的clkbb_s時脈信號是clkb信號與已經過反相的輸入時脈信號的延遲形式（即，clkb_m信號）的邏輯反或(Logic NOR)。此外，當掃描致能信號具有邏輯高的電位值時，或邏輯閘320將clkbb_m時脈信號傳遞至反及邏輯閘322。當掃描致能信號具有邏輯高的電位值時，反及邏輯閘322因此接收（i）第一輸入節點處的clkbb信號，及（ii）第二輸入節點處的clkbb_m信號。clkbb_m時脈信號是輸入時脈信號的延遲形式。因此，當掃描致能信號具有邏輯高的電位值時，提供至從閂鎖器304的clkb_s時脈信號是clkbb信號與輸入時脈信號的延遲形式（即，clkbb_m信號）的邏輯反及(NAND Gate)。以此種方式產生clkbb_s時脈信號及clkb_s時脈信號會使被提供至主閂鎖器302的時脈信號與被提供至從閂鎖器304的時脈信號具有實質上不重疊的相位。

為說明在掃描致能信號具有邏輯高的電位值時產生具有實質上不重疊的相位的主閂鎖器時脈信號及從閂鎖器時脈信號，參照圖3B及圖3C。圖3B繪示提供至主閂鎖器302的時脈信號的相位示意圖，而不管掃描致能信號具有邏輯高的電位值還是邏輯低的電位值。圖3C繪示當掃描致能信號具有邏輯高的電位值時，提供至從閂鎖器304的時脈信號的相位示意圖。在實例中，與圖3B所示相位示意圖相關聯的時脈信號是clkb_m信號及clkbb_m信號，且與圖3C所示相位示意圖相關聯的時脈信號是clkb_s信號及clkbb_s信號。在比較圖3B及圖3C所示的相位示意圖時，可以看到主閂鎖器302及從閂鎖器304具有實質上不重疊的時脈相位的時脈所驅動。由於閂鎖器302及304以此種方式由實質上不重疊的時脈相位所驅動，因此提供至主閂鎖器302的時脈信號包括與提供至從閂鎖器304的時脈信號的邊緣轉變同時發生的邊緣轉變。

圖3D繪示當掃描致能信號具有邏輯低的電位值時，提供至從閂鎖器304的時脈信號的相位示意圖。與圖3D所示的相位示意圖相關聯的時脈信號是clkb_s信號及clkbb_s信號。如上所述，當掃描致能信號具有邏輯低的電位值時，提供至從閂鎖器304的clkb_s信號及clkbb_s信號僅分別為clkbb信號及clkb信號的反相形式，且clkbb信號及clkb信號是基於輸入時脈信號，如圖3A所示的電路示意圖中所示。在比較圖3B及圖3D所示的相位示意圖時，可以看到到達主閂鎖器302的時脈信號（如在圖3B中所表示）相對於到達從閂鎖器304的時脈信號（如在圖3D中所表示）已經延遲。如圖所示，到達主閂鎖器302的時脈信號的邊緣轉變相對於到達從閂鎖器304的時脈信號的邊緣轉變已經延遲。

圖4A是繪示根據多個實施例，能容忍偏移的正反器400的實施範例的主-從閂鎖器配置的詳細電路示意圖。能容忍偏移的正反器400包括主閂鎖器402及耦合至主閂鎖器402的從閂鎖器404。主閂鎖器402與圖2A所示的主閂鎖器202相同，且主閂鎖器402與主閂鎖器202接收相同的信號。從閂鎖器404與圖2A所示的從閂鎖器204相同，且從閂鎖器404與從閂鎖器204接收相同的信號。

圖4A所示的正反器400還包括電路系統450，電路系統450用以接收掃描致能信號並基於輸入時脈信號（在圖4A中被標記為“CP”）及掃描致能信號中的一者或兩者而產生多個時脈信號。由電路系統450產生的時脈信號包括（i）提供至主閂鎖器402的第一時脈信號（標記為“clkb_m”及“clkbb_m”），及（ii）提供至從閂鎖器404的第二時脈信號（標記為“clkb”及“clkbb”）。

在圖4A中，提供至主閂鎖器402的clkb_m時脈信號及clkbb_m時脈信號基於掃描致能信號的邏輯電位而變化。具體來說，在功能模式中（例如，掃描致能信號為邏輯低），clkb_m時脈信號及clkbb_m時脈信號包括與clkb信號及clkbb信號的邊緣轉變相比在時間上已經延遲的邊緣轉變。相比之下，在掃描測試模式中（例如，掃描致能信號為邏輯高），clkb_m時脈信號及clkbb_m時脈信號包括提供至從閂鎖器404的時脈信號的反相形式。在以下闡述的圖4B至圖4D中可以看到clkb_m信號及clkbb_m信號在這兩種模式中的不同特性。相比之下，在此實例中，提供至從閂鎖器404的時脈信號clkb及clkbb不會基於掃描致能信號的邏輯電位而變化。

電路系統450包括第一反相器406，第一反相器406用以接收輸入時脈信號並產生第一輸出，所述第一輸出是輸入時脈信號的反相形式。在圖4A所示的實例中，第一輸出是提供至從閂鎖器404的clkb時脈信號。第二反相器408串聯耦合至第一反相器406且用以接收第一輸出並產生第二輸出，所述第二輸出是所述第一輸出的反相形式。在圖4A所示的實例中，第一輸出是提供至從閂鎖器404的clkbb時脈信號。電路系統450還包括反及邏輯閘412，反及邏輯閘412用以接收第二輸出（即，clkbb時脈信號）及掃描致能信號的反相形式（“SEN”）。反及邏輯閘412基於第二輸出與掃描致能信號的反相形式的邏輯組合而產生第三輸出。

電路系統450也包括時脈延遲緩衝器410，時脈延遲緩衝器410包括多個串聯連接的反相器。其他形成時脈延遲緩衝器410的方式也處於本發明實施例的範圍內。時脈延遲緩衝器410用以接收第三輸出並產生第四輸出，所述第四輸出是所述第三輸出的延遲形式。及邏輯閘414用以接收由第一反相器406產生的clkb時脈信號及掃描致能信號。及邏輯閘414基於clkb信號與掃描致能信號的邏輯組合而產生第五輸出。電路系統450還包括反或邏輯閘416，反或邏輯閘416用以接收由時脈延遲緩衝器410產生的輸出（即，第四輸出）及由及邏輯閘414產生的輸出（即，第五輸出）。反或邏輯閘416基於所述第四輸出與所述第五輸出的邏輯組合而產生第六輸出。由反或邏輯閘416產生的第六輸出透過第三反相器418加以反相，其中第三反相器418的輸出是提供至主閂鎖器402的clkb_m時脈信號。clkb_m時脈信號透過第四反相器420反相以產生提供至主閂鎖器402的clkbb_m時脈信號。

在圖4A中，當掃描致能信號具有邏輯高的電位值時，SEN信號具有邏輯低的電位值，因此使得反及邏輯閘412輸出邏輯高的電位值。在其中時脈延遲緩衝器410包括奇數個串聯耦合的反相器的實例中，在掃描致能信號具有邏輯高的電位值時，時脈延遲緩衝器410的輸出是邏輯低的電位值。反或邏輯閘416基於其來自時脈延遲緩衝器410接收的邏輯低的電位值而充當反相器。當掃描致能信號具有邏輯高的電位值時，及閘414輸出clkb信號。由於反或邏輯閘416用以充當反相器（如上所述），因此反或邏輯閘416自及閘414接收clkb信號並輸出clkb信號的反相形式。反相器418、420使得（i）clkb_m信號成為clkbb信號的反相形式，且（ii）clkbb_m信號成為clkb信號的反相形式。在掃描測試模式中（即，當掃描致能信號為邏輯高時），提供至主閂鎖器402的時脈信號僅為提供至從閂鎖器404的時脈信號的反相形式。在掃描測試模式中，提供至主閂鎖器402的時脈信號相對於提供至從閂鎖器404的時脈信號並未經過延遲。

為說明在圖4A所示的實例中在掃描測試模式中的時脈信號，參照圖4C及圖4D。圖4C繪示當掃描致能信號具有邏輯高的電位值時，提供至主閂鎖器402的時脈信號的相位示意圖，且圖4D繪示提供至從閂鎖器404的時脈信號的相位示意圖，而不管掃描致能信號具有邏輯高的電位值還是邏輯低的電位值。在實例中，與圖4C所示相位示意圖相關聯的時脈信號是clkb_m信號及clkbb_m信號，且與圖4D所示相位示意圖相關聯的時脈信號是clkb信號及clkbb信號。在比較圖4C及圖4D所示的相位示意圖時，可以看到到達主閂鎖器402的時脈信號僅為到達從閂鎖器404的時脈信號的反相形式。此外，可以看到在掃描測試模式中，主閂鎖器402及從閂鎖器404由具有不重疊的時脈相位的時脈驅動。

再次參照圖4A所示的實例，當掃描致能信號具有邏輯低的電位值時，SEN信號具有邏輯高的電位值，因此使得反及邏輯閘412充當反相器。反及邏輯閘412因此在掃描致能信號具有邏輯低的電位值時輸出clkbb時脈信號的反相形式。clkbb時脈信號的反相形式因時脈延遲緩衝器410而經歷了延遲。當掃描致能信號具有邏輯低的電位值時，及邏輯閘414輸出邏輯低的電位值。反或邏輯閘416基於其自及邏輯閘414接收的邏輯低的電位值而充當反相器。作為反相器，反或邏輯閘416輸出自時脈延遲緩衝器410接收的信號的反相形式，其中自時脈延遲緩衝器410接收的信號是clkbb時脈信號的延遲形式。提供至主閂鎖器402的clkb_m時脈信號及clkbb_m時脈信號因此在掃描致能信號具有邏輯低的電位值時是基於clkbb時脈信號的延遲形式。

為說明在掃描致能信號具有邏輯低的電位值時，提供至主閂鎖器402的時脈信號相對於提供至從閂鎖器404的時脈信號的延遲，參照圖4B及圖4D。如上所述，圖4B繪示當掃描致能信號具有邏輯低的電位值時提供至主閂鎖器402的時脈信號的相位示意圖，且圖4D繪示提供至從閂鎖器404的時脈信號的相位示意圖，而不管掃描致能信號具有邏輯高的電位值還是邏輯低的電位值。在比較圖4B及圖4D所示的相位示意圖時，可以看到到達主閂鎖器402的時脈信號（如在圖4B中所表示）相對於到達從閂鎖器404的時脈信號（如在圖4D中所表示）已經延遲。如圖所示，到達主閂鎖器402的時脈信號的邊緣轉變相對於到達從閂鎖器404的時脈信號的邊緣轉變已經延遲。由於由主閂鎖器402接收的邊緣轉變相對於由從閂鎖器404接收的邊緣轉變在時間上已經延遲，因此由主閂鎖器402接收的時脈信號不包括與由從閂鎖器404接收的時脈信號的邊緣轉變同時發生的邊緣轉變。

圖5A是繪示根據多個實施例，能容忍偏移的正反器500的實施範例的主-從閂鎖器配置的細節的電路示意圖。能容忍偏移的正反器500包括主閂鎖器502及耦合至主閂鎖器502的從閂鎖器504。圖5A所示的正反器500還包括電路系統550。電路系統550包括第一反相器506，第一反相器506用以接收輸入時脈信號（“CP”）並產生第一輸出，所述第一輸出是所述輸入時脈信號的反相形式。第一輸出是提供至從閂鎖器504的clkb時脈信號。串聯耦合至第一反相器506的第二反相器508用以接收clkb信號並產生第二輸出，所述第二輸出是所述clkb信號的反相形式。第二輸出是提供至從閂鎖器504的clkbb時脈信號。電路系統550還包括反及邏輯閘510，反及邏輯閘510用以接收clkbb時脈信號及掃描致能信號的反相形式（“SEN”）。反及邏輯閘510基於clkbb信號與掃描致能信號的反相形式的邏輯組合而產生第三輸出。

電路系統550也包括時脈延遲緩衝器512，時脈延遲緩衝器512包括多個串聯連接的反相器。其他形成時脈延遲緩衝器512的方式也處於本發明實施例的範圍內。時脈延遲緩衝器用以自反及邏輯閘510接收第三輸出並產生第四輸出，所述第四輸出是所述第三輸出的延遲形式。第三反相器514用以自時脈延遲緩衝器512接收第四輸出，且第三反相器514產生第五輸出，所述第五輸出是所述第四輸出的反相形式。電路系統550的第四反相器516用以接收第五輸出並產生第六輸出，所述第六輸出是所述第五輸出的反相形式。第六輸出是提供至主閂鎖器502的clkb_m時脈信號。第五反相器518接收clkb_m時脈信號並使clkb_m時脈信號反相以產生clkbb_m時脈信號。

在圖5A所示的實例中，透過操縱正反器500中的掃描控制而將經過反相的從時脈用作主掃描時脈。圖5A所示的正反器500的運作與分別在圖2A、圖3A及圖4A中所示的正反器200、正反器300及正反器400的運作不同。在正反器200、正反器300及正反器400中，基於掃描致能信號的狀態來操縱時脈信號，其中對時脈信號的操縱用來在功能模式及掃描測試模式中實現不同的計時方法。相比之下，在圖5A所示的正反器500中，主閂鎖器502的結構與正反器200、正反器300及正反器400的主閂鎖器不同。具體來說，在正反器200的、正反器300的及正反器400的主閂鎖器中，資料信號（“D”）及掃描致能（“SE”）信號受同一時脈信號的控制。相比之下，在圖5A所示的主閂鎖器502中，資料信號受clkb_m時脈信號及clkbb_m時脈信號的控制，而掃描致能信號受clkb時脈信號及clkbb時脈信號的控制。此在圖5A所示的電路示意圖中是顯而易見的，圖5A示出在耦合的NMOS電晶體與PMOS電晶體的第一堆疊處接收到資料信號，且在耦合的NMOS電晶體與PMOS電晶體的第二堆疊處接收到掃描致能信號。

在圖5A中，當掃描致能信號具有邏輯低的電位值時，提供至主閂鎖器502的時脈信號相對於提供至從閂鎖器504的時脈信號已經延遲。為了對此進行說明，參照圖5B及圖5D。圖5B繪示當掃描致能信號具有邏輯低的電位值時提供至主閂鎖器502的時脈信號的相位示意圖，且圖5D繪示提供至從閂鎖器504的時脈信號的相位示意圖，而不管掃描致能信號具有邏輯高的電位值還是邏輯低的電位值。在比較圖5B及圖5D所示的相位示意圖時，可以看到到達主閂鎖器502的時脈信號（如在圖5B中所表示）相對於到達從閂鎖器504的時脈信號（如在圖5D中所表示）已經延遲。

作為另外一種選擇，當掃描致能信號具有邏輯高的電位值時，到達主閂鎖器502的時脈信號是如以上所述透過操縱正反器500中的掃描控制而產生的到達從閂鎖器504的時脈信號的反相形式。為了對此進行說明，參照圖5C及圖5D。如上所述，圖5C繪示當掃描致能信號具有邏輯高的電位值時提供至主閂鎖器502的時脈信號的相位示意圖，且圖5D繪示提供至從閂鎖器504的時脈信號的相位示意圖，而不管掃描致能信號具有邏輯高的電位值還是邏輯低的電位值。在比較圖5C及圖5D所示的相位示意圖時，可以看到到達主閂鎖器502的時脈信號僅為到達從閂鎖器504的時脈信號的反相形式。此外，可以看到在掃描測試模式中，主閂鎖器502及從閂鎖器504由具有不重疊的時脈相位的時脈驅動。

圖6是繪示根據多個實施例，一種向具有主閂鎖器及從閂鎖器的正反器提供時脈信號的方法的實施範例的步驟的流程圖。在步驟602處，接收掃描致能信號。在圖2A所示的實例中示出此步驟，圖2A示出由電路系統250的及邏輯閘212接收掃描致能信號（標記為“SE”）。圖3A及圖4A所示的實例分別類似地示出電路350及450的元件接收掃描致能信號。圖5A所示的實例示出掃描致能信號被主閂鎖器502的組件接收。此外，在圖5A所示的實例中，掃描致能信號的反相形式由主閂鎖器502的元件及電路系統550的反及邏輯閘510接收。

在步驟604處，接收輸入時脈信號。在圖2A所示的實例中顯示此步驟，圖2A顯示由電路系統250的反相器206接收輸入時脈信號（標記為“CP”）。圖3A、圖4A及圖5A所示的實例分別類似地示出電路350、450及550的元件接收輸入時脈信號。雖然圖6所示的流程圖繪示掃描致能信號是在輸入時脈信號之前接收，但在其他實例中，掃描致能信號與輸入時脈信號可同時接收。此外，在其他實例中，輸入時脈信號在掃描致能信號之前接收。

在步驟606處，基於輸入時脈信號及掃描致能信號中的一者或兩者而產生多個時脈信號，其中所述多個時脈信號包括第一時脈信號及第二時脈信號。在實例中，當掃描致能信號具有第一邏輯電位時，第一時脈信號不包括與第二時脈信號的邊緣轉變同時發生的邊緣轉變。在實施例中，當掃描致能信號具有不同於第一邏輯電位的第二邏輯電位時，第一時脈信號包括與第二時脈信號的邊緣轉變同時發生的邊緣轉變。

在步驟608處，向正反器的主閂鎖器提供第一時脈信號。主閂鎖器用以接收資料信號及掃描輸入信號並基於掃描致能信號向從閂鎖器選擇性地提供所述資料信號或所述掃描輸入信號中的一者。在步驟610處，向正反器的從閂鎖器提供第二時脈信號。從閂鎖器用以基於掃描致能信號自主閂鎖器接收資料信號或掃描輸入信號中的一者。

在圖2A所示的實例中示出步驟606、608及610，圖2A示出電路系統250基於掃描致能信號及輸入時脈信號而產生clkb_m時脈信號及clkbb_m時脈信號。如圖所示，clkb_m時脈信號及clkbb_m時脈信號是提供至主閂鎖器202的第一時脈信號。圖2A也說明電路系統250基於輸入時脈信號而產生clkb時脈信號及clkbb時脈信號。如圖所示，clkb時脈信號及clkbb時脈信號是提供至從閂鎖器204的第二時脈信號。如以上參照圖2B至圖2D所述，第一時脈信號與第二時脈信號之間的關係基於掃描致能信號的狀態而變化。圖3A、圖4A及圖5A所示的實例分別同樣地繪示基於所接收的輸入時脈信號及掃描致能信號中的一者或兩者而產生第一時脈信號及第二時脈信號的電路350、450及550。如在這些圖中所示，第一時脈信號及第二時脈信號分別提供至主閂鎖器及從閂鎖器。

本發明實施例涉及一種能容忍偏移的正反器。如上所述，本文中所述的能容忍偏移的正反器根據操作模式是功能模式（例如，當掃描致能信號具有邏輯低的電位值時）還是掃描測試模式（例如，當掃描致能信號具有邏輯高的電位值時）而利用不同的計時方法，而不是在所述功能模式及所述掃描測試模式兩者中利用單一的計時方法。在功能模式中，到達正反器的主閂鎖器的時脈信號相對於到達正反器的從閂鎖器的時脈信號已經延遲。在運行的功能模式中到達主閂鎖器的時脈信號的延遲會改善正反器的偏移容忍度。在掃描測試模式中，主閂鎖器與從閂鎖器由不重疊的或實質上不重疊的時脈信號所驅動。與在所有運行模式期間對到達主閂鎖器的計時進行延遲的傳統正反器相比，在掃描測試模式中使用不重疊的或實質上不重疊的時脈信號降低了正反器的面積負擔和功率的耗損。

本發明實施例涉及正反器。正反器的實施例包括主閂鎖器，所述主閂鎖器用以接收資料信號及掃描輸入信號。從閂鎖器耦合至主閂鎖器，且主閂鎖器基於由主閂鎖器接收的掃描致能信號向從閂鎖器選擇性地提供資料信號或掃描輸入信號中的一者。所述正反器包括電路系統，所述電路系統用以接收掃描致能信號並基於輸入時脈信號及掃描致能信號中的一者或兩者而產生多個時脈信號。所述時脈信號包括（i）提供至主閂鎖器的第一時脈信號，及（ii）提供至從閂鎖器的第二時脈信號。當掃描致能信號具有第一邏輯電位時，第一時脈信號不包括與第二時脈信號的邊緣轉變同時發生的邊緣轉變。當掃描致能信號具有不同於第一邏輯電位的第二邏輯電位時，第一時脈信號包括與第二時脈信號的邊緣轉變同時發生的邊緣轉變。

正反器的另一實施例包括主閂鎖器，所述主閂鎖器用以接收資料信號及掃描輸入信號。從閂鎖器耦合至主閂鎖器，且主閂鎖器基於由主閂鎖器接收的掃描致能信號向從閂鎖器選擇性地提供資料信號或掃描輸入信號中的一者。所述正反器包括電路系統，所述電路系統用以基於輸入時脈信號而產生多個時脈信號。所述時脈信號包括被提供至主閂鎖器的第一時脈信號及被提供至從閂鎖器的第二時脈信號。所述電路系統包括第一邏輯閘，所述第一邏輯閘用以（i）接收掃描致能信號，及（ii）產生基於所述掃描致能信號的邏輯電位而變化的輸出。所述電路系統還包括第二邏輯閘，所述第二邏輯閘用以基於第一邏輯閘的輸出而產生第一時脈信號或第二時脈信號。當掃描致能信號具有第一邏輯電位時，第一時脈信號的邊緣轉變與第二時脈信號的邊緣轉變相比在時間上已經延遲。當掃描致能信號具有不同於第一邏輯電位的第二邏輯電位時，第一時脈信號包括與第二時脈信號的邊緣轉變同時發生的邊緣轉變。

在一種向具有主閂鎖器及從閂鎖器的正反器提供時脈信號的方法的實施例中，接收掃描致能信號及輸入時脈信號。基於所述輸入時脈信號及所述掃描致能信號中的一者或兩者而產生第一時脈信號及第二時脈信號。當所述掃描致能信號具有第一邏輯電位時，所述第一時脈信號不包括與所述第二時脈信號的邊緣轉變同時發生的邊緣轉變。當所述掃描致能信號具有不同於所述第一邏輯電位的第二邏輯電位時，所述第一時脈信號包括與所述第二時脈信號的邊緣轉變同時發生的邊緣轉變。向所述主閂鎖器提供所述第一時脈信號，且向所述從閂鎖器提供所述第二時脈信號。

本發明實施例提供一種正反器，包括主閂鎖器、從閂鎖器以及電路系統。所述主閂鎖器用以接收資料信號及掃描輸入信號。所述從閂鎖器耦合至所述主閂鎖器，所述主閂鎖器基於由所述主閂鎖器接收的掃描致能信號向所述從閂鎖器選擇性地提供所述資料信號或所述掃描輸入信號中的一者。電路系統用以接收所述掃描致能信號並基於輸入時脈信號及所述掃描致能信號中的一者或兩者而產生多個時脈信號，所述時脈信號包括（i）提供至所述主閂鎖器的第一時脈信號，及（ii）提供至所述從閂鎖器的第二時脈信號，其中當所述掃描致能信號具有第一邏輯電位時，所述第一時脈信號不包括與所述第二時脈信號的邊緣轉變同時發生的邊緣轉變，且其中當所述掃描致能信號具有不同於所述第一邏輯電位的第二邏輯電位時，所述第一時脈信號包括與所述第二時脈信號的邊緣轉變同時發生的邊緣轉變。

本發明前述實施例提供的正反器中，所述電路系統在一實施範例中包括第一邏輯閘，用以（i）接收所述掃描致能信號，及（ii）產生基於所述掃描致能信號的邏輯電位而變化的輸出；以及第二邏輯閘，用以基於所述第一邏輯閘的所述輸出而產生所述第一時脈信號或所述第二時脈信號。

本發明前述實施例提供的正反器中，所述第一邏輯閘可基於（i）所述掃描致能信號與所述輸入時脈信號的邏輯組合、（ii）所述掃描致能信號與所述第一時脈信號的邏輯組合、（iii）所述掃描致能信號的反相形式與所述第一時脈信號的邏輯組合、（iv）所述掃描致能信號與所述第二時脈信號的邏輯組合、或（v）所述掃描致能信號的所述反相形式與所述第二時脈信號的邏輯組合而產生所述輸出。

本發明前述實施例提供的正反器中，所述第二邏輯閘基於（i）所述輸出與所述輸入時脈信號的延遲形式的邏輯組合、或（ii）所述輸出與所述輸入時脈信號的反相形式的邏輯組合而產生所述第一時脈信號或所述第二時脈信號。

本發明前述實施例提供的正反器中，所述電路系統在又一實施範例中包括第一邏輯閘以及第二邏輯閘。前述第一邏輯閘用以（i）接收所述掃描致能信號，及（ii）產生基於所述掃描致能信號的邏輯電位而變化的輸出。前述第二邏輯閘用以基於所述第一邏輯閘的所述輸出而產生所述第一時脈信號，所述第一時脈信號基於所述掃描致能信號的所述邏輯電位而變化，其中所述第二時脈信號不基於所述掃描致能信號的所述邏輯電位而變化。

本發明前述實施例提供的正反器中，所述電路系統在又一實施範例中包括第一邏輯閘以及第二邏輯閘。前述第一邏輯閘，用以（i）接收所述掃描致能信號，及（ii）產生基於所述掃描致能信號的邏輯電位而變化的輸出。前述第二邏輯閘用以基於所述第一邏輯閘的所述輸出而產生所述第二時脈信號，所述第二時脈信號基於所述掃描致能信號的所述邏輯電位而變化，其中所述第一時脈信號不基於所述掃描致能信號的所述邏輯電位而變化。

本發明前述實施例提供的正反器中，所述電路系統在又一實施範例中包括第一邏輯閘以及第二邏輯閘。前述第一邏輯閘用以（i）接收所述掃描致能信號，及（ii）產生基於所述掃描致能信號的邏輯電位而變化的輸出。前述第二邏輯閘用以基於所述第一邏輯閘的所述輸出而產生所述第一時脈信號，所述第一時脈信號基於所述掃描致能信號的所述邏輯電位而變化，其中當所述掃描致能信號具有所述第二邏輯電位時所述第一時脈信號包括所述第二時脈信號的反相形式，其中當所述掃描致能信號具有所述第一邏輯電位時，所述第一時脈信號包括與所述第二時脈信號的邊緣轉變相比在時間上已經延遲的邊緣轉變，且其中所述第二時脈信號不基於所述掃描致能信號的所述邏輯電位而變化。

本發明前述實施例提供的正反器中，當所述掃描致能信號具有所述第一邏輯電位時，所述第一時脈信號包括與所述第二時脈信號的邊緣轉變相比在時間上已經延遲的邊緣轉變，且其中當所述掃描致能信號具有所述第二邏輯電位時，所述第一時脈信號包括所述第二時脈信號的反相形式，所述第二時脈信號的所述反相形式是透過操縱所述正反器中的掃描控制而產生。

本發明前述實施例提供的正反器中，當所述掃描致能信號具有所述第二邏輯電位時，所述第一時脈信號與所述第二時脈信號具有不重疊的或實質上不重疊的時脈相位。

本發明前述實施例提供的正反器中，當所述掃描致能信號具有所述第二邏輯電位時，（i）所述第一時脈信號的正邊緣轉變與所述第二時脈信號的負邊緣轉變同時發生，且（ii）所述第一時脈信號的負邊緣轉變與所述第二時脈信號的正邊緣轉變同時發生。

本發明前述實施例提供的正反器中，當所述掃描致能信號具有所述第一邏輯電位時，所述第一時脈信號的邊緣轉變與所述第二時脈信號的邊緣轉變相比在時間上已經延遲。前述實施例提供的正反器中，當所述掃描致能信號具有所述第一邏輯電位時，（i）所述第一時脈信號的正邊緣轉變與所述第二時脈信號的負邊緣轉變相比在時間上已經延遲，且（ii）所述第一時脈信號的負邊緣轉變與所述第二時脈信號的正邊緣轉變相比在時間上已經延遲。

本發明前述實施例提供的正反器中，所述電路系統在一實施範例中包括延遲電路，用以產生所述第二時脈信號的延遲形式，其中當所述掃描致能信號具有所述第一邏輯電位時，所述第一時脈信號是基於所述第二時脈信號的所述延遲形式，且所述第一時脈信號的所述邊緣轉變與所述第二時脈信號的所述邊緣轉變相比在時間上已經延遲。

本發明實施例提供的正反器中，所述電路系統在一實施範例中包括及邏輯閘、時脈延遲緩衝器以及反或邏輯閘。前述及邏輯閘用以接收所述輸入時脈信號及所述掃描致能信號，所述及邏輯閘基於所述輸入時脈信號與所述掃描致能信號的邏輯組合而產生第一輸出。前述時脈延遲緩衝器包括多個串聯連接的反相器，所述時脈延遲緩衝器用以接收所述第二時脈信號並產生第二輸出，所述第二輸出是所述第二時脈信號的延遲形式。前述反或邏輯閘用以接收所述第一輸出及所述第二輸出，所述反或邏輯閘基於所述第一輸出與所述第二輸出的邏輯組合而產生第三輸出，其中所述第一時脈信號是基於所述第三輸出。前述實施例提供的正反器中，在多個實施例中，所述電路系統進一步包括第一反相器與第二反相器，其中第一反相器用以接收所述輸入時脈信號並產生第四輸出，所述第四輸出是所述輸入時脈信號的反相形式。第二反相器串聯耦合至所述第一反相器，且用以接收所述第四輸出並產生第五輸出，所述第五輸出是所述第四輸出的反相形式，其中所述第五輸出是所述第二時脈信號。

本發明又一實施例提供一種正反器，包括主閂鎖器、從閂鎖器以及電路系統。所述主閂鎖器用以接收資料信號及掃描輸入信號。所述從閂鎖器耦合至所述主閂鎖器，所述主閂鎖器基於由所述主閂鎖器接收的掃描致能信號向所述從閂鎖器選擇性地提供所述資料信號或所述掃描輸入信號中的一者。所述電路系統用以基於輸入時脈信號而產生多個時脈信號，所述時脈信號包括（i）提供至所述主閂鎖器的第一時脈信號，及（ii）提供至所述從閂鎖器的第二時脈信號。所述電路系統包括第一邏輯閘以及第二邏輯閘，其中第一邏輯閘用以（i）接收所述掃描致能信號，及（ii）產生基於所述掃描致能信號的邏輯電位而變化的輸出，而第二邏輯閘用以基於所述第一邏輯閘的所述輸出而產生所述第一時脈信號或所述第二時脈信號，其中當所述掃描致能信號具有第一邏輯電位時，所述第一時脈信號的邊緣轉變與所述第二時脈信號的邊緣轉變相比在時間上已經延遲，且其中當所述掃描致能信號具有不同於所述第一邏輯電位的第二邏輯電位時，所述第一時脈信號包括與所述第二時脈信號的邊緣轉變同時發生的邊緣轉變。

本發明實施例提供的正反器中，所述第一邏輯閘基於（i）所述掃描致能信號與所述輸入時脈信號的邏輯組合、（ii）所述掃描致能信號與所述第一時脈信號的邏輯組合、（iii）所述掃描致能信號的反相形式與所述第一時脈信號的邏輯組合、（iv）所述掃描致能信號與所述第二時脈信號的邏輯組合、或（v）所述掃描致能信號的所述反相形式與所述第二時脈信號的邏輯組合而產生所述輸出。

本發明實施例提供的正反器中，所述第二邏輯閘基於（i）所述輸出與所述輸入時脈信號的延遲形式的邏輯組合、或（ii）所述輸出與所述輸入時脈信號的反相形式的邏輯組合而產生所述第一時脈信號或所述第二時脈信號。

本發明實施例提供的正反器中，當所述掃描致能信號具有所述第二邏輯電位時，所述第一時脈信號與所述第二時脈信號具有不重疊的或實質上不重疊的時脈相位。

本發明又一實施例提供向具有主閂鎖器及從閂鎖器的正反器提供時脈信號的方法，所述方法包括：接收掃描致能信號；接收輸入時脈信號；基於所述輸入時脈信號及所述掃描致能信號中的一者或兩者而產生第一時脈信號及第二時脈信號，當所述掃描致能信號具有第一邏輯電位時，所述第一時脈信號不包括與所述第二時脈信號的邊緣轉變同時發生的邊緣轉變，且當所述掃描致能信號具有不同於所述第一邏輯電位的第二邏輯電位時，所述第一時脈信號包括與所述第二時脈信號的邊緣轉變同時發生的邊緣轉變；向所述主閂鎖器提供所述第一時脈信號；以及向所述從閂鎖器提供所述第二時脈信號。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧主-從正反器
102‧‧‧主閂鎖器
104‧‧‧資料信號
106‧‧‧掃描輸入信號
108‧‧‧從閂鎖器
110‧‧‧輸出節點
112‧‧‧計時電路
114‧‧‧掃描致能信號
116‧‧‧輸入時脈信號
118‧‧‧輸出節點
120‧‧‧第一時脈信號
122‧‧‧第二時脈信號
132‧‧‧邊緣轉變
134‧‧‧邊緣轉變
136‧‧‧邊緣轉變
142‧‧‧邊緣轉變
144‧‧‧邊緣轉變
146‧‧‧邊緣轉變
152‧‧‧邊緣轉變
154‧‧‧邊緣轉變
156‧‧‧邊緣轉變
200‧‧‧正反器
202‧‧‧主閂鎖器
204‧‧‧從閂鎖器
206‧‧‧反相器
208‧‧‧反相器
210‧‧‧時脈延遲緩衝器
212‧‧‧及邏輯閘
214‧‧‧反或邏輯閘
216‧‧‧反相器
250‧‧‧電路系統
300‧‧‧正反器
302‧‧‧主閂鎖器
304‧‧‧從閂鎖器
306‧‧‧反相器
308‧‧‧反相器
310‧‧‧時脈延遲緩衝器
312‧‧‧反相器
314‧‧‧反相器
316‧‧‧及邏輯閘
318‧‧‧反或邏輯閘
320‧‧‧或邏輯閘
322‧‧‧反及邏輯閘
350‧‧‧電路系統
400‧‧‧正反器
402‧‧‧主閂鎖器
404‧‧‧從閂鎖器
406‧‧‧第一反相器
408‧‧‧第二反相器
410‧‧‧時脈延遲緩衝器
412‧‧‧反及邏輯閘
414‧‧‧及邏輯閘
416‧‧‧反或邏輯閘
418‧‧‧第三反相器
420‧‧‧第四反相器
450‧‧‧電路系統
500‧‧‧正反器
502‧‧‧主閂鎖器
504‧‧‧從閂鎖器
506‧‧‧第一反相器
508‧‧‧第二反相器
510‧‧‧反及邏輯閘
512‧‧‧時脈延遲緩衝器
514‧‧‧第三反相器
516‧‧‧第四反相器
518‧‧‧第五反相器
550‧‧‧電路系統/電路
602、604、606、608、610‧‧‧步驟
clkb‧‧‧第二時脈信號
clkb_m‧‧‧第一時脈信號
clkb_s‧‧‧時脈信號
clkbb‧‧‧第二時脈信號
clkbb_m‧‧‧第一時脈信號
clkbb_s‧‧‧時脈信號
CP‧‧‧輸入時脈信號
D‧‧‧資料信號
SE‧‧‧掃描致能信號
SEN‧‧‧掃描致能信號的反相形式
SI‧‧‧掃描輸入信號

圖1A繪示根據多個實施例中，能容忍偏移且可掃描的主-從(Mast-slave)正反器的方塊示意圖。                   圖1B至圖1D繪示根據多個實施例中，可運用在圖1A所示的能容忍偏移的正反器的時脈信號的相位示意圖。                   圖2A是根據多個實施例中，繪示能容忍偏移的正反器的示範性範例的主-從閂鎖器配置的詳細電路示意圖。                   圖2B至圖2D繪示根據多個實施例中，可在圖2A所示示範性範例的能容忍偏移的正反器中使用的時脈信號的相位示意圖。                   圖3A繪示根據多個實施例中，示範性範例的能容忍偏移的正反器的電路示意圖。                   圖3B至圖3D繪示根據多個實施例中，在圖3A所示的示範性範例的能容忍偏移的正反器中使用的時脈信號的相位示意圖。                   圖4A繪示根據多個實施例中，示範性範例的能容忍偏移的正反器電路示意圖。                   圖4B至圖4D繪示根據多個實施例中，在圖4A所示的示範性範例的能容忍偏移的正反器中使用的時脈信號的相位示意圖。                   圖5A繪示根據多個實施例中，示範性範例的能容忍偏移的正反器電路示意圖。                   圖5B至圖5D繪示根據多個實施例中，在圖5A所示的示範性範例的能容忍偏移的正反器中使用的時脈信號的相位示意圖。                   圖6是繪示根據多個實施例中，一種向具有主閂鎖器及從閂鎖器的正反器提供時脈信號的方法的實施步驟的流程示意圖。

100‧‧‧主-從正反器

102‧‧‧主閂鎖器

104‧‧‧資料信號

106‧‧‧掃描輸入信號

108‧‧‧從閂鎖器

110‧‧‧輸出節點

112‧‧‧計時電路

114‧‧‧掃描致能信號

116‧‧‧輸入時脈信號

118‧‧‧輸出節點

Claims (1)

1. 一種正反器，包括： 主閂鎖器，用以接收資料信號及掃描輸入信號； 從閂鎖器，耦合至所述主閂鎖器，所述主閂鎖器基於由所述主閂鎖器接收的掃描致能信號向所述從閂鎖器選擇性地提供所述資料信號或所述掃描輸入信號中的一者；以及 電路系統，用以接收所述掃描致能信號並基於輸入時脈信號及所述掃描致能信號中的一者或兩者而產生多個時脈信號，所述時脈信號包括（i）提供至所述主閂鎖器的第一時脈信號，及（ii）提供至所述從閂鎖器的第二時脈信號，其中當所述掃描致能信號具有第一邏輯電位時，所述第一時脈信號不包括與所述第二時脈信號的邊緣轉變同時發生的邊緣轉變，且其中當所述掃描致能信號具有不同於所述第一邏輯電位的第二邏輯電位時，所述第一時脈信號包括與所述第二時脈信號的邊緣轉變同時發生的邊緣轉變。