TW201818509A

TW201818509A - 記憶體裝置

Info

Publication number: TW201818509A
Application number: TW106107267A
Authority: TW
Inventors: 廖忠志
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2016-10-31
Filing date: 2017-03-06
Publication date: 2018-05-16
Also published as: US20210167070A1; CN108022927A; CN108022927B; TWI710064B; US20200058657A1; US11871552B2; US20240138135A1; US20180122812A1; US10916551B2; US10461086B2

Abstract

本揭示內容提供包含用於至少一個電壓源節點連接之矩形通孔之記憶體裝置。在一些實施例中，矩形通孔具有大於1.5之長寬比。矩形通孔可設置在連接第一金屬層之第一通孔層及/或第二通孔層上。記憶體裝置亦可包括具有長寬比在約0.8至1.2之間之圓形/正方形通孔。上述之圓形/正方形通孔可與矩形通孔共面。

Description

記憶體裝置

本揭示內容是有關於一種半導體裝置，且特別是有關於一種積體電路及形成積體電路之方法。

記憶體電路已經在各種應用中使用。傳統的記憶體電路可以包括動態隨機存取記憶體(Dynamic Random Access Memory；DRAM)、靜態隨機存取記憶體(Static Random Access Memory；SRAM)或諸如唯讀記憶體(Read-Only Memory；ROM)之非揮發性記憶體電路。記憶體電路通常包含佈置在陣列中之複數個記憶體單元。記憶體單元通常經由位元線(bit line；BL)(與陣列之行相關聯)及字元線(word line；WL)(與陣列之列相關聯)而存取。在指定BL及WL之交叉點處之記憶體單元為定址單元。示例性SRAM單元為六個電晶體(6-transistor；6-T)靜態記憶體單元。6-T SRAM單元使用位元線(BL)、互補位元線(補數位元線)(bit line bar；BLB)及字元線(WL)耦接至陣列及周邊電路中之其他單元。六個電晶體中的四個形成用於存儲表示“0”或“1”的數據的兩個交叉耦接反相器。剩餘兩個電晶體當作存取電晶體以控制在記憶體單元內儲存之數據的存取。各種其他的記憶體單元設計亦使用在各種應用中。記憶體單元、BL及WL之配置可能會影響效能，且期望用於效能及間隔之適合配置。

在一些實施例中，記憶體裝置包括第一靜態隨機存取記憶體單元。第一靜態隨機存取記憶體單元包括電晶體、在第一金屬層上之第一電壓源節點元件及連接第一金屬層且將第一電壓源節點元件與電晶體耦接之通孔。其中，通孔具有長度及寬度，長度至少為寬度之1.5倍。

100、200、300、400‧‧‧記憶體單元

102‧‧‧長度

104‧‧‧寬度

106a‧‧‧第一摻雜類型的區域

106b‧‧‧第二摻雜類型的區域

108‧‧‧主動鰭式元件

110‧‧‧閘極元件

112、112a、112b、112c、112d‧‧‧延伸接觸

114‧‧‧閘極/對接接觸

116‧‧‧Vdd/CVdd線

118、124‧‧‧Vss島

120‧‧‧字元線連接墊

122‧‧‧字元線

126a、126b、126c、126d、128a、128b‧‧‧通孔

130‧‧‧裝置部分

131‧‧‧基板

132‧‧‧介電質材料

134‧‧‧STI特徵

202‧‧‧位元線

204‧‧‧補數位元線

206‧‧‧Vss導線

500‧‧‧方法

502、504、506、508‧‧‧操作

600、700‧‧‧靜態隨機存取記憶體單元

8002‧‧‧閘極

8004‧‧‧多層互連

M1‧‧‧第一金屬層

M2‧‧‧第二金屬層

M3‧‧‧第三金屬層

M4‧‧‧第四金屬層

BL‧‧‧位元線

BLB‧‧‧補數位元線

WL‧‧‧字元線

PU-1、PU-2‧‧‧拉升電晶體

PD-1、PD-2‧‧‧下拉電晶體

PG-1、PG-2‧‧‧傳送閘電晶體

STI‧‧‧淺溝槽隔離

via 0、via 1、via 2、via 3‧‧‧通孔

X1、X2‧‧‧長度

Y1、Y2‧‧‧寬度

當結合附圖閱讀時，自以下詳細描述很好地理解本揭示案之態樣。應強調，根據行業標準實務，各特徵未按比例繪製。事實上，為論述清楚，各特徵之尺寸可任意地增加或縮小；第1A圖繪示根據本揭示案之實施例之記憶體單元之佈局的俯視圖；第1B圖繪示根據本揭示案之實施例之第1A圖的記憶體單元之佈局之選定層的俯視圖；第1C圖繪示根據本揭示案之實施例之第1A圖的記憶體單元之佈局之其他選定層的俯視圖；第1D圖繪示對應於第1A圖之記憶體單元之裝置部分的示例性橫剖面圖；第2圖繪示根據本揭示案之另一實施例之記憶體單元之佈局的俯視圖；第3圖繪示根據本揭示案之實施例之另一記憶體單元之佈局的俯視圖；第4圖繪示可在與第1A圖、第2圖及/或第3圖中之記憶體單元組合的記憶體裝置中使用的記憶體單元之另一佈局的俯視圖；第5圖繪示根據本揭示案之態樣的製造記憶體單元之方法之實施例的流程圖；第6圖繪示可根據本揭示案之各態樣建構之記憶體單元之示例性示意圖；第7圖繪示可根據本揭示案之各態樣構建且對應於第6圖之記憶體單元之電晶體位準處的示例性示意圖；以及第8圖繪示根據本揭示案之一或多個態樣構建之半導體裝置之實施例的示例性橫剖面圖。

應理解，以下揭示內容提供許多不同實施例或實例，以便實施各種實施例之不同特徵。下文描述元件及排列之特定實施例或實例以簡化本揭示案。當然，此等實施例或實例僅為實例且並不意欲為限制性。另外，本揭示案在各實例中可重複元件符號及/或字母。此重複為出於簡易及清楚之目的，且本身不指示所論述各實施例及/或配置之間之關係。

儘管本揭示內容提供之某些實施例描述了使用多層互連(multi-layer interconnect；MLI)之給定金屬層(例如，第一金屬(M1)、第二金屬(M2)、第三金屬(M3))提供互連架構，但技術領域中具有通常知識者將理解其他金屬層可用以實施本揭示案之互連架構。舉例而言，本案所論述之實施例可使用諸如第8圖繪示之多層互連(MLI)(其包括例如，第一通孔(via 0)、M1、第二通孔(via 1)、M2、第三通孔(via 2)、M3、第四通孔(via 3)及第四金屬(M4))而實施。MLI包括導線之緻密分層架構(例如將長度沿平行於基板之上表面的方向上延伸)、互連垂直延伸之導電通孔、及提供電性互連(與絕緣相關聯)至基板上之各裝置之插入的絕緣薄膜。儘管在一些實施例中繪示了兩個、三個或四個金屬層，任意數量之金屬層可以被提供並用以實施本揭示內容。MLI架構亦可稱為後段金屬化，其具有在水平方向延伸之眾多堆疊金屬層，及在堆疊金屬層之間提供連接之垂直延伸的通孔或接觸。參看第8圖，MLI可設置在基板上方及在接觸位準上面(例如，在閘極接觸、源極/汲極接觸上面等)。MLI可在如下文論述之接觸層或前段製程(front-end-of-the-line；FEOL)接觸層上方形成。

一般而言，為便於識別，使用諸如「第一金屬層」及「第二金屬層」之相對術語，且除非特別指出，否則不一定必須在任意指定金屬層(例如，M1及M2)上分別形成此特徵。本揭示案將金屬層描述為堆疊中之兩個金屬層的下一鄰接金屬層，堆疊由介電質及/或通孔插入但無在基本水平方向上提供佈線之另一金屬層，例如，M2為M1之下一鄰接金屬層，M5及M3之每一者為M4之下一鄰接金屬層等。

參看第1A圖，繪示了記憶體單元100之佈局。所示之記憶體單元100為靜態隨機存取記憶體(SRAM)單元之一個實施例。上述記憶體單元包含具有形成正反器之2個交叉鎖存互補金氧半導體場效應電晶體(CMOS FET)反相器及兩個傳送閘電晶體(亦稱為通過電晶體、存取電晶體、主動電晶體)之電路。參看第6圖至第7圖。特定而言，記憶體單元100包括拉升電晶體(PU-1及PU-2)及下拉電晶體(PD-1及PD-2)，以及傳送閘電晶體PG-1及傳送閘電晶體PG2，上述每一者在其各自的閘極架構上都有注釋。在本揭示內容中定義之拉升電晶體可以是朝著供應電源Vcc或者Vss拉動之電晶體。多個記憶體單元100可佈置在一或多個陣列中，以耦接至周邊控制電路且形成記憶體裝置(例如，SRAM裝置)。

記憶體單元100包括具有長度102及寬度104之矩形形狀。第一摻雜類型的區域(例如，N井)106a插入平行於記憶體單元100之寬度104之第二摻雜類型(例如，P井)的區域106b中。第1A圖繪示達第二金屬層(M2)。換言之，第1A圖繪示閘極位準、接觸位準(延伸接觸112及閘極/對接接觸114)、via 0層、第一金屬層(M1)、via 1及第二金屬層(M2)。參看第8圖。儘管未在第1A圖中繪示，但其他金屬或通孔亦可以包含記憶體單元100之特徵。

記憶體單元100繪示了多個主動鰭式元件108。在其他一些實施例中，記憶體單元100之一或多個電晶體可為平面電晶體。鰭式元件108可包含自半導體基板之表面延伸出之適宜半導體材料，其中隔離架構(例如，淺溝槽隔離特徵)可插入鰭式元件間。閘極元件110與鰭式元件108之一或多個表面形成連接。

閘極元件110為組成記憶體單元100之各種電晶體提供閘極，記憶體單元100包括傳送閘電晶體、拉升電晶體、下拉電晶體。在第6圖及/或第7圖中繪示由記憶體單元100實施之一個示例性示意圖。記憶體單元100包括傳送閘電晶體(PG-1)、傳送閘電晶體(PG-2)，且每一個都將在下文參看第7圖進一步詳細描述。記憶體單元100亦包含由拉升電晶體(PU-1)、拉升電晶體(PU-2)、下拉電晶體(PD-1)、下拉電晶體(PD-2)提供之交叉耦接反相器，其亦可以基本上類似於第7圖論述而互連。

閘極元件110可包含適宜的閘極電極及多個閘極介電質層。舉例而言，閘極介電質層可以包含高介電質(high-k)材料層。閘極電極可包括多晶矽或適宜的功函數金屬。

如第1A圖之記憶體單元100所示之基板上面的下一層為接觸層。接觸層亦稱為前段製程(FEOL)接觸層。(注：為便於理解，第8圖繪示橫剖面圖。)接觸層連接閘極元件110及/或底下基板區，底下基板區包括但不限於與上文論述之電晶體關聯之源極及汲極元件。接觸層亦連接「via 0」層。在一些實施例中，接觸層包括更長或延伸接觸112、閘極接觸及/或對接接觸114。延伸接觸112可提供相關的電晶體之源極/汲極節點(例如，在鰭式元件108上)之互連。接觸層亦可包括閘極接觸及/或對接接觸114。在一些實施例中，延伸接觸112具有大於3：1之長寬比。

延伸接觸112a提供在PD-1電晶體之源極與電源Vss之間的接觸。延伸接觸112b提供在PD-2電晶體之源極與電源Vss之間的接觸。延伸接觸112c提供在PD-2電晶體之汲極與PU-2電晶體之汲極之間的耦接，且延伸至閘極接觸114以經由PU-1電晶體及PD-1電晶體之閘極110提供耦接。同樣地，延伸接觸112d提供在PD-1電晶體之汲極與PU-1電晶體之汲極之間的耦接，且延伸至閘極接觸114以經由PU-2電晶體及PD-2電晶體之閘極110提供耦接。延伸接觸包括具有矩形形狀之接觸；延伸接觸可在提供隔離架構之基板之部分上方延伸。此外，延伸接觸具有大於3：1之長寬比。

藉由第1A圖之記憶體單元100繪示之基板上方的下一層為via 0層。如上文描述via 0層連接接觸層，且如下文描述via 0連接第一金屬層(M1)。記憶體單元100之via 0層包括提供互連至M1上之Vss島118之通孔126a。特定而言，via 0層之通孔126a在Vss與下拉電晶體之各個汲極之間提供互連(經由延伸接觸112a)。如下文參看第1B圖進一步詳細論述，通孔126a為矩形形狀。記憶體單元100之via 0層亦包括在傳送閘電晶體(PG-1、PG-2)之各個汲極與各個位元線(BL)或互補位元線(或補數位元線或BLB)(未繪示，但其可橫越在M1上或在其他實施例中之更高金屬層上)之間提供互連之通孔126b。如下文參看第1B圖進一步詳細論述，通孔126b可為圓形或基本上為正方形形狀。記憶體單元之via 0層亦包括分別在拉升電晶體(PU-1、PU-2)之各個源極與Vdd線116之間提供互連之通孔126c。如下文參看第1B圖進一步詳細論述，通孔126c可為圓形或基本上為正方形形狀。記憶體單元之via 0層亦包括通孔126d，通孔126d分別在傳送閘電晶體(PG-1、PG-2)之各個閘極110與字元線122之間提供互連(通過字元線連接墊120及via 1之通孔元件128b互連)。如下文參看第1B圖進一步詳細論述，第四通孔126d可為圓形或基本上為正方形形狀。在一實施例中，通孔126b、通孔126c及通孔126d具有基本上相似之幾何形狀。在另一實施例中，通孔126a具有不同的幾何形狀，具體為矩形形狀。通孔126a、通孔126b、通孔126c及通孔126d之每一個為共面的且設置在via 0層上。

藉由第1A圖之記憶體單元100繪示之基板上面之下一層是稱為M1之第一金屬層。M1提供Vdd/CVdd線116、Vss島118、字元線WL連接墊120。在一實施例中，位元線(BL)及補數位元線(BLB)(未繪示)提供在M1上且橫向平行於連接墊120/島118與CVdd線116之間之記憶體單元100的寬度。在一些實施例中，BL及BLB可橫向平行於更高金屬層上之記憶體單元100之寬度。

藉由第1A圖之記憶體單元100繪示之基板上面的下一層為via 1層。via 1層提供在MLI的M1與M2之間的介面。記憶體單元100之via 1層包括在電壓源Vss節點中提供互連(即自M1上之電壓源Vss島118至M2上之Vss島124之間)之通孔128a。特定而言，via 1之通孔128a在Vss與下拉電晶體之各個汲極之間提供互連(經由延伸接觸112a、via 0之通孔126a及各連接墊)。如下文參看第1C圖進一步詳細論述，通孔128a為矩形形狀。在一實施例中，通孔128a垂直對準(在製造誤差內)via 0層之通孔126a。因而，通孔128a及通孔126a可稱為堆疊通孔。

記憶體單元100之via 1亦包括在傳送閘電晶體(PG-1、PG-2)之各個閘極110與M2之字元線122之間提供互連(經由包括字元線連接墊120、via 0層之通孔126d之通孔元件、及接觸元件114的其他元件)的通孔128b。因此，在一實施例中儘管通孔128a及通孔128b共面且設置在via 1層上，他們具有不同的幾何形狀(例如，矩形及圓形/正方形)。在其他實施例中，如下文論述，在WL連接墊(M1)與WL導體(M2)之間提供連接路徑之通孔128b為包括X1/Y1之尺寸之矩形形狀。

如第1A圖所示之記憶體單元100繪示之基板上面之下一層為第二金屬層或稱為M2。所示之M2提供了字元線122及電壓源Vss島/連接墊124。應注意，可在M2中額外及/或替代地提供其他元件之路由，包括但不限於位元線、補數位元線及/或其他適宜的記憶體單元元件。

因此，記憶體單元100包括具有元件之電壓源Vss節點，元件包括第一金屬層(例如，M1)及第二金屬層(例如，M2)上之電壓源Vss島，以元件118及元件124來繪示。(應注意，在裝置之至少一個金屬層上存在導電的電壓源Vss線，但並未繪示於第1A圖)。在一些實施例中，電壓源Vss的節點元件(Vss島)之配置可用以提供降低位元線及字元線電容(RC)。在一些實施例中，Vss節點元件，即Vss島(例如，118及124)設置在記憶體單元100之邊界上(參看虛線)。提供包含通孔126a及通孔128a之互連的Vss節點元件可以在鄰近金屬線上之Vss島之間延伸，且亦可以在一些實施例中提供改善之Vss節點連接的益處。在一些實施例中，由於壓降(IR drop)變小(例如，在讀取週期期間)，因而可通過Vss節點連接提供改善，從而提高了讀取速度及/或單元穩定性(供應電源Vcc最小值)。

某些實施例藉由BL RC延遲降低提供更低之BL電容，BL RC延遲降低包括例如藉由實施正方形/圓形通孔之一些實施例以提供連接至BL。在一些實施例中，此些配置亦可提供更寬之BL寬度及間隔(至Vdd/CVdd)，更寬之BL寬度及間隔可提供BL RC延遲降低。此些配置之一些實施例亦允許更寬之WL寬度，更寬之WL寬度可導致WL電阻降低。

應注意，儘管在第1A圖中未繪示，但位元線及補數位元線亦平行於單元之寬度(儘管字元線122平行於單元之長度)。在一些實施例中，如上文論述BL及BLB在M1上運行。然而，應理解，對於熟習此項技術者，各種其他佈局將是顯而易見地。在記憶體單元100之一些實施例中，Vss導線位於設置在M2上面的第三金屬層(例如，M3)上設置。在記憶體單元100之一些實施例中，Vss導線位於第四金屬層(例如，M4)上。在進一步的實施例中，Vss導線位於第三金屬層及第四金屬層之每一層上。在一些實施例中，WL導線(例如，122)比相應之BL(例如，在M1上)更厚(例如，更厚之金屬化)。

導電材料形成MLI(包括M1及M2)之金屬層，導電材料包括例如鋁、鋁合金(例如、鋁/矽/銅)、銅、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、矽化物、多晶矽及/或其他適宜的導電材料。在一實例中，鑲嵌及/或雙重鑲嵌製程用以形成金屬層。接觸位準的元件、via 0層的元件、通孔1層的元件可包含銅、鎢及/或其他適宜的導電材料。接觸、通孔、金屬線及其類似物之任一者可藉由適宜的介電質材料彼此絕緣，適宜的介電質材料諸如，例如正矽酸四乙酯(tetraethylorthosilicate；TEOS)氧化物、無摻雜矽酸鹽玻璃或諸如硼磷矽酸鹽玻璃(borophosphosilicate glass；BPSG)之摻雜氧化矽、熔凝矽石玻璃(fused silica glass；FSG)、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼摻雜矽玻璃(boron doped silicon glass；BSG)及/或其他適宜的介電質材料。

記憶體單元100之裝置可設置在半導體基板上。在一實施例中，半導體基板包括矽。其他示例性組成物包括但不限制於鍺化矽、碳化矽、砷化鎵、砷化銦、磷化銦、鍺矽碳化物、鎵砷磷、鎵磷化銦、鍺及/或其他適宜的材料。

參看第1B圖，繪示了第1A圖之記憶體單元100之部分。為便於參考，第1B圖之記憶體單元100僅繪示了所繪示之接觸層、via 0層及M1層。第1B圖繪示了提供連接至Vss節點之通孔126a，其為具有大於寬度Y1至少約50%之長度X1之矩形形狀。在一些實施例中，X1/Y1為約1.5或更大，其中X1大於Y1。在一實施例中，X1/Y1為約2.0。在一些實施例中，X1/Y1大於約1.5且小於約3。第1B圖亦繪示了通孔126b、通孔126c及/或通孔126d在形狀上基本上為正方形或圓形，形狀具有在約20%寬度Y2內之長度X2。在一些實施例中，X2/Y2為約1.2或更少。在一些實施例中，X2/Y2在約0.8與1.2之間。在一些實施例中，X2/Y2在約0.5至1.5之間。

參看第1C圖，繪示了第1A圖之記憶體單元100之部分。為便於參考，第1C圖之記憶體單元100僅繪示了M1層、通孔1層及M2層。第1C圖繪示了提供連接至Vss節點之通孔128a，其為具有大於寬度Y1至少約50%之長度X1之矩形形狀。在一些實施例中，X1/Y1為約1.5或更大，其中X1大於Y1。在一實施例中，X1/Y1為約2.0。在一些實施例中，X1/Y1大於約1.5且小於約3。第1C圖亦繪示了通孔128b在形狀上大體為正方形或圓形，形狀具有在約20%寬度Y2內之長度X2。在一些實施例中，X2/Y2為約1.2或更少。在一些實施例中，X2/Y2在約0.8與1.2之間。在一些實施例中，X2/Y2在約0.5至1.5之間。儘管第1B圖及第1C圖繪示了via 0層與通孔1層具有相同尺寸，但此並非必需。

第1D圖繪示根據記憶體單元100製造之裝置部分130的橫剖面圖。裝置部分130經由第1A圖之橫剖面A-A’繪示。裝置部分130尤其繪示了Vss節點連接架構。裝置部分130包括具有自此延伸之鰭式元件108的基板131。延伸接觸112設置在鰭式元件108之源極區上。通孔126a設置在via 0層上且連接接觸112a。Vss島118設置在M1上。通孔128a設置在Vss島118上。Vss島124(M2)設置在通孔128a上。介電質材料132圍繞包括via 0層、M1、通孔1層、M2之MLI。淺溝槽隔離(shallow trench isolation；STI)特徵134設置在基板131上。

元件118及/或元件124包括例如鋁、鋁合金(例如，鋁/矽/銅)、銅、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、矽化物、多晶矽及/或其他適宜的導電材料。在一實例中，鑲嵌及/或雙重鑲嵌製程用以形成金屬層。接觸112、通孔126a及/或通孔128a可包括銅、鎢及/或其他適宜的導電材料。介電質材料132可包括正矽酸四乙酯(TEOS)氧化物、無摻雜矽酸鹽玻璃、或諸如硼磷矽酸鹽玻璃(BPSG)之摻雜氧化矽、熔凝矽石玻璃(FSG)、磷矽酸鹽玻璃(PSG)、硼摻雜矽玻璃(BSG)及/或其他適宜的介電質材料。

在一實施例中，半導體基板131包括矽。其他示例性組成物包括但不限制於鍺化矽、碳化矽、砷化鎵、砷化銦、磷化銦、鍺矽碳化物、鎵砷磷、鎵磷化銦、鍺及/或其他適宜的材料。STI特徵134包括諸如氧化矽、氮化矽、氮氧化矽及/或其他適宜的材料之適宜介電質組成物。STI特徵134可為多層架構。

參看第2圖，繪示了記憶體單元200，除了在此所述，其可基本上類似於第1A圖、第1B圖、第1C圖及第1D圖之記憶體單元100。鰭式元件108、閘極元件110、包括元件112及元件114之接觸位準及包括通孔126a、通孔126b、通孔126c及通孔126d之via 0層位準，可基本上類似於上文參閱記憶體單元100論述的。類似於上文論述之記憶體單元100，M1亦包括Vss島118、連接墊120及Vdd線116。第2圖及記憶體裝置200之M1亦包括BL 202及BLB 204。BL 202及BLB 204設置在M1上。如參看記憶體單元100所繪示，記憶體單元200包括M2上之字元線(WL)122，然而，其他配置係可能的。亦如上文論述，包括Vss島/連接墊124之Vss元件設置在M2上。記憶體單元200亦繪示了第三金屬層(例如，M2上面之M3)，及互連第二金屬層及第三金屬層(例如，M2及M3)之via 2層。如在記憶體單元200中所繪示，Vss導線206設置在M3上且藉由via 2 層的元件連接至M2上的Vss島124之底下。在一些實施例中，額外Vss導線亦設置在第四金屬層上(例如，M4)。

應注意，參考記憶體單元200，通孔128b為矩形形狀。在一實施例中，通孔128b包括基本上與通孔128a類似之尺寸(如上文論述)。在一實施例中，通孔128b具有大於約1.5之X1/Y1之尺寸。在一實施例中，X1/Y1為約2.0。在一些實施例中，X1/Y1大於約1.5且小於約3。通孔128b可在M1上之WL連接墊120與M2上之WL導體122提供互連。

現參看第3圖，繪示了記憶體單元300之實施例，如上文參閱第1A圖、第1B圖、第1C圖、第1D圖及第2圖所論述，記憶體單元300可基本上類似於記憶體單元100及/或記憶體單元200。如上文參閱第2圖所論述，記憶體單元300繪示了通孔128b為矩形形狀。應進一步注意，如上文所論述，通孔126b分別提供連接至位元線202及補數位元線204。通孔126b的形狀基本上可以是圓形/正方形。換言之，通孔126b可具有在約0.8與1.2之間之尺寸X2(例如，長度)/Y2(例如，寬度)。在一實施例中，通孔126a及/或通孔128b的形狀可以是矩形。在另一實施例中，通孔126a及/或通孔128b可具有大於約1.5之X1(例如，長度)/Y1(例如，寬度)之尺寸。在一實施例中，X1/Y1約為2.0。在一些實施例中，X1/Y1大於約1.5且小於約3。應注意，通孔126a及/或通孔128b不需要具有相同的絕對尺寸。Vss導線可以在M3上或單元300之任何其他層上。

第4圖繪示了記憶體單元400，其可以基本上類似於上文所論述的記憶體單元100、記憶體單元200及/或記憶體單元300所論述的。然而，如圖所示，記憶體單元400不包括與上文相反之任何矩形形狀的通孔(例如，via 0層或via 1層上之通孔)。相反地，通孔各自具有長寬比在約0.8與1.2之間的圓形/正方形形狀。在一實施例中，記憶體裝置包括記憶體單元之多個陣列。在一實施例中，記憶體裝置(例如，在單個半導體基板上)包括記憶體單元100、記憶體單元200及/或記憶體單元300中之一者之第一陣列及記憶體單元400之第二陣列。

第5圖繪示了形成記憶體裝置之方法500。在一實施例中，方法500用以形成諸如SRAM之記憶體裝置。方法500可用以製造包含上文論述之記憶體單元佈局之任一者之裝置。

方法500開始於提供佈局之操作502處。佈局可包括記憶體單元之陣列。記憶體單元可基本上類似於第1A圖、第1B圖及/或第1C圖之記憶體單元100、第2圖之記憶體單元200、第3圖之記憶體單元300及/或第4圖之記憶體單元400。在一實施例中，佈局以適宜電腦可讀取媒體格式(例如GDSII、OASIS及/或其他適宜佈局格式)提供。

隨後方法500進行至操作504，在半導體基板上形成多個電晶體裝置。如下面第7圖之示意圖所示，電晶體裝置可以包含閘極架構及相應的源極/汲極特徵。電晶體可以是拉升電晶體、下拉電晶體、傳送閘電晶體及/或適於形成記憶體單元之其他類型的電晶體。

隨後方法500進行至操作506，在基板上形成接觸層(或FEOL接觸)。接觸層提供與電晶體之適宜特徵(例如，閘極、源極或汲極)互連。

隨後方法500進行至操作508，在接觸層上方形成第一通孔層。在一實施例中，第一通孔層為via 0層。在一實施例中，第一通孔層為via 0層或更高通孔層(且其他通孔及/或金屬層插入接觸層及第一通孔層之間)。在一些實施例中，形成第一通孔層包括在基板上沉積介電質層。隨後在介電質上方形成通孔圖案。通孔圖案可包含光阻、硬遮罩或適宜形成遮罩元件之其他材料。通孔圖案可以包含一個以上尺寸之通孔。在一實施例中，通孔圖案包含圓形/正方形通孔及矩形通孔。在一實施例中，第一尺寸(例如，圓形/正方形)之孔洞可與第二尺寸(例如，矩形)之孔洞同時蝕刻。隨後可使用適宜沉積製程將孔洞填滿導電材料。

隨後方法500進行至形成記憶體裝置的其他層，記憶體裝置包含多條導線及包含如上文論述之額外通孔元件。

現參看第6圖，在一個實施例中繪示了針對本揭示案之各態樣建構之SRAM單元600的示意圖。SRAM單元600為包含一對反相器及用以存取單元之傳送閘電晶體的單埠SRAM單元。SRAM單元600之一實施例在下文參看第7圖之SRAM單元700進一步詳細論述。

第7圖係為根據本揭示內容之一個實施例中之各種態樣建構之SRAM單元700的示意圖。在一些實施例中，SRAM單元700包含鰭式場效電晶體(fin field-effect transistors；FinFETs)。在一些實施例中，SRAM單元700包含平面電晶體。

SRAM單元700包含交叉耦接為資料儲存器之第一反相器及第二反相器。第一反相器包含由P型場效電晶體(p-type field-effect transistor；pFET)形成之第一拉升裝置(稱為PU-1)。第一反相器包含由N型場效電晶體(n-type field-effect transistor；nFET)形成之第一下拉裝置(稱為PD-1)。PU-1及PD-1之汲極電連接在一起而形成第一資料節點。PU-1及PD-1之閘極電連接在一起。PU-1之源極電連接至供應電源Vcc。PD-1之源極電連接至供應電源Vcc。第二反相器包含由pFET形成之第二拉升裝置(稱為PU-2)。第二反相器亦包含由nFET形成之第二下拉裝置(稱為PD-2)。PU-2及PD-2之汲極電連接在一起而形成第二資料節點。PU-2及PD-2之閘極電連接在一起。PU-2之源極電連接至供應電源Vcc。PD-2之源極電連接至互補供應電源線Vss。另外，第一資料節點電連接至PU-2及PD-2之閘極，且第二資料節點電連接至PU-1及PD-1之閘極。

SRAM單元700進一步包含由N型場效電晶體(nFET)形成之第一傳送閘裝置(稱為PG-1)，及由N型場效電晶體(nFET)形成之第二傳送閘裝置(稱為PG-2)。第一傳送閘PG-1之源極電連接至第一資料節點且第一傳送閘 PG-2之源極電連接至第二資料節點，從而形成用於資料存取之埠。此外，PG-1之汲極電連接至位元線(「BL」)，且PG-1之閘極電連接至字元線(「WL」)。同樣地，PG-2之汲極電連接至補數位元線或位元線BL，且PG-2之閘極電連接至字元線WL。

如上所述，上文描述之nFET及/或pFET之任一者可分別為nFinFET或pFinFET。在一個實施例中，各種nFET及pFET可以使用高介電數(high-k)金屬閘極技術形成，所以閘極堆疊包含用於閘極介電質之高介電係數(high-k)介電質材料層及用於閘極電極之一或多個金屬。單元700可以包含諸如額外下拉裝置及傳送閘裝置之額外裝置。在一實例中，第一反相器及第二反相器之每一者包含平行配置之一或多個下拉裝置。在另一實例中，單元700包含具有用於額外的資料存取(諸如資料讀取或寫入)的兩個或兩個以上傳送閘裝置的額外的埠，傳送閘。

第8圖繪示具有複數個閘極元件8002及位於上部之多層互連(MLI)8004之基板8001，多層互連8004包含多個金屬層及插入之通孔層(via 0、M1、via 1、M2、via 2、M3、via 3、M4)。MLI 8004示例性地可以用以實行用於記憶體裝置之上文所述之多個實施例的任一者。

閘極(諸如閘極8002)可以用以形成電晶體或電晶體之一部分(包含如上文第7圖所示之記憶體單元，豬如上文所論述之記憶體單元700)及/或上文亦論述之閘極元件110。閘極8002可以包含閘極電極及底下閘極介電質。在鄰接閘極8002的源極/汲極區域形成電晶體。接觸位準互連設置在閘極8002位準上面及MLI 8004下面且包含連至基板(主動及/或隔離區)、至閘極、至源極/汲極及/或其他適宜特徵之導電接觸。此些接觸位準互連可以包含對接接觸(BTC)、延伸接觸及閘極接觸、及/或包含由元件112及元件114所示之其他適宜接觸特徵。接觸位準亦可稱為前段製程(FEOL)接觸。接觸位準元件可為鎢、矽化物或其他適宜導電材料。

MLI 8004繪示了via 0、M1、via 1、M2、via 2、M3等，其可以包含基本上類似於上文論述之特徵。在一些實施例中，via 0層、via 1層、via 2層中之一或多者包含如上文論述之矩形通孔。在另一些實施例中，via 0層、via 1層、via 2層中之一或多者亦包含如上文論述之圓形通孔。

因此，在一些實施例中提供記憶體單元(諸如SRAM裝置)之最佳化電壓源Vss節點連接架構。在一些實施例中，最佳化電壓源Vss節點連接是由矩形通孔所提供。在一些實施例中，其他通孔元件可為圓形/正方形，其包含例如提供連接至BL或BLB、電壓源Vdd節點、WL、連接墊及/或記憶體單元之其他互連之通孔，其中連接墊提供連接至上述節點連接墊。在一些實施例中，使用矩形及圓形/正方形通孔提供具有增大之密度及速度的最佳化記憶體單元-換言之，相較於諸如記憶體單元400之記憶體單元，提供了高密度及高速度之記憶體單元。

因此，在一些實施例中所提供之記憶體裝置包含第一SRAM單元(包含一個電晶體、位於第一金屬層上之第一電壓源節點元件及將第一金屬層接合且將Vss節點與電晶體耦接之一個通孔)。上述通孔具有第一長度及第一寬度，第一長度至少為第一寬度之1.5倍。

在一些實施例中，其中通孔設置在插入第一金屬層(M1)及接觸層之間之第一通孔層上。

在一些實施例中，其中電晶體為下拉電晶體，且第一電壓源節點元件耦接至下拉電晶體之源極。

在一些實施例中，進一步包含第二電晶體、位於該第一金屬層上之位元線及連接第一金屬層並耦接第二電晶體與位元線之第二通孔。其中第二通孔包括第二長度及第二寬度，其中第二寬度除以第二長度之值在約0.8與約1.2之間。

在一些實施例中，其中第二電晶體為傳送閘電晶體。

在一些實施例中，進一步包含設置於通孔上面之第二通孔，且第二通孔亦具有第一長度及第一寬度。

在一些實施例中，進一步包含連接電晶體及通孔之延伸接觸。

在一些實施例中，其中延伸接觸具有大於3之一長寬比。

在一些實施例中，進一步包含第二SRAM單元(包括第二電晶體、第二電壓源節點和第二通孔)。第二通孔將第二電壓源節點耦接至第二電晶體，且具有第二長度及第二寬度，第二長度比第一長度在約0.8與1.2之間。其中第一SRAM單元在記憶體裝置之第一陣列中，且第二SRAM單元在記憶體裝置之第二陣列中。

本揭示內容之另一實施方式係關於一種記憶體裝置包含包括閘極架構、源極及汲極之下拉電晶體。記憶體裝置進一步包含具有至少為寬度之3倍的長度且連接源極之延伸接觸。第一通孔設置在延伸接觸上面且連接延伸接觸。第一通孔具有至少為寬度1.5倍之長度的矩形形狀。第一Vss連接墊設置在第一金屬層上，Vss連接墊連接第一通孔。

在一些實施例中，進一步包含設置於第二金屬層之上的第二電壓源接合墊。

在一些實施例中，進一步包含第二通孔，第二通孔設置於第一通孔及第一電壓源接合墊之上，其中第二通孔具有矩形形狀，矩形形狀具有至少為第一寬度之1.5倍之第一長度。

在一些實施例中，其中第二通孔連接第一電壓源接合墊及第二電壓源接合墊。

在一些實施例中，進一步包含電壓源導線，其設置於第一金屬層及第二金屬層上面之第三金屬層之上。

本揭示內容之次一實施方式係關於一種記憶體裝置包括兩個交叉耦接反相器及分別耦接至此兩個交叉耦接反相器之對應之一者之第一傳送閘裝置及第二傳送閘裝置。延伸接觸連接至兩個交叉耦接反相器之一者之下拉裝置的源極節點。第一通孔設置在延伸接觸架構上方且與之接合，且第一通孔具有矩形形狀。第一Vss連接墊設置在第一金屬層上且與第一通孔接合。第二通孔設置在第一Vss連接墊上方且與第一Vss連接墊接合，其中第二通孔具有矩形形狀。

在一些實施例中，進一步包含第二電壓源接合墊，其設置於第二通孔上方且連接至第二通孔，其中第二電壓源接合墊設置於第二金屬層之上。

在一些實施例中，進一步包含電壓源導線，其設置於第二金屬層上方之第三金屬層之上。

在一些實施例中，其中矩形形狀提供在第一寬度之1.5倍與3倍之間之第一長度。

前面已經概述了一些實施例之特徵。熟習此項技術者應瞭解，可輕易使用本揭示案作為設計或修改其他製程及架構的基礎，以便實施本文所介紹之實施例的相同目的及/或實現相同優勢。熟習此項技術者亦應此瞭解此類等效的架構，其沒有脫離本揭示案之精神及範圍，以及可對其進行不同的變化、置換及變更，而不脫離本揭示案之精神及範圍。

Claims

一種記憶體裝置，包含：一靜態隨機存取記憶體(SRAM)記憶體單元包括：一電晶體；一第一電壓源節點元件，位於一第一金屬層上；以及一通孔，連接該第一金屬層，並耦接該第一電壓源節點元件與該電晶體，其中該通孔具有一長度及一寬度，該長度至少為該寬度之1.5倍。