CN108122916B - 静态随机存取存储器件 - Google Patents

Abstract

本发明的实施例提供了一种包括静态随机存取存储(SRAM)器件的半导体器件，包括：第一SRAM阵列，包括布置为矩阵的第一多个位单元；第二SRAM阵列，包括布置为矩阵的第二多个位单元；以及多个邻接的伪单元，设置在第一SRAM阵列与第二SRAM阵列之间。多个邻接的伪单元中的每一个都包括多个伪栅电极层和多个伪接触件。半导体器件还包括从第一SRAM阵列连续延伸至第二SRAM阵列的第一类阱。第一类阱与多个伪接触件的部分直接接触。

Description

静态随机存取存储器件

技术领域

本发明的实施例涉及半导体器件，更具体地，涉及静态随机存取存储(SRAM)器件。

背景技术

SRAM阵列(或宏)通常使用围绕存储数据的位单元的阵列的边缘/带单元，与没有边缘/带单元的SRAM阵列相比，使得SRAM阵列的最外部位单元可以具有与其内部位单元类似的环境，由此不管SRAM阵列中的位单元的位置如何，都创建位单元的更统一的操作。形成存储器件的SRAM阵列通常需要邻近的SRAM阵列之间的保留区域，以将邻近的SRAM阵列彼此分离以用于集成目的。保留区域也可以用于设计规则检查目的。如果在两个直接邻近的SRAM阵列之间没有形成保留区域或者没有形成足够的保留区域，则SRAM阵列可能会违反设计规则或具有工艺裕度问题。另一方面，如果保留区域占据相对较大的面积，则保留区域可能消耗整个空间中可用于制造存储器件的很大部分，并且因此将限制缩放能力。

发明内容

根据本发明的一个方面，提供了一种包括静态随机存取存储(SRAM)器件的半导体器件，包括：第一SRAM阵列，包括布置为矩阵的第一多个位单元；第二SRAM阵列，包括布置为矩阵的第二多个位单元；以及多个邻接的伪单元，设置在所述第一SRAM阵列与所述第二SRAM阵列之间，其中：所述多个邻接的伪单元中的每一个都包括：多个伪栅电极层；和多个伪接触件，并且所述半导体器件还包括从所述第一SRAM阵列连续延伸至所述第二SRAM阵列的第一类阱，所述第一类阱与所述多个伪接触件的部分直接接触。

根据本发明的另一个方面，提供了一种存储器件，包括：第一外围电路和第二外围电路；包括第一多个位单元的第一阵列和包括第二多个位单元的第二阵列，所述第一阵列和所述第二阵列设置在所述第一外围电路与所述第二外围电路之间，其中，所述第一多个位单元的位线电连接至所述第一外围电路，并且所述第二多个位单元的位线电连接至所述第二外围电路；以及多个邻接的伪单元，设置在所述第一阵列与所述第二阵列之间，其中：所述多个邻接的伪单元包括：多个伪栅电极层；多个伪接触件；和第一类阱，物理连接至形成在所述第一阵列中的第一类阱和形成在所述第二阵列中的第一类阱，并且与所述多个伪接触件的部分直接接触，并且所述多个伪栅电极层以及所述第一多个位单元和所述第二多个位单元的栅电极由相同的材料形成，并且所述多个伪接触件以及所述第一多个位单元和所述第二多个位单元的接触件由相同的材料形成。

根据本发明的又一个方面，提供了一种存储器件，包括：第一多个位单元，连续布置在列方向上；以及第二多个位单元，连续布置在所述列方向上并且在所述列方向上与所述第一多个位单元对准，其中：所述第一多个位单元和所述第二多个位单元通过包括一个或多个伪栅电极层和一个或多个伪接触件的邻接的伪单元彼此间隔开，并且所述一个或多个伪栅电极层和每一个位单元中的栅电极层由相同的材料形成并且形成在同一层级上，并且所述一个或多个伪接触件和每一个位单元中的接触件由相同的材料形成并且形成在同一层级上，所述存储器件还包括在位于所述伪栅电极层的层级上面的层级上设置的金属层，所述金属层电连接至每一个位单元的栅电极层并且与所述邻接的伪单元的所述一个或多个伪栅电极层电隔离。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。

图1示出静态随机存取存储器(SRAM)的示例性电路图。

图2示出电路图在图1中示出的SRAM单元的示例性简化布局。

图3示出另一种类型的静态随机存取存储器(SRAM)单元的示例性电路图。

图4示出电路图在图3中示出的SRAM单元的示例性简化布局。

图5示出SRAM器件的示例性竖直配置。

图6示出根据本公开的实施例的SRAM器件的示意性布局。

图7示出图6中的区域R1的放大视图。

图8示出SRAM阵列的示例性N型阱带单元和P型阱带单元。

图9A示出区域R1的另一放大视图。

图9B示出除了附加地示出第一金属层及其上方之外与图9A相同的布局。

图10A示出区域R1的另一放大视图。

图10B示出除了附加地示出第一金属层及其上方之外与图10A相同的布局。

具体实施方式

以下公开内容提供了许多不同实施例或示例，用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个示例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。

在本发明中，考虑或不考虑制造期间发生的工艺误差/变化，在一个方向上延伸的层、图案、诸如位线、字线和电源线的线或结构意味着在延伸的一个方向上的层、图案、线或结构的尺寸大于在与延伸的一个方向垂直的另一方向上的另一尺寸。在本发明中，除非明确地描述，延伸层、图案、线或结构意味着在考虑或不考虑制造中的工艺误差/变化的情况下，单向地延伸层、图案、线(包括位线或字线)。也就是说，除非明确地描述，延伸层、图案、线或结构意味着在考虑或不考虑工艺误差/变化的情况下，形成具有相同宽度的层、图案、线或结构。应当理解，在本发明中，一个图案(或一个方向)垂直或基本垂直于另一图案(或另一方向)意味着两个图案(或两个方向)彼此垂直，或者在考虑或不考虑制造工艺中的误差/变化的情况下两个图案(或两个方向)彼此垂直。应当理解，在本发明中，一个图案(或一个方向)平行或基本平行于另一图案(或另一方向)意味着两个图案(或两个方向)彼此平行，或者在考虑或不考虑制造工艺中的误差/变化的情况下，两个图案(或两个方向)彼此平行。

在本发明中，应当理解，当另一存储单元沿存储单元的公共边界紧邻存储单元设置时，连续地形成该存储单元的接触或跨越该存储单元的边界的相应层。换句话说，存储单元的相应层和邻近的存储单元的与相应层对应的另一层形成单个连续层。

图1示出静态随机存取存储器(SRAM)单元10的示例性电路图。SRAM单元10包括交叉耦合的第一和第二反相器INV1和INV2以及第一和第二传输门晶体管PG1和PG2。传输门晶体管PG1和PG2的源电极分别耦合至第一位线BL和第二位线BLB，第二位线BLB承载与由第一位线BL承载的数据互补的数据，以及传输门晶体管PG1和PG2的栅电极层耦合至字线WL。第一传输门晶体管PG1的漏电极、第一反相器INV1的输出端和第二反相器INV2的输入端在第一局部连接电极ND11处彼此耦合。第二传输门晶体管PG2的漏电极、第一反相器INV1的输入端和第二反相器INV2的输出端在第二局部连接电极ND12处彼此耦合。交叉耦合的第一和第二反相器INV1和INV2用作存储数值及其互补数值的锁存器。交叉耦合的反相器INV1和INV2分别由第一上拉晶体管PU1和第一下拉晶体管PD1以及第二上拉晶体管PU2和第二下拉晶体管PD2来实施。第一上拉晶体管PU1、第一传输门晶体管PG1和第一下拉晶体管PD1的漏电极在第一局部连接电极ND11处彼此连接。第二上拉晶体管PU2、第二传输门晶体管PG2和第二下拉晶体管PD2的漏极在第二局部连接电极ND12处彼此连接。

第一和第二下拉晶体管PD1和PD2的源电极分别连接至第一和第二电源线Vss1和Vss2。根据一些实施例，例如，第一和第二供电电源线Vss1和Vss2可以通过形成在第一和第二供电电源线Vss1和Vss2上的一个或多个金属层而在SRAM单元10的区域中彼此直接连接。根据其他实施例，第一和第二供电电源线Vss1和Vss2可以在SRAM单元10的区域中彼此电隔离，但是可以在SRAM单元10外部的区域中彼此连接。

第一和第二上拉晶体管PU1和PU2的源电极连接至电源线Vdd。

图2示出电路图在图1中示出的SRAM单元10的示例性简化布局。为了便于说明，图2所示的示例性简化布局仅示出阱、半导体鳍、栅电极层/栅电极、形成在半导体鳍上的接触件、形成在栅电极层/栅电极上的栅极接触件、通孔(通孔0和通孔1)、第一金属层M1和第二金属层M2的布局。本领域普通技术人员应当理解，一个或多个金属层可以形成在位于第二金属层M2上面的层级上，并且通过它们之间的通孔电连接至其下面的导电图案。

参考图2，SRAM单元10形成在由与X轴平行的第一和第二边界301和302以及与Y轴平行并且连接在第一和第二边界301和302之间的第三和第四边界303和304限定的区域中。换句话说，区域(单位单元)具有由边界301至304包围的矩形形状。由第一至第四边界301至304限定的区域包括位于其中心的N型阱Nwell和位于N型阱Nwell的相对两侧上的第一和第二P型阱Pwell的三个阱。

在图2中，仅标注N型阱Nwell的边界。本领域普通技术人员应当理解，第一和第二P型阱Pwell占据SRAM单元10的剩余部分。

在一些实施例中，在层跨越单元的边界中的一个或从一个边界延伸至另一边界的情况下，层相对于一个边界对称地布置。在图2的这种情况下，在SRAM单元和与SRAM单元邻近且与SRAM单元共用同一边界的另一SRAM单元中，连续地形成跨越同一边界的层，使得该层中位于两个SRAM单元的部分构成一体连续的层。例如，如图2所示，第一半导体鳍310均在第一和第二边界301和302之间连续地延伸，并且可以进一步连续延伸至在Y轴上与SRAM单元10邻近的另一SRAM单元(未示出)。另一方面，在层与单元的边界中的一个间隔开的情况下，层不连续地形成在两个紧邻的单元中。在图2的这种情况下，在SRAM单元和与SRAM单元邻近且与SRAM共用同一边界的另一SRAM单元中，第二栅电极层420与第四边界304间隔开，并且不直接耦合至在与其紧邻的另一SRAM单元中形成的对应的第二栅电极层420。在这种情况下，两个紧邻的单元的第二栅电极层420彼此间隔开。

如图2所示，SRAM单元10包括沿Y方向延伸并且沿X轴顺序布置的第一半导体鳍310、第二半导体鳍320、第三半导体鳍330和第四半导体鳍340。半导体鳍是从衬底(未示出)突出的结构。可以在衬底上方形成浅沟槽隔离(STI)(未示出)以围绕半导体鳍，从而限定半导体鳍。可以基于半导体鳍构造一个或多个鳍式场效应晶体管(fin FET)。

参考图2，第一和第四半导体鳍310和340均在第一和第二边界301和302之间连续地延伸，并且分别形成在位于N型阱Nwell的相对两侧上的第一和第二P型阱Pwell中。形成在N型阱Nwell内的第二半导体鳍320从第二边界302朝向第一边界延伸，但是与第一边界301间隔开。形成在N型阱Nwell内的第三半导体鳍330从第一边界301朝向第二边界302延伸，但是与第二边界302间隔开。

SRAM单元10的第一传输门晶体管PG1和第一下拉晶体管PD1的源极、漏极和沟道区域由第一半导体鳍310制成。第二传输门晶体管PG2和第二下拉晶体管PD2的源极、漏极和沟道区域由第四半导体鳍340构成。SRAM单元10的第一上拉晶体管PU1的源极、漏极和沟道区域以及SRAM单元10的第二上拉晶体管PU2的源极、漏极和沟道区域的分别由第二和第三半导体鳍320和330制成。

参考图2，第一半导体鳍310和第四半导体鳍340均包括两个平行的半导体鳍，以提供更大的驱动电流。在一些实施例中，第一传输门晶体管PG1、第一下拉晶体管PD1、第二下拉晶体管PD2和第二传输门晶体管PG2中的每一个都由单个半导体鳍形成。在其他实施例中，第一传输门晶体管PG1、第一下拉晶体管PD1、第二下拉晶体管PD2和第二传输门晶体管PG2中的每一个都由两个以上并联的子晶体管形成，其中，源极、漏极和沟道区域彼此平行地布置，并且在两个以上平行的沟道区域上方形成公共栅电极。

如图2所示，SRAM单元10包括彼此间隔开并在X轴上对准的第一和第二栅电极层410和420。第一栅电极层410形成在第一传输门晶体管PG1的沟道区域上方，第二栅电极层420形成在第二上拉晶体管PU2和第二下拉晶体管PD2的沟道区域上方。SRAM单元10还包括覆盖第二传输门晶体管PG2的沟道区域的第三栅电极层430和覆盖第一上拉晶体管PU1和第一下拉晶体管PD1的沟道区域的第四栅电极层440。第三栅电极层430和第四栅电极层440彼此间隔开并且在X轴上彼此对准。

SRAM单元10的第一传输门晶体管PG1和第一下拉晶体管PD1的漏极区域通过第一半导体鳍310的中心部分彼此直接耦合。第一上拉晶体管PU1的漏极区域通过更长的接触件710连接至第一传输门晶体管PG1和第一下拉晶体管PD1的耦合漏极区域。SRAM单元10的第二传输门晶体管PG2和第二下拉晶体管PD2的漏极区域通过第四半导体鳍340的中心部分彼此直接耦合。第二上拉晶体管PU2的漏极区域通过更长的接触件720连接至第二传输门晶体管PG2和第二下拉晶体管PD2的耦合漏极区域。在布局视图中具有矩形形状的更长的接触件可以具有比栅极接触件更大的厚度(参见图5中的Gate_CO)，使得更长的接触件可以将源极或漏极区域或源极或漏极区域上方的硅化物层连接至通孔0，或者可以通过形成在栅电极层上的栅极接触件电连接至栅电极层。

更长的接触件710和720分别通过形成在其上的对接接触件630和660电连接至第二和第四栅电极层420和440。因此，第一传输门晶体管PG1、第一下拉晶体管PD1和第一上拉晶体管PU1的漏极区域以及覆盖第二上拉晶体管PU2和第二下拉晶体管PD2的沟道的第二栅电极层420通过更长的接触件710和对接接触件630电连接。更长的接触件710和对接接触件630用作图1所示的第一局部连接电极ND11。第二传输门晶体管PG2、第二下拉晶体管PD2和第二上拉晶体管PU2的漏极区域以及覆盖第一上拉晶体管PU1和第一下拉晶体管PD1的沟道的第四栅电极层440通过更长的接触件720和对接接触件660电连接。更长的接触件720和对接接触件660用作图1所示的第二局部连接电极ND12。

SRAM 10还包括附加的更长接触件，包括更长的接触件730、740、750、760、770和780。更长的接触件730与第一半导体鳍310中形成第一传输门晶体管PG1的源极区域的部分电接触，使得第一传输门晶体管PG1的源极区域可以通过更长的接触件730和形成在其上的通孔via0电连接至第一位线BL。更长的接触件740与第三半导体鳍330的形成第二上拉晶体管PU2的源极区域的部分电接触，使得第二上拉晶体管PU2的源极区域可以通过更长的接触件740和形成在其上的通孔via0电连接至电源线Vdd。更长的接触件750与第四半导体鳍340的形成第二下拉晶体管PD2的源极区域的部分电接触。更长的接触件760与第四半导体鳍340的形成第二传输门晶体管PG2的源极区域的部分电接触，使得第二传输门晶体管PG2的源极区域可以通过更长的接触件760和形成在其上的通孔via0电连接至第二位线BLB。更长的接触件770与第二半导体鳍320的形成第一上拉晶体管PU1的源极区域的部分电接触，使得第一上拉晶体管PU1的源极区域可以通过更长的接触件770和形成在其上的通孔via0电连接至电源线Vdd。更的接触件780与第一半导体鳍310的形成第一下拉晶体管PD1的源极区域的部分电接触。

更长的接触件730、740和750沿着X轴彼此对准并且设置在第一边界301上方，更长的接触件760、770和780沿着X轴彼此对准并且设置在第二边界302上方，以及更长的接触件710和720在X轴上彼此对准并且设置在SRAM单元10的中间区域中。第一和第二栅电极层410和420在X轴上彼此对准并且设置在介于更长的接触件730、740和750与更长的接触件710和720之间的区域中。第三和第四栅电极层430和440在X轴上彼此对准并且设置在介于更长的接触件760、770和780与更长的接触件710和720之间的区域中。也就是说，栅电极层的图案和更长的接触件的图案在Y轴上交替布置。

仍然参考图2，形成电源线Vdd、第一和第二位线BL和BLB的第一金属层M1可以附加地形成第一和第二字线接触件WC1和WC2以及第三和第四字线接触件WC3和WC4，第一和第二字线接触件通过其上形成的通孔via0分别电连接至第一和第三栅电极层410和430，第三和第四字线接触件通过其上形成的通孔via0分别电连接至更长的接触件780和750。字线接触件WC1和WC2可以通过位于通孔via0上面的通孔via1电连接至由位于第一金属层M1上面的第二金属层M2形成的字线WL。

第二金属层M2还形成平行于字线WL延伸的第一和第二电源线Vss1和Vss2。第一电源线Vss1通过与更长的接触件780之间的通孔via1电连接至该更长的接触件，使得第一下拉晶体管PD1的源极区域可以电连接至第一电源线Vss1。第二电源线Vss2通过与更长的接触件750之间的通孔via1电连接至该更长的接触件，使得第二下拉晶体管PD2的源极区域可以电连接至第二电源线Vss2。

图3示出另一静态随机存取存储器(SRAM)单元20的示例性电路图，并且图4示出SRAM单元20的示例性简化布局。

SRAM单元20包括具有第一和第二传输门晶体管PG1和PG2、第一和第二上拉晶体管PU1和PU2以及第一和第二下拉晶体管PD1和PD2的写端口部，并且附加地包括具有读传输门晶体管RPG和读下拉晶体管RPD的读端口部。

第二上拉晶体管PU2和第二下拉晶体管PD2的栅电极层、第一传输门晶体管PG1、第一上拉晶体管PU1和第一下拉晶体管PD1的漏极区域电连接至读下拉晶体管RPD的栅电极。读下拉晶体管RPD的源极区域电连接至第三电源线Vss3，并且其漏极区域电连接至读传输门晶体管RPG的漏极区域。读传输门晶体管RPG的栅电极电连接至读字线RWL，其源极区域电连接至读位线RBL。

尽管相同的附图标记用于表示与图1和图3中的第一和第二传输门晶体管PG1和PG2的端子电连接的信号/数据/电源线，但是本领域普通技术人员将理解图3中的字线WL可以是用于写操作的写字线，使得施加至第一和第二位线BL和BLB的数据可以写入SRAM单元20并由其存储。在这种配置中，第一和第二位线BL和BLB可以用作写位线。为了避免重复，下文中将仅描述图3和图4中示出的与图1和图2中不同或未示出的附图标记的说明。

如图4所示，SRAM单元20还包括形成在P型阱Pwell中的第五半导体鳍350，第四半导体鳍340也形成在该P型阱中。图2所示的第二栅电极层420还在X轴上延伸以覆盖第五半导体鳍350，并且由图4中的附图标记421表示，使得栅电极层421允许第二上拉晶体管PU2、第二下拉晶体管PD2和读下拉晶体管RPD的栅电极彼此电连接。图2所示的更长的接触件750还在X轴上延伸以覆盖第五半导体鳍350，并且由图4中的附图标记751表示，使得更长的接触件751允许第二下拉晶体管PD2和读下拉晶体管PRD的源极区域彼此电连接。

如图4所示，SRAM单元20还包括与第三和第四栅电极层430和440对准并覆盖第五半导体鳍350以形成读传输门晶体管RPG的栅电极层450。与X轴中的更长的接触件760、770和780对准的更长的接触件790与第五半导体鳍350的形成读传输门晶体管RPG的源极区域的部分电接触。SRAM单元20还包括与更长的接触件710和720对准的更长的接触件795，并且与第五半导体鳍350的用作读传输门晶体管RPG和读下拉晶体管RPD的漏极区域的部分电接触。

此外，SRAM单元20包括由第一金属层M1形成并通过第一金属层M1与栅电极层450之间的栅极接触件和via0电连接至该栅电极层的读字线接触件RWC。SRAM单元20还包括由第一金属层M1形成的第三电源线Vss3和读位线RBL。第三电源线Vss3可以通过其上更长的接触件751和via0电连接至读下拉晶体管RPD的源极，并且读位线RBL可以通过其上更长的接触件790和via0电连接至读传输门晶体管RPG的源极。

由第一金属层M1形成的读字线接触件RWC可以通过其与由第一金属层M1上面的第二金属层M2形成的读字线RWL之间的通孔via1电连接至该读字线。第二金属层M2还形成沿着X轴平行于读字线RWL延伸的写字线WWL。写字线WWL通过其与字线接触件WC1和WC2之间的通孔via1电连接至字线接触件。

与SRAM单元10类似，在SRAM单元20中，更长的接触件和栅电极层交替布置在Y轴上。

图5示出SRAM器件的示例性竖直配置。SRAM器件可以由诸如上述SRAM单元10和20的多个SRAM单元来实施，并且包括核心结构、第一金属层、包括从第二至第四金属层中选择的一个或多个元件的一个或多个上金属层以及包括通孔via0和via1和诸如via2和via3的附加通孔的通孔，是否使用附加通孔取决于使用一个或多个上金属层来实施SRAM器件。核心结构包括STI、诸如半导体鳍的半导体材料、栅电极层(在图5中由“栅极”表示)、栅极接触件Gate_CO和更长的接触件(在图5中由“接触件”表示)。

尽管未参考图2和图4进行描述，但是可以使用从第二至第四金属层中选择的一个或多个金属层来图案化为位线、字线、读位线、读字线和电源线进行。在这种情况下，可以使用从via1、via2和via3中选择的对应通孔(或多个通孔)来垂直连接两个紧邻的金属层。通孔和金属层由Cu、W、Al、AlCu、TiN、TiW、Ti、Co、Ni、TaN、Ta及其组合等的一层或多层制成，但不限于此。

图6示出根据本公开的实施例的SRAM器件的示意性布局。图7示出图6中的区域R1的放大视图。图8示出SRAM阵列的示例性N型阱带单元和P型阱带单元。

参考图6和图7，SRAM器件包括通过邻接的伪单元区域1030彼此间隔开的第一阵列区域1010和第二阵列区域1020。第一和第二阵列区域1010和1020中的每一个都包括可以是但不限于例如上述SRAM单元10或上述SRAM单元20的多个SRAM单元30。多个SRAM单元30以矩阵形式布置。共用公共边界的任意两个紧邻的SRAM单元30相对于其间的公共边界彼此线对称地布置。

尽管图6所示的SRAM器件仅包括四列SRAM单元30，并且第一和第二SRAM阵列区域1010和1020中的每一个都包含8行SRAM单元30，但是第一和第二SRAM阵列区域1010和1020中的每一个的列数和行数不应限于此。

参考图6和图7，第一SRAM阵列区域1010包括设置在第一SRAM阵列区域1010的多个SRAM单元30的相对两侧上的阱带单元的第一行1015和第二行1016。第二SRAM阵列1020包括设置在第二SRAM阵列区域1020的多个SRAM单元30的相对两侧上的阱带单元的第三行1025和第四行1026。第一SRAM阵列区域1010的阱带单元的第二行1016设置在第一SRAM阵列区域1010中的多个SRAM单元30与邻接的伪单元区域1030之间，并且第二SRAM阵列区域1020的阱带单元的第四行1026设置在第二SRAM阵列区域1020中的多个SRAM单元30与邻接的伪单元区域1030之间。阱带单元具有从SRAM阵列外部向SRAM单元30的N-well阱或p-well阱提供固定电位的功能和配置。

如图6至图8所示，每一个N型阱Nwell都从SRAM单元区域1010/1020中的SRAM单元30连续地延伸至第一行1015的一个阱带单元和第三行1025的一个阱带单元。因此，在同一列中，N型阱连续延伸在两个最外部的阱带单元之间。

在一些实施例中，第一至第四行1015、1016、1025和1026的阱带单元可以是包括N型阱带单元或P型阱带单元的相同类型的阱带单元。在其他实施例中，第一和第二行1015和1016的位于同一列中的阱带单元可以是不同类型的阱带单元，并且第三和第四行1025和1026的位于同一列中的阱带单元可以是不同类型的阱带单元。

在一些实施例中，第一和第三行1015和1025中的每一个阱带单元都是N型阱带单元和P型阱带单元中的一种，并且第二和第四行1016和1026中的每一个阱带单元都是N型阱带单元和P型阱带单元中的另一种。

在一些实施例中，第一和第三行1015和1025中的阱带单元是P型阱带单元，并且第二和第四行1016和1026中的阱带单元是P型阱带单元。

在一些实施例中，如图8所示，P阱带单元和N阱带单元分别形成在第一至第四行1015、1016、1025和1026中的每一个的P阱带区和N阱带区中。N型阱带单元包括在N型阱中N+半导体材料，使得N+半导体材料允许N型阱Nwell电连接至N阱拾取(pickup)金属线803，其中，在存储器件的操作期间Vdd可以施加于N阱拾取金属线803。P型阱带单元包括在P型阱中P+半导体材料，使得P+半导体材料允许P型阱Pwell电连接至P阱拾取金属线804，其中，在存储器件的操作期间Vss施加于P阱拾取金属线804。在一些实施例中，N阱拾取金属线803和P阱拾取金属线804由也用于形成SRAM单元30的字线WL的第二金属层M2形成。

参考图7，图6的区域R1的放大视图示出作为第一和第二SRAM阵列区域1010和1020的第一列的部分的部分1011和1021以及作为第一和第二SRAM阵列区域1010和1020的紧邻第一列的第二列的部分的部分1012和1022。包括一行或多行邻接的伪单元的邻接的伪单元区域1030设置在第一和第二SRAM阵列区域1010和1020的第一和第二列中。在平行于Y轴并且远离邻接的伪单元区域1030的方向上，部分1011、1012、1021和1022中的每一个都可以至少包括具有上述N型阱带单元或上述P型阱带单元的阱带单元，并且在区域R1被限定为延伸至SRAM单元30的情况下可以包括一个或多个SRAM单元30。邻接的伪单元是不具有任何电功能的一种伪单元，并且介于两个在Y轴上邻近的SRAM阵列之间。因此，邻接的伪单元可区别于设置在SRAM阵列的边缘处且与SRAM单元紧邻的边缘伪单元。邻接的伪单元设置为邻近阱带单元。邻接的伪单元的布局、阱带单元的布局以及SRAM单元的布局彼此不同。在一些实施例中，由邻接的伪单元、阱带单元和SRAM单元的位于同一层级处的相同材料形成的结构由于各单元彼此不同的布局而具有不同的形状，例如，通过改变相对大小或位置，或者通过在邻接的伪单元、阱带单元和SRAM单元中的一个中的这一层级上不形成这种材料而在邻接的伪单元、阱带单元和SRAM单元中的另一个中形成基于这一层级上的这种材料的结构，来实现各单元的布局不同。

邻接的伪单元1031和1032的布局配置为彼此相同。邻接的伪单元1031和1032包括多个伪栅电极层400和多个伪更长的接触件700。多个伪栅电极层和多个伪更长的接触件的竖直配置可以参考关于图5的栅电极(栅极)和更长的接触件(接触件)的描述，因此，这里将省略多个伪栅电极层和多个伪更长的接触件的竖直配置以避免重复。

参考图7，每一个伪接触件700都沿着X轴连续地延伸，并且在X轴上彼此对准的各伪栅电极层400彼此间隔开。

在多个SRAM单元30的每一列中连续地形成N型阱Nwell，使得N型阱Nwell跨越第一SRAM阵列区域1010、第二SRAM阵列区域1020和该第一SRAM阵列区域与该第二SRAM阵列区域之间的邻接的伪单元延伸。因此，在同一列中，在邻接的伪单元1031或邻接的伪单元1032的邻接的伪单元中的N型区域物理地连接至形成在第一SRAM阵列区域1010中的N型阱和形成在第二SRAM阵列区域1020中的N型阱。换句话说，形成一个大的连续的阱。本领域普通技术人员将理解，第一SRAM单元区域1010、第二SRAM区域1020和邻接的伪单元区域1030中未标记为N型阱Nwell的任何区域都是P型阱Pwell。

在邻接的伪单元区域1030中，伪接触件700和伪栅电极层400交替设置在Y轴上。例如，在任意两个紧邻的伪接触件700之间，插入伪栅电极层400，并且在任意两个紧邻的伪栅电极层400之间，插入伪接触件700。

邻接的伪单元1031或1032在X轴上的长度L1与SRAM单元30的长度基本相同。邻接的伪单元1031或1032在Y轴上的宽度W1等于或小于SRAM单元30的宽度的2倍。在邻接的伪单元1031或1032在Y轴上的宽度大于SRAM单元30的宽度的2倍的情况下，形成邻接的伪单元需要相对较大的区域，因此用于形成SRAM器件的区的使用变得不那么有效。然而，在其他实施例中，邻接的伪单元1031或1032在Y轴上的宽度可以大于SRAM单元30的宽度的2倍，以便在邻接的伪单元1031或1032中提供附加的区以用于额外的金属布线。

根据一些实施例，可以利用用于形成栅电极层的材料填充邻接的伪单元，以实施上述伪栅电极层，并且利用用于形成接触件图案的材料填充邻接的伪单元，以实施上述伪接触件。也就是说，邻接的伪单元中的伪栅电极层和每一个SRAM单元中的栅电极层可以由相同的材料形成并且形成在同一层级上，并且邻接的伪单元中的伪接触件和每一个SRAM单元中的接触件可以由相同的材料形成并且形成在同一层级上。

在一些实施例中，邻接的伪单元1031和1032可以具有等于宽度W1、等于或小于伪栅电极层400的间距W2的6倍的Y间距，以减小邻接的伪单元的大小。在Y间距为6个以上栅极间距的情况下，邻近的伪单元的大小相对较大。这里，考虑或不考虑两个邻近的图案/结构/单元的Y方向或X方向上的相对位置差异，间距是重复设置的两个邻近的图案/结构/单元在X方向或Y方向上的距离。在一些实施例中，在Y轴上，SRAM单元30的栅电极层的间距可以与伪栅电极层400的间距W2相同。在一些实施例中，在Y轴上，SRAM单元30的更长的接触件的间距可以与伪接触件700的间距相同。

在一些实施例中，诸如介电材料(包括但不限于氧化硅、氮化硅或氮氧化硅)的材料可以用于填充邻接的伪单元中的介于邻接的伪栅电极层400与伪更长的接触件700之间的间隔。尽管图7中未示出，邻接的伪单元1031和1032可以在位于伪栅电极层400和伪更长的接触件700上面的层级上包括附加的层。这些附加的层可以与图9B中示出的位于伪栅电极400和伪更长的接触件700'上面的层级上的那些示例性的层相同或不同，或者与图10B中示出的位于伪栅电极400和伪更长的接触件700”上面的层级上的那些示例性的层相同或不同。

通过在两个邻近的SRAM阵列区域之间形成邻接的伪单元以代替在两个邻近的SRAM阵列之间不形成伪接触件和/或不形成伪栅电极层的传统相对更大的保留区域，根据一些实施例的SRAM器件可以具有在Y轴上跨度更小的芯片大小。

现在再次参考图6，SRAM器件还包括分别设置在第一和第二SRAM阵列区域1010和1020的一侧上的第一和第二外围电路1040和1050，使得第一和第二位线BL和BLB电连接至该第一和第二外围电路。通过选择信号使能第一和第二外围电路1040和1050以及字线驱动器(未示出)的操作，可以选择一个或多个SRAM单元30，使得存储在该SRAM单元上的数据可以被第一和第二外部电路1040和1050读出，并且施加至第一和第二位线BL和BLB的新数据可以写入该第一和第二外围电路。在一些实施例中，第一和第二外围电路1040和1050是SRAM器件的多路复用器和感测放大器，用于选择对应的位线并读取存储在SRAM单元30中的数据。在一些实施例中，附加的邻接的伪单元(未示出)可以设置在阱带单元的第一行1015与第一外围电路1040之间以及阱带单元的第三行1025与第二外围电路1050之间。

由于边缘伪单元形成在第一和第二SRAM阵列1010和1020的多个SRAM单元30的任何行的相对两端上，所以没有SRAM单元30直接暴露于第一和第二SRAM阵列1010和1020中的每一个的边缘，使得与没有边缘伪单元的SRAM阵列相比，多个SRAM单元30都可以具有更加统一的操作而不管SRAM阵列中的多个SRAM单元30的位置如何。

现在参考图8，SRAM阵列还包括介于N阱带区与SRAM单元区之间的伪区。伪区是形成具有与SRAM单元的布局和N型或P型阱带单元的布局不同的布局的伪单元的区。伪单元是指未配置为存储数据但可以配置为给予余量间隔或为SRAM阵列的电源线路径、位线路径和/或字线路径的竖直连接提供额外间隔的单元。可以类似于图6所示的边缘伪单元来配置伪单元。本领域的普通技术人员应当理解，图8所示的“N+”和“P+”表示其更长的接触件中的掺杂杂质。

在一些实施例中，具有相同布局的两个单元指的是：在不旋转两个单元中的任何一个或者通过相对于两个单元中的一个单元的边界的几何中心将该单元旋转约90°、180°或约270°，或者通过相对于一个单元的任何一个边界翻转该单元的布局的情况下，两个单元可以具有相同的布局。在一些实施例中，具有相同布局的两个单元指的是：在考虑或者不考虑制造期间发生的工艺误差/变化的情况下，两个单元具有取向相同的相同结构。在一些实施例中，具有相同布局的两个单元指的是：在考虑或者不考虑制造期间发生的工艺误差/变化的情况下，两个单元具有相同的结构，但是取向不同。

在一些实施例中，边缘伪单元、N型带单元、P型带单元和邻接的伪单元具有不同于SRAM单元的布局。本领域普通技术人员还应当理解，在一些实施例中，边缘伪单元、N型带单元、P型带单元和邻接的伪单元中的一个的布局与边缘伪单元、N型带单元、P型带单元和邻接的伪单元中的另一个的布局彼此不同。本领域普通技术人员应当理解，在一些实施例中，如果使用相同的描述来描述两个单元，则两个单元被指定为具有相同的布局。例如，两个边缘伪单元具有相同的布局，并且两个邻接的伪单元具有相同的布局，而边缘伪单元和邻接的伪单元具有不同的布局。

图9A示出图6中的区域R1的另一放大视图。

图9A所示的区域R1与图7所示的区域R1基本相同，除了每一个连续的伪接触件700都被图9A中的邻接的伪单元1031和1032中的在X轴上彼此对准的多个连续伪接触件700'代替。当邻接的伪单元1031和1032中的每一个都分别被实施为具有与SRAM单元的栅电极层和接触件分别相似或相同的伪栅电极层和伪接触件时，邻接的伪单元1031和1032中的每一个都可以提供由SRAM单元提供的相似或相同的环境。因此，与不具有在邻近的SRAM阵列区域之间形成的伪栅电极层或伪接触件的SRAM器件相比，根据图7和图9A所示的实施例的SRAM器件可以通过形成邻接的伪单元1031和1032而在制造期间具有更少的问题，这是因为在栅电极层和更长的接触件的层级上，邻接的伪单元1031和1032以及SRAM单元30中的材料组成可以具有相对较小的变化以便改善形貌并且减小应力。

根据一些实施例，尽管未示出，但是在X轴上彼此对准并且彼此间隔开的伪栅电极层400可以由单个连续的伪栅电极层代替。

在一些实施例中，尽管未在附图中示出，但是在第一金属层M1、第二金属层M2等及其间的通孔的层级处，只有一种或多种介电材料填充介于第一和第二SRAM阵列区域1010和1020之间的间隔。例如，上述参考图5的金属层和通孔未在第一金属层M1及其上面的层级处包含在邻接的伪单元1031和1032中。在这种情况下，多个伪栅电极层400和多个伪接触件700'中的每一个都是浮置导电元件，并且与用于形成第一金属层M1以及位于第一金属层M1上面的其他金属层或通孔的任何其他金属或金属合金电隔离。

本发明不限于在第一和第二SRAM阵列区域1010和1020之间的间隔中省略第一金属层M1、第二金属层M2等以及该第一金属层与该第二金属层之间的通孔。在其他实施例中，如图9B所示，在第一金属层M1、第二金属层M2等及其间的通孔的层级处，可以使用第一金属层M1、第二金属层M2等以及通孔来填充介于第一和第二SRAM阵列区域1010和1020之间的间隔。在邻接的伪单元1031和1032中包含的第一金属层M1和其上面的层级处的示例性导电图案可以包括由沿着Y轴彼此平行布置的第一金属层M1形成的伪金属层DM1、由沿着X轴彼此平行布置的第二金属层M2形成的伪金属层DM2和/或由沿着Y轴彼此平行布置的第三金属层M3形成的伪金属层DM3。

在一些实施例中，邻接的伪单元1031和1032中可以省略或包括通孔via0、via1和/或via2中的一个或多个。在一些实施例中，多个伪栅电极层400和多个伪接触件700'中的每一个都可以配置为浮置导电元件，并且与用于形成第一金属层M1以及位于第一金属层M1上面的其他金属层或通孔的任何其他金属或金属合金电隔离。

如图7、图9A和图9B所示，在邻接的伪单元1031和1032中，不形成半导体鳍；但是，本发明不限于此。

图10A和图10B示出根据本发明的一些实施例的图6中的区域R1的另一放大视图。

如图10A和图10B所示，在邻接的伪单元1031和1032中形成伪半导体鳍Dfin。在一些实施例中，每一个邻接的伪单元中的伪半导体鳍Dfins可以具有与SRAM单元30中的相同的数量。尽管未示出，但是伪半导体鳍Dfin可以沿着Y轴与SRAM单元30中的半导体鳍对准。邻接的伪单元1031和1032中的伪栅电极400、伪更长的接触件700”、伪第一金属层Dm1或伪第二金属层Dm2中的至少一个与SRAM单元30中的栅电极、更长的接触件、第一金属层和第二金属层的对应布局不同。因此，即使通过与SRAM单元30中的上述半导体鳍相同的制造工艺在相同的层级上形成伪半导体鳍Dfin，伪半导体鳍Dfin也不用于形成诸如与SRAM单元30中的那些对应的晶体管的半导体器件。本发明不局限于此。在其他实施例中，可以实施伪半导体鳍以形成晶体管，然而，通过在晶体管之间改变或省略金属布线，这些晶体管不被配置为来存储数据。

根据本发明的一个方面，通过在邻近的SRAM阵列区域之间形成上述邻接的伪单元而不是形成常规的保留区域，SRAM器件可以具有更小的芯片大小。

根据本发明的一个实施例，尽管在邻接的伪单元中没有形成有源晶体管，但是与不具有在邻近的SRAM阵列区域之间的区域中形成的伪栅电极层或伪接触件的SRAM器件相比，通过在邻接的伪单元中形成伪栅电极层和/或伪接触件，邻接的伪单元和位单元中的材料组成可以具有相对较小的变化，使得SRAM器件可以具有改善的形貌和更小的应力。

根据本发明的一个实施例，一种包括静态随机存取存储(SRAM)器件的半导体器件包括：第一SRAM阵列，包括布置为矩阵的第一多个位单元；第二SRAM阵列，包括布置为矩阵的第二多个位单元；以及多个邻接的伪单元，设置在第一SRAM阵列与第二SRAM阵列之间。多个邻接的伪单元中的每一个都包括多个伪栅电极层和多个伪接触件。半导体器件还包括从第一SRAM阵列连续延伸至第二SRAM阵列的第一类阱。第一类阱与多个伪接触件的部分直接接触。

在一些实施例中，所述第一SRAM阵列和所述第二SRAM阵列在第一方向上彼此对准，并且在所述多个邻接的伪单元中，所述多个伪接触件和所述多个伪栅电极层在所述第一方向上交替布置。

在一些实施例中，所述多个伪接触件中的在与所述第一方向垂直的第二方向上彼此对准的两个或更多个伪接触件彼此间隔开，并且所述多个伪栅电极层中的在所述第二方向上彼此对准的伪栅电极层彼此间隔开。

在一些实施例中，所述多个伪接触件中的至少一个在与所述第一方向垂直的第二方向上连续延伸跨越所述多个邻接的伪单元。

在一些实施例中，在所述多个邻接的伪单元中，所述多个伪栅电极层中的在所述第二方向上彼此对准的伪栅电极层彼此间隔开。

在一些实施例中，所述第一SRAM阵列还包括位于所述第一多个位单元的相对两侧上的第一多个边缘伪单元和为所述第一多个位单元提供固定电位的第一阱带单元，所述第二SRAM阵列还包括位于所述第二多个位单元的相对两侧上的第二多个边缘伪单元和为所述第二多个位单元提供固定电位的第二阱带单元，并且所述多个邻接的伪单元设置在所述第一阱带单元与所述第二阱带单元之间。

在一些实施例中，所述第一类阱为N型阱，并且所述存储器件还包括位于所述第一类阱的相对两侧上的第一和第二P型阱。

在一些实施例中，所述第一类阱延伸至在所述第一方向上彼此对准的第一阱带单元的全部和第二阱带单元的全部。

在一些实施例中，所述第一阱带单元和所述第二阱带单元包括具有与任何位单元的布局和任何邻接的伪单元的布局不同的布局的N型阱带单元，并且包括在所述N型阱中的N+半导体材料，所述N+半导体材料电连接至第一电源线以提供所述固定电位中的一个，并且所述第一阱带单元和所述第二阱带单元包括具有与任何位单元的布局和任何邻接的伪单元的布局不同的布局的P型阱带单元，并且包括在所述N型阱外侧的区域中的P+半导体材料，所述P+半导体材料电连接至与所述第一电源线电隔离的第二电源线以提供所述固定电位中的另一个。

在一些实施例中，所述第一多个位单元与所述第二多个位单元之间的每一个阱带单元都为N型阱带单元，或者所述第一多个位单元与所述第二多个位单元之间的每一个阱带单元都为P型阱带单元。

在一些实施例中，每一个邻接的伪单元在与所述第一方向垂直的第二方向上的长度与所述第一多个位单元和所述第二多个位单元中的一个多个位单元的长度基本相同，并且每一个邻接的伪单元在所述第一方向上的宽度等于或小于所述第一多个位单元和所述第二多个位单元中的所述一个多个位单元的宽度的2倍。

在一些实施例中，每一个位单元都包括多个半导体鳍，并且每一个邻接的伪单元都不包括任何半导体鳍。

在一些实施例中，该半导体器件还包括：金属层，包括设置在同一层级上并且由相同材料制成的多个图案，其中：所述金属层的多个图案中的第一组图案设置在所述位单元中的一个位单元中，并且所述金属层的多个图案中的第二组图案设置在所述邻接的伪单元中的一个邻接的伪单元中，并且所述第一组图案中的一个或多个电连接至所述一个位单元中的栅电极层中的一个，并且所述第二组图案中的任何图案与所述一个邻接的伪单元中的任何伪栅电极层电隔离。

在一些实施例中，所述多个邻接的伪单元中的任何邻接的伪单元具有与所述第一多个位单元和所述第二多个位单元的任何位单元的布局不同的布局。

根据本发明的一个实施例，一种存储器件包括：第一和第二外围电路；包括第一多个位单元的第一阵列和包括第二多个位单元的第二阵列，第一阵列和第二阵列设置在第一与第二外围电路之间，第一多个位单元的位线电连接至第一外围电路，并且第二多个位单元的位线电连接至第二外围电路；以及多个邻接的伪单元，设置在第一和第二阵列之间。多个邻接的伪单元包括多个伪栅电极层、多个伪接触件和物理连接至形成在第一阵列中的第一类阱和形成在第二阵列中的第一类阱的第一类阱。多个伪栅电极层以及第一多个和第二位单元的栅电极由相同的材料形成。多个伪接触件以及第一多个和第二位单元的接触件由相同的材料形成。

在一些实施例中，该存储器件还包括：第一行阱带单元，设置在所述第一外围电路与所述第一阵列之间；第二行阱带单元，设置在所述第一阵列与所述邻接的伪单元之间；第三行阱带单元，设置在所述第二阵列与所述邻接的伪单元之间；以及第四行阱带单元，设置在所述第二外围电路与所述第二阵列之间。

在一些实施例中，所述阱带单元为N型阱带单元或P型阱带单元，所述N型阱带单元包括与任何位单元的布局和任何邻接的伪单元的布局不同的布局并且包括在所述N型阱中的N+半导体材料，所述N+半导体材料电连接至第一电源线，并且所述P型阱带单元包括与任何位单元的布局和任何邻接的伪单元的布局不同的布局并且包括在所述N型阱外侧的区域中的P+半导体材料，所述P+半导体材料电连接至与所述第一电源线电隔离的第二电源线。

在一些实施例中，所述多个伪栅电极层的一个或多个和所述多个伪接触件中的一个或多个是电浮置的。

根据本发明的一个实施例，一种存储器件包括：第一多个位单元，连续布置在列方向上；以及第二多个位单元，连续布置在列方向上并且在列方向上与第一多个位单元对准。第一多个位单元和第二多个位单元通过包括一个或多个伪栅电极层和一个或多个伪接触件的邻接的伪单元彼此间隔开。一个或多个伪栅电极层和每一个位单元中的栅电极层由相同的材料形成并且形成在同一层级上，并且一个或多个伪接触件和每一个位单元中的接触件由相同的材料形成并且形成在同一层级上。存储器件还包括：金属层，设置在位于伪栅电极层的层级上面的层级上。金属层电连接至每一个位单元的栅电极层，并且与邻接的伪单元的一个或多个伪栅电极层电隔离。

在一些实施例中，每一个伪接触件都在与所述列方向垂直的方向上接触所述邻接的伪单元的相对边缘。

以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个实施例。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (20)

1.一种包括静态随机存取存储(SRAM)器件的半导体器件，包括：

第一静态随机存取存储阵列，包括布置为矩阵的第一多个位单元；

第二静态随机存取存储阵列，包括布置为矩阵的第二多个位单元；以及

多个邻接的伪单元，被配置为不具有任何电功能且设置在所述第一静态随机存取存储阵列与所述第二静态随机存取存储阵列之间，

其中：

所述多个邻接的伪单元中的每一个都包括：

多个伪栅电极层；和

多个伪接触件，并且

所述半导体器件还包括从所述第一静态随机存取存储阵列连续延伸至所述第二静态随机存取存储阵列的第一类阱，所述第一类阱与所述多个伪接触件的部分直接接触。

2.根据权利要求1所述的半导体器件，其中：

所述第一静态随机存取存储阵列和所述第二静态随机存取存储阵列在第一方向上彼此对准，并且

在所述多个邻接的伪单元中，所述多个伪接触件和所述多个伪栅电极层在所述第一方向上交替布置。

3.根据权利要求2所述的半导体器件，其中，所述多个伪接触件中的在与所述第一方向垂直的第二方向上彼此对准的两个或更多个伪接触件彼此间隔开，并且所述多个伪栅电极层中的在所述第二方向上彼此对准的伪栅电极层彼此间隔开。

4.根据权利要求2所述的半导体器件，其中，所述多个伪接触件中的至少一个在与所述第一方向垂直的第二方向上连续延伸跨越所述多个邻接的伪单元。

5.根据权利要求4所述的半导体器件，其中，在所述多个邻接的伪单元中，所述多个伪栅电极层中的在所述第二方向上彼此对准的伪栅电极层彼此间隔开。

6.根据权利要求1所述的半导体器件，其中：

所述第一静态随机存取存储阵列还包括位于所述第一多个位单元的相对两侧上的第一多个边缘伪单元和为所述第一多个位单元提供固定电位的第一阱带单元，

所述第二静态随机存取存储阵列还包括位于所述第二多个位单元的相对两侧上的第二多个边缘伪单元和为所述第二多个位单元提供固定电位的第二阱带单元，并且

所述多个邻接的伪单元设置在所述第一阱带单元与所述第二阱带单元之间。

7.根据权利要求1所述的半导体器件，其中：

所述第一类阱为N型阱，并且

所述存储器件还包括位于所述第一类阱的相对两侧上的第一和第二P型阱。

8.根据权利要求1所述的半导体器件，其中，所述第一类阱延伸至在第一方向上彼此对准的第一阱带单元的全部和第二阱带单元的全部。

9.根据权利要求8所述的半导体器件，其中：

所述第一阱带单元和所述第二阱带单元包括具有与任何位单元的布局和任何邻接的伪单元的布局不同的布局的N型阱带单元，并且包括在所述N型阱中的N+半导体材料，所述N+半导体材料电连接至第一电源线以提供固定电位中的一个，并且

所述第一阱带单元和所述第二阱带单元包括具有与任何位单元的布局和任何邻接的伪单元的布局不同的布局的P型阱带单元，并且包括在所述N型阱外侧的区域中的P+半导体材料，所述P+半导体材料电连接至与所述第一电源线电隔离的第二电源线以提供所述固定电位中的另一个。

10.根据权利要求9所述的半导体器件，其中，所述第一多个位单元与所述第二多个位单元之间的每一个阱带单元都为N型阱带单元，或者所述第一多个位单元与所述第二多个位单元之间的每一个阱带单元都为P型阱带单元。

11.根据权利要求1所述的半导体器件，其中，每一个邻接的伪单元在与第一方向垂直的第二方向上的长度与所述第一多个位单元和所述第二多个位单元中的一个多个位单元的长度基本相同，并且每一个邻接的伪单元在所述第一方向上的宽度等于或小于所述第一多个位单元和所述第二多个位单元中的所述一个多个位单元的宽度的2倍。

12.根据权利要求1所述的半导体器件，其中，每一个位单元都包括多个半导体鳍，并且每一个邻接的伪单元都不包括任何半导体鳍。

13.根据权利要求1所述的半导体器件，还包括：金属层，包括设置在同一层级上并且由相同材料制成的多个图案，

其中：

所述金属层的多个图案中的第一组图案设置在所述位单元中的一个位单元中，并且所述金属层的多个图案中的第二组图案设置在所述邻接的伪单元中的一个邻接的伪单元中，并且

所述第一组图案中的一个或多个电连接至所述一个位单元中的栅电极层中的一个，并且所述第二组图案中的任何图案与所述一个邻接的伪单元中的任何伪栅电极层电隔离。

14.根据权利要求1所述的半导体器件，其中，所述多个邻接的伪单元中的任何邻接的伪单元具有与所述第一多个位单元和所述第二多个位单元的任何位单元的布局不同的布局。

15.一种存储器件，包括：

第一外围电路和第二外围电路；

包括第一多个位单元的第一阵列和包括第二多个位单元的第二阵列，所述第一阵列和所述第二阵列设置在所述第一外围电路与所述第二外围电路之间，其中，所述第一多个位单元的位线电连接至所述第一外围电路，并且所述第二多个位单元的位线电连接至所述第二外围电路；以及

多个邻接的伪单元，被配置为不具有任何电功能且设置在所述第一阵列与所述第二阵列之间，

其中：

所述多个邻接的伪单元包括：

多个伪栅电极层；

多个伪接触件；和

第一类阱，物理连接至形成在所述第一阵列中的第一类阱和形成在所述第二阵列中的第一类阱，并且与所述多个伪接触件的部分直接接触，并且

所述多个伪栅电极层以及所述第一多个位单元和所述第二多个位单元的栅电极由相同的材料形成，并且所述多个伪接触件以及所述第一多个位单元和所述第二多个位单元的接触件由相同的材料形成。

16.根据权利要求15所述的存储器件，还包括：

第一行阱带单元，设置在所述第一外围电路与所述第一阵列之间；

第二行阱带单元，设置在所述第一阵列与所述邻接的伪单元之间；

第三行阱带单元，设置在所述第二阵列与所述邻接的伪单元之间；以及

第四行阱带单元，设置在所述第二外围电路与所述第二阵列之间。

17.根据权利要求16所述的存储器件，其中：

所述阱带单元为N型阱带单元或P型阱带单元，

所述N型阱带单元包括与任何位单元的布局和任何邻接的伪单元的布局不同的布局并且包括在所述N型阱中的N+半导体材料，所述N+半导体材料电连接至第一电源线，并且

所述P型阱带单元包括与任何位单元的布局和任何邻接的伪单元的布局不同的布局并且包括在所述N型阱外侧的区域中的P+半导体材料，所述P+半导体材料电连接至与所述第一电源线电隔离的第二电源线。

18.根据权利要求15所述的存储器件，其中，所述多个伪栅电极层的一个或多个和所述多个伪接触件中的一个或多个是电浮置的。

19.一种存储器件，包括：

第一多个位单元，连续布置在列方向上；以及

第二多个位单元，连续布置在所述列方向上并且在所述列方向上与所述第一多个位单元对准，

其中：

所述第一多个位单元和所述第二多个位单元通过包括一个或多个伪栅电极层和一个或多个伪接触件的邻接的伪单元彼此间隔开，所述邻接的伪单元被配置为不具有任何电功能，并且

所述一个或多个伪栅电极层和每一个位单元中的栅电极层由相同的材料形成并且形成在同一层级上，并且所述一个或多个伪接触件和每一个位单元中的接触件由相同的材料形成并且形成在同一层级上，所述存储器件还包括在位于所述伪栅电极层的层级上面的层级上设置的金属层，所述金属层电连接至每一个位单元的栅电极层并且与所述邻接的伪单元的所述一个或多个伪栅电极层电隔离。

20.根据权利要求19所述的存储器件，其中，每一个伪接触件都在与所述列方向垂直的方向上接触所述邻接的伪单元的相对边缘。

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