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TW201816879A - 積體電路結構與其製造方法 - Google Patents

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TW201816879A
TW201816879A TW106115429A TW106115429A TW201816879A TW 201816879 A TW201816879 A TW 201816879A TW 106115429 A TW106115429 A TW 106115429A TW 106115429 A TW106115429 A TW 106115429A TW 201816879 A TW201816879 A TW 201816879A
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廖志騰
邱意為
翁子展
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Abstract

一種積體電路結構，包括半導體基板，基板包括長條半導體，第一凹槽，於兩相鄰之條狀半導體之間形成，第二凹槽，於第一凹槽之中形成，以及隔離區域，位於第一凹槽及第二凹槽之間。第二凹槽具有較第一凹槽低之深度。

Description

積體電路結構與其製造方法
本揭露係有關一種積體電路結構與其製造方法，且特別有關於一種於半導體基板中形成凹槽之結構及其製造方法。
在鰭式場效電晶體(FinFETs)的形成中，通常開始時半導體基板會先被蝕刻，以在半導體基板中形成複數凹槽。在凹槽之間的半導體基板部分為複數長條半導體，鰭式場效電晶體於此之上形成。為了降低圖案負載效應(pattern-loading effect)，複數虛置長條半導體於形成長條半導體時同時形成。虛置長條半導體之殘餘部分通常於去除虛置鰭式半導體後殘留下來。
本發明包括一種積體電路結構，包括半導體基板，具有複數長條半導體；第一凹槽，沿著長條半導體之中兩相鄰之長條半導體之間形成；第二凹槽，形成於第一凹槽之中；隔離區域，位於第一凹槽及第二凹槽之間，第二凹槽具有低於第一凹槽之深度。
本發明亦包括一種積體電路結構，包括半導體基 板；複數隔離區域，延伸至半導體基板之中；第一及第二長條半導體，位於半導體基板之中。第一長條半導體為冠狀長條半導體，包括底座，位於隔離區域；複數鰭式半導體，直接位於底座之上；第二長條半導體為單鰭式長條半導體；第一凹槽，位於兩相鄰第一長條半導體之間；第二凹槽，形成於第一凹槽之中；第二凹槽延伸自兩相鄰之第一長條半導體之底部至半導體基板之較低部分；隔離區域包括延伸進入第二凹槽之第一部分；第二凹槽及第一長條半導體之底座具有大抵上相同之寬度；第三凹槽，位於兩相鄰第二長條半導體之間；第四凹槽，形成於第三凹槽之中；第四凹槽延伸自兩相鄰之第二長條半導體之底部至半導體基板之較低部分；隔離區域包括延伸進入第四凹槽之第二部分，且第四凹槽及第二長條半導體具有大抵上相同之寬度。
本發明亦包括一種積體電路結構的製造方法，包括自一半導體基板形成第一長條半導體及第二長條半導體；蝕刻第一長條半導體；蝕刻一部分半導體基板，部分直接位於蝕刻後之第一條狀半導體之下以形成一凹槽。
20‧‧‧基板
22‧‧‧墊氧化層
24‧‧‧硬罩幕
26‧‧‧溝槽
28、128A、128B、228A、228B‧‧‧長條半導體
34‧‧‧犧牲間隔層
36‧‧‧底層
36’‧‧‧殘留部分
38‧‧‧中間層
40‧‧‧上層
42‧‧‧三層結構
44‧‧‧開口
46、48‧‧‧凹槽
47、49、49’‧‧‧虛線
52‧‧‧介電區域/材料
54‧‧‧襯氧化物
56‧‧‧介電材料
58‧‧‧淺溝槽隔離區
60‧‧‧閘極堆疊
62‧‧‧虛置閘極堆疊
64‧‧‧閘極介電質
66‧‧‧虛置閘極電極
68‧‧‧閘極間隔物
70‧‧‧置換閘極
72‧‧‧閘極介電層
74‧‧‧閘極電極
76‧‧‧源極/汲極矽化物區域
78‧‧‧源極/汲極接觸栓塞
82‧‧‧層間介電質
100‧‧‧晶圓
130A、130B‧‧‧底座
130A’、130B’‧‧‧上表面
132A、132B、232A、232B‧‧‧鰭式半導體
168、268‧‧‧磊晶區
180、280‧‧‧鰭式場效電晶體
200‧‧‧流程圖
202、204、206、208、210、212、214、216、218、220、222、224‧‧‧流程圖步驟
W1、W1’、W2、W2’‧‧‧寬度
D2、D3‧‧‧深度
以下將配合所附圖式詳述本發明之實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪示且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本發明的特徵。
第1-9、10A-10B、11-13圖為根據一些實施例形成隔離區域及鰭式場效電晶體之中間階段之剖面圖。
第14圖係根據一些實施例繪示出隔離區域及鰭式場效電晶體之形成方法之流程圖。
以下公開許多不同的實施方法或是例子來實行所提供之標的之不同特徵，以下描述具體的元件及其排列的實施例以闡述本發明。當然這些實施例僅用以例示，且不該以此限定本發明的範圍。例如，在說明書中提到第一特徵形成於第二特徵之上，其包括第一特徵與第二特徵是直接接觸的實施例，另外也包括於第一特徵與第二特徵之間另外有其他特徵的實施例，亦即，第一特徵與第二特徵並非直接接觸。此外，在不同實施例中可能使用重複的標號或標示，這些重複僅為了簡單清楚地敘述本發明，不代表所討論的不同實施例及/或結構之間有特定的關係。
此外，其中可能用到與空間相關用詞，例如“在...下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，這些空間相關用詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間相關用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相關形容詞也將依轉向後的方位來解釋。
根據各種示例性實施例，本發明提供隔離區域、鰭式場效電晶體及其形成方法。形成隔離區域及鰭式場效電晶體之中間階段被繪示於此揭露。在此並討論一些實施例的變 型。在各種圖示及示意性實施例中，相似的參考編號被用於代表相似的元件。
根據一些實施例，第1圖至第13圖繪示形成鰭式場效電晶體中間階段之剖面圖。如第1圖至第13圖所示之步驟被示意性地繪示於圖14中之流程圖200中。
第1圖繪示基板20之剖面圖，基板為晶圓100之一部份。基板20可為塊體基板或絕緣體上之半導體基板。根據本發明之一些實施例，基板20由半導體材料所形成，包括但不限於矽鍺(Silicon germanium)、碳化矽(Silicon carbon)、鍺(germanium)，以及III-V族半導體化合物如GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或相近之化合物。基板20可被淡摻雜p型或n型雜質。
墊氧化層22和硬罩幕24形成於半導體基板20之上。相應之步驟被繪示於第14圖中流程圖之步驟202中。根據本發明之一些實施例，墊氧化層22由氧化矽(silicon oxide)所形成，其可藉由氧化半導體基板20之表面層所形成。硬罩幕24可由氮化矽、氮氧化矽、碳化矽、碳氮化矽或相近之化合物所形成。根據本發明之一些實施例，硬罩幕24由氮化矽所形成，例如以低壓化學氣相沉積(Low-Pressure Chemical Vapor Deposition，簡稱LPCVD)製成。根據本發明之其他實施例，罩幕層24由矽之熱氮化處理、電漿增強化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition，簡稱PECVD)、或陽極電漿氮化所形成。
請參照第2圖，圖案化硬罩幕24、墊氧化層22及基 板20以形成溝槽26。因此形成長條半導體128A、128B、228A和228B。相應之步驟被繪示於第14圖中流程圖之步驟204中。在本描述中，長條半導體128A、128B、228A和228B被統稱為長條半導體28。溝槽26延伸至半導體基板20之中且隔開長條半導體128A、128B、228A和228B。在晶圓100之俯視圖之中，溝槽26有於縱向相互平行之延伸部分。此外，在晶圓100之俯視圖之中，每一或其中一些長條半導體128A、128B、228A和228B可被對應之溝槽26包圍。根據本發明之一些實施例，溝槽26之深度D1介於大約100奈米與大約150奈米之間。應當理解的是在本說明書中所揭露之數值僅為例子，在不改變本發明之原則下也可採用不同之數值。
根據本發明之一些實施例，長條半導體128A及128B被稱為冠狀長條半導體。長條半導體128A包括底座130A及底座130A之上之長條半導體132A。長條半導體128B包括底座130B及底座130B之上之長條半導體132B。雖然第2圖中繪示兩條長條半導體132A(或132B)於底座130A(或130B)之上，於對應之底座130A或130B之上之長條半導體132A或132B之數量可為任何整數，如1、2、3、4、5或更多，其數量取決於設計之鰭式場效電晶體之驅動電流。底座130A之上表面130A’和底座130B之上表面130B’大抵上可為平面或微凹陷之曲面。
根據本發明之一些實施例，長條半導體228A和228B為單鰭式長條半導體，其中長條半導體228A和228B之側壁大抵上是直的且連續地從上往下延伸，且無底座形成。
根據本發明之一些實施例，長條半導體128A、 128B、228A和228B之形成包括蝕刻半導體基板20以形成長條半導體132A及132B，形成犧牲間隔層34以覆蓋長條半導體132A及132B之側壁及底部，且利用犧牲間隔層34及硬罩幕24之組合形成蝕刻幕罩以進一步蝕刻基板20。因此形成底座130A和130B。長條半導體228A和228B無形成於其側壁上之犧牲間隔層34，因此無半導體底座形成於其下。相反地，長條半導體228A和228B之上部可與長條半導體132A和132B同時形成，長條半導體228A和228B之底部於形成半導體底座130A和130B時形成。長條半導體228A和228B之底部從而可大抵上與底座130A和130B之底部同平面。隨後去除犧牲間隔層34。
可分配長條半導體132A、132B、228A和228B及其組合以形成複數有著均勻節距之細長長條，因此可降低形成長條半導體28中之負載效應。此外，根據本發明之一些實施例，長條半導體132A、132B、228A和228B可被設計為有同樣之寬度W1。長條半導體128A和228A為主動區域，鰭式場效電晶體於此之上形成。長條半導體128B和228B為虛置圖案，不會被用於形成鰭式場效電晶體。因此，於隨後之步驟，虛置長條半導體128B和228B被去除。
應注意的是，雖然長條半導體128A、128B、228A和228B在此被繪示為靠近彼此，但它們在一些實施例中可用任意組合位於晶粒上不同之區域。舉例來說，半導體區域128A和128B可位於第一元件區域，且半導體區域228A和228B可位於與第一元件區域分離之第二元件區域。根據本發明之其他實施例，長條半導體128A、128B、228A和228B可如圖所示排列。
請參照第3圖，形成圖案化之微影罩幕。相應之步驟被繪示於第14圖中流程圖之步驟206中。根據本發明之一些實施例，圖案化之微影罩幕包括三層結構42，結構包括底層36，底層36之上之中間層38及中間層38之上之上層40。根據本發明之一些實施例，底層36和上層40由光阻所形成。中間層38可由無機材料所形成，其可為碳化物(如碳氮化矽)、氮化物(如氮化矽)、氮氧化物(如氮氧化矽)、氧化物(如氧化矽)或相近之化合物。上層40被圖案化以形成開口44，開口垂直地對準於欲去除之虛置圖案。
接下來，進行非等向性蝕刻。以圖案化之上層40(如第3圖所示)為蝕刻罩幕蝕刻中層38，因此上層40之圖案被轉移至中層38中。在中層38之圖案化過程中，上層40至少部分地或完全地被消耗。在蝕穿中層38之後，非等向地圖案化底層36，其中中層38被用於做為蝕刻罩幕。上層40也完全消耗於下層36之圖案化過程中，若其未被完全消耗於中層38之圖案化過程中。
在蝕刻過程中，硬罩幕24與墊氧化層22於特定時間被暴露，隨後被蝕刻以暴露其下之虛置長條半導體132B和228B。得到之結構如第4圖所示。暴露之虛置長條半導體132B和228B隨後被蝕刻。相應之步驟被繪示於第14圖中流程圖之步驟208中。此外，隨著底層36之消耗以及長條半導體132B之完全去除，半導體底座130B也被暴露。半導體底座130B和虛置長條半導體128B隨後被以非等向性蝕刻製程蝕刻直到其被完全去除。
根據本發明之一些實施例，在完全去除虛置長條半導體128B及228B後蝕刻仍在繼續，因此形成凹槽46和48，如第5圖所示。相應之步驟被繪示於第14圖中流程圖之步驟210中。根據本發明之一些實施例，在形成凹槽46和48之後且當蝕刻結束時，下層36仍然有殘留部分36’未被完全消耗。此可由調整蝕刻配方所達成。殘留部分36’有著保持凹槽46及48之寬度為對應之虛置長條半導體128B和228B之寬度的功能。此外，可選擇層36、38及40等等之厚度以具有適當之數值進而確保殘留部分36’存在。
隨後去除下層36之殘留部分，例如於灰化製程中去除。其得到之結構如第6圖所示。此製程被控制，以使完全去除虛置長條半導體128B和228B之後，蝕刻繼續進行以進一步蝕刻其下之半導體基板20。在得到的結構中，凹槽46和48自長條半導體128A和228A之底層進一步向下延伸至基板20內。根據本發明之一些實施例，形成凹槽46且有V型剖面，形成凹槽48且有U型剖面。應當理解的是，於實際製程中，V型及U型可略為圓化，且示意之直側壁及底部可略為彎曲。舉例來說，凹槽46可有如同虛線47之所示之形狀，其中凹槽46之側邊及底部略為彎曲而非全直。此外，隨著凹槽46之進一步彎曲，凹槽46之形狀可接近於半圓形(碗狀)。凹槽48之U型也可有如同虛線49之所示之形狀，其中底部有2、3個或更多凹陷區。凹陷區是由在底層36(如第4圖)及長條半導體132B和130B中不同之蝕刻速率所造成，且凹陷區通過條狀半導體132B和130B中比底層36更快之蝕刻速率產生。因此，凹陷區直接產生於被蝕刻之長 條半導體132B之下且與之對準(如第4圖)。此外，凹陷區之數目與長條半導體132B之數目相同。
根據本發明之一些實施例，利用調整蝕刻配方和層36、38和40之厚度，凹陷部可反過來變成突出部，如同虛線49’所示。因此，突出直接產生於長條半導體132B之下且與之垂直對準(如第4圖)，其中突出部之數量與長條半導體132B之數目相同。根據其他實施例，藉由調整蝕刻配方及調整層36、38及40之厚度，凹槽48之底部大抵上共平面且無凹陷及突出。
根據本發明之一些實施例，長條半導體228A之寬度W1大抵上與凹槽46之寬度W1’相同，舉例來說，有小於百分之二十或百分之十之W1之寬度差異。相似地，長條半導體128A之寬度W2大抵上與凹槽48之寬度W2’相同，舉例來說，有小於百分之二十或百分之十之W2之寬度差異。
凹槽46及48之形成有利地幫助釋放晶圓100之中之應力，因此凹槽46及48之形成改善了鰭式場效電晶體之效能。為了有顯著的元件效能改善，凹槽46之深度D2及凹槽48之深度D3被製作成大於大約2奈米。據例來說，深度D2可介於大約4奈米及大約5奈米之間，深度D3可介於大約8奈米及大約10奈米之間。凹槽46之深度D2可比凹槽48之深度D3小。根據本發明之一些實施例，比例D3/D2介於大約1.5及大約3之間。
請參照第7圖，形成介電區域/材料52以填補第6圖中所示的溝槽26及凹槽46和48。相應之步驟被繪示於第14圖中流程圖之步驟212中。根據本發明之一些實施例，介電區域52包括襯氧化物54及於襯氧化物54之上之介電材料56。襯氧化物 54可形成保形層，其水平部分及垂直部分有著相近之厚度。襯氧化物54之厚度可介於大約10Å及大約50Å之間。根據本發明之一些實施例，襯氧化物54藉由於含氧環境中氧化晶圓100所形成，例如利用矽之局部氧化法(Local Oxidation of Silicon，簡稱LOCOS)，其中氧氣(O2)可被包括於相對應之製程氣體中。根據本發明之其他實施例，襯氧化物54藉由臨場蒸氣產生技術(In-Situ Steam Generation，簡稱ISSG)所形成，舉例來說，藉由水蒸氣或氫氣(H2)及氧氣(O2)之組合氣體以氧化暴露之半導體基板20及長條半導體128A和228A。ISSG氧化法可於高溫下執行。根據其他實施例，襯氧化物54以沉積技術形成，如次大氣壓化學氣相沉積法(Sub Atmospheric Chemical Vapor Deposition，簡稱SACVD)。
介電材料56隨後被形成以填補溝槽26及凹槽46和48剩下之部分，其得到之結構如第7圖所示。介電材料56可由氧化矽、碳化矽、氮化矽或由其多層所形成。形成介電材料56之方法可從可流動式化學氣相沉積(Flowable Chemical Vapor Deposition，簡稱FCVD)、旋轉塗佈、化學氣相沉積(Chemical Vapor Deposition，簡稱CVD)、原子層沉積(Atomic Layer Deposition，簡稱ALD)、高密度電漿化學氣相沉積(High-Density Plasma Chemical Vapor Deposition，簡稱HDPCVD)及LPCVD之中所選擇。
根據本發明一些使用FCVD之實施例，含有矽及氮之前驅物(舉例來說，三甲矽烷基胺(trisilylamine，簡稱TSA)或二甲矽烷基胺(disilylamine，簡稱DSA)被使用，因此形成之 介電材料56為可流動的(如果凍狀)。根據本發明之一些實施例，可流動之介電材料56使用以烷胺基矽烷(alkylamino silane)為主之前驅物形成。在沉積過程中，電漿被開啟以活化氣相前驅物進而形成可流動的氧化物。在介電材料56形成後，進行退火/固化步驟，其將可流動的介電材料56轉化為固態介電材料。
隨後執行平坦化如化學機械研磨(Chemical Mechanical Polish，簡稱CMP)，如第8圖所示。相應之步驟被繪示於第14圖中流程圖之步驟214中。隔離區域52剩下之部分被稱為淺溝槽隔離(Shallow Trench Isolation，簡稱STI)區58。罩幕層24可被用作CMP停止層，因此罩幕層24之上表面大抵上和STI區域58之上表面共平面。在第8圖及隨後之圖中，襯氧化物54和介電層56(見第7圖)仍存在，雖然它們可能不被單獨表示。襯氧化物54和介電層56之間之介面可因不同之材料特性，如不同之材料和/或不同之密度而被區分，或無法被區分。
隨後去除罩幕層24。罩幕層24若由氮化矽所形成，可用使用熱磷酸(H3PO4)作為蝕刻劑之濕製程去除。接下來，凹蝕STI區58，襯墊層22可被以同樣之製程去除。因此產生鰭式半導體132A及232A。其得到之結構如第9圖所示。STI區58之凹蝕被繪示於第14圖中流程圖之步驟216中。STI區58之凹蝕可用等向蝕刻製程進行，其可為乾蝕刻製程或濕蝕刻製程。根據本發明之一些實施例，STI區58之凹蝕使用乾蝕刻製程進行，使用包括氨氣(NH3)和三氟化氮(NF3)之製程氣體。根據本發明之替代實施例，STI區58之凹蝕以濕蝕刻方式進行，其中蝕刻劑溶液為稀釋之氟化氫(HF)溶液，其HF濃度可低於大 約百分之一。
STI區58之凹蝕造成鰭式半導體132A和232A突出至STI區58之上表面之上。根據本發明之一些實施例，STI區58直接位於底座130A之上之部分被去除，剩下之STI區58上表面大抵上共平面於或略低於底座130A之上表面。根據本發明之一些實施例，直接位於底座130A之上之STI區58的部分有一些部分殘留，因此剩下之STI區58之上表面高於底座130A之上表面。
根據本發明之一些實施例，第10A圖說明虛置閘極堆疊62的形成。相應之步驟被繪示於第14圖中流程圖之步驟218中。虛置閘極堆疊62可包括虛置閘極介電質64及虛置閘極介電質64之上之虛置閘極電極66。虛置閘極介電質64可由氧化矽所形成。根據一些實施例，虛置閘極電極66可由多晶矽所形成。第10B圖示意於第10A圖顯示之構造之剖面圖，其中剖面圖可從包括第10A圖中任一10B-10B線之垂直面獲得。請參照第10A圖及第10B圖，虛置閘極堆疊62形成在各個鰭式半導體132A或232A之中間部分的側壁及上表面，鰭式半導體132A和232A的末端則被露出。閘極間隔物68形成在虛置閘極堆疊62之側壁上。
接著，如第11圖中所示，以蝕刻製程去除鰭式半導體132A和232A之末端暴露部分，其中被去除的鰭式半導體132A和232A部分以虛線表示。相應之步驟被繪示於第14圖中流程圖之步驟220中。第11圖中所示之剖面圖也可從和第10B圖中所示之同樣的垂直面交叉線11-11(其經過鰭式半導體132A/232A之未被覆蓋部分)取得。在蝕刻之後，直接位於虛置 閘極堆疊62之下的鰭式半導體132A和232A部分仍殘留。由於未被蝕刻之鰭式半導體132A和232A部分並不在示意之平面中，它們在第11圖之中以虛線表示。
請參照第12圖，執行磊晶被以再生長磊晶區168及268。磊晶區168從底座130A之上表面生長。磊晶區268從剩餘之條狀半導體228A之上表面生長。磊晶區168及268形成鰭式場效電晶體之源極/汲極區。磊晶步驟被繪示於第14圖中流程圖之步驟222中。根據本發明之一些實施例，當所欲之鰭式場效電晶體之導電性為p型鰭式場效電晶體，磊晶區168及268可由矽鍺摻雜p型雜質(如硼)所構成。當所欲之鰭式場效電晶體之導電性為n型鰭式場效電晶體，磊晶區168及268可由矽磷所構成。根據一些實施例，磊晶區168及268可有向上晶面和向下晶面或其他形狀。
隨後進行複數製程步驟以完成鰭式場效電晶體180和280的形成，其中鰭式場效電晶體180代表從冠狀主動區域128A形成之鰭式場效電晶體，鰭式場效電晶體280代表從單鰭式主動區域228A形成之鰭式場效電晶體。示例性之鰭式場效電晶體被繪示於第13圖，其以180/280標記代表鰭式場效電晶體180及280可有相似之剖面。第10A圖所示之虛置閘極堆疊60被置換閘極70所取代，置換閘極70之一被繪示於第13圖。相應之步驟被繪示於第14圖中流程圖之步驟224中。每一置換閘極70包括位於鰭式半導體132A或232A上表面和側壁之上之閘極介電層72，以及位於閘極介電層72之上之閘極電極74。閘極介電層72可由熱氧化所形成，因此可包括熱氧化矽。閘極介電層 72之形成也可包括一或複數沉積步驟，形成之閘極介電層72可包括高介電常數介電材料或非高介電常數介電材料。閘極電極74隨後形成於閘極介電層72之上，其可由金屬堆疊所形成。形成元件之製程不予贅述。源極/汲極矽化物區域76形成在源極/汲極區域168/268表面之上。源極/汲極接觸栓塞78形成在層間介電質(Inter-Layer Dielectric，簡稱ILD)82中且與源極/汲極矽化物區域76電連結。
請回頭參照第12圖，凹槽46和48被繪示形成於相同之晶圓100及相同晶粒之中，晶粒可由單粒化晶圓100得到。根據本發明之替代實施例，凹槽46可被形成於不含凹槽48之晶片或晶圓之上，凹槽48可被形成於不含凹槽46之晶片或晶圓之上。當凹槽46和凹槽48在不同之晶片上形成時，凹槽46和48的深度可獨自地被調整以達成最佳降低應力之結果。
本發明之一些實施例有一些有利的特徵。藉由在半導體晶圓和晶片中形成凹槽，可降低晶圓和晶片之應力，改善形成於晶圓和晶片之鰭式場效電晶體之元件效能。最佳化之凹槽深度和製程可從進行於樣品晶圓上之實驗決定，因此當本發明之實施例在實施時，將無額外之晶圓製造成本。
根據本發明之一些實施例，積體電路結構，包括半導體基板，具有複數長條半導體；第一凹槽，沿著長條半導體之中兩相鄰之長條半導體之間形成；第二凹槽，形成於第一凹槽之中；隔離區域，位於第一凹槽及第二凹槽之間，第二凹槽具有低於第一凹槽之深度。
根據本發明之一些實施例，一種積體電路結構， 包括半導體基板；複數隔離區域，延伸至半導體基板之中；第一及第二長條半導體，位於半導體基板之中。第一長條半導體為冠狀長條半導體，包括底座，位於隔離區域；複數鰭式半導體，直接位於底座之上；第二長條半導體為單鰭式長條半導體；第一凹槽，位於兩相鄰第一長條半導體之間；第二凹槽，形成於第一凹槽之中；第二凹槽延伸自兩相鄰之第一長條半導體之底部至半導體基板之較低部分；隔離區域包括延伸進入第二凹槽之第一部分；第二凹槽及第一長條半導體之底座具有大抵上相同之寬度；第三凹槽，位於兩相鄰第二長條半導體之間；第四凹槽，形成於第三凹槽之中；第四凹槽延伸自兩相鄰之第二長條半導體之底部至半導體基板之較低部分；隔離區域包括延伸進入第四凹槽之第二部分，且第四凹槽及第二長條半導體具有大抵上相同之寬度。
根據本發明之一些實施例，一種積體電路結構的製造方法包括自一半導體基板形成第一長條半導體及第二長條半導體；蝕刻第一長條半導體；蝕刻一部分半導體基板，部分直接位於蝕刻後之第一條狀半導體之下以形成一凹槽。
上述內容概述許多實施例的特徵，因此任何所屬技術領域中具有通常知識者，可更加理解本發明之各面向。任何所屬技術領域中具有通常知識者，可能無困難地以本發明為基礎，設計或修改其他製程及結構，以達到與本發明實施例相同的目的及/或得到相同的優點。任何所屬技術領域中具有通常知識者也應了解，在不脫離本發明之精神和範圍內做不同改變、代替及修改，如此等效的創造並沒有超出本發明的精神及 範圍。

Claims (16)

  1. 一種積體電路結構，包括：一半導體基板，具有複數長條半導體；一第一凹槽，沿著該些長條半導體之中兩相鄰之長條半導體之間形成；一第二凹槽，形成於該第一凹槽之中；以及一隔離區域，位於該第一凹槽及該第二凹槽之間，該第二凹槽具有一低於該第一凹槽之深度。
  2. 如申請專利範圍第1項所述之積體電路結構，其中該第二凹槽有一U型(U-shaped)底部，該些長條半導體凹槽之一包括：一底座，其中該第一凹槽自該底座之底部向下延伸至該半導體基板；以及複數鰭式半導體，該些鰭式半導體直接位於且連接至該底座之上。
  3. 如申請專利範圍第2項所述之積體電路結構，其中該底座及該第二凹槽大抵上具有相同之寬度。
  4. 如申請專利範圍第2或3項所述之積體電路結構，其中該第二凹槽之U型底部有複數凹陷。
  5. 如申請專利範圍第2或3項所述之積體電路結構，其中該些長條半導體更包括複數單鰭式長條半導體，其中該第二凹槽、該些單鰭式長條半導體及於該底座之上之該些鰭式半導體相互平行且具有一均勻節距。
  6. 如申請專利範圍第1、2或3項所述之積體電路結構，其中 該第二凹槽具有一V型(V-shaped)底部。
  7. 如申請專利範圍第6項所述之積體電路結構，其中該些長條半導體之一及該第二凹槽大抵上具有相同之寬度。
  8. 一種積體電路結構，包括：一半導體基板；複數隔離區域，延伸至該半導體基板之中；以及一第一長條半導體，包括於該半導體基板之中且為一冠狀長條半導體，包括：一底座，位於該隔離區域；複數鰭式半導體，直接位於該底座之上；一第二長條半導體，包括於該半導體基板，且為一單鰭式長條半導體；一第一凹槽，位於兩相鄰第一長條半導體之間；一第二凹槽，形成於該第一凹槽之中，且延伸自兩相鄰之該第一長條半導體之一底部至該半導體基板之一較低部分，其中該些隔離區域包括一延伸進入該第二凹槽之第一部分，且該第二凹槽及該第一長條半導體之底座具有一大抵上相同之寬度；一第三凹槽，位於兩相鄰第二長條半導體之間；以及一第四凹槽，形成於該第三凹槽之中，且延伸自兩相鄰之該第二長條半導體之一底部至該半導體基板之該較低部分，其中該隔離區域包括一延伸進入該第四凹槽之第二部分，且該第四凹槽及該第二長條半導體具有一大抵上相同之寬度。
  9. 如申請專利範圍第8項所述之積體電路結構，其中該第二長條半導體、該些鰭式半導體及該第四凹槽相互平行且大抵上具有一均勻節距。
  10. 如申請專利範圍第8項所述之積體電路結構，其中該第四凹槽具有一V型底部；或其中該第二凹槽具有一U型剖面，且該第二凹槽之一底部有複數凹陷。
  11. 如申請專利範圍第8-10項中任一項所述之積體電路結構，該結構更包括：一磊晶半導體區域，位於一部分之該底座之上且包括面向上之晶面及面向下之晶面；以及一閘極堆疊，位於該些鰭式半導體之上。
  12. 一種積體電路結構的製造方法，包括：自一半導體基板形成一第一長條半導體及一第二長條半導體；蝕刻該第一長條半導體；以及蝕刻一部分之該半導體基板，該部分直接位於該蝕刻後之第一條狀半導體之下以形成一凹槽。
  13. 如申請專利範圍第12項所述之積體電路結構的製造方法，其中該第一長條半導體包括一底座，及複數直接位於該底座之上之鰭式半導體，且該底座於該第一長條半導體之蝕刻過程中完全被去除。
  14. 如申請專利範圍第13項所述之積體電路結構的製造方法，其中該凹槽形成於該半導體基板且具有一U形剖面。
  15. 如申請專利範圍第12-14任一項所述之積體電路結構的製 造方法，其中當該第一長條半導體被蝕刻時，該第二長條半導體也被蝕刻，且當該凹槽形成時，一直接位於該被蝕刻之第二長條半導體之下之該半導體基板之額外部分也被蝕刻以形成一額外凹槽，且該額外凹槽具有一V形底部。
  16. 如申請專利範圍第15項所述之積體電路結構的製造方法，該凹槽形成於該半導體基板且具有一U形剖面，且該V形較該U形淺。
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