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TW201816855A - 鰭結構及其製造方法 - Google Patents

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TW201816855A
TW201816855A TW106116613A TW106116613A TW201816855A TW 201816855 A TW201816855 A TW 201816855A TW 106116613 A TW106116613 A TW 106116613A TW 106116613 A TW106116613 A TW 106116613A TW 201816855 A TW201816855 A TW 201816855A
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張哲誠
林志翰
曾鴻輝
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Abstract

本發明實施例提供一種製造鰭結構的方法，包括在第一蝕刻步驟中，蝕刻半導體基板以同時形成第一凹口於第一元件區域中及第二凹口於第二元件區域中。第一條狀半導體形成於第一凹口間，第二條狀半導體形成於第二凹口間。於第二蝕刻步驟中，蝕刻第二元件區域中的半導體基板以延伸第二凹口。填充介電材料於第一凹口及第二凹口中以個別於第一及第二凹口中形成第一及第二隔離區域。下凹第一隔離區域及第二隔離區域。第一及第二元件區域的半導體基板的部分個別突出高於第一及第二隔離區域的頂表面以個別形成第一及第二鰭狀半導體。

Description

鰭結構及其製造方法
本發明實施例係有關於半導體元件之製造方法，且特別有關於鰭結構及其製造方法。
半導體元件被廣泛應用於電子產品中，例如個人電腦、手機、數位相機、及其他電子設備。製造半導體元件，通常在半導體基板之上依序沉積絕緣介電層、導電層、及半導體材料層，並微影圖案化各材料層，以形成電路元件及要件。
電晶體係為半導體裝置的常用要件。舉例來說，單一積體電路(integrated circuit,IC)中可能有大量的電晶體(如成千上百個，或百萬個電晶體)。例如，在半導體元件製造中，一種常用的電晶體為金屬氧化物半導體場效電晶體(metal oxide semiconductor field-effect transistor,MOSFET)。平面電晶體(如平面金屬氧化物半導體場效電晶體)通常包括位於基板中通道區域上方的閘極介電層，及形成於閘極介電層上方的閘極電極。電晶體的源極區域與汲極區域形成於通道區域的兩側。
多閘極場效電晶體(multiple gate field-effect transistors,MuGFETs)為近期的半導體技術發展。其中一種多 閘極場效電晶體稱為鰭狀場效電晶體(fin field-effect transistor,FinFET)，此電晶體包括鰭形狀的半導體材料，垂直突出於積體電路的半導體表面。
根據一些本發明實施例，一種鰭結構的製造方法包括，於第一蝕刻步驟中，蝕刻半導體基板以同時形成第一凹口於第一元件區域中及第二凹口於第二元件區域中，其中第一條狀半導體形成於第一凹口間，及第二條狀半導體形成於第二凹口間，於第二蝕刻步驟中，蝕刻第二元件區域中的半導體基板以延伸第二凹口，使其低於第一凹口，以介電材料填充第一凹口及第二凹口以形成第一隔離區域於第一凹口中，及第二隔離區域於第二凹口中，下凹第一隔離區域及第二隔離區域，其中第一元件區域中的半導體基板之部分突出高於第一隔離區域的頂表面以形成第一鰭狀半導體，及第二元件區域中的半導體基板之部分突出高於第二隔離區域的頂表面以形成第二鰭狀半導體。
根據一些本發明實施例，一種鰭結構的製造方法包括，形成罩幕環，及移除部分的罩幕環。於第一蝕刻步驟中，以罩幕環餘留的部分蝕刻半導體基板，其中同時形成第一條狀半導體及第二條狀半導體，且第二條狀半導體係在包括複數個條狀半導體的條狀半導體群組中，形成圖案化光阻以保護第一條狀半導體及條狀半導體群組，於第二蝕刻步驟中，蝕刻半導體基板以同時延伸第一條狀半導體深入半導體基板，其中當第一條狀半導體延伸時，同時形成半導體基部，且條狀半導體群 組與半導體基部重疊。
根據一些本發明實施例，一種鰭結構包括，分離的條狀半導體及第一隔離區域，接觸分離的條狀半導體之相對側壁；鰭狀半導體，與該分離的條狀半導體重疊；第一閘極堆疊，位於鰭狀半導體之頂表面及側壁上；半導體基部，與分離的條狀半導體位於同一水平；第二隔離區域，接觸半導體基部之相對側壁；鰭狀半導體，與半導體基部重疊；及第二閘極堆疊，位於鰭狀半導體之頂表面及側壁上。
10‧‧‧晶圓
20‧‧‧基板
22‧‧‧墊層氧化物
24‧‧‧硬罩幕
26‧‧‧氧化層
28-1、28-2、28-3、28-4、28-5、28-6‧‧‧罩幕環
30‧‧‧光阻
32‧‧‧區域
34‧‧‧溝槽
38‧‧‧下層
40‧‧‧中層
42‧‧‧上層
44‧‧‧三層
49A、49B‧‧‧線
50‧‧‧光阻
51A、51B‧‧‧箭頭
53‧‧‧凹口
54‧‧‧介電區域
58‧‧‧淺溝槽隔離區域
60A、60B‧‧‧鰭狀半導體
62‧‧‧虛置閘極堆疊
64‧‧‧虛置閘極介電質
66‧‧‧虛置閘極電極
67‧‧‧閘極間隔物
68A、68B‧‧‧磊晶區域
70‧‧‧替換閘極
72‧‧‧閘極介電質
74‧‧‧閘極電極
76‧‧‧源極/汲極矽化物區域
78‧‧‧源極/汲極接點插塞
80A、80B‧‧‧鰭狀場效電晶體
82‧‧‧層間介電層
136A、136B‧‧‧條狀半導體
146A‧‧‧基部
146B‧‧‧條狀半導體
148A、148B、148A-1、148A-2、148B-1、148B-2‧‧‧條狀半導體
1B-1B、2B-2B、3B-3B、8B-8B、9B-9B、12B-12B‧‧‧線
H1、H2‧‧‧深度
H3、H4‧‧‧高度
θ1、θ2、θ3、θ4‧‧‧傾斜角
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。
第1A-3A、1B-3B、4-7、8A-8B、9A-9B、10-11、12A-12B、13圖係根據一些實施例繪示出製造鰭狀場效電晶體(FinFET)中間各階段之俯視圖及剖面圖。
第14圖至第16圖係根據一些實施例繪示出鰭狀場效電晶體及個別鰭結構的剖面圖。
第17圖係根據一些實施例繪示出形成鰭狀場效電晶體之流程圖。
以下公開許多不同的實施方法或是例子來實行本發明實施例之不同特徵，以下描述具體的元件及其排列的實施例以闡述本發明實施例。當然這些實施例僅用以例示，且不該 以此限定本發明實施例的範圍。例如，在說明書中提到第一特徵形成於第二特徵之上，其包括第一特徵與第二特徵是直接接觸的實施例，另外也包括於第一特徵與第二特徵之間另外有其他特徵的實施例，亦即，第一特徵與第二特徵並非直接接觸。此外，在不同實施例中可能使用重複的標號或標示，這些重複僅為了簡單清楚地敘述本發明實施例，不代表所討論的不同實施例及/或結構之間有特定的關係。
此外，其中可能用到與空間相關用詞，例如“在...下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，這些空間相關用詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間相關用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相關形容詞也將依轉向後的方位來解釋。
根據不同的示例性實施例，提供鰭狀場效電晶體(FinFET)及其形成方法。根據一些實施例，繪示出形成鰭狀場效電晶體中的各階段，亦討論一些實施例的變化型。在各種實施例之視圖和說明中，相似的標號用以標示相似的元件。
第1A圖至第13圖係根據一些本發明實施例繪示出形成鰭狀場效電晶體中間階段的俯視圖及剖面圖。第1A圖至第13圖繪示出的步驟亦示意性地繪示於第17圖的製程流程圖中。當兩圖中具有相同標號，其中一圖後接字母「A」，而另一圖後接字母「B」，標號後接字母「A」的圖繪示出俯視 圖，標號後接字母「B」的圖繪示出同一結構的剖面圖。
圖1B繪示出晶圓10的剖面圖，包括基板20。基板20可為塊狀(bulk)基板或半導體覆絕緣體(semiconductor-on-insulator)基板。根據一些本發明實施例，形成基板20的半導體材料選自(但不限於)矽鍺(silicon germanium)、碳化矽(silicon carbon)、鍺(germanium)、及III-V化合物半導體材料如GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP、及類似的材料。基板20可以p型或n型摻質輕摻雜。
墊層氧化物22及硬罩幕24形成於半導體基板20之上。根據一些本發明實施例，墊層氧化物22由氧化矽形成，可經由氧化半導體基板20的表面形成。硬罩幕24可由氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、碳化矽(silicon carbide)、碳氮化矽(silicon carbo-nitride)、或類似的材料形成。根據一些本發明實施例，例如以氮化矽使用低壓化學氣相沉積(low-pressure chemical vapor deposition,LPCVD)形成硬罩幕24。根據本發明另一個實施例，硬罩幕24以熱氮化(thermal nitridation)矽、電漿化學氣相沉積(plasma enhanced chemical vapor deposition,PECVD)、或電漿陽極氮化(plasma anodic nitridation)形成。
氧化層26可由氧化矽形成，其形成於硬罩幕24之上。根據本發明一些實施例，氧化層26由氧化矽形成。複數個罩幕環28-1、28-2、28-3、28-4、28-5、及28-6(統稱為罩幕環28)形成於氧化層26之上。相應步驟如第17圖所示製程流程圖中的步驟202。罩幕環28可由氮化矽(silicon nitride)、 氮氧化矽(silicon oxynitride)、碳化矽(silicon carbide)、或類似的材料形成。
第1A圖繪示出如第1B圖中所示的罩幕環28的俯視圖。第1B圖中所繪示的結構係由第1A圖中包括線1B-1B的平面取得。如第1A圖所繪示，外罩幕環28-2、28-4、及28-6個別包圍內罩幕環28-1、28-3、及28-5。根據一些本發明實施例，形成罩幕環28包括形成三個心軸(mandrel)環(未繪示)，每個心軸環位於區域32之一中，於心軸環上形成覆蓋(blanket)間隔物層。接著進行非等向性蝕刻，移除水平部分的覆蓋間隔物層。間隔物層餘留的部分便為罩幕環28。內罩幕環28-1、28-3、及28-5形成於個別心軸環的內側，外罩幕環28-2、28-4、及28-6形成於個別心軸環的外側。接著，心軸環被移除，留下如第1A及1B圖所繪示的罩幕環28。
第1A及1B圖亦繪示出形成及圖案化光阻30，其覆蓋罩幕環28的一部分，使罩幕環28的其他部分露出。雖然於第1B圖中，光阻30被繪示為單層光阻，光阻30亦可替換為三層，包括一光阻形成之底層、無機材料形成之中層、及另一光阻形成之上層。
接著，於第一蝕刻製程中，蝕刻罩幕環28露出的部分，亦被稱為精細切割，以定義後續步驟將形成的鰭狀半導體之位置及尺寸。相應步驟如第17圖所示製程流程圖中的步驟204。在精細切割之後，光阻30被移除。所得的結構繪示於第2A及2B圖中，並個別繪示出俯視圖及剖面圖。第2B圖中所繪示的結構係由第2A圖中包括線2B-2B的平面取得。以下 稱罩幕環28餘留的部分為硬罩幕28。
接著，如第3A及3B圖所繪示，硬罩幕28用以蝕刻下方的氧化層26、硬罩幕24、墊層氧化物22、及基板20。第3B圖中所繪示的結構係由第3A圖中包括線3B-3B的平面取得。蝕刻可分兩階段進行。舉例來說，於第一階段中，硬罩幕28(圖2A及2B)用來做為蝕刻罩幕，以蝕刻下方的氧化層26及硬罩幕24，且蝕刻停止於墊層氧化物層22的頂表面。在第二階段中，圖案化硬罩幕24用來做為蝕刻罩幕，以蝕刻墊層氧化物層22及半導體基板20。相應步驟如第17圖所示製程流程圖中的步驟206。如第3B圖所繪示，在所得的結構中，溝槽34形成並延伸入半導體基板20，因而形成條狀半導體136A及136B。根據一些本發明實施例，一些條狀半導體136A彼此相近以形成條狀半導體群組，而條狀半導體136B與條狀半導體群組中的條狀半導體136A相較之下，彼此相距較遠。根據一些本發明實施例，以進行乾(非等向性)蝕刻的方法蝕刻基板20，其中製程氣體可使用如HBr/Cl2/O2、HBr/Cl2/O2、HBr/Cl2/O2/CF2、C2F6、CF4、或類似的氣體。應當理解的是，即使第3B圖繪示出條狀半導體136A及136B側壁為垂直，這些側壁可為傾斜，之後將參考第14、15、及16圖詳述。根據一些實施例，溝槽34的深度H1(第3B圖)介於約2nm至800nm的範圍。
參見圖4，形成圖案化微影罩幕。根據一些本發明實施例，圖案化微影罩幕包括三層44，其中含下層(亦稱底層)38，位於下層38上的中層40，及位於中層40上的上層42。 根據一些本發明實施例，下層38及上層42由光阻形成。中層40可由無機材料形成，其可為碳化物(如碳氧化矽)、氮化物(如氮化矽)、氮氧化物(如氮氧化矽)、氧化物(如氧化矽)、或類似的材料。上層42被圖案化，以覆蓋條狀半導體136A及136B。根據一些實施例，圖案化的上層42中每一圖案與條狀半導體群組136A之一或分離的條狀半導體136B之一重疊。此外，為保留一些製程餘度，圖案化的上層42延伸超出相應的下方條狀半導體群組136A及分離的條狀半導體136B的邊緣。
接著，進行非等向性蝕刻。以圖案化的上層42做為蝕刻罩幕，蝕刻中層40。因此上層42的圖案轉移至中層40。圖案化中層40的過程中，至少部分或全部的上層42被消耗。中層40被蝕穿之後，下層38被非等向性圖案化，其中中層40用以做為蝕刻罩幕。上層42若未於圖案化中層40時完全消耗，在圖案化下層38時亦將被完全消耗。第5圖繪示出所得的結構。
圖6繪示出以圖案化下層38為蝕刻罩幕，蝕刻半導體基板20的第二蝕刻製程。相應步驟如第17圖所示製程流程圖中的步驟208。因而形成條狀半導體148A(包括148A-1及148A-2)及148B(包括148B-1及148B-2)。在整個描述中，條狀半導體148A及148B統稱為條狀半導體148。溝槽34更延伸入半導體基板20，將條狀半導體148A及148B彼此分離。在晶圓10的俯視圖中，溝槽34可具延伸部分，彼此縱向平行。此外，在晶圓10的俯視圖中，每一或一些條狀半導體148A及148B可個別被溝槽34包圍。根據一些本發明實施例，溝槽34 形成於第二蝕刻部分的深度H2範圍介於約3nm至約1,000nm。
根據一些本發明實施例，條狀半導體148A-1及148A-2被稱為冠狀條狀半導體。每一條狀半導體148A-1及148A-2包括基部146A及位於個別基部146A之上的條狀半導體136A。條狀半導體148B-1及148B-2包括較低部分146B及各自較高的條狀半導體136B，其中繪出的虛線顯示較低部分146B與各自較高的條狀半導體136B之接合處。雖然第6圖繪示出於一基部146A上具有三個條狀半導體136A，位於每一個別基部146A上的條狀半導體136A之數目可為任意整數如2、4、5、或更多，依設計的所得之鰭狀場效電晶體驅動電流而定。
根據一些實施例，如第6圖所繪示，在蝕刻基板20時，下層38朝個別條狀半導體群組136A中間橫向凹蝕，因此條狀半導體群組中最外面的條狀半導體136A的外緣可垂直對齊於個別下方的基部146A的外緣。舉例來說，如第6圖所繪示，下層38可從線49A的位置，沿箭頭51A的方向往個別基部146A的邊緣凹蝕。由於條狀半導體136A彼此接近，例如相距距離D1小於約20nm，介於同一條狀半導體群組中的條狀半導體136A之下層38的部分消耗緩慢，而餘留下來保護(與硬罩幕24一同)下方的半導體基板20，使其免於被蝕刻。因此，形成基部146A。根據另一個實施例，當下層38的橫向凹蝕不夠快時，基部146A橫向延伸超過最外面的條狀半導體136A的外緣。條狀半導體136B上方的硬罩幕24亦保護下方的條狀半導體136B及基板20，因此形成條狀半導體部分146B。同樣地，於蝕刻基板20時，下層38逐漸從線49B的位 置，沿箭頭51B的方向(往個別條狀半導體136B的中間)凹蝕，因此最外面的條狀半導體部分136B的外緣可垂直對齊於個別下方的條狀半導體部分146B的外緣。蝕刻中逐漸橫向凹蝕下層38(事實上第二蝕刻比第一蝕刻更深入基板20)亦造成基部146A的邊緣較上方的條狀半導體136A傾斜，且條狀半導體部分146B的邊緣較個別上方的部分136B傾斜，細節部分將參照第14至16圖繪示及討論。
根據一些實施例，條狀半導體136A及136B的深度(高度)H1小於條狀半導體基部146A及條狀半導體部分146B的深度(高度)H2。根據一些實施例，H1/H2的比例可介於約0.5至約0.8的範圍。接著，移除餘留的下層38，產生的結構繪示於第7圖。
第8A、8B、9A、及9B圖繪示出粗略切割製程以移除不想要的部分條狀半導體148A及148B。相應步驟如第17圖所示製程流程圖中的步驟210。舉例來說，如第8A及8B圖所繪示，形成光阻50。光阻50可被三層(tri-layer)取代。根據一些示例性實施例，如第8A圖所繪示，光阻50覆蓋條狀半導體148B-1、148B-2、及冠狀條狀半導體148A-2的中間部分，而露出全部的冠狀條狀半導體148A-1。第8B圖中所繪示的結構係由第8A圖中包括線8B-8B的平面取得。蝕刻條狀半導體148A及148B露出的部分，接著移除光阻50。冠狀條狀半導體148A-1可被完全移除，而因此以下被稱為虛置(冠狀)條狀半導體148A-1。所得的結構個別繪示於第9A及9B圖中，其中第9B圖中所繪示的結構係由第9A圖中包括線9B-9B的平 面取得。
如第9B圖所繪示，在虛置條狀半導體148A-1(第8B圖)被完全移除之後，可繼續蝕刻，因此形成凹口53(第9B圖)，較條狀半導體148B-1、148B-2、及148A-2的底部水平面更向下延伸入半導體基板20。根據一些本發明實施例，凹口53具W形狀。當條狀半導體136A(第8B圖)的數目不同於3時，凹口53可具其他形狀。凹口53可幫助/改變所得的晶圓10中的應力，有利於改善元件的效能。應當理解的是，凹口53形成時，亦可移除分離的條狀半導體如148B-1及148B-2，且亦可形成延伸低於被移除條狀半導體148B底部的凹口。
值得注意的是，雖然根據一些實施例，呈現條狀半導體148A及148B彼此相近，其亦可以任何組合位於晶粒之不同區域。舉例來說，條狀半導體148A可位於第一元件區域，條狀半導體148B可位於與第一元件區域分離的第二元件區域。
接著，參見第10圖，形成介電區域/材料54以填充第9B圖所繪示的溝槽34。根據一些本發明實施例，介電區域54包括襯層氧化物，及於襯層氧化物之上的介電材料(未分開繪示)。襯層氧化物可形成為保形層(conformal layer)，其水平部分與垂直部分具彼此接近的厚度。襯層氧化物厚度可介於約10Å至約50Å的範圍。根據一些本發明實施例，襯層氧化物乃於含氧環境氧化晶圓10所形成。舉例來說，透過矽局部氧化(Local Oxidation of Silicon,LOCOS)，其中相應的製程氣體可包括氧(O2)。根據其他本發明實施例，襯層氧化物以臨場 蒸氣產生技術(In-Situ Steam Generation,ISSG)形成，舉例來說，水蒸氣、或氫氣(H2)及氧氣(O2)的組合氣體用以氧化露出的半導體基板20及條狀半導體148A及148B。臨場蒸氣產生技術氧化可於高溫執行。根據另外其他實施例，襯層氧化物以沉積技術如次大氣壓化學氣相沉積(Sub Atmospheric Chemical Vapor deposition,SACVD)形成。
接著，形成介電材料以填充於溝槽34餘留的部分，第10圖繪示所得的結構。介電材料可以氧化矽、碳化矽、氮化矽、或其中多層形成。介電材料的形成方法可選自可流動化學氣相沉積(Flowable Chemical Vapor Deposition,FCVD)、旋轉塗佈(spin-on coating)、化學氣相沉積(Chemical Vapor Deposition,CVD)、原子層沉積(Atomic Layer Deposition,ALD)、高密度電漿化學氣相沉積(High-Density Plasma Chemical Vapor Deposition,HDPCVD)、低壓化學氣相沉積(Low-Pressure Chemical Vapor Deposition,LPCVD)、或類似的方法。
根據一些使用可流動化學氣相沉積的實施例，使用含矽及氮的前驅物(如三甲矽烷基胺(trisilylamine,TSA)或二矽胺(disilylamine,DSA))，因而得到可流動(類果凍狀)的介電材料。根據另一個本發明實施例，使用烷基氨基矽烷(alkylamino silane based)前驅物以形成可流動的介電材料。沉積時，開啟電漿以活化氣態前驅物以形成可流動的氧化物。之後，形成介電材料，進行退火/硬化(curing)步驟，將可流動介電材料轉化為固態介電材料。
接著進行平坦化如化學機械研磨(Chemical Mechanical Polish,CMP)或機械研磨(mechanical grinding)直至硬罩幕24露出為止。如第11圖所繪示，介電區域54餘留的部分被稱為淺溝槽隔離(Shallow Trench Isolation,STI)區域58，相應步驟如第17圖所示製程流程圖中的步驟212。硬罩幕24可做為化學機械研磨停止層，而因此硬罩幕24的頂表面大抵與淺溝槽隔離區域的頂表面共平面。
接著，移除硬罩幕24(第10圖)。若為氮化矽形成，可於使用熱磷酸(H3PO4)為蝕刻劑的濕蝕刻製程移除硬罩幕24。接著，如第11圖所繪示，下凹淺溝槽隔離區域58，墊層22(第10圖)亦可於相同製程移除，因而產生鰭狀半導體60A及60B。相應步驟如第17圖所示製程流程圖中的步驟214。可以等向性蝕刻製程下凹淺溝槽隔離區域58，其可為乾蝕刻製程或濕蝕刻製程。根據一些本發明實施例，以乾蝕刻方法進行下凹淺溝槽隔離區域58，使用製程氣體包括NH3及NF3。根據另一個本發明實施例，以濕蝕刻方法進行下凹淺溝槽隔離區域58，使用蝕刻溶液包含稀氫氟酸(HF)溶液。
下凹淺溝槽隔離區域58導致鰭狀半導體60A及60B突出高於淺溝槽隔離區域58的頂表面。根據一些本發明實施例，位於基部146A正上方的淺溝槽隔離區域58剩下一部分，餘留的淺溝槽隔離區域58之頂表面高於基部146A之頂表面。根據另一個本發明實施例，基部146A正上方的淺溝槽隔離區域58的部分被移除，餘留的淺溝槽隔離區域58的頂表面大抵共平面於或略低於基部146A的頂表面。
根據一些本發明實施例，第12圖繪示出形成虛置閘極堆疊62。相應步驟如第17圖所示製程流程圖中的步驟216。虛置閘極堆疊62可包括虛置閘極介電質64，及位於虛置閘極介電質64之上的虛置閘極電極66。虛置閘極介電質64可由氧化矽形成。根據一些實施例，虛置閘極電極66可由多晶矽形成。第12B圖繪示出第12A圖所示結構的剖面圖，其中剖面圖可由包括第12A圖中任一線12B-12B的垂直平面取得。如第12A及12B圖所繪示，虛置閘極堆疊62形成於個別鰭狀半導體136A或136B的側壁及頂表面之上，並露出鰭狀半導體60A及60B的另一些部分。閘極間隔物67形成於虛置閘極堆疊62的側壁上。
接著，可於蝕刻製程中移除鰭狀半導體60A及60B(第12B圖)未被虛置閘極堆疊62覆蓋而露出的部分。蝕刻製程之後，留下條狀半導體146B及基部146A。在其他實施例中，未蝕刻鰭狀半導體60A及60B露出的部分。
再次參見第12A圖，進行磊晶以再生磊晶區域68A及68B。當鰭狀半導體60A被蝕刻時，磊晶區域68A可由基部146A頂表面生長，或可直接由鰭狀半導體60A生長。磊晶區域68B由餘留的鰭狀半導體60B之頂表面生長，或若鰭狀半導體60B被蝕刻，便由條狀半導體146B生長。磊晶區域68A及68B形成所得的鰭狀場效電晶體之源極/汲極區域。相應步驟如第17圖所示製程流程圖中的步驟218。根據一些本發明實施例，磊晶區域68B由矽鍺(silicon germanium)摻雜p型摻質如硼形成，而磊晶區域68A由矽磷(silicon phosphorous)形成。形 成於區域68A及68B的鰭狀場效電晶體於是個別為n型鰭狀場效電晶體及p型鰭狀場效電晶體。根據一些實施例，磊晶區域68A及68B可具有面向上的刻面(facet)及面向下的刻面，或可具有其他形狀。根據另一個實施例，磊晶區域68A及68B個別以矽鍺(以硼摻雜)及矽磷形成。
接著，如第13圖所繪示，進行複數個製程步驟以完成形成鰭狀場效電晶體80A及80B。鰭狀場效電晶體80A代表由冠狀主動區域148A形成的鰭狀場效電晶體，鰭狀場效電晶體80B代表由單鰭主動區域148B形成的鰭狀場效電晶體。如第13圖所繪示，示例性鰭狀場效電晶體標記為80A/80B以表示鰭狀場效電晶體80A及80B可具類似的剖面圖。第12A及12B圖中繪示的虛置閘極堆疊62被第13圖所繪示的替換閘極70取代。每一替換閘極70包括位於個別鰭狀半導體60A或60B頂表面及側壁之上的閘極介電質72，及位於閘極介電質72之上的閘極電極74。閘極介電質72可由熱氧化形成，因此可包括熱氧化矽。閘極介電質72的形成亦可包括單一或複數個沉積步驟，所得的閘極介電質72可包括高介電常數(high-k)介電材料或非高介電常數介電材料。接著，形成閘極電極74於閘極介電質72上，可由金屬堆疊形成。這些元件的形成製程於此處不詳述。源極/汲極矽化物區域76形成於源極/汲極區域68A/68B的表面上。源極/汲極接點插塞78形成於層間介電層(Inter-Layer Dielectric,ILD)82中，電性連接至個別源極/汲極矽化物區域76。
根據一些實施例，鰭狀場效電晶體80A為n型鰭 狀場效電晶體，而鰭狀場效電晶體80B為p型鰭狀場效電晶體。由於材料差異，n型鰭狀場效電晶體的磊晶區域68A(如矽磷)傾向水平地成長，因此自不同鰭狀半導體60A成長的部分磊晶區域68A可輕易地彼此合併。因此，形成相靠近的鰭狀半導體60A有助於形成一個大的合併源極/汲極。驅動電流因此較高，也容易放置源極/汲極接點插塞。另一方面，p型鰭狀場效電晶體的磊晶區域68B(如硼矽鍺)不傾向水平地成長，因此製程上較容易由分離的鰭狀半導體形成p型鰭狀場效電晶體。若需要，可並聯p型鰭狀場效電晶體以產生大的電流。根據另一個實施例，鰭狀場效電晶體80A為p型鰭狀場效電晶體，鰭狀場效電晶體80B為n型鰭狀場效電晶體。
第14至16圖繪示出於前段描述的製程中，形成不同條狀半導體148A及148B之輪廓。第14至16圖更詳細說明繪示出對應於第12A圖所繪示的結構。此外，條狀/鰭狀半導體及隔離區域58的輪廓對應於第13圖中相應的部分。第14至16圖中，傾斜角θ1、θ2、及θ3由條狀/鰭狀半導體之大抵直線部分的側壁取得。第14至16圖中，繪示水平虛線以標註條狀半導體部分136B及146B之界線。
參見第14圖，條狀半導體136B具小於90度的傾斜角θ1，因此條狀半導體136B的側壁傾斜。鰭狀半導體60B(條狀半導體部分136B)之傾斜角θ1可在介於約60度及約90度的範圍。條狀半導體部分146B之傾斜角θ2可在介於約50度及約80度的範圍。鰭狀半導體60A之傾斜角θ3可在介於約60度及約90度的範圍。根據一些實施例，傾斜角θ2大於傾斜角 θ3，根據一些實施例，其中差異(θ2-θ3)可大於約10度。
條狀半導體148B包括較低部分146B及較高部分136B。由兩分開的蝕刻製程形成條狀半導體部分146B及136B，較高條狀半導體部分136B側壁的傾斜角θ1大於較低條狀半導體部分146B側壁的傾斜角θ2。因此，可分辨條狀半導體部分146B及136B的接合處。
根據另一個實施例，第15圖繪示出不同條狀半導體148A及148B之輪廓。由於兩階段的蝕刻製程，且更因為條狀半導體148B及冠狀基部條狀半導體148A的結構差異，較低條狀半導體部分146B之傾斜角θ2大於冠狀基部146A之傾斜角θ4。根據一些實施例，傾斜角θ2介於約60度及90度的範圍，傾斜角θ4介於約60度及90度的範圍，差值約大於10度或15度。或者，由於二階段蝕刻，單鰭條狀半導體部分146B的側壁較冠狀基部148A的側壁陡。此外，傾斜角θ1亦大於傾斜角θ2，傾斜角θ2大於傾斜角θ3，類似於第14圖之繪示與相關的討論。
根據另一個實施例，第16圖繪示出不同的條狀半導體148A及148B之輪廓。由於二階段蝕刻製程，介於條狀半導體148B-2及緊鄰的冠狀條狀半導體148A-2之間的溝槽(及相對應的淺溝槽隔離區域)較介於單鰭條狀半導體148B-1及148B-2之間的溝槽(及相對應的淺溝槽隔離區域)為深。舉例來說，第16圖中，高度H3大於高度H4。根據一些實施例，高度H3介於約3nm至約1,000nm的範圍，高度H4介於約2nm至約800nm的範圍。高度差(H3-H4)可介於約1nm至約100nm 的範圍。
本發明實施例具有一些有利的特徵。基於形成鰭狀半導體的基礎，於兩蝕刻步驟形成條狀半導體。第二蝕刻可得到鰭狀場效電晶體(如n型鰭狀場效電晶體)之半導體基部，及一些其他鰭狀場效電晶體(如p型鰭狀場效電晶體)之分離的條狀半導體。這適合源極/汲極區域的材料屬性，所得的鰭狀場效電晶體製程更加容易。
根據一些本發明實施例，一種鰭結構的製造方法包括，於第一蝕刻步驟中，蝕刻半導體基板以同時形成第一凹口於第一元件區域中及第二凹口於第二元件區域中，其中第一條狀半導體形成於第一凹口間，及第二條狀半導體形成於第二凹口間，於第二蝕刻步驟中，蝕刻第二元件區域中的半導體基板以延伸第二凹口，使其低於第一凹口，以介電材料填充第一凹口及第二凹口以形成第一隔離區域於第一凹口中，及第二隔離區域於第二凹口中，下凹第一隔離區域及第二隔離區域，其中第一元件區域中的半導體基板之部分突出高於第一隔離區域的頂表面以形成第一鰭狀半導體，及第二元件區域中的半導體基板之部分突出高於第二隔離區域的頂表面以形成第二鰭狀半導體。
根據一些本發明實施例，一種鰭結構的製造方法包括，形成罩幕環，及移除部分的罩幕環。於第一蝕刻步驟中，以罩幕環餘留的部分蝕刻半導體基板，其中同時形成第一條狀半導體及第二條狀半導體，且第二條狀半導體係在包括複數個條狀半導體的條狀半導體群組中，形成圖案化光阻以保護第一 條狀半導體及條狀半導體群組，於第二蝕刻步驟中，蝕刻半導體基板以同時延伸第一條狀半導體深入半導體基板，其中當第一條狀半導體延伸時，同時形成半導體基部，且條狀半導體群組與半導體基部重疊。
根據一些本發明實施例，一種鰭結構包括，分離的條狀半導體及第一隔離區域，接觸分離的條狀半導體之相對側壁；鰭狀半導體，與該分離的條狀半導體重疊；第一閘極堆疊，位於鰭狀半導體之頂表面及側壁上；半導體基部，與分離的條狀半導體位於同一水平；第二隔離區域，接觸半導體基部之相對側壁；鰭狀半導體，與半導體基部重疊；及第二閘極堆疊，位於鰭狀半導體之頂表面及側壁上。
上述內容概述許多實施例的特徵，因此任何所屬技術領域中具有通常知識者，可更加理解本發明實施例之各面向。任何所屬技術領域中具有通常知識者，可能無困難地以本發明實施例為基礎，設計或修改其他製程及結構，以達到與本發明實施例實施例相同的目的及/或得到相同的優點。任何所屬技術領域中具有通常知識者也應了解，在不脫離本發明實施例之精神和範圍內做不同改變、代替及修改，如此等效的創造並沒有超出本發明實施例的精神及範圍。

Claims (14)

  1. 一種鰭結構的製造方法，該方法包括：於一第一蝕刻步驟中，蝕刻一半導體基板以同時形成複數個第一凹口於一第一元件區域中及複數個第二凹口於一第二元件區域中，其中一第一條狀半導體形成於該些第一凹口間，及一第二條狀半導體形成於該些第二凹口間；於一第二蝕刻步驟中，蝕刻該第二元件區域中的該半導體基板以延伸該些第二凹口，使其低於該些第一凹口；以一介電材料填充該些第一凹口及該些第二凹口以形成複數個第一隔離區域於該些第一凹口中，及複數個第二隔離區域於該些第二凹口中；及下凹該些第一隔離區域及該些第二隔離區域，其中該第一元件區域中的該半導體基板之部分突出高於該些第一隔離區域的頂表面以形成一第一鰭狀半導體，及該第二元件區域中的該半導體基板之部分突出高於該些第二隔離區域的頂表面以形成一第二鰭狀半導體。
  2. 如申請專利範圍第1項所述之鰭結構的製造方法，其中當該第二元件區域中的該半導體基板被蝕刻時，位於該第一條狀半導體相對側的該半導體基板之部分被蝕刻，以形成一半導體基部(base)，其中包括該些第一條狀半導體之複數個條狀半導體係位於該半導體基部之上。
  3. 如申請專利範圍第1項所述之鰭結構的製造方法，其中於該第二蝕刻步驟之後，該第二條狀半導體包括一較高部分及一較低部分，該較高部分的一第一側壁及該較低部分的 一第二側壁具一可辨識的傾斜角變化，且該第一側壁之一第一傾斜角大於該第二側壁之一第二傾斜角；或其中於該第二蝕刻步驟之後，該第一條狀半導體具一第一側壁，其一第一直線部分接近該第一條狀半導體之一底部，及該第二條狀半導體具一第二側壁，其一第二直線部分接近該第二條狀半導體之一底部，且該第一側壁之一第一傾斜角小於該第二側壁之一第二傾斜角。
  4. 如申請專利範圍第1-3任一項所述之鰭結構的製造方法，該方法更包括：形成複數個罩幕環；於該複數個罩幕環進行一第一切割，以移除部分的該複數個罩幕環，其中該複數個罩幕環餘留的部分係用以作為該第一蝕刻步驟的一蝕刻罩幕；及於該第二蝕刻步驟之後，進行一第二切割以移除該第一條狀半導體。
  5. 如申請專利範圍第1-3任一項所述之鰭結構的製造方法，該方法更包括：於該第二蝕刻步驟之前，形成一光阻以保護該第一條狀半導體及該第二條狀半導體兩者；及以該光阻作為該第二蝕刻步驟的一蝕刻罩幕，其中於該第二蝕刻步驟中，位於該第二條狀半導體相對側的該半導體基板之部分被下凹，且位於該第一條狀半導體相對側的該半導體基板之部分未被下凹。
  6. 一種鰭結構的製造方法，該方法包括： 形成複數個罩幕環；移除部分的該複數個罩幕環；於一第一蝕刻步驟中，以該複數個罩幕環餘留的部分蝕刻一半導體基板，其中同時形成一第一條狀半導體及一第二條狀半導體，且該第二條狀半導體係在包括複數個條狀半導體的一條狀半導體群組中；形成一圖案化光阻以保護該第一條狀半導體及該條狀半導體群組；及於一第二蝕刻步驟中，蝕刻該半導體基板以同時延伸該第一條狀半導體深入該半導體基板，其中當該第一條狀半導體延伸時，同時形成一半導體基部，且該條狀半導體群組與該半導體基部重疊。
  7. 如申請專利範圍第6項所述之鰭結構的製造方法，其中該條狀半導體群組包括一中間條狀半導體，且當該半導體基部形成時，該中間條狀半導體之一高度仍未改變。
  8. 如申請專利範圍第6項所述之鰭結構的製造方法，其中一額外的條狀半導體群組及一額外的半導體基部分別與該條狀半導體群組及該半導體基部同時形成，且該方法更包括移除該額外的半導體基部及該額外的條狀半導體群組。
  9. 如申請專利範圍第6-8任一項所述之鰭結構的製造方法，更包括：形成一圖案化光阻以保護該第一條狀半導體及該條狀半導體群組，其中於該第二蝕刻步驟中，介於該條狀半導體群組中該複數個條狀半導體之間的該圖案化光阻之部分殘 留，且位於該第一條狀半導體相對側的之該圖案化光阻之部分被完全消耗。
  10. 一種鰭結構，包括：一分離的條狀半導體；複數個第一隔離區域，接觸該分離的條狀半導體之相對側壁；一鰭狀半導體，與該分離的條狀半導體重疊；一第一閘極堆疊，位於該鰭狀半導體之頂表面及側壁上；一半導體基部，與該分離的條狀半導體位於同一水平；複數個第二隔離區域，接觸該半導體基部之相對側壁；複數個鰭狀半導體，與該半導體基部重疊；及一第二閘極堆疊，位於該複數個鰭狀半導體之頂表面及側壁上。
  11. 如申請專利範圍第10項所述之鰭結構，其中該分離的條狀半導體具一第一側壁，其一第一大抵直線部分接近該分離的條狀半導體之一底部，該第一大抵直線部分具一第一傾斜角，及該複數個鰭狀半導體之一具一第二側壁，其一第二大抵直線部分接近該複數個鰭狀半導體之一底部，及該第二大抵直線部分具小於該第一傾斜角的一第二傾斜角。
  12. 如申請專利範圍第10項所述之鰭結構，其中該分離的條狀半導體及該鰭狀半導體之組合包含具有一第一側壁之一較高部分及具有一第二側壁之一較低部分，該第一側壁及該第二側壁大抵呈直線且具一可辨識的傾斜角變化，且該第一側壁之一第一傾斜角大於該第二側壁之一第二傾斜角。
  13. 如申請專利範圍第10-12任一項所述之鰭結構，其中該分離的條狀半導體具有一第一側壁與該半導體基部直接相鄰，及相對於該第一側壁的一第二側壁，且該第一側壁相較於該第二側壁更深入延伸於一下方的半導體基板。
  14. 如申請專利範圍第10-12任一項所述之鰭結構，其中該分離的條狀半導體具有一第一側壁與該半導體基部直接相鄰，且該半導體基部具有一第二側壁面向該第一側壁，且該第一側壁之一大抵直線底部部分比該第二側壁之一大抵直線部分更陡。
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