TW201535381A

TW201535381A - 半導體裝置

Info

Publication number: TW201535381A
Application number: TW103122396A
Authority: TW
Inventors: Koji Kuroki
Original assignee: Toshiba Kk
Priority date: 2014-03-05
Filing date: 2014-06-27
Publication date: 2015-09-16
Also published as: US20150255143A1

Abstract

根據實施形態，半導體裝置包含第1及第2上拉驅動器、以及第1及第2下拉驅動器。上述第1上拉驅動器根據對應之上拉信號而上拉信號輸出端子之電壓，且上拉時之導通電阻可調整為特定之基準電阻值。上述第1下拉驅動器根據對應之下拉信號而下拉上述信號輸出端子之電壓，且下拉時之導通電阻可調整為上述基準電阻值。上述第2上拉驅動器根據對應之上拉信號而上拉上述信號輸出端子之電壓，且上拉時之導通電阻可調整為上述基準電阻值之n(n為大於等於2之整數)倍。上述第2下拉驅動器根據對應之下拉信號而下拉上述信號輸出端子之電壓，且下拉時之導通電阻可調整為上述基準電阻值之上述n倍。

Description

半導體裝置

[相關申請案]

本申請案享受以美國臨時專利申請案61/948,393號(申請日：2014年3月5日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。

實施形態係關於一種半導體裝置。

於DDR3-SDRAM(Double Data Rate 3-Synchronous Dynamic Random Access Memory，雙倍資料速率3-同步動態隨機存取記憶體)等半導體記憶裝置中，進行輸出所讀出之資料信號等之輸出緩衝器之校準(ZQ校準)。於該校準中，以使輸出緩衝器之上拉側之阻抗及下拉側之阻抗與外部電阻RZQ之電阻值一致之方式進行調整。藉此，即便於製程、電源電壓或溫度變化之情形時，亦可將輸出緩衝器之上拉側之阻抗與下拉側之阻抗調整為大致相等之值。因此，可穩定地進行高速之讀出動作。

此種輸出緩衝器包含共同地連接於1個信號輸出端子之複數個驅動器。並且，藉由控制所要動作之驅動器之數量，而實現所期望之阻抗或終端電阻。

本發明提供一種可實現多樣化之阻抗或終端電阻之半導體裝置。

根據實施形態，半導體裝置包含第1上拉驅動器、第1下拉驅動器、第2上拉驅動器及第2下拉驅動器。上述第1上拉驅動器根據對應之上拉信號而上拉信號輸出端子之電壓，且上拉時之導通電阻可調整為特定之基準電阻值。上述第1下拉驅動器根據對應之下拉信號而下拉上述信號輸出端子之電壓，且下拉時之導通電阻可調整為上述基準電阻值。上述第2上拉驅動器根據對應之上拉信號而上拉上述信號輸出端子之電壓，且上拉時之導通電阻可調整為上述基準電阻值之n(n為大於等於2之整數)倍。上述第2下拉驅動器根據對應之下拉信號而下拉上述信號輸出端子之電壓，且下拉時之導通電阻可調整為上述基準電阻值之上述n倍。

10‧‧‧輸出緩衝器

10B‧‧‧輸出緩衝器

10X‧‧‧輸出緩衝器

11‧‧‧輸出控制電路

11B‧‧‧輸出控制電路

20‧‧‧校準電路

20B‧‧‧校準電路

20X‧‧‧校準電路

21‧‧‧比較電路

22‧‧‧第1控制電路

22A‧‧‧控制電路

22B‧‧‧控制電路

23、24‧‧‧比較電路

25‧‧‧第2控制電路

100‧‧‧半導體裝置

100A‧‧‧半導體裝置

100B‧‧‧半導體裝置

100X‧‧‧半導體裝置

DON<0>~DON<11>‧‧‧下拉信號

DON<12>‧‧‧下拉信號

DOP<0>~DOP<11>‧‧‧上拉信號

DOP<12>‧‧‧上拉信號

DQ‧‧‧信號輸出端子

DR0~DR23‧‧‧驅動器

DRa0~DRa11‧‧‧第1驅動器

DRb‧‧‧第2驅動器

DRx0~DRx6‧‧‧驅動器

LU、LD‧‧‧邏輯電路

N1‧‧‧第1節點

N2‧‧‧第2節點

Nd‧‧‧檢測節點

ND0~ND3‧‧‧第2連接節點

NMa0~NMa3‧‧‧第1 NMOS電晶體

NMb0~NMb3‧‧‧第2 NMOS電晶體

NU0~NU3‧‧‧第1連接節點

PDD0~PDD23‧‧‧下拉驅動器

PDDa0~PDDa11‧‧‧第1下拉驅動器

PDDb‧‧‧第2下拉驅動器

PDDx0~PDDx6‧‧‧下拉驅動器

PMa0~PMa3‧‧‧第1 PMOS電晶體

PMb0~PMb3‧‧‧第2 PMOS電晶體

PUD0~PUD23‧‧‧上拉驅動器

PUDa0~PUDa11‧‧‧第1上拉驅動器

PUDb‧‧‧第2上拉驅動器

PUDx0~PUDx6‧‧‧上拉驅動器

RDa0~RDa3‧‧‧第1下拉電阻

RDb0~RDb3‧‧‧第2下拉電阻

RUa0~RUa3‧‧‧第1上拉電阻

RUb0~RUb3‧‧‧第2上拉電阻

RZQ‧‧‧外部電阻

SW1‧‧‧開關

UPDDa0~UPDDa3‧‧‧第1單元下拉驅動器

UPDDb0~UPDDb3‧‧‧第2單元下拉驅動器

UPUDa0~UPUDa3‧‧‧第1單元上拉驅動器

UPUDb0~UPUDb3‧‧‧第2單元上拉驅動器

VCCQ‧‧‧電源

VREF1‧‧‧第1基準電壓

VREF2‧‧‧第2基準電壓

VSSQ‧‧‧接地

ZPDa<3：0>‧‧‧第1下拉校準信號

ZPDb<3：0>‧‧‧第2下拉校準信號

ZPDD‧‧‧調整用下拉驅動器

ZPDDa‧‧‧第1調整用下拉驅動器

ZPDDb‧‧‧第2調整用下拉驅動器

ZPUa<3：0>‧‧‧第1上拉校準信號

ZPUb<3：0>‧‧‧第2上拉校準信號

ZPUDa‧‧‧第1調整用上拉驅動器

ZPUDb‧‧‧第2調整用上拉驅動器

ZPUDc‧‧‧第3調整用上拉驅動器

ZPUDd‧‧‧第4調整用上拉驅動器

ZQ‧‧‧外部電阻端子

圖1係表示第1實施形態之半導體裝置之概略構成之方塊圖。

圖2係圖1之半導體裝置之驅動器之電路圖。

圖3係表示第2實施形態之半導體裝置之概略構成之方塊圖。

圖4係圖3之半導體裝置之驅動器之電路圖。

圖5係圖3之半導體裝置之驅動器之另一電路圖。

圖6係圖3之半導體裝置之驅動器之又一電路圖。

圖7係表示第3實施形態之半導體裝置之概略構成之方塊圖。

圖8係圖7之半導體裝置之驅動器之電路圖。

圖9係表示比較例之半導體裝置之概略構成之方塊圖。

於說明本發明之實施形態之前，對發明者完成本發明之原委進行說明。

圖9係表示比較例之半導體裝置100X之概略構成之方塊圖。該半導體裝置100X構成為DDR3-SDRAM。

輸出緩衝器10X具有7台驅動器DRx0~DRx6。驅動器DRx0具有上拉驅動器PUDx0及下拉驅動器PDDx0。其他驅動器DRx1~DRx6亦具有同樣之構成。

校準電路20X將上拉驅動器PUDx0~PUDx6及下拉驅動器PDDx0~PDDx6之各者之導通電阻調整為自外部連接於外部電阻端子ZQ之外部電阻RZQ之基準電阻值(240Ω)。

於ODT(On Die Termination，片內終端電阻)動作時，根據所設定之終端電阻RTT而選擇驅動器DRx0~DRx6中之至少任一者，並使所選擇之驅動器之上拉驅動器及下拉驅動器導通，信號輸出端子DQ以終端電阻RTT終結。

如以下所示，輸出緩衝器10X之ODT動作時之終端電阻RTT被標準化為外部電阻RZQ之基準電阻值(240Ω)除以2之倍數所得之值。輸出緩衝器10X必須實現該等終端電阻RTT。

RTT=120Ω(RZQ/2)

RTT=60Ω(RZQ/4)

RTT=40Ω(RZQ/6)

RTT=30Ω(RZQ/8)

RTT=20Ω(RZQ/12)

RTT=120Ω(240Ω=RZQ/1)可藉由1台驅動器DRx0而實現。

RTT=60Ω(120Ω=RZQ/2)可藉由2台驅動器DRx0、DRx1而實現。

RTT=40Ω(80Ω=RZQ/3)可藉由3台驅動器DRx0~DRx2而實現。

RTT=30Ω(60Ω=RZQ/4)可藉由4台驅動器DRx0~DRx3而實現。

RTT=20Ω(40Ω=RZQ/6)可藉由6台驅動器DRx0~DRx5而實現。

如此，各設定可藉由以外部電阻RZQ為最小單位之構成，即「以240Ω構成之(即，可將導通電阻調整為240Ω之)驅動器DRx0~DRx5」而實現。

又，輸出緩衝器10X之輸出信號之強度(Driver Strength)亦被標準化。該強度由自輸出緩衝器10X之信號輸出端子DQ觀察之阻抗Ron規定，其設定如下。阻抗Ron表現輸出緩衝器10X之上拉側之阻抗及下拉側之阻抗。

Ron=RZQ/6(=40Ω)

Ron=RZQ/7(=34.3Ω)

Ron=RZQ/6(=40Ω)可藉由6台驅動器DRx0~DRx5而實現。

Ron=RZQ/7(=34.3Ω)可藉由7台驅動器DRx0~DRx6而實現。

如此，各設定可藉由以外部電阻RZQ為最小單位之構成，即「以240Ω構成之驅動器DRx0~DRx6」而實現。

因此，滿足DDR3-SDRAM之規格之RTT及Ron之輸出緩衝器10X如圖9所示般包含7台「以240Ω構成之驅動器DRx0~DRx6」即可。

另一方面，於NAND型非揮發性半導體記憶裝置中，存在Toggle3.0之規格。於該規格中，輸出緩衝器之ODT動作時之終端電阻RTT係以如下方式決定。於該情形時，外部電阻RZQ之電阻值為300Ω。

RTT=150Ω(RZQ/2)

RTT=100Ω(RZQ/3)

RTT=75Ω(RZQ/4)

RTT=50Ω(RZQ/6)

於欲使用以300Ω構成之驅動器而實現上述設定之情形時，如下。

RTT=150Ω可藉由1台「以300Ω構成之驅動器」而實現。

RTT=100Ω由於必需2/3台「以300Ω構成之驅動器」，故無法實現。

RTT=75Ω可藉由2台「以300Ω構成之驅動器」而實現。

RTT=50Ω可藉由3台「以300Ω構成之驅動器」而實現。

如此，僅「以300Ω構成之驅動器」無法實現RTT=100Ω。

即，可實現基準電阻值(300Ω)除以2之倍數所得之值的終端電阻RTT(150、75、50Ω)，但無法實現並非為基準電阻值除以2之倍數所得之值的終端電阻RTT(100Ω)。

又，輸出緩衝器之阻抗Ron亦如以下般被標準化。

Ron=50Ω

Ron=35Ω

Ron=25Ω

Ron=50Ω可藉由6台「以300Ω構成之驅動器」而實現。

Ron=35Ω由於必需8.5台「以300Ω構成之驅動器」，故無法實現。

Ron=25Ω可藉由12台「以300Ω構成之驅動器」而實現。

如此，僅「以300Ω構成之驅動器」無法構成Ron=35Ω。

即，可實現基準電阻值(300Ω)除以大於等於2之整數所得之值的阻抗Ron(50，25Ω)，但無法實現並非為基準電阻值除以大於等於2之整數所得之值的阻抗Ron(35Ω)。

即，NAND型非揮發性半導體記憶裝置之規格之RTT及Ron無法藉由與圖9同樣之構成而實現。

發明者基於上述個人之知識見解而完成本發明。

以下，參照圖式，對本發明之實施形態進行說明。

(第1實施形態)

圖1係表示第1實施形態之半導體裝置100之概略構成之方塊圖。如圖1所示，半導體裝置100包含輸出緩衝器10、校準電路20、信號輸出端子DQ及外部電阻端子ZQ。

半導體裝置100例如係作為NAND型非揮發性半導體記憶裝置而構成。關於圖示之構成以外之構成，由於與本實施形態之說明無直接關係，故省略圖示及說明。又，對1個輸出緩衝器10及1個信號輸出端子DQ進行圖示及說明，但該等係與自半導體裝置100輸出之資料信號之位元數相同數量地設置。

於外部電阻端子ZQ上連接具有特定之基準電阻值之外部電阻RZQ。於本實施形態中，基準電阻值設為300Ω，但並不限於此。

輸出緩衝器10於資料輸出動作時，將對應於自記憶體磁心(未圖示)讀出之輸出資料之資料信號輸出至信號輸出端子DQ。輸出緩衝器10於終端(ODT)動作時，不輸出資料信號，而作為終端信號輸出端子DQ之終端電阻RTT而發揮功能。

輸出緩衝器10具有12台第1驅動器DRa0~DRa11、1台第2驅動器DRb及輸出控制電路11。

各第1驅動器DRa0~DRa11包含對應之第1上拉驅動器PUDa0~PUDa11及對應之第1下拉驅動器PDDa0~PDDa11。

第1上拉驅動器PUDa0~PUDa11具有相互相同之構成。

第1下拉驅動器PDDa0~PDDa11具有相互相同之構成。

再者，關於本說明書中所使用之「相同」之用語，並不限於嚴格之意義，解釋為包含可期待同樣之功能之程度之範圍。

第1上拉驅動器PUDa0~PUDa11分別根據對應之上拉信號DOP<0>~DOP<11>而上拉信號輸出端子DQ之電壓，且上拉時之導通電阻可調整為基準電阻值。以下，將上拉驅動器上拉電壓之情形亦稱為上拉驅動器導通。

第1下拉驅動器PDDa0~PDDa11分別根據對應之下拉信號DON<0>~DON<11>而下拉信號輸出端子DQ之電壓，且下拉時之導通電阻可調整為基準電阻值。以下，將下拉驅動器下拉電壓之情形亦稱為下拉驅動器導通。

第2驅動器DRb包含第2上拉驅動器PUDb及第2下拉驅動器PDDb。

第2上拉驅動器PUDb根據對應之上拉信號DOP<12>而上拉信號輸出端子DQ之電壓，且上拉時之導通電阻可調整為基準電阻值之n(n為大於等於2之整數)倍。以下，將n設為2。

第2下拉驅動器PDDb根據對應之下拉信號DON<12>而下拉信號輸出端子DQ之電壓，且下拉時之導通電阻可調整為基準電阻值之n倍。

輸出控制電路11輸出上拉信號DOP<12：0>及下拉信號DON<12：0>。

校準電路20於校準時，使用外部電阻RZQ將第1上拉驅動器PUDa0~PUDa11及第1下拉驅動器PDDa0~PDDa11之各者之導通電阻調整為基準電阻值，將第2上拉驅動器PUDb及第2下拉驅動器PDDb之各者之導通電阻調整為基準電阻值之n倍。

校準電路20將第1上拉校準信號ZPUa<3：0>、第1下拉校準信號ZPDa<3：0>、第2上拉校準信號ZPUb<3：0>及第2下拉校準信號ZPDb<3：0>輸出至輸出緩衝器10。

各第1上拉驅動器PUDa0~PUDa11之導通電阻藉由第1上拉校準信號ZPUa<3：0>而調整。

各第1下拉驅動器PDDa0~PDDa11之導通電阻藉由第1下拉校準信號ZPDa<3：0>而調整。

第2上拉驅動器PUDb之導通電阻藉由第2上拉校準信號ZPUb<3：0>而調整。

第2下拉驅動器PDDb之導通電阻藉由第2下拉校準信號ZPDb<3：0>而調整。

校準電路20具有第1調整用上拉驅動器ZPUDa、第2調整用上拉驅動器ZPUDb、第3調整用上拉驅動器ZPUDc、第4調整用上拉驅動器ZPUDd、第1調整用下拉驅動器ZPDDa、第2調整用下拉驅動器ZPDDb、比較電路21、第1控制電路(Decode Control，解碼控制器)22、比較電路23、24、第2控制電路(Decode Control)25及開關SW1。

第1調整用上拉驅動器ZPUDa上拉外部電阻端子ZQ之電壓，並藉由第1上拉校準信號ZPUa<3：0>而調整導通電阻。第1調整用上拉驅動器ZPUDa具有與第1上拉驅動器PUDa0相同之構成。

第2調整用上拉驅動器ZPUDb上拉第1節點N1之電壓，並藉由第1上拉校準信號ZPUa<3：0>而調整導通電阻。第2調整用上拉驅動器ZPUDb具有與第1上拉驅動器PUDa0相同之構成。

第1調整用下拉驅動器ZPDDa下拉第1節點N1之電壓，並藉由第1下拉校準信號ZPDa<3：0>而調整導通電阻。第1調整用下拉驅動器ZPDDa具有與第1下拉驅動器PDDa0相同之構成。

開關SW1將外部電阻端子ZQ之電壓或第1節點N1之電壓供給至比較電路21。

比較電路21將所供給之外部電阻端子ZQ之電壓或第1節點N1之電壓與第1基準電壓VREF1進行比較。第1基準電壓VREF1為0.5 VCCQ。VCCQ表示電源VCCQ之電壓。

第1控制電路22根據比較電路21之比較結果，以外部電阻端子ZQ之電壓接近第1基準電壓VREF1之方式決定第1上拉校準信號ZPUa< 3：0>。藉此，第1及第2調整用上拉驅動器ZPUDa、ZPUDb之各者之導通電阻變得與基準電阻值大致相等。因此，第1上拉驅動器PUDa0~PUDa11之各者之導通電阻亦變得與基準電阻值大致相等。

其後，第1控制電路22以第1節點N1之電壓接近第1基準電壓VREF1之方式決定第1下拉校準信號ZPDa<3：0>。藉此，第1調整用下拉驅動器ZPDD之導通電阻變得與基準電阻值大致相等。因此，第1下拉驅動器PDDa0~PDDa11之各者之導通電阻亦變得與基準電阻值大致相等。

第1控制電路22記憶所決定之第1上拉校準信號ZPUa<3：0>及第1下拉校準信號ZPDa<3：0>。

第3調整用上拉驅動器ZPUDc上拉外部電阻端子ZQ之電壓，並藉由第2上拉校準信號ZPUb<3：0>而調整導通電阻。第3調整用上拉驅動器ZPUDc具有與第2上拉驅動器PUDb相同之構成。

第4調整用上拉驅動器ZPUDd上拉第2節點N2之電壓，並藉由第2上拉校準信號ZPUb<3：0>而調整導通電阻。第4調整用上拉驅動器ZPUDd具有與第2上拉驅動器PUDb相同之構成。

第2調整用下拉驅動器ZPDDb下拉第2節點N2之電壓，並藉由第2下拉校準信號ZPDb<3：0>而調整導通電阻。第2調整用下拉驅動器ZPDDb具有與第2下拉驅動器PDDb相同之構成。

比較電路23將外部電阻端子ZQ之電壓與第2基準電壓VREF2進行比較。第2基準電壓VREF2為對應於n之電壓，此處為0.33 VCCQ。

比較電路24將第2節點N2之電壓與第1基準電壓VREF1進行比較。

第2控制電路25以外部電阻端子ZQ之電壓接近第2基準電壓VREF2之方式決定第2上拉校準信號ZPUb<3：0>。藉此，第3及第4調整用上拉驅動器ZPUDc、ZPUDd之各者之導通電阻變為基準電阻值之約n倍。因此，第2上拉驅動器PUDb之導通電阻亦變為基準電阻值之約n倍。

其後，第2控制電路25以第2節點N2之電壓接近第1基準電壓VREF1之方式決定第2下拉校準信號ZPDb<3：0>。藉此，第2調整用下拉驅動器ZPDDb之導通電阻變為基準電阻值之約n倍。因此，第2下拉驅動器PDDb之導通電阻亦變為基準電阻值之約n倍。

第2控制電路25記憶所決定之第2上拉校準信號ZPUb<3：0>及第2下拉校準信號ZPDb<3：0>。

於第1控制電路22進行校準期間，第2控制電路25將第3調整用上拉驅動器ZPUDc控制為斷開，於第2控制電路25進行校準期間，第1控制電路22將第1調整用上拉驅動器ZPUDa控制為斷開。

即，校準電路20於利用第1控制電路22進行之校準結束後，利用第2控制電路25進行校準。校準之順序亦可顛倒。

圖2係圖1之半導體裝置100之驅動器DRa0、DRb之電路圖。由於第1驅動器DRa0~DRa11具有相互相同之構成，故省略其他驅動器之圖示及說明。

[第1驅動器DRa0之構成]

第1驅動器DRa0除了第1上拉驅動器PUDa0及第1下拉驅動器PDDa0以外，亦具有邏輯電路LU、LD。

第1上拉驅動器PUDa0具有分別上拉信號輸出端子DQ之電壓之m(m為大於等於2之整數)個第1單元上拉驅動器UPUDa0~UPUDa3。此處，m為4。

第1下拉驅動器PDDa0具有分別下拉信號輸出端子DQ之電壓之m個第1單元下拉驅動器UPDDa0~UPDDa3。

邏輯電路LU於對應之上拉信號DOP<0>被激活時，將第1上拉校準信號ZPUa<3：0>作為動作信號PUa<3：0>輸出。藉此，根據第1上拉校準信號ZPUa<3：0>，第1單元上拉驅動器UPUDa0~UPUDa3中之至少任一者導通。此時，第1上拉驅動器PUDa0之導通電阻變為基準電阻值。

邏輯電路LU於對應之上拉信號DOP<0>未被激活時，以使第1單元上拉驅動器UPUDa0~UPUDa3斷開之方式輸出動作信號PUa<3：0>。

邏輯電路LD於對應之下拉信號DON<0>被激活時，將第1下拉校準信號ZPDa<3：0>作為動作信號PDa<3：0>輸出。藉此，根據第1下拉校準信號ZPDa<3：0>，第1單元下拉驅動器UPDDa0~UPDDa3中之至少任一者導通。此時，第1下拉驅動器PDDa0之導通電阻變為基準電阻值。

邏輯電路LD於對應之下拉信號DON<0>未被激活時，以使第1單元下拉驅動器UPDDa0~UPDDa3斷開之方式輸出動作信號PDa<3：0>。

各第1單元上拉驅動器UPUDai(以下，i設為0~3)具有串聯於電源VCCQ與信號輸出端子DQ之間之第1 PMOS(P-channel Metal Oxide Semiconductor，P型金氧半導體)電晶體PMai及第1上拉電阻RUai。第1 PMOS電晶體PMa0~PMa3配置於電源VCCQ側。

對各第1 PMOS電晶體PMai之閘極供給對應之動作信號PUa。

第1 PMOS電晶體PMa0~PMa3之尺寸可為任意之尺寸，例如亦可設定為如成為PMa0之導通電阻：PMa1之導通電阻：PMa2之導通電阻：PMa3之導通電阻=1：2：4：8之比的尺寸。

第1上拉電阻RUa0~RUa3之電阻值可為任意之電阻值，例如亦可設定為RUa0：RUa1：RUa2：RUa3=1：2：4：8之比。

各第1單元下拉驅動器UPDDai具有串聯於信號輸出端子DQ與接地VSSQ之間之第1 NMOS(N-channel Metal Oxide Semiconductor，N型金氧半導體)電晶體NMai及第1下拉電阻RDai。第1 NMOS電晶體NMa0~NMa3配置於接地VSSQ側。

對各第1 NMOS電晶體NMai之閘極供給對應之動作信號PDa。

第1 NMOS電晶體NMa0~NMa3之尺寸係與第1 PMOS電晶體PMa0~PMa3之尺寸同樣地設定。第1下拉電阻RDa0~RDa3之電阻值係與第1上拉電阻RUa0~RUa3之電阻值同樣地設定。

[第2驅動器DRb之構成]

第2驅動器DRb除了第2上拉驅動器PUDb及第2下拉驅動器PDDb以外，亦具有邏輯電路LU、LD。

第2上拉驅動器PUDb具有分別上拉信號輸出端子DQ之電壓之m個第2單元上拉驅動器UPUDb0~UPUDb3。

第2下拉驅動器PDDb具有分別下拉信號輸出端子DQ之電壓之m個第2單元下拉驅動器UPDDb0~UPDDb3。

各第2單元上拉驅動器UPUDbi之導通電阻為對應之第1單元上拉驅動器UPUDai之導通電阻的n倍。

各第2單元下拉驅動器UPDDbi之導通電阻為對應之第1單元下拉驅動器UPDDai之導通電阻的n倍。

第2驅動器DRb之邏輯電路LU、LD之動作與第1驅動器DRa0之邏輯電路LU、LD之動作相同。即，於對應之上拉信號DOP<12>被激活時，根據第2上拉校準信號ZPUb<3：0>，第2單元上拉驅動器UPUDb0~UPUDb3中之至少任一者導通。

於對應之下拉信號DON<12>被激活時，根據第2下拉校準信號ZPDb<3：0>，第2單元下拉驅動器UPDDb0~UPDDb3中之至少任一者導通。

各第2單元上拉驅動器UPUDbi具有串聯於電源VCCQ與信號輸出端子DQ之間之第2 PMOS電晶體PMbi及第2上拉電阻RUbi。第2 PMOS電晶體PMb0~PMb3配置於電源VCCQ側。

對各第2 PMOS電晶體PMbi之閘極供給對應之動作信號PUb。

各第2單元上拉驅動器UPUDbi之第2 PMOS電晶體PMbi之導通電阻為對應之第1單元上拉驅動器UPUDai之第1 PMOS電晶體PMai之導通電阻的n倍。

各第2單元上拉驅動器UPUDbi之第2上拉電阻RUbi之電阻值為對應之第1單元上拉驅動器UPUDai之第1上拉電阻RUai之電阻值的n倍。

各第2單元下拉驅動器UPDDbi具有串聯於信號輸出端子DQ與接地VSSQ之間之第2 NMOS電晶體NMbi及第2下拉電阻RDbi。第2 NMOS電晶體NMb0~NMb3配置於接地VSSQ側。

對各第2 NMOS電晶體NMbi之閘極供給對應之動作信號PDb。

各第2單元下拉驅動器UPDDbi之第2 NMOS電晶體NMbi之導通電阻為對應之第1單元下拉驅動器UPDDai之第1 NMOS電晶體NMai之導通電阻的n倍。

各第2單元下拉驅動器UPDDbi之第2下拉電阻RDbi之電阻值為對應之第1單元下拉驅動器UPDDai之第1下拉電阻RDai之電阻值的n倍。

其次，對半導體裝置100之動作進行說明。

[校準動作]

校準係為了修正製造時之製程條件所決定的第1及第2上拉驅動器PUDa0~PUDa11、PUDb等之導通電阻之偏差、並修正因電源電壓之變動或周邊溫度之變化所引起之導通電阻之變化而進行。因此，校準較佳為於動作中亦定期地進行，而非於電源接通時或重設時等初始設定時僅進行1次。

於進行至少1次校準之後，進行資料輸出動作或終端動作。

[資料輸出動作]

輸出控制電路11於資料輸出動作時，根據所設定之阻抗Ron而自第1驅動器DRa0~DRa11及第2驅動器DRb中選擇所要動作者。繼而，輸出控制電路11根據所讀出之輸出資料，以使所要動作之驅動器上拉或下拉之方式輸出上拉信號DOP<12：0>及下拉信號DON<12：0>。

阻抗Ron=50Ω可藉由使以300Ω構成之6台第1驅動器DRa0~DRa5動作而實現。即，於上拉時，藉由將第1上拉驅動器PUDa0~PUDa5導通而變為阻抗Ron=300/6=50Ω。於下拉時，亦藉由將第1下拉驅動器PDDa0~PDDa5導通而變為阻抗Ron=300/6=50Ω。

阻抗Ron=35Ω可藉由使以300Ω構成之8台第1驅動器DRa0~DRa7及以600Ω構成之1台第2驅動器DRb動作而實現。

阻抗Ron=25Ω可藉由使以300Ω構成之12台第1驅動器DRa0~DRa11動作而實現。

再者，可使第1驅動器DRa0~DRa11中之任一驅動器動作。

如此，可實現比較例之構成無法實現之阻抗Ron=35Ω。

[終端動作]

終端動作例如係於如下情形等時進行：將半導體裝置100之信號輸出端子DQ與具有與半導體裝置100同樣之構成之其他半導體裝置之信號輸出端子連接，且半導體裝置100未進行資料輸出動作，其他半導體裝置正在進行資料輸出動作。

輸出控制電路11於終端動作時，根據所設定之終端電阻RTT而自第1驅動器DRa0~DRa11及第2驅動器DRb中選擇所要動作者。此時，輸出控制電路11以使所要動作之驅動器之上拉驅動器及下拉驅動器兩者導通之方式輸出上拉信號DOP<12：0>及下拉信號DON<12：0>。

藉此，能以終端電阻RTT終端信號輸出端子DQ，故可抑制該信號輸出端子DQ中之信號之反射。於終端動作時，信號輸出端子DQ之電壓變為約VCCQ/2。

終端電阻RTT=150Ω可藉由使以300Ω構成之1台第1驅動器DRa0動作而實現。即，藉由將第1驅動器DRa0之第1上拉驅動器PUDa0及第1下拉驅動器PDDa0兩者導通而變為終端電阻RTT=300/2=150Ω。

終端電阻RTT=100Ω可藉由使以300Ω構成之1台第1驅動器DRa0及以600Ω構成之1台第2驅動器DRb動作而實現。

終端電阻RTT=75Ω可藉由使以300Ω構成之2台第1驅動器DRa0、DRa1動作而實現。

終端電阻RTT=50Ω可藉由使以300Ω構成之3台第1驅動器DRa0~DRa2動作而實現。

如此，可實現比較例之構成無法實現之RTT=100Ω。

如以上所說明般，根據第1實施形態，由於第2上拉驅動器PUDb之導通電阻可調整為基準電阻值(即，第1上拉驅動器PUDa0之導通電阻)之n倍，故於使第1及第2上拉驅動器PUDa0、PUDb導通時，可將自信號輸出端子ZQ觀察之輸出緩衝器10之阻抗Ron設定為基準電阻值之n/(1+n)倍。同樣地，於使第1及第2下拉驅動器PDDa0、PDDb導通時，可將阻抗Ron設定為基準電阻值之n/(1+n)倍。

因此，可實現並非為外部電阻RZQ之基準電阻值(300Ω)除以大於等於2之整數而得之值的阻抗Ron。

又，於使第1及第2上拉驅動器PUDa0、PUDb以及第1及第2下拉驅動器PDDa0、PDDb導通時，可將信號輸出端子ZQ之終端電阻RTT 設定為基準電阻值之n/2(1+n)倍。

因此，可實現並非為基準電阻值(300Ω)除以2之倍數所得之值的終端電阻RTT。

即，可實現僅設置複數個如比較例之導通電阻可調整為基準電阻值之上拉驅動器及下拉驅動器之情形時無法實現的終端電阻RTT及阻抗Ron。

又，由於分別進行第1驅動器DRa0~DRa11之校準及第2驅動器DRb之校準，故校準精度較高。

(第2實施形態)

第2實施形態與第1實施形態之不同點在於：同時執行第1驅動器DRa0~DRa11之校準及第2驅動器DRb之校準。

圖3係表示第2實施形態之半導體裝置100A之概略構成之方塊圖。於圖3中，對與圖1共同之構成部分標註相同符號，且以下以不同點為中心進行說明。

校準電路20A將上拉校準信號ZPU<3：0>及下拉校準信號ZPD<3：0>輸出至輸出緩衝器10。

第1上拉驅動器PUDa0~PUDa11及第2上拉驅動器PUDb之導通電阻藉由上拉校準信號ZPU<3：0>而調整。

第1下拉驅動器PDDa0~PDDa11及第2下拉驅動器PDDb之導通電阻藉由下拉校準信號ZPD<3：0>而調整。

校準電路20A具有第1調整用上拉驅動器ZPUDa、第2調整用上拉驅動器ZPUDb、調整用下拉驅動器ZPDD、比較電路21及控制電路22A。

第1調整用上拉驅動器ZPUDa上拉外部電阻端子ZQ之電壓，並藉由上拉校準信號ZPU<3：0>而調整導通電阻。第1調整用上拉驅動器ZPUDa具有與第1上拉驅動器PUDa0相同之構成。

第2調整用上拉驅動器ZPUDb上拉檢測節點Nd之電壓，並藉由上拉校準信號ZPU<3：0>而調整導通電阻。第2調整用上拉驅動器ZPUDb具有與第1上拉驅動器PUDa0相同之構成。

調整用下拉驅動器ZPDD下拉檢測節點Nd之電壓，並藉由下拉校準信號ZPD<3：0>而調整導通電阻。調整用下拉驅動器ZPDD具有與第1下拉驅動器PDDa0相同之構成。

控制電路22A以外部電阻端子ZQ之電壓接近基準電壓VREF(=0.5 VCCQ)之方式決定上拉校準信號ZPU<3：0>。藉此，第1及第2調整用上拉驅動器ZPUDa、ZPUDb之各者之導通電阻變得與基準電阻值大致相等。

其後，控制電路22A以檢測節點Nd之電壓接近基準電壓VREF之方式決定下拉校準信號ZPD<3：0>。藉此，調整用下拉驅動器ZPDD之導通電阻變得與基準電阻值大致相等。

圖4係圖3之半導體裝置100A之驅動器DRa0、DRb之電路圖。於圖4中，對與圖2共同之構成部分標註相同符號，且以下係以不同點為中心進行說明。

驅動器DRa0、DRb之構成與圖2相同，但與圖2之不同點在於：對驅動器DRa0、DRb供給共用之上拉校準信號ZPU<3：0>及下拉校準信號ZPD<3：0>。

即，根據上拉校準信號ZPU<3：0>，第1單元上拉驅動器UPUDa0~UPUDa3中之至少任一者及第2單元上拉驅動器UPUDb0~UPUDb3中之至少任一者導通。

根據下拉校準信號ZPD<3：0>，第1單元下拉驅動器UPDDa0~UPDDa3中之至少任一者及第2單元下拉驅動器UPDDb0~UPDDb3中之至少任一者導通。

又，於圖2中，各第2單元上拉驅動器UPUDbi之導通電阻亦可不為對應之第1單元上拉驅動器UPUDai之導通電阻之n倍，但於第2實施形態中，較佳為n倍。第1及第2單元下拉驅動器UPDDa0~UPDDa3、UPDDb0~UPDDb3亦相同。

藉由此種構成，若進行校準而將第1上拉驅動器PUDa0~PUDa11及第1下拉驅動器PDDa0~PDDa11之各者之導通電阻調整為基準電阻值，則第2上拉驅動器PUDb及第2下拉驅動器PDDb之各者之導通電阻必然會被調整為基準電阻值之n倍。

因此，根據第2實施形態，可獲得與第1實施形態同樣之效果，且與第1實施形態相比可縮短校準時間。又，可削減校準信號用配線之根數及校準電路20A之面積。

即，於第1實施形態中，由於分別進行第1驅動器DRa0~DRa11之校準及第2驅動器DRb之校準，故與第2實施形態相比校準時間較長，且校準信號用配線之根數及校準電路20之面積增加。於第1實施形態中，為了使校準時間與第2實施形態相同，必須降低校準精度。

[驅動器之其他構成]

第2實施形態之第2驅動器DRb亦可設為如下構成。

圖5係圖3之半導體裝置100A之驅動器DRa0、DRb之另一電路圖。由於第1驅動器DRa0與圖4相同，故省略說明。

第2驅動器DRb之各第2單元上拉驅動器UPUDbi具有串聯於電源VCCQ與信號輸出端子DQ之間之n個第2 PMOS電晶體PMbi、PMbi及n個第2上拉電阻RUbi、RUbi。

於各第2單元上拉驅動器UPUDbi中，自電源VCCQ側依序配置有第2 PMOS電晶體PMbi、第2上拉電阻RUbi、第2 PMOS電晶體PMbi及第2上拉電阻RUbi。

對各第2 PMOS電晶體PMbi、PMbi之閘極供給對應之動作信號PUb。

各第2 PMOS電晶體PMbi之尺寸與對應之第1 PMOS電晶體PMai之尺寸相同。

各第2上拉電阻RUbi之電阻值與對應之第1上拉電阻RUai之電阻值相同。

各第2單元下拉驅動器UPDDai具有串聯於信號輸出端子DQ與接地VSSQ之間之n個第2 NMOS電晶體NMbi、NMbi及n個第2下拉電阻RDbi、RDbi。

於各第2單元下拉驅動器UPDDai中，自信號輸出端子DQ側依序配置有第2下拉電阻RDbi、第2 NMOS電晶體NMbi、第2下拉電阻RDbi及第2 NMOS電晶體NMbi。

對各第2 NMOS電晶體NMbi、NMbi之閘極供給對應之動作信號PDb。

各第2 NMOS電晶體NMbi之尺寸與對應之第1 NMOS電晶體NMai之尺寸相同。

各第2下拉電阻RDbi之電阻值與對應之第1下拉電阻RDai之電阻值相同。

於圖5之構成中，由於使用相同電阻值之電阻及相同尺寸之電晶體而構成第1及第2單元上拉驅動器UPUDa0~UPUDa3、UPUDb0~UPUDb3，故與圖4之構成相比，可減少因元件佈局所引起之電阻值及電晶體之尺寸之誤差。因此，可更準確地將各第2單元上拉驅動器UPUDbi之導通電阻設為對應之第1單元上拉驅動器UPUDai之導通電阻之n倍。第1及第2單元下拉驅動器UPDDa0~UPDDa3、UPDDb0~UPDDb3亦相同。

藉此，即便為將導通電阻調整為基準電阻值之1次校準，亦可更高精度地將第2上拉驅動器PUDb及第2下拉驅動器PDDb之導通電阻調整為基準電阻值之n倍。即，可提高校準之精度。

圖6係圖3之半導體裝置之驅動器DRa0、DRb之又一電路圖。

於第2驅動器DRb之各第2單元上拉驅動器UPUDbi中，n個第2 PMOS電晶體PMbi、PMbi串聯於電源VCCQ與第1連接節點NUi之間，n個第2上拉電阻RUbi、RUbi串聯於第1連接節點Nui與信號輸出端子DQ之間。

於各第2單元下拉驅動器UPDDbi中，n個第2下拉電阻RDbi、RDbi串聯於信號輸出端子DQ與第2連接節點NDi之間，n個第2 NMOS電晶體NMbi、NMbi串聯於第2連接節點NDi與接地VSSQ之間。

於圖6之構成中，第2 PMOS電晶體PMb0~PMb3、PMb0~PMb3集中配置於電源VCCQ側，第2 NMOS電晶體NMb0~NMb3、NMb0~NMb3集中配置於接地VSSQ側。因此，可使該等電晶體之基板偏壓效應所致之閾值之變化量小於圖5之構成。

藉此，可較圖5之構成更高精度地將第2上拉驅動器PUDb及第2下拉驅動器PDDb之導通電阻調整為基準電阻值之n倍。即，可進一步提高校準之精度。

(第3實施形態)

第3實施形態與第1及第2實施形態之不同點在於：包含具有不同於基準電阻值之導通電阻之複數個驅動器。

圖7係表示第3實施形態之半導體裝置100B之概略構成之方塊圖。如圖7所示，半導體裝置100B包含輸出緩衝器10B及校準電路20B。

輸出緩衝器10B具有24台驅動器DR0~DR23及輸出控制電路11B。

各驅動器DR0~DR23包含對應之上拉驅動器PUD0~PUD23及對應之下拉驅動器PDD0~PDD23。

上拉驅動器PUD0~PUD23分別根據對應之上拉信號DOP<0>~ DOP<23>而上拉信號輸出端子DQ之電壓，且上拉時之導通電阻可調整為基準電阻值之n(n為3之倍數以外之大於等於2之整數)倍。於本實施形態中，n設為2。

上拉驅動器PUD0~PUD23具有相互相同之構成。

下拉驅動器PDD0~PDD23分別根據對應之下拉信號DON<0>~DON<23>而下拉信號輸出端子DQ之電壓，且下拉時之導通電阻可調整為基準電阻值之n倍。

下拉驅動器PDD0~PDD23具有相互相同之構成。

輸出控制電路11B輸出上拉信號DOP<0>~DOP<23>及下拉信號DON<0>~DON<23>。

校準電路20B於校準時，使用外部電阻RZQ而將上拉驅動器PUD0~PUD23及下拉驅動器PDD0~PDD23之各者之導通電阻調整為基準電阻值之n倍。

校準電路20B具有第1調整用上拉驅動器ZPUDa、第2調整用上拉驅動器ZPUDb、調整用下拉驅動器ZPDD、比較電路21、控制電路22B及開關SW1。

第1調整用上拉驅動器ZPUDa上拉外部電阻端子ZQ之電壓，並藉由上拉校準信號ZPU<3：0>而調整導通電阻。第1調整用上拉驅動器ZPUDa具有與上拉驅動器PUD0相同之構成。

第2調整用上拉驅動器ZPUDb上拉檢測節點Nd之電壓，並藉由上拉校準信號ZPU<3：0>而調整導通電阻。第2調整用上拉驅動器ZPUDb具有與上拉驅動器PUD0相同之構成。

調整用下拉驅動器ZPDD下拉檢測節點Nd之電壓，並藉由下拉校準信號ZPD<3：0>而調整導通電阻。調整用下拉驅動器ZPDD具有與下拉驅動器PDD0相同之構成。

開關SW1將外部電阻端子ZQ之電壓或檢測節點Nd之電壓供給至比較電路21。

比較電路21將外部電阻端子ZQ之電壓與對應於n之第1基準電壓VREFa(=0.33 VCCQ)進行比較，並將檢測節點Nd之電壓與第2基準電壓VREFb(=0.5 VCCQ)進行比較。

控制電路22B以外部電阻端子ZQ之電壓接近第1基準電壓VREFa之方式決定上拉校準信號ZPU<3：0>。藉此，第1及第2調整用上拉驅動器ZPUDa、ZPUDb之各者之導通電阻變為基準電阻值之約n倍。

其後，控制電路22B以檢測節點Nd之電壓接近第2基準電壓VREFb之方式決定下拉校準信號ZPD<3：0>。藉此，調整用下拉驅動器ZPDD之導通電阻變為基準電阻值之約n倍。

上拉驅動器PUD0~PUD23之導通電阻藉由上拉校準信號ZPU<3：0>而調整。

下拉驅動器PDD0~PDD23之導通電阻藉由下拉校準信號ZPD<3：0>而調整。

圖8係圖7之半導體裝置之驅動器DR0~DR2之電路圖。由於各驅動器DR0~DR2具有與第1實施形態之第2驅動器DRb相同之構成，故省略詳細之說明。即，各上拉驅動器PUD0~PUD2具有與第1實施形態之上拉驅動器PUDb相同之構成，各下拉驅動器PDD0~PDD2具有與第1實施形態之下拉驅動器PDDb相同之構成。

半導體裝置100B於資料輸出動作時係如以下般動作。

阻抗Ron=50Ω可藉由使12台驅動器DR0~DR11動作而實現。

阻抗Ron=35Ω可藉由使17台驅動器DR0~DR16動作而實現。

阻抗Ron=25Ω可藉由使24台驅動器DR0~DR23動作而實現。

半導體裝置100B於終端動作時係如以下般動作。

終端電阻RTT=150Ω可藉由使2台驅動器DR0、DR1動作而實現。

終端電阻RTT=100Ω可藉由使3台驅動器DR0~DR2動作而實現。

終端電阻RTT=75Ω可藉由使4台驅動器DR0~DR3動作而實現。

終端電阻RTT=50Ω可藉由使6台驅動器DR0~DR5動作而實現。

如以上所說明般，根據第3實施形態，由於各上拉驅動器PUD0~PUD23之導通電阻可調整為基準電阻值之n倍，故例如於使3台上拉驅動器PUD0~PUD2導通時，可將阻抗Ron設定為基準電阻值之n/3倍。同樣地，於使3台下拉驅動器PDD0~PDD2導通時，可將阻抗Ron設定為基準電阻值之n/3倍。

因此，可實現並非為外部電阻RZQ之基準電阻值(300Ω)除以大於等於2之整數所得之值的阻抗Ron。

又，於使3台上拉驅動器PUD0~PUD2及3台下拉驅動器PDD0~PDD2導通時，可將終端電阻RTT設定為基準電阻值之n/6倍。

再者，半導體裝置100、100A、100B例如亦可作為SDRAM等記憶裝置而構成。又，半導體裝置100、100A、100B亦可不為記憶裝置。

又，驅動器DRa0~DRa11、DRb、DR0~DR23之數量並不限於上述之例，亦可根據所設定之阻抗Ron及終端電阻RTT而適當變更。

又，第1及第2上拉校準信號ZPUa<3：0>、ZPUb<3：0>以及第1及第2下拉校準信號ZPDa<3：0>、ZPDb<3：0>等校準信號之位元數並不限於上述之例，亦可根據校準精度及校準時間而適當變更。於變更校準信號之位元數之情形時，只要根據位元數而變更第1單元上拉驅動器UPUDa0~UPUDa3及第1單元下拉驅動器UPDDa0~UPDDa3等之數量(m)即可。

已對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出者，並非意欲限定發明之範圍。該等新穎之實施形態能以其他各種形態加以實施，且可於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，且包含於申請專利範圍中所記載之發明及其均等之範圍內。