TW201814833A - 半導體結構的形成方法 - Google Patents

Abstract

縮小懸突的方法揭露如下。在一些實施例中，方法包括形成凹陷於介電層中，且凹陷定義介電層的第一側壁。方法亦包括沉積第一導電層於介電層的上表面與第一側壁上，且第一導電層具有第一懸突；採用蝕刻品以移除第一導電層的第一懸突，且蝕刻品係第一導電層之鹵化物、Cl₂、BCl₃、SPM、SC1、SC2、或上述之組合；以及將第二導電層填入凹陷。

Description

半導體結構的形成方法

本發明實施例關於避免開口中的導電結構具有孔洞，更特別關於移除懸突的方法。

半導體積體電路產業已經歷快速成長。積體電路材料與設計的技術進展，使每一代的積體電路均比前一代的積體電路具有更小且更複雜的電路。在積體電路演進中，隨著幾何尺寸(以製程所能形成之最小構件或線路)越來越小，功能密度(單位晶片面積所含之內連線裝置數目)隨之增加。製程尺寸縮小通常具有優點如增加產能並降低相關成本。

在半導體製程(如中段製程或後段製程)中，導電材料用以填入開口或溝槽以形成導電結構(如接點插塞、通孔、或導電線路)。當結構尺寸縮小時，將難以填入小開口或溝槽。

本發明一實施例提供之半導體結構的形成方法，包括：形成凹陷於介電層中，且凹陷定義介電層的第一側壁；沉積第一導電層於介電層的上表面與第一側壁上，且第一導電層具有第一懸突；採用蝕刻品以移除第一導電層的第一懸突，且蝕刻品係第一導電層之鹵化物、Cl₂、BCl₃、SPM、SC1、SC2、或上述之組合；以及將第二導電層填入凹陷。

h₁、T₁‧‧‧第一厚度

h₂、T₂‧‧‧第二厚度

h₃‧‧‧厚度

W‧‧‧寬度

100、200、300、400‧‧‧半導體裝置

101、201、301、401‧‧‧開口

103、204、304、404‧‧‧懸突

110、210、310、410‧‧‧介電層

110B、210B‧‧‧下表面

110C、210C、310C‧‧‧角落區

110S、210S、310S、410S‧‧‧側壁

110U、210U、303U、310U、410U‧‧‧上表面

120‧‧‧黏著層

130、230、360、460‧‧‧晶種層

140、240、370、470‧‧‧導電層

150‧‧‧孔洞

203、303、403‧‧‧基板

205、305、405‧‧‧裝置

207‧‧‧導電結構

220‧‧‧擴散阻障層

235、335、435‧‧‧蝕刻製程

307、309、407‧‧‧區域

320、320'、420‧‧‧襯墊

340、340'‧‧‧氧化物層

320B、420B‧‧‧襯墊底部

330、332‧‧‧層狀物

336、436‧‧‧處理

337、437‧‧‧鹵化物

339、439‧‧‧HCl

345、445‧‧‧回火製程

355、455‧‧‧還原製程

1010、1020、1030、1040‧‧‧步驟

第1A與1B圖係具有懸突的半導體裝置於製程之多種階段中的剖視圖。

第2A至2D圖係一些實施例中，半導體裝置於製程之多種階段中的剖視圖。

第3A至3H圖係其他實施例中，半導體裝置於製程之多種階段中的剖視圖。

第4A至4H圖係其他實施例中，半導體裝置於製程之多種階段中的剖視圖。

第5圖係一些實施例中，製作半導體裝置之方法的流程圖。

下述內容提供的不同實施例或實例可實施本發明實施例的不同結構。特定構件與排列的實施例係用以簡化本發明而非侷限本發明。舉例來說，形成第一結構於第二結構上的敘述包含兩者直接接觸，或兩者之間隔有其他額外結構而非直接接觸。此外，本發明實施例之多種例子可重複標號及/或符號，但這些重複僅用以簡化及清楚說明，而非多種實施例及/或設置之間具有相同標號的單元之間具有相同的對應關係。

此外，空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。元件亦可轉動90°或其他角度，因此方向性用語僅用以說明圖示中的方向。

第1A與1B圖係具有懸突問題的半導體裝置100於製程中多種階段的剖視圖。如第1圖所示，半導體裝置100包含介電層110於基板(未圖示)上。介電層110可為層間介電層或金屬間介電層。形成於介電層110中的開口101自介電層110的上表面110U延伸至介電層110。黏著層120形成於介電層110的上表面110U上，以及形成於開口101所露出之介電層110的下表面110B與側壁110S上。黏著層120可增加介電層110與後續形成於黏著層120上之層狀物(如晶種層130)之間的黏著力，其可為或包含擴散阻障層如鈦、氮化鈦、鉭、氮化鉭、或類似物。黏著層120的形成方法可為物理氣相沉積或任何其他合適的沉積方法。第1A圖亦顯示晶種層130形成於黏著層120上。舉例來說，晶種層130之組成可為銅，且其形成方法可為物理氣相沉積。如第1A圖所示，黏著層120與晶種層130的懸突103鄰近介電層110之上表面110U與側壁110S之間的角落區110C。懸凸103可自角落區110C朝開口101凸起，因此減少開口101其鄰近介電層110之上表面110U的寬度W，使後續製程難以填入開口101。

第1B圖係形成導電層140(如銅)於晶種層130上之後的半導體裝置100，且導電層140形成導電結構如接點插塞、通烤、與導電線路。由於懸突103造成填充金屬夾斷，因此導電層140無法完全填入開口101。如此一來，將形成一或多個孔洞150(如開口101中未填有導電層140的空間)。孔洞150會增加接觸電阻並降低半導體裝置的電性連接之可信度，因此形成不含孔洞之導電結構較有利。

第2A至2D圖係一些實施例中，半導體裝置200於製 程之多種階段中的剖視圖。如第2A圖所示，提供半導體裝置200。半導體裝置200可為積體電路晶片、系統單晶片、或上述之部份，其可包含多種被動與主動微電子裝置如電阻、電容、電感、二極體、及/或電晶體。半導體裝置200包含基板203。基板203可為部份的半導體晶圓。基板203之組成可為半導體材料如矽、鍺、或類似物。在其他實施例中，基板203之組成亦可為化合物材料如矽鍺、碳化矽、砷化鎵、砷化銦、磷化銦、碳化矽鍺、砷磷化鎵、磷化鎵銦、上述之組合、或類似物。此外，基板203可為絕緣層上矽基板。一般而言，絕緣層上矽基板包含一層半導體材料如磊晶矽、鍺、矽鍺、絕緣層上矽、絕緣層上矽鍺、或上述之組合。基板可摻雜p型摻質如硼、鋁、鎵、或類似物；或者摻雜n型摻質如磷、砷、或類似物。

基板203可包含主動及/或被動裝置。本技術領域中具有通常知識者應理解，多種裝置如電晶體、電容、電阻、電感、上述之組合、或類似物可用以產生半導體裝置200之設計所需的結構與功能。第2A至2D圖僅顯示部份的基板203，且第2A圖中的裝置205可包含或至少為裝置(如電晶體、電阻、電容、電感、或二極體)的一部份。在一些實施例中，裝置205可包含積體電路的電路，其包含多個裝置(如電晶體、電阻、電容、電感、或二極體)，以及連接裝置以達積體電路之電路功能的內連線結構(如導線與通孔)。基板203與裝置205並未圖示於第2B至2D圖，但應理解半導體裝置200包含基板203與裝置205。雖然第2A至2D圖僅顯示單一開口201與單一裝置205，但本技術領域中具有通常知識者應理解，形成於基板203之上或 之中的開口201及/或裝置205之數目可超過一個。

介電層210形成於基板203上。介電層210可為單層或多層結構。介電層210之組成可為氮化物如氮化矽；氧化物如氧化矽、硼磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃、氟化矽酸鹽玻璃、低介電常數介電物如摻雜碳的氧化物、極低介電常數介電物如摻雜碳的多孔氧化矽、聚合物如聚亞醯胺、類似物、或上述之組合。低介電常數介電材料之介電常數可低於3.9。介電層210的沉積方法可為化學氣相沉積、物理氣相沉積、原子層沉積、旋轉塗佈介電物製程、類似方法、或上述之組合。在一實施例中，介電層210直接形成於基板203的上表面上。在其他實施例中，介電層210可形成於基板203上的中間層及/或結構(未圖示)上。舉例來說，介電層210可為半導體裝置200的層間介電層或金屬間介電層。

同樣如第2A圖所示，開口201(亦可稱作溝槽或凹陷)形成於介電層210中，且其形成方法可為光微影與蝕刻技術如浸潤式光微影、離子束直寫、極紫外線微影、或其他合適製程。在一些實施例中，接著採用已知的沉積方法如化學氣相沉積，沉積薄的擴散阻障層220於介電層210之側壁210S、下表面210B、與上表面210U上。擴散阻障層220的功用係之後形成金屬線路及/或金屬通孔時，可避免金屬原子(如銅原子)擴散至介電層210中。在一實施例中，擴散阻障層220包含鉭、氮化鉭、鈦、氮化鈦、氧化鎂、類似物、及/或上述之組合。在一實施例中，擴散阻障層220的厚度小於約150Å，雖然亦可採用其他尺寸(端視設計需求與製程技術如28nm或5nm而定)。在一些實 施例中，擴散阻障層220與裝置205之間隔有介電層210，且擴散阻障層220未電性耦接至裝置205。在其他實施例中，擴散阻障層220經由導電結構207(以虛線標示)電性耦接至裝置205。在一例中，可在形成擴散阻障層220之前，形成導電結構207如介電層210中的接點插塞。在另一例中，導電結構207可為裝置205的內連線結構。在又一實施例中，開口201露出裝置205(未圖示)，且擴散阻障層220直接接觸裝置205。舉例來說，裝置205可包含電晶體的源極/汲極區，而擴散阻障層220與其他後續形成的導電層(如晶種層230與導電層240，見第2B至2D圖)可接觸源極/汲極區，以形成源極/汲極接點。擴散阻障層220與裝置205之間亦可為其他可能的連接方式，此亦屬本發明實施例之範疇。導電結構207並未圖示於第2B至2D圖中，但應理解半導體裝置200可包含導電結構207(即使未圖示)。

如第2B圖所示之一些實施例，晶種層230形成於擴散阻障層220上。晶種層230可包含導電材料。在一些實施例中，晶種層230之組成為鈦、鉭、鎢、鋁、鈷、鉿、鋯、釕、或類似物，且其形成方法可為合適的沉積方法如物理氣相沉積或化學氣相沉積。晶種層230的厚度可介於約10Å至約100Å之間，不過亦可為其他厚度，端視應用及採用的製程技術而定。如第2B圖所示，懸突204鄰近介電層210之上表面210U與側壁210S之間的角落區210C。若未進行處理，後續填入開口201之步驟中的懸突204將造成孔洞形成於開口201中。

如第2C圖所示，蝕刻製程235以蝕刻品移除或減少懸突204。在一些實施例中，可在形成晶種層230之製程腔室(如 沉積腔室，未圖示)中，臨場進行蝕刻製程235。在其他實施例中，蝕刻製程235的製程腔室(如蝕刻腔室)與形成晶種層230的沉積腔室不同，在蝕刻後再把半導體裝置200轉移回形成晶種層230的沉積腔室(未圖示)以進行後續製程。蝕刻品可為蝕刻氣體，其包含用以形成晶種層230的金屬之鹵化物。鹵化物為二元化合物，其包含鹵素元素(如氟、氯、溴、碘、或砈)與電負度低於或高於鹵素的另一元素。如此一來，鹵化物可為氟化物、氯化物、溴化物、碘化物、或砈化物。舉例來說，若晶種層230之組成為Ti，則用於蝕刻製程235的蝕刻品可為鹵化物TiCl₄。在一些實施例中，鹵化物(如TiCl₄)可與其組成金屬(如Ti)反應，因此移除此金屬。在一例中，Ti與鹵化物TiCl₄的反應如式(1)所示，其中(g)指的是氣態，(s)指的是固態，而x介於1至3之間。

3TiCl_4(g)+Ti_(s) → 4TiCl_x(g) 式(1)

如式(1)所示，固態Ti與氣態TiCl₄反應形成之產物(如TiCl_x)為氣態，因此可輕易移除此產物。用於移除懸突204的蝕刻氣體亦可包含H₂或Ar。本技術領域中具有通常知識者應理解，式(I)之化學反應亦可產生Cl₂，其與氫氣反應形成HCl。如此一來，一些實施例之蝕刻製程235中存在HCl，雖然蝕刻製程235未直接提供HCl至反應腔室(比如用以進行臨場蝕刻製程的沉積腔室)。

用於移除/減少懸突的蝕刻品並不限於金屬的鹵化物。在一些實施例中，移除或減少懸突204的蝕刻品可為乾蝕刻氣體如Cl₂或BCl₃，濕蝕刻品如SPM、SC1、或SC2，上述之 組合、或類似物。晶種層230的金屬(如Ti)與其他蝕刻品的化學反應，如式(2)與式(3)所示。式(1)至式(3)僅用以舉例，晶種層230與適當蝕刻品之間的其他可能化學反應，亦屬本申請案的範疇。

Ti_(s)+4HCl_(g) → TiCl_4(g)+2H_2(g) 式(2)

Ti_(s)+Cl_2(g) → TiCl_4(g) 式(3)

在本發明一實施例中，晶種層230之組成為Ti，而蝕刻製程235採用之TiCl₄的流速介於約3標準立方公分/分鐘至約50標準立方公分/分鐘之間，H₂的流速介於約0標準立方公分/分鐘至約4000標準立方公分/分鐘之間，以及Ar的流速介於約0標準立方公分/分鐘至約4000標準立方公分/分鐘之間。

蝕刻製程235的溫度可介於約350℃至約650℃之間，且壓力可介於約1torr至約6torr之間。蝕刻製程235移除或減少懸突204，且蝕刻製程235之後部份的晶種層230實質上與下方的擴散阻障層220共形，如第2C圖所示。

接著如第2D圖所示，導電層240形成於晶種層230上，且其填入開口201的方法為電鍍或無電電鍍技術。導電層240可包含銅、鋁、鎢、鈷、釕、上述之合金、或其他合適的導電材料。值得注意的是，由於在形成導電層240前先以蝕刻製程235移除或減少懸突，填入開口201的導電層240不具有孔洞。舉例來說，導電層240自開口201的底部延伸至介電層210的上表面210U，而不具有習知技術中開口201內未填滿的空間。

在第2D圖之製程後可進行額外製程。舉例來說，可進行化學機械研磨以移除開口201以外(如高於介電210之上 表面210U)的導電層240，以形成導電結構如金屬線路。此實施例的優點在於避免形成孔洞於導電結構中，因此降低導電結構的電阻並改善電性連接的可信度。

第3A至3H圖係一些實施例中，半導體裝置300於製程之多種階段中的剖視圖。如第3A圖所示，半導體裝置300可為積體電路、系統單晶片、或上述之部份，其可包含多種被動與主動微電子裝置如電阻、電容、電感、二極體、及/或電晶體。半導體裝置300包含基板303，其可為部份的半導體晶圓。基板303可與第2A圖中的基板203類似，在此不贅述其細節。

基板303可包含主動及/或被動裝置。本技術領域中具有通常知識者應理解，多種裝置如電晶體、電容、電阻、電感、上述之組合、或類似物可用以產生半導體裝置300之設計所需的結構與功能。第3A至3H圖僅顯示部份的基板303，且第3A圖中的裝置305可包含或至少為裝置(如電晶體)的一部份。基板303與裝置305並未圖示於第3B至3H圖，但應理解半導體裝置300包含基板303與裝置305。雖然第3A至3H圖僅顯示單一開口301與單一裝置305，但本技術領域中具有通常知識者應理解，形成於基板303之上或之中的開口301及/或裝置305之數目可超過一個。

接著形成介電層310形成於基板303上。介電層310可為單層或多層結構。介電層310之組成與形成方法可與第2A圖中的介電層210類似，在此不贅述其細節。在一實施例中，介電層310直接形成於基板303的上表面上。在其他實施例中，介電層310可形成於基板303上的中間層及/或結構(未圖示) 上。舉例來說，介電層310可為半導體裝置300的層間介電層或金屬間介電層。

同樣如第3A圖所示，開口301(亦可稱作溝槽或凹陷)形成於介電層310中，且其形成方法可為光微影與蝕刻技術如浸潤式光微影、離子束直寫、極紫外線微影、或其他合適製程。在一些實施例中，開口301產生或定義介電層310的側壁310S。在第3A圖的例子中，開口301亦露出開口301之底部的半導體或金屬化之區域307。在一些實施例中，區域307包含Si、SiGe、Ge、IV族元素、III-V族化合物、II-VI族化合物、III-VI族化合物、金屬、合金、上述之組合、或類似物。若區域307存在金屬，其可包含任何合適的金屬如鎳、鈦、鈷、鎢、鉭、鉑、釕、或鈀。區域307亦可為磊晶的半導體區，比如電晶體的源極/汲極區。本發明實施例中的區域307亦可稱作矽區，且應理解矽區可包含矽或其他合適的半導體材料或金屬合金，如前述用於區域307的材料。在第3A圖所示之例子中，區域307延伸超出基板303的上表面303U。在其他實施例中，區域307的上表面可與基板303之上表面303U實質上等高(未圖示)。

接著以合適的沉積方法如化學氣相沉積法，形成薄的襯墊320於開口301之底部的區域307上，以及介電層310之側壁310S與上表面310U上。襯墊320可為黏著層、晶種層、或擴散阻障層，其可包含鉭、氮化鉭、鈦、氮化鈦、氧化錳、類似物、及/或上述之組合。在其他實施例中，襯墊320之組成為鈦、鉭、鎢、鋁、鈷、鉿、鋯、或類似物，且其形成方法可為任何合適的沉積方法如化學氣相沉積。由於形成襯墊320的高 溫沉積製程，沉積的襯墊320至少可與矽的區域307的頂部反應以形成矽化物、鍺矽化物、或金屬合金的區域309。區域309可包含半導體材料與金屬、金屬堆疊、或兩種以上的金屬合金之化合物，其中半導體材料可為任何合適的半導體材料如用於半導體的區域307之上述材料(如矽、鍺、矽鍺、IV族元素、III-V族化合物、II-VI族化合物、與III-VI族化合物)，且金屬可為用於形成矽化物的任何合適金屬(比如鎳、鈦、鈷、鎢、鉭、鉑、釕、或鈀)。舉例來說，襯墊320包含鈦，其可形成於溫度介於300℃至約600℃之間的化學氣相沉積的腔室中，且矽化物的區域309包含沉積的鈦與矽的區域307反應形成的鈦矽。如第3A圖所示，矽化物的區域309位於矽的區域307其較下部份(未反應)與開口301之底部的襯墊底部320B之間。在一些實施例中，矽化物的區域309之厚度可介於約3nm至約10nm之間。在此實施例中，區域309可稱作矽化物的區域309。應理解的是區域309可為或包含矽化物區、鍺矽化物區、或金屬合金區。

如第3A圖所示，懸突304形成於介電層310之上表面310U與側壁310S之間的角落區310C。懸突304自角落區310C朝開口301突出的程度可不似第1A圖之懸突103突出的這麼多，且襯墊320可具有大厚度，特別是圍繞介電層310之角落區310C與沿著介電層310的上表面310U的襯墊。在第3A圖之例子中，角落區310C之襯墊320的第一厚度T₁與沿著側壁310S之襯墊320的第二厚度T₂之間的差異(大於1nm)可稱作懸突。在其他實施例中，上述厚度差異造成的懸突可大於或小於1nm，端視採用的製程技術及/或開口301的尺寸而定。

如第3B圖所示，蝕刻製程335以蝕刻品移除或減少懸突304。在一些實施例中，可在形成襯墊320之製程腔室(如沉積腔室，未圖示)中，臨場進行蝕刻製程335。在其他實施例中，蝕刻製程335的製程腔室(如蝕刻腔室)與形成襯墊320的沉積腔室不同，在蝕刻後再把半導體裝置300轉移回形成襯墊320的沉積腔室(未圖示)以進行後續製程。蝕刻品可為蝕刻氣體，其包含用以形成襯墊320的金屬之鹵化物。在其他實施例中，蝕刻品可為乾蝕刻氣體如Cl₂或BCl₃，濕蝕刻品如SPM、SC1、或SC2，或上述之組合。前述之式(1)為Ti與TiCl₄之間的反應。蝕刻氣體亦可包含H₂及/或Ar，其可與化學反應的副產物(如Cl₂)反應以形成HCl，如前所述。鹵化物337(如TiCl₄)與HCl 339如第3B圖所示。式(2)與式(3)為其他可能的化學反應。

在本發明一實施例中，襯墊320包含Ti，蝕刻製程335採用之TiCl₄的流速介於約3標準立方公分/分鐘至約50標準立方公分/分鐘之間，H₂的流速介於約0標準立方公分/分鐘至約4000標準立方公分/分鐘之間，以及Ar的流速介於約0標準立方公分/分鐘至約4000標準立方公分/分鐘之間。蝕刻製程335的溫度可介於約350℃至約650℃之間，且壓力可介於約1torr至約6torr之間。

第3C圖係蝕刻製程335之後的半導體裝置300。移除或減少懸突303後，保留的襯墊320'在沿著介電層310之上表面310U處具有第一厚度h1，且在沿著介電層310之側壁310S處具有第二厚度h2。在一些實施例中，第一厚度h₁介於約1nm至約4nm之間，而第二厚度h₂介於約0nm至約2.5nm之間。用於蝕 刻製程335中的鹵化物/蝕刻品對其組成的金屬(如襯墊320之金屬)之蝕刻選擇性高於對區域309之蝕刻選擇性。如此一來，用於蝕刻製程335的蝕刻品與襯墊320反應，而實質上不與區域309反應；即蝕刻製程335移除或減少襯墊320時，區域309維持原樣。如第3C圖所示，蝕刻製程335後的開口301較佳露出區域309以用於後續製程，且蝕刻製程335未移除或損傷區域309。在一些實施例中，蝕刻製程335完全移除介電層310之側壁310S上的襯墊320(即第二厚度h₂等於0)，並在進行第3D圖之製程前先進行再沉積製程(未圖示)，以形成襯墊320於介電層310的側壁310S上。

同樣如第3C圖所示，一些實施例中用於蝕刻製程335的鹵化物(如TiCl₄)對其組成之金屬(如Ti)的蝕刻選擇性，高於對其組成之金屬的氧化物(如氧化鈦)的蝕刻選擇性。襯墊320的金屬之氧化物(如氧化鈦)其形成方法，可為沉積的襯墊320(如鈦)與介電層310(如氧化矽)中的氧之間的層間擴散。舉例來說，層間擴散可產生沿著介電層310之側壁310S與上表面310U的襯墊320'(如氧化鈦)。如此一來，襯墊可視為具有用於形成襯墊320之金屬(如Ti)的較外層(未圖示於第3C圖)，以及含有金屬之氧化物(如氧化鈦)且位於較外層下的較內層(如襯墊320')。在一些實施例中，由於蝕刻製程335其鹵化物的蝕刻選擇性，蝕刻製程335移除襯墊的較外層(如Ti)而保留較內層(如襯墊320'，氧化鈦)。較內層(如襯墊320')其氧化物(如氧化鈦)的分子密度介於約5%至約10%之間，且此分子密度提供的蝕刻選擇性可讓蝕刻製程停止於較內層(如襯墊320')。

鹵化物對組成金屬的蝕刻選擇性，高於對組成金屬之氧化物的蝕刻選擇性，導致蝕刻製程335的自我限制現象，其移除組成金屬(如Ti)而實質上不攻擊組成金屬的氧化物(如氧化鈦)，因此不需多餘的圖案化或光微影即可保留襯墊320'以用於後續製程。上述現象為此實施例方法的另一優點。

接著如第3D圖所示，進行處理336以氧化、氮化、或碳化襯墊320'與矽化物的區域309，以分別形成處理後的層狀物330與332。在一些其他實施例中，處理336產生合金化的層狀物330與332。在一實施例中，處理336採用NH₃以與襯墊320'及矽的區域309反應，因此襯墊320'與矽的區域309或其部份分別轉為氮化物的層狀物330與332。處理後的層狀物330與332可具有一致的厚度h₃，其可介於約1nm至約2.5nm之間，不過厚度h₃亦可為其他尺寸。值得注意的是，襯墊320'沿著介電層310的上表面310U之第一厚度h1，可大於沿著介電層310之側壁310S之第二厚度h2(見第3C圖)，因此沿著介電層310之側壁310S之襯墊320'可完全氮化成氮化物的層狀物330，而沿著介電層310的上表面310U之襯墊320'僅有頂部可轉為氮化物的層狀物330。開口301其底部露出之矽的區域309可與NH₃反應以形成氮化物的層狀物332。在襯墊320'包含氧化鈦，而矽化物的區域309包含鈦矽的實施例中，氮化物的層狀物330包含TiON，而氮化物的層狀物332包含TiSiN。

接著如第3E圖所示，進行回火製程345。由於襯墊320(見第3A圖)之沉積製程形成矽化物的區域309，因此不需特別進行矽化物的回火製程。回火製程345又稱作矽化物的回火 製程，可增加矽化物的區域309。在一些實施例中，回火製程345採用適當製程如熱浸法、突發回火、微秒回火、或雷射回火。在回火製程345為熱浸法的實施例中，回火製程345的溫度介於約450℃至約600℃之間，且歷時約10秒至約60秒之間。在回火製程345為突發回火的實施例中，回火製程345的溫度介於約600℃至約750℃之間，且歷時約1秒至約2秒之間。在回火製程345為微秒回火的實施例中，回火製程345的溫度介於約700℃至約900℃之間，且歷時約0.25微秒至約2微秒之間。

在一些實施例中，回火製程345形成氧化物層340與340'於處理後的層狀物330與332之外表面上。破真空亦可形成氧化物層340與340'，比如在製程腔室之間傳送半導體裝置300的過程破真空。回火製程345亦轉變矽化物的區域309之相及/或組成，因此改變第3E至3H圖中矽化物的區域309其網點圖案以反映上述轉變。

接著如第3F圖所示，進行還原製程355以還原氧化物層340與340'。在一些實施例中，還原反應355採用還原氣體，其包含H₂、N₂、或NH₃。在其他實施例中，還原製程355採用電漿製程，其採用H₂電漿作為還原劑。在一些實施例中，還原製程355將氧化物層340與340'轉變回處理後的層狀物330與332。

如第3G圖所示之一些實施例中，形成晶種層360於處理後的層狀物330與332上。在一實施例中，晶種層360之組成為銅，且其形成方法為物理氣相沉積。然而其他導電膜亦可作為晶種層360。舉例來說，晶種層360之組成可為鈦、鈦合金、 銅、及/或銅合金。在第3G圖的例子中，晶種層360不具有懸突。當晶種層具有懸突時，晶種層360之金屬的鹵化物可用以移除晶種層360的懸突，與前述消除襯墊320之懸突的方法類似。

如第3H圖所示，形成導電層370於晶種層360上，以填入開口301。在一些實施例中，導電層370之組成為銅或銅合金，且其形成方法為電鍍製程或無電電鍍製程。在其他實施例中，導電層370包含銅、鋁、鎢、鈷、釕、上述之合金、或其他合適的導電材料。值得注意的是在形成導電層370之前進行蝕刻製程335以移除懸突，因此填入開口301的導電層370不具有孔洞。舉例來說，導電層370自開口301之底部延伸至介電層310的上表面310U，且不似習知技術中的開口301一般具有未填滿的空間。

在第3H圖中的製程後可進行額外製程。舉例來說，可進行化學機械研磨製程以移除開口301以外(比如高於介電層310之上表面310U)的導電層370，以形成導電結構如接點插塞。上述實施例的優點在於避免形成孔洞於導電結構中，進而降低導電結構的電阻並改良半導體裝置300之電性連接的可信度。

第4A至4H圖係一些實施例中，半導體裝置400於製程的多種階段之剖視圖。第4A至4H圖中與第3A至3H圖中的類似構件採用類似標號，差別在第3A至3H圖中的標號為3字頭，而第4A至4H圖中的標號為4字頭。舉例來說，第3A圖中的基板標號為303，而第4A圖中的基板標號為403。除了特別說明外，第3A至3H圖與第4A至4H圖中對應的構件(如基板303與403)具 有類似組成，且可由類似方法形成，因此下述內容不贅述其細節。

第4A圖顯示半導體裝置400，其基板403具有裝置405(如電晶體)。在一些實施例中，襯墊420形成於介電層410之上表面410U上、形成於介電層410之側壁410S上、以及開口401露出之矽的區域407上。在一些實施例中，襯墊420的形成方法可為任何合適的沉積製程，比如化學氣相沉積或物理氣相沉積。在一實施例中，襯墊420包含鈦，其形成方法可為溫度介於約300℃至約600℃之間的物理氣相沉積。沉積的襯墊420可與矽的區域407反應以形成矽化物的區域409，且區域409位於矽的區域408之較下部份(未反應)與襯墊底部420B之間，如第4A圖所示。在一些實施例中，由於沉積製程採用物理氣相沉積，因此襯墊420朝向開口401凸起的懸突404，比第3A圖中以化學氣相沉積製程形成之襯墊320的懸突304大。

第4B至4D圖未顯示基板403與裝置405，但應理解半導體裝置400包含基板403與裝置405。雖然第4A至4D圖僅顯示單一開口401與單一裝置405，但本技術領域中具有通常知識者應理解，形成於基板403之上或之中的開口401及/或裝置405之數目可超過一個。

第4B圖顯示以蝕刻製程435移除或縮小懸突404，其採用襯墊420之金屬的鹵化物。第4C圖係蝕刻製程435後的半導體裝置400。上述蝕刻製程與第3B及3C圖所述之蝕刻製程335類似，在此不詳述其細節。在本發明一實施例中，襯墊420之組成為Ti，而蝕刻製程435採用之TiCl₄的流速介於約3標準立方 公分/分鐘至約50標準立方公分/分鐘之間，H₂的流速介於約0標準立方公分/分鐘至約4000標準立方公分/分鐘之間，以及Ar的流速介於約0標準立方公分/分鐘至約4000標準立方公分/分鐘之間。蝕刻製程435的溫度可介於約350℃至約650℃之間，且壓力可介於約1torr至約6torr之間。

第4D至4H圖係蝕刻製程435後的製程步驟，比如處理436、回火製程445、還原製程455、形成晶種層460、以及將導電層470填入開口401。上述製程步驟與第3D至3H圖所述之製程步驟類似，在此不詳述其細節。

本發明實施例僅用以舉例。本技術領域中具有通常知識者應理解，許多變化與組合均屬本發明範疇。舉例來說，第2A至2D圖的例子為縮小晶種層(如晶種層230)中形成的懸突，而第3A至3H圖的例子為縮小襯墊(如襯墊320)中形成的懸突。在襯墊與晶種層均具有懸突的情況下，可結合本發明實施例揭露之縮小懸突的方法以縮小懸突或側壁的襯墊。舉例來說，在形成襯墊後，與第3B至3F圖中類似的製程步驟可用以縮小襯墊的懸突。在形成晶種層於襯墊上後，與第2C至2D圖中類似的製程步驟可用縮小晶種層的懸突並將金屬層填入開口。這些步驟與其他可能的變化均屬本發明的範疇。

第5圖係一些實施例中，形成半導體裝置的方法其流程圖。應理解的是，第5圖中方法的實施例僅為許多可能方法的實施例之一。本技術領域中具有通常知識者應理解多種變化、置換、與改良。舉例來說，第5圖中的多種步驟可新增、移除、取代、重排、或重複。

如第5圖所示之步驟1010，形成凹陷於介電層中，且凹陷定義介電層的第一側壁。在步驟1020中，沉積第一導電層於介電層之上表面與第一側壁上，且第一導電層具有懸突。在步驟1030中，採用蝕刻品移除第一導電層之懸突，且蝕刻品係第一金屬層之金屬的鹵化物、Cl2、BCl3、SPM、SC1、SC2、或上述之組合。在步驟1040中，將第二導電層填入凹陷。

上述實施例之優點包含降低導電結構(如接點插塞、通孔、或導電線路)的電阻，以及更可信的電性連接。在後續金屬插塞填充製程(如形成導電層240於開口201中)之前，藉由移除導電線路層的懸突或側壁上的導電襯墊，可避免形成孔洞於導電結構中。懸突的移除製程採用襯墊之金屬的鹵化物作為蝕刻品。除了襯墊的金屬之鹵化物外，亦可採用其他蝕刻品或化學品如乾蝕刻氣體(如Cl₂或BCl₃)、濕蝕刻化學品(如SPM、SC1、或SC2)、或上述之組合作為蝕刻品。鹵化物/蝕刻品與襯墊的金屬反應，且實質上不攻擊襯墊之金屬的氧化物(或含有金屬之矽化物區)。如此一來，蝕刻製程可輕易移除組成金屬，並保留氮化、氧化、碳化、或合金化的襯墊，以形成自我限制的襯墊以用於後續製程(不需額外圖案化步驟)。上述方法可用以減少或移除金屬晶種層或黏著層的懸突，且金屬晶種層或黏著層的形成方法可為多種沉積技術如物理氣相沉積、電漿增強化學氣相沉積、或電漿增強原子層沉積。

在一些實施例中，方法包含形成凹陷於介電層中，且凹陷定義介電層的第一側壁。方法亦包含沉積第一導電層於介電層之上表面與側壁上，且第一導電層具有第一懸突。 方法亦包含採用蝕刻品移除第一導電層的第一懸突，且蝕刻品係第一導電層的鹵化物、Cl₂、BCl₃、SPM、SC1、SC₂、或上述之組合。方法亦包含將第二導電層填入凹陷。

在一實施例中，上述方法之填入凹陷的第二導電層不具有孔洞。

在一實施例中，上述方法之第一懸突與介電層之上表面與第一側壁之間的角落相鄰。

在一實施例中，上述方法之第一導電層包含第一金屬，且第一金屬係鈦、鉭、鎢、鋁、鈷、鉿、釕、或鋯，且移除第一懸突採用之蝕刻氣體包含第一金屬的鹵化物。

在一實施例中，上述方法之第一導電層為晶種層，且方法更包含在沉積晶種層之前，先形成擴散阻障層於介電層之上表面與第一側壁上，其中擴散阻障層位於介電層與晶種層之間。

在一實施例中，上述方法移除第一懸突與沉積第一導電層之步驟進行於相同的製程腔室中。

在一實施例中，上述方法之第一金屬包含鈦，且蝕刻氣體包含TiCl₄。

在一實施例中，上述方法更包含在將第二導電層填入凹陷之前，先形成晶種層於第一導電層上。

在一實施例中，上述方法之晶種層具有第二懸突，且方法更包含採用晶種層之第二金屬之鹵化物移除晶種層的第二懸突。

在一實施例中，上述方法形成凹陷的步驟露出第 一區，且第一區包含半導體材料或金屬於凹陷底部，其中第一區的頂部與沉積的第一導電層反應以形成第二區，且第二區包含矽化物區、鍺矽化物區、或金屬合金區。

在一實施例中，上述方法移除第一懸突的步驟實質上不攻擊第二區。

在一實施例中，上述方法更包含在移除第一懸突之步驟後且在將第二導電層填入凹陷之步驟前，對第一導電層進行處理；進行回火製程；以及進行還原製程以還原回火製程時形成的氧化物。

在其他實施例中，方法包含形成開口於基板上的介電層中，且開口自介電層之上表面延伸至介電層中；形成第一金屬層於介電層的上表面上以及開口露出之介電層的側壁上，且第一金屬層具有懸突。此方法更包含以蝕刻品蝕刻第一金屬層以移除懸突，且蝕刻品包含第一金屬層之鹵化物；以及將第二金屬層填入凹陷。

在一實施例中，上述方法中蝕刻第一金屬層之步驟更移除介電層之側壁上的第一金屬層。

在一實施例中，上述方法之第一金屬層包含鈦，且蝕刻品為包含TiCl₄、H₂、與Ar的蝕刻氣體。

在一實施例中，上述方法之形成第一金屬層的步驟形成第一金屬層之氧化物，且第一金屬層之氧化物接觸介電層，其中蝕刻第一金屬層之步驟移除第一金屬層，並保留至少部份的第一金屬層之氧化物。

在一實施例中，上述方法形成第一金屬層的步驟 形成第一區於開口底部，且第一區包含矽化物區、鍺矽化物區、或金屬合金區，第一區位於第一金屬層與開口下方的的第二區之間，且第二區包含半導體區或金屬化區，其中蝕刻第一金屬層之步驟移除第一金屬層且實質上不移除第一區。

在其他實施例中，方法包含提供基板與其上之介電層，開口位於介電層中，且開口底部露出半導體區。此方法亦包含形成第一金屬層以襯墊開口露出之介電層的側壁、介電層之上表面、以及半導體區的上表面，其中第一金屬層具有懸突，且襯墊半導體區之上表面的第一金屬層與部份半導體區形成第一區，其中第一區包含矽化物區或鍺矽化物區。此方法亦包含蝕刻製程，其採用蝕刻品移除懸突，且蝕刻品係第一金屬層的鹵化物、Cl₂、BCl₃、SPM、SC1、SC2、或上述之組合。蝕刻製程移除第一金屬層，並實質上保留第一區的原樣。上述方法亦形成第二金屬層於開口中。第二金屬層自開口底部延伸至介電層的上表面，且不具有孔洞。

在一實施例中，上述方法更包括在進行蝕刻製程後，採用NH₃的處理以氮化第一金屬層。

在一實施例中，上述方法更包括在採用NH₃的處理後進行熱回火製程；以及在熱回火製程後進行還原製程。

上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明實施例。本技術領域中具有通常知識者應理解可採用本發明實施例作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明實施例 之精神與範疇，並可在未脫離本發明實施例之精神與範疇的前提下進行改變、替換、或更動。

Claims (1)

1. 一種半導體結構的形成方法，包括：形成一凹陷於一介電層中，且該凹陷定義該介電層的多個第一側壁；沉積一第一導電層於該介電層的上表面與該些第一側壁上，且該第一導電層具有一第一懸突；採用一蝕刻品以移除該第一導電層的該第一懸突，且該蝕刻品係該第一導電層之鹵化物、Cl ₂、BCl ₃、SPM、SC1、SC2、或上述之組合；以及將一第二導電層填入該凹陷。