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CN107886983A - 具有负电压辅助的存储器电路 - Google Patents

具有负电压辅助的存储器电路 Download PDF

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CN107886983A
CN107886983A CN201710660045.5A CN201710660045A CN107886983A CN 107886983 A CN107886983 A CN 107886983A CN 201710660045 A CN201710660045 A CN 201710660045A CN 107886983 A CN107886983 A CN 107886983A
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CN
China
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signal
nbl
column
circuit
coupled
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CN201710660045.5A
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English (en)
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阿维纳什·钱德
陈炎辉
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本发明实施例涉及一种具有负电压辅助的存储器电路。具体而言，本发明实施例提供一种存储器装置，其包含：存储器阵列，其包括沿第一列布置的第一多个位单元；及负位线NBL电路，其耦合到所述存储器阵列。所述NBL电路包含：第一对导通门，其分别透过所述第一列的位线BL及反相位线BBL耦合到所述第一多个位单元；及一对触发电路，其分别耦合到所述第一对导通门，且经配置以透过所述各自第一对导通门监测存在于所述第一列的所述BL及所述BBL上的电压电平，且基于所述经监测电压电平确证NBL启用信号以引起将负电压施加于所述第一列的所述BL或所述BBL上。

Description

具有负电压辅助的存储器电路
技术领域
本发明实施例是关于一种具有负电压辅助的存储器电路。
背景技术
静态随机接入存储器(SRAM)常用于集成电路中。SRAM单元具有保存数据而无需刷新的有利特征。SRAM单元可包含不同数目个晶体管且因此通常以晶体管的数目指称，例如，六晶体管(6-T)SRAM、八晶体管(8-T)SRAM及类似者。晶体管通常形成用于存储位的数据锁存器。额外晶体管可经添加以控制对晶体管的接入。SRAM单元通常布置为具有行及列的阵列。通常，SRAM单元的各行连接到字线，字线确定SRAM单元的所述行是否被选定。SRAM单元的各列连接到位线(或一对位线)，位线用于将位存储到SRAM单元中或从SRAM单元读取位。
随着集成电路不断按比例缩小，集成电路的电源电压连同存储器电路的电源电压一起降低。因此，用来指示可从SRAM单元读取位及将位写入到SRAM单元中的可靠程度的SRAM单元的读取及写入容限减小。归因于静态噪声的存在，减小的读取及写入容限可引起各自读取及写入操作中的误差。
发明内容
本发明实施例是关于一种存储器装置，所述存储器装置包括：存储器阵列，其包括沿第一列布置的第一多个位单元；及负位线(NBL)电路，其耦合到所述存储器阵列且包括：第一对导通门，其分别透过所述第一列的位线(BL)及反相位线(BBL)耦合到所述第一多个位单元；及一对触发电路，其分别耦合到所述第一对导通门，且经配置以透过所述各自第一对导通门监测存在于所述第一列的所述BL及所述BBL上的电压电平，且基于所述经监测电压电平确证NBL启用信号以引起将负电压施加于所述第一列的所述BL或所述BBL上。
本发明实施例是关于一种存储器装置，所述存储器装置包括：存储器阵列，其包括沿第一列布置的第一多个位单元；及负位线(NBL)电路，其耦合到所述存储器阵列且包括：第一对PMOS晶体管，其分别透过所述第一列的位线(BL)及反相位线(BBL)耦合到所述第一多个位单元；及一对反向器电路，其分别耦合到所述第一对PMOS晶体管，且经配置以透过所述各自第一对PMOS晶体管监测存在于所述第一列的所述BL及所述BBL上的电压电平，且基于所述经监测电压电平确证NBL启用信号以引起将负电压施加于所述第一列的所述BL或所述BBL上。
本发明实施例是关于一种存储器装置，所述存储器装置包括：存储器阵列，其包括沿列布置的多个位单元；及负位线(NBL)电路，其耦合到所述存储器阵列且包括：一对传输(TX)门，其分别透过所述列的位线(BL)及反相位线(BBL)耦合到所述多个位单元；一对触发电路，其分别耦合到所述对TX门；及OR逻辑门，其耦合到所述对触发电路，其中所述对触发电路经配置以透过所述各自对的TX门监测存在于所述列的所述BL及所述BBL上的电压电平，且基于所述经监测电压电平引起所述OR逻辑门确证NBL启用信号而引起将负电压施加于所述列的所述BL或所述BBL上。
附图说明
当结合附图阅读时，从以下详细描述最佳理解本揭露的方面。应注意，各个构件不一定按比例绘制。事实上，为清楚论述，各个构件的尺寸可任意地增大或减小。
图1绘示根据一些实施例的包含具有负位线(NBL)电路的输入/输出(I/O)电路的存储器装置的示范性框图。
图2绘示根据一些实施例的图1的NBL电路的示范性电路图。
图3绘示根据一些实施例的用来操作图2的NBL电路的多个信号的示范性波形。
图4绘示根据一些实施例的形成于图2的NBL电路中的传导路径的等效电路图的实例。
图5绘示根据一些实施例的图1的NBL电路的另一示范性电路图。
图6A绘示根据一些实施例的图1的存储器装置的示范性电路图，其中存储器装置的控制逻辑电路包含负位线(NBL)电路。
图6B绘示根据一些实施例的图1的存储器装置的另一示范性电路图，其中存储器装置的控制逻辑电路包含另一负位线(NBL)电路。
图7绘示根据一些实施例的用来操作图1的NBL电路的方法的流程图。
具体实施方式
以下揭露描述用于实施本目标物的不同特征的各种示范性实施例。下文描述组件及布置的特定实例以简化本揭露。当然，这些实例仅为实例且并不意欲为限制性的。例如，将了解，当组件被称为“连接到”或“耦合到”另一组件时，其可直接连接到或耦合到所述另一组件，或可存在一或多个中介组件。
如上文提及，随着集成电路不断按比例缩小，集成电路的电源电压连同存储器装置的电源电压一起减低。已探究用来降低VCCmin(其为可靠读取及写入操作所需的最小电源电压VCC)及适应日益减低的电源电压的各种方法。例如，写入辅助电路用于存储器装置中以改进在低电源电压尤其当字线电压受抑制时的单元写入能力。写入辅助电路的一者通常将负电压施加于用以写入逻辑0的位线上。然而，为确保负电压以适合时序有效率地施加于位线上(即，无一非所要延迟)，可需要一或多个额外电路(例如，升压转换器)，此可不利地引发多种问题，例如，有效面积(real estate)问题、功率消耗问题等。因此，上文描述的使用负电压位线技术的现有存储器装置尚未完全令人满意。
本揭露提供一种包含负位线(NBL)电路的存储器装置的各种实施例，所述NBL电路经配置以监测存储器装置的至少一个位线上的电压电平，且仅在NBL电路确保所述至少一个位线上的所述电压电平减低为0V或实质上接近于0V时启用负电压以施加于所述位线上。此外，所揭示的NBL电路可集成到存储器装置的输入/输出(I/O)电路中以将局部负电压提供到存储器装置的局部存储器阵列的一或多个位线(此将在下文关于图2、图3、图4及图5进一步详细描述)，或集成到存储器装置的控制逻辑电路中以将负位线启用(控制)信号全局地提供到存储器装置的I/O电路的至少部分(此将在下文关于图6A及图6B进一步详细描述)。因而，存储器装置的所揭示NBL电路可在存储器装置的位线用以执行写入操作时以适合时序将负电压有效地提供到所述位线，此继而解决现有存储器装置当中存在的上述问题。
图1绘示根据各种实施例的包含负位线(NBL)电路的存储器装置100的示范性框图。如所示，存储器装置100包含：一或多个存储器阵列(102A、102B、102C)；一或多个输入/输出(I/O)电路(104A、104B、104C)，其各自耦合到各自存储器阵列；控制逻辑电路106，其耦合到一或多个I/O电路(104A、104B、104C)；及行驱动器108，其耦合到控制逻辑电路106及一或多个存储器阵列(102A、102B、102C)。为清楚起见，仅展示三个存储器阵列。然而，根据各种实施例，存储器装置100中可包含任何所要数目个存储器阵列同时保持在本揭露的范围内。
如上文描述，在一些实施例中，各存储器阵列可与各自I/O电路耦合。例如，存储器阵列102A与I/O电路104A耦合；存储器阵列102B与I/O电路104B耦合；且存储器阵列102C与I/O电路104C耦合。在图1的所绘示实施例中，I/O电路104A包含负位线(NBL)电路110。根据各种实施例，各I/O电路可包含实质上类似于NBL电路110的各自NBL电路。在一些实施例中，各I/O电路中包含的NBL电路可经配置以将负位线电压局部地提供到其的各自存储器阵列。因此，为清楚起见，以下论述将仅针对I/O电路104A的NBL电路110。在一些替代或额外实施例中，控制逻辑电路106可包含实质上类似于NBL电路110的NBL电路。控制逻辑电路106中包含的此NBL电路可经配置以将负位线控制信号全局地提供到I/O电路(例如，104A、104B、104C等)以容许I/O电路的各者将负位线电压提供到各自存储器阵列，此将在下文关于图6A及图6B进一步详细描述。
在一些实施例中，存储器装置100的存储器阵列(102A、102B、102C等)的各者包含布置成列-行配置的多个位单元。各位单元经配置以存储/呈现数据位(逻辑1或逻辑0)。对应于各存储器阵列的I/O电路经配置以接入对应存储器阵列的位单元(例如，从位单元读取数据位，将数据位写入到位单元)。例如，I/O电路104A经配置以将数据位写入到存储器阵列102A的位单元。此外，I/O电路104A的NBL电路110经配置以确定何时将负电压提供到存储器阵列102A的位线，同时将数据位写入到(耦合到所述位线的)位单元。下文将关于图2进一步详细描述存储器阵列102A及I/O电路104A(及NBL电路110)。
在一些实施例中，控制逻辑电路106经配置以提供一或多个控制信号以控制NBL电路110，此将在下文描述。如上文描述，在一些实施例中，控制逻辑电路106可包含全局NBL电路。在这些实施例中，控制逻辑电路106可进一步经配置以控制全局NBL电路以确定何时将一负位线控制信号提供到经耦合I/O电路的一或多者，此将在下文关于图6A及图6B描述。行驱动器108经配置以响应于WL确证信号而选择/确证存储器阵列(102A、102B、102C等)的各者的字线，以容许对沿经确证字线的一或多个位单元执行写入操作，此将在下文关于图3描述。
图2绘示根据各种实施例的存储器装置100的存储器阵列102A及经耦合I/O电路104A的示范性电路图。如所示，存储器阵列102A包含位单元102-1、102-2、102-3、102-4等。尽管图2中的存储器阵列102A的所绘示实施例仅展示四个位单元，然存储器阵列102A中可包含任何所要数目个位单元同时保持在本揭露的范围内。
如上文描述，存储器阵列102A的位单元布置成列-行配置。如所绘示，位单元102-1及直至102-2布置于第一行(行“a”)中，其中位单元102-1及102-2分别布置于不同及分离列(列“A”及“B”)中。类似地，位单元102-3及直至102-4布置于第二行(行“b”)中，其中位单元102-3及102-4分别布置于不同及分离列(列“A”及“B”)中。此外，在一些实施例中，各列包含分别耦合到沿所述列布置的位单元的位线(BL)及反相位线(BBL)，且沿所述列布置的位单元的各者耦合到属于各自行的各自字线(WL)。例如，列A包含分别耦合到位单元102-1及102-3的BL 102-5及BBL 102-6，且位单元102-1及102-3分别耦合到(行a的)WL 102-9及(行b的)WL 102-11，且列B包含分别耦合到位单元102-2及102-4的BL 102-7及BBL 102-8，且位单元102-2及102-4分别耦合到(行a的)WL 102-9及(行b的)WL 102-11。应了解，BL及BBL对的数目对应于存储器阵列102A的列数，且WL的数目对应于存储器阵列102A的行数。例如，图2的所绘示实施例中展示两个列及两个行，且因此展示两对BL及BBL(对102-5及102-6以及对102-7及102-8)及两个WL(102-9及102-11)。在一些实施例中，任何所要数目个列可布置于列A与B之间，且类似地，任何所要数目个行可布置于行a与b之间，同时保持在本揭露的范围内。
图2中展示的I/O电路104A包含图1中展示的NBL电路110，如下文进一步详细描述。NBL电路110透过各自BL及BBL(102-5、102-6、102-7、102-8等)耦合到位单元(102-1、102-2、102-3、102-4等)。如图2中展示，在一些实施例中，NBL电路110包含多个传输(TX)门112、114、132及134；晶体管116、118、136、138、140、142及144；触发电路146及148；OR门150；反向器152；及升压电容器154。
在一些实施例中，晶体管116、118、136、138、140、142及144各自包含NMOS晶体管。尽管图2的所绘示实施例展示116、118、136、138、140、142及144为NMOS晶体管，然而适用于存储器装置中的多种晶体管或装置的任一者可实施为116、118、136、138、140、142及144的至少一者，例如(举例来说)双极结晶体管(BJT)、高电子迁移率晶体管(HEMT)等。
各TX门耦合于(一列的)BL或BBL与触发电路之间。例如，如所示，TX门112耦合于列A的BL 102-5与触发电路148之间；TX门114耦合于列A的BBL 102-6与触发电路146之间；TX门132耦合于列B的BL 102-7与触发电路148之间；TX门134耦合于列B的BBL 102-8与触发电路146之间。换句话说，各列可包含分别耦合到所述列的BL及BBL的一对TX门。例如，列A与所述对TX门112及114耦合；列B与所述对TX门132及134耦合。因此，应了解，当更多个列放置于列A与B之间时，更多对TX门将相应地放置于所述对的TX门(112及114)与(132及134)之间。在一些实施例中，各对TX门是由一列选择(CS)信号(及互补列选择(CCS)信号)同时控制。例如，TX门112及114可通过确证CS信号111为逻辑1(且因此确证CCS信号113为逻辑0)而变得“导通”，此将在下文关于图3进一步详细论述。
根据本揭露的一些实施例，TX门经配置以响应于第一控制信号(及与第一控制信号互补的第二控制信号)而选择性地将信号从TX门的输入端传导到TX门的输出端，或阻挡信号从TX门的输入端到TX门的输出端。更明确来说，当控制信号处于第一逻辑状态(逻辑1或逻辑0)时，TX门经配置以将在其输入端处接收的信号传导通过其本身，且在其输出端处提供输出信号。类似地，当控制信号处于第二逻辑状态(逻辑0或逻辑1，与第一逻辑状态互补)时，TX门经配置以阻挡信号从输入端到输出端。一般来说，当TX门导通时，TX门用作电阻器。在图2的所绘示实施例中，TX门112在CS信号111处于逻辑1(且CCS信号113处于逻辑0)时导通；TX门114在CS信号111处于逻辑1(且CCS信号113处于逻辑0)时导通；TX门132在CS信号131处于逻辑1(且CCS信号133处于逻辑0)时导通；且TX门134在CS信号131处于逻辑1(且CCS信号133处于逻辑0)时导通。下文将关于图3进一步详细描述TX门(例如，112、114、132、134等)的操作。
仍参考图2，各列(以及对应对的BL及BBL)与一对列选择晶体管耦合，其中此一对列选择晶体管各自由CS信号111门控(控制)(此将在下文论述)。例如，列A(以及BL 102-5及BBL 102-6)与一对列选择晶体管116及118耦合；列B(以及BL 102-7及BBL 102-8)与一对列选择晶体管136及138耦合。类似地，应了解，当更多个列放置于存储器阵列102A的列A与B之间时，更多对的列选择晶体管将相应地放置于所述对的列选择晶体管(116及118)与(136及138)之间。
在一些实施例中，NBL电路110包含分别耦合到存储器阵列102A的BL(102-5、102-7等)及BBL(102-6、102-8等)的一对写入启用晶体管140及142。在一些实施例中，所述对写入启用晶体管140及142分别由互补DATA信号107及DATA信号109门控(控制)，其中DATA信号及互补DATA信号根据写入启用(W_E)信号而变化，此将在下文描述。
在一些实施例中，触发电路146及148经配置以分别监测节点X及Y上的电压电平。节点X及Y上随时间的电压电平在下文中分别称为受监测信号143及145。在一些实施例中，触发电路146经配置以响应于受监测信号143的变化而提供第一信号147，且类似地，触发电路148经配置以响应于受监测信号145的变化而提供第二信号149。OR门150耦合到触发电路(146及148)且经配置以在OR门150的输入端处分别从触发电路146及148接收信号147及149。此外，OR门150经配置以对两个信号147及149执行OR逻辑函数，且将负位线启用(NBL_E)信号151提供到经耦合反向器152及升压电容器154。在一些实施例中，NBL电路110进一步包含由互补NBL_E(CNBL_E)信号153门控(控制)的负位线启用晶体管144。
在一些实施例中，触发电路146及148的各者可实施为施密特(Schmitt)触发器。施密特触发器经配置以保持其输出(例如，信号147及149)，直至其输入(例如，信号143及145)充分改变以触发(输出的)变化。
在一些实施例中，施密特触发器146经配置以在其输入端处追踪受监测信号143的电压电平，且基于受监测信号143的电压值保持第一信号147的第一逻辑状态或使第一逻辑状态改变为第二逻辑状态。在其中受监测信号143经预充电到较高电压(例如，Vdd)的实例中，施密特触发器146可输出第一信号147且使其保持处于逻辑0。当受监测信号143从Vdd下降到预定阈值(30％Vdd)或更低时，施密特触发器146可使第一信号147从逻辑0转变到逻辑1。否则(即，受监测信号143未下降为低于30％Vdd)，施密特触发器146可使第一信号147保持处于逻辑0。预定阈值30％Vdd通常称为施密特触发器146的“跳脱点”。类似地，当受监测信号145的电压电平从Vdd下降到预定阈值(30％Vdd)或更低时，施密特触发器148可使第二信号149从逻辑0转变到逻辑1。否则，施密特触发器148可使第二信号149保持处于逻辑0。再者，30％Vdd通常称为施密特触发器148的跳脱点。
仍参考图2，反向器152经配置以从OR门150接收NBL_E信号151，且将CNBL_E信号153提供到升压电容器154及负位线启用晶体管144，如所示。在一些实施例中，当CNBL_E信号153从逻辑1转变到逻辑0时，负位线启用晶体管144使节点Z与接地解耦，且升压电容器154开始将负电压提供到节点Z(且因此提供到BL 102-5)，此将在下文关于图3进一步详细描述。
一般来说，为将所要逻辑状态写入到存储器装置100的存储器阵列(例如，102A)的位单元，将所述位单元的经耦合BL及BBL预充电到存储器阵列的供应电压(例如，Vdd)，且接着透过所述位单元的经耦合BL将对应于所要逻辑状态的第一电压(例如，Vdd或接地)施加到所述位单元，且透过所述位单元的经耦合BBL将对应于与所要逻辑状态互补的第二逻辑状态的第二电压施加到所述位单元。例如，为将逻辑0写入到位单元102-1，分别将BL 102-5及BBL 102-6预充电到Vdd，且可通过确证WL 102-9而接入位单元102-1。随后，对BL 102-5施加等于接地(即，0V)的电压，且对BBL 102-6施加等于Vdd的电压。如上文描述，为增强位单元102-1的写入能力，可进一步下拉BL 102-5使其低于0V(即，对BL 102-5施加负电压)。所揭示NBL电路110提供此功能性(即，对用来写入逻辑0的BL提供负电压)，且进一步确定准确时序以将负电压施加到BL。运用此准确时序，在一些实施例中，所揭示存储器装置100无需额外电压转换器来确保负电压有效率地施加到BL，且因此免除与其相关联的任何有效面积及/或延迟问题。下文结合图3描述NBL电路110的操作。
图3分别绘示根据各种实施例的W_E信号141(互补DATA信号107及DATA信号109随其变化)、BL 102-5上的电压电平(在下文中为“信号160”，如图2中展示)、受监测信号143及145、第一信号147及第二信号149、NBL_E信号151、节点Z处的电压电平(在下文中为“信号158”，如图2中展示)及施加到WL 102-9的WL确证信号159的示范性波形。在一些实施例中，图3中展示的波形的各者随时间(图3的X轴)在Vdd与接地(0V)(图3的Y轴)之间变化，除了信号158的波形除外。在一些实施例中，信号158呈现负电压(即，低于0V)，此将在下文进一步详细描述。在图3的以下论述中，Vdd对应于高逻辑状态(在下文中为“HIGH”)，且接地对应于低逻辑状态(在下文中为“LOW”)。
在时间“t0”处开始且以上述实例继续，在将逻辑0写入到位单元102-1之前，将BL102-5及BBL 102-6预充电到Vdd，即，信号160在时间t0处处于HIGH(与受监测信号143及145相同)。此外，在时间t0之前、与时间t0同时或在时间t0之后，CS信号111(图2)确证为HIGH。因此，与CS信号111互补的CCS信号113(图2)确证为LOW。在一些实施例中，当CS信号111确证为HIGH时，CS信号131确证为LOW。因此，CCS信号133(与CS信号131互补)确证为HIGH。因而，基于上文描述的TX门112、114、132及134的操作原理，耦合到列A的TX门112及114导通(接通)；且耦合到其它列的TX门132及134(以及放置于所述对的(112及114)与(132及134)之间的TX门)不导通(切断)。此外，响应于CS信号111确证为HIGH，耦合到列A的所述对列选择晶体管116及118接通，且其它对的列选择晶体管(包含列选择晶体管136及138)切断。换句话说，在此特定实施例中，仅列A被选定。
继续到时间“t1”，W_E信号141从LOW转变到HIGH。在图2的所绘示实施例中，当W_E信号141从LOW转变到HIGH时，互补DATA信号107从LOW转变到HIGH，且DATA信号109从HIGH转变到LOW。因而，写入启用晶体管140接通，且写入启用晶体管142切断。应注意，信号153(图2)与NBL_E信号151互补，使得在时间t1处，信号153处于HIGH(信号151处于LOW，如图3中展示)。一旦写入启用晶体管140接通，传导路径180(如图2中展示)便从节点Y(仍处于Vdd)形成贯穿TX门112、列选择晶体管116、写入启用晶体管140、负位线启用晶体管144，且最后到接地。
根据本揭露的各种实施例，一旦NBL电路110的TX门112导通且传导路径180经形成，导通TX门112便可用作电阻器，其与经形成传导路径180上的其它组件(例如，列选择晶体管116、写入启用晶体管140、负位线启用晶体管144等)相比具有相对较高电阻值。因而，TX门112可引起从节点Y(受监测信号145)贯穿TX门112的大量电压降(分压)。此可由传导路径180的等效电路图最佳绘示，如图4中展示。一旦传导路径180经形成(从时间t1)，信号160便因跨TX门112的大量电压降(例如，ΔV)而呈现实质上小于受监测信号145的(电压)值(例如，Vdd-ΔV)。
再次参考图3，根据一些实施例，从时间t1开始，受监测信号145(即，节点Y处的电压电平)及信号160(即，存在于BL 102-5上的电压电平)开始从Vdd下降朝向接地，且信号143(即，节点X处的电压电平)保持处于Vdd。清楚显示信号160随受监测信号145而变化，且信号160以实质上比受监测信号145下降快的速率(归因于跨TX门112的分压)下降到接地，如上文描述。此较快下降信号160(与受监测信号145相比)提供多种优点。例如，由于受监测信号145的电压电平由触发电路148监测且信号160的电压电平随受监测信号145变化(且始终比受监测信号145小达跨TX门112的电压降)，所以触发电路148也可监测信号160的电压电平。此外，运用“跨TX门112的电压降”，触发电路148可确保将仅在信号160的电压电平(即，存在于BL 102-5上的电压电平)实质上低(例如，极接近于0V)时触发NBL_E信号151(转变到HIGH)。
如上文描述，当受监测信号143及145保持处于Vdd时，信号147及149可保持处于LOW，此在图3中展示。然而，在受监测信号143及145下降为低于约触发电路146及148的跳脱点(例如，30％Vdd)时，触发电路146及148可分别使信号147及149从LOW转变到HIGH。
根据一些实施例，继续到时间“t2”，受监测信号145下降到约30％Vdd且信号160也(再次因跨TX门112的分压)下降到实质上小的电压电平，例如，约5％Vdd。因而，触发电路148开始使信号149从LOW转变到HIGH。且由于受监测信号143保持处于Vdd，故触发电路146使信号147保持处于LOW。因此，OR门150可对信号147及149(即，OR门150的输入)执行OR逻辑函数，信号147及149分别处于LOW及HIGH。基于如下文表1中展示的OR逻辑函数的真值表，OR门150开始使NBL_E信号151(即，OR门150的输出)从LOW转变到HIGH。因此，如上文描述，根据一些实施例，未触发NBL_E信号151，直至信号160下降到实质上小的电压电平。
输入1 输入2 输出
0 0 0
0 1 1
1 0 1
1 1 1
表1
继续到时间“t3”，NBL_E信号151处于HIGH。且更明确来说，信号160下降到实质上接近于0V的甚至更小电压电平。当NBL_E信号151转变到HIGH时，CNBL_E信号153从HIGH转变到LOW。因此，在一些实施例中，HIGH到LOW信号153使节点Z与接地解耦，且容许升压电容器154将负电压提供到节点Z，所述负电压展示为图3的信号158。更特定来说，可基于以下方程序确定负电压158，
其中C升压表示升压电容器154的电容值，且CZ表示节点Z处的电容值。根据一些实施例，可基于多种参数确定此CZ，所述参数例如(举例来说)耦合到节点Z的列数(在图2的所绘示实施例中总共两个列(A及B))、经耦合BL及BBL(例如，102-5、102-6、102-7、102-8等)的电容值、各经耦合位单元(例如，102-1、102-2、102-3、102-4等)的下拉晶体管的电容值等。
在一些实施例中，负电压158可施加到选定列的BL。如上文描述，仅列A被选定，且更明确来说，写入启用晶体管140接通(142切断)使得负电压158施加到BL 102-5，因此负电压158在本文中称为“负位线(NBL)电压”。此也在图3中展示，其中从时间t3开始，NBL电压158施加到近接地信号160(即，存在于BL 102-5上的电压电平)。概括来说，为将逻辑0写入到位单元102-1，对BL 102-5施加接地电压(其对应于逻辑0)，且施加于BL 102-5上的此NBL电压158进一步将BL 102-5上的电压电平下拉为低于0V，且继而可有利地改进位单元102-1的写入能力，如上文提及。在一些实施例中，在时间t3处，当产生NBL电压158时，WL确证信号159同时从LOW转变到HIGH，此容许接入(例如，写入)位单元102-1。因而，可透过“负”BL102-5对位单元102-1写入逻辑0。
尽管上文提供的实例绘示NBL 110执行将逻辑0写入到位单元102-1的操作，但应了解，可应用所述操作以将逻辑1写入到位单元102-1及将逻辑1或逻辑0写入到其它位单元等。例如，为将逻辑1写入到位单元102-1，NBL 110可通过将NBL电压158提供到BBL 102-6而非BL 102-5而执行与上文所描述实质上类似的操作。
图5绘示根据各种实施例的存储器装置100的I/O电路104A中包含的NBL电路510的另一实施例的示范性电路图。NBL电路510实质上类似于图2的NBL电路110，除了NBL电路510使用PMOS晶体管(512、514、532、534等)而非TX门(图2的112、114、132、134)，及反向器电路(546及548)而非施密特触发器(图2的146及148)除外。除PMOS晶体管(512、514、532、534等)及反向器电路(546及548)以外，NBL电路510的各组件实质上与图2的NBL电路110的各自组件相同。再者，NBL电路110及510的布局(即，各组件之间的互连)实质上彼此类似。因此，将在图5的NBL电路510的论述中使用图2的NBL电路110中的信号及所述相同组件的符号。
例如，在NBL电路510的所绘示实施例中，所述对列选择晶体管116及118分别耦合到列A的BL 102-5及BBL 102-6；所述对列选择晶体管136及138分别耦合到列B的BL 102-7及BBL 102-8；所述对写入启用晶体管140及142各自分别耦合到存储器阵列102A的全部BL及BBL；负位线启用晶体管144耦合于所述对写入启用晶体管140与142之间且耦合到接地。此外，所述对列选择晶体管116及118是由CS信号111门控，且所述对列选择晶体管136及138是由CS信号131门控，其中CS信号131与CS信号111互补。写入启用晶体管140及142分别由互补DATA信号107及DATA信号109门控，其中互补DATA信号107及DATA信号109随W_E信号变化，如上文描述。
关于PMOS晶体管512、514、532及534，PMOS晶体管512、514、532及534的各者实质上类似于TX门(例如，112)且也由CCS信号(例如，113、133等)门控，除了PMOS晶体管仅由CCS信号(而非CS信号及CCS信号两者，例如，111及113)控制除外。类似地，在PMOS晶体管512及514由CCS信号113接通且传导路径(例如，180)在写入启用晶体管140接通后形成之后，PMOS晶体管512用作负责沿传导路径180的大量分压的电阻器。
尽管图2及图5的所绘示实施例分别使用TX门(112、114、132、134等)及PMOS晶体管(512、514、532、534等)作为“导通门”，然一般技术者应了解，此一导通门可实施为多种“门控”装置的任一者(例如(举例来说)模拟开关、数字开关等)，同时保持在本揭露的范围内。
关于反向器电路546及548，反向器电路546及548的各者实质上类似于施密特触发器(例如，146及148)，除了反向器电路通常具有较高跳脱点(例如，约50％Vdd)除外。
在一些实施例中，NBL电路510的操作实质上类似于NBL电路110。因此，如下简要描述NBL电路510的操作。一旦传导路径180经形成，受监测信号145便开始下降。当受监测信号145下降到反向器电路548的跳脱点(例如，50％Vdd)时，反向器电路548开始使信号149从LOW转变到HIGH。由于受监测信号143保持处于Vdd，故反向器电路546使信号147保持处于LOW。因此，OR门150对分别处于LOW及HIGH的信号147及149执行OR逻辑函数以输出处于HIGH的NBL_E信号151。因此，CNBL_E信号处于LOW且升压电容器154开始将负电压158提供到节点Z，且将负电压158耦合到BL 102-5。
图6A及图6B展示其中控制逻辑电路106(图1)分别包含NBL电路600及630的电路图的部分。如上文描述且如图6A及图6B中进一步展示，包含(或集成)于控制逻辑电路106中的NBL电路(例如，600及630)可容许通过一或多个经耦合I/O电路(104A、104B、104C等)全局地接收负位线控制信号605。响应于接收负位线控制信号605(处于HIGH)，I/O电路104A、104B及104C的各者可使用其的各自反向器(例如，152)及升压电容器(例如，154)以针对用以写入逻辑0的BL产生负电压，如上文描述。
在一些实施例中，如图6A中展示，NBL电路600包TX门602、施密特触发器604以及晶体管606、608及610。此外，TX门602透过虚设位线612串联耦合到晶体管606、608及610，其中此虚设位线612放置于行驱动器108中。在操作上，NBL电路600实质上类似于NBL电路110。例如，(NMOS)晶体管606、608及610是由写入启用信号601门控，且TX门602是由写入启用信号601及与写入启用信号601互补的信号603同时门控。例如，当写入启用信号601处于LOW(且因此信号603处于HIGH)时，TX门602导通；当写入启用信号601处于HIGH(且因此信号603处于LOW)时，TX门602不导通。更明确来说，当写入启用信号601从LOW转变到HIGH时，晶体管606、608及610以及TX门602都接通。因而，传导路径613从节点X形成贯穿TX门602及晶体管606到610而到接地。因此，施密特触发器604可能够监测节点X上的电压电平(如上文关于图2描述)，且一旦节点X处的电压电平下降为低于施密特触发器604的跳脱点(例如，30％Vdd)，施密特触发器604便输出处于HIGH的负位线控制信号605。
在一些实施例中，虚设位线612可具有实体长度(2x L)。如所示，虚设位线612可沿WL驱动器108垂直放置。尽管在图6A的所绘示实施例中，虚设位线612包含跨WL驱动器108水平安置的短长度部分，然此水平部分与实体长度L相比实质上较小。因此，虚设位线612的长度通常称为“2x L”。更明确来说，实体长度2x L约与存储器阵列的BL(例如，BL 102-5、102-7等)的长度相同。因而，可通过虚设位线612类似地仿真(若干)存储器阵列中的BL的RC响应，此可容许NBL电路600实际上监测存储器阵列中的BL的电压电平(例如，信号160)，即使存储器阵列的各自I/O电路中不包含NBL电路600。
图6B的NBL电路630实质上类似于图6A的NBL电路600，除了TX门602由PMOS晶体管632取代且施密特触发器604由反向器电路634取代除外。PMOS晶体管632及反向器电路634实质上分别类似于图5的PMOS晶体管(512、514、532、534等)及反向器电路(546及548)。因此，为简洁起见，省略对PMOS晶体管632及反向器电路634的描述。
图7绘示根据各种实施例的使用负位线技术将逻辑0写入到存储器阵列的位单元的方法700的流程图。在各种实施例中，通过图1到6中绘示的各自组件执行方法700的操作。为论述的目的，将结合图1到6描述方法700的以下实施例。方法700的所绘示实施例仅为一实例。因此，应了解，可省略、重新定序及/或添加多种操作的任一者同时保持在本揭露的范围内。
根据各种实施例，方法700以操作702开始，其中选择存储器阵列的一列。使用图2的实施例作为一实例，通过确证CS信号111为HIGH且确证CCS信号113为LOW而选择存储器阵列102A的列A。因此，耦合到列A的所述对TX门开始导通。
根据各种实施例，方法700继续到操作704，其中接通写入启用晶体管。在一些实施例中，经接通写入启用晶体管可耦合到选定列的BL。一旦写入启用晶体管经接通，传导路径便可形成以容许监测BL上的电压电平。继续上述实例，一旦写入启用晶体管140(由如图3中展示的W_E信号)接通，便形成传导路径180。如图2中展示，传导路径180从节点Y形成贯穿TX门112、晶体管116、140及144而到接地。因而，通过触发电路148同时监测存在于BL 102-5处的电压电平(即，信号160)及节点Y处的电压电平(即，信号145)。根据本揭露的一些实施例，在操作704期间，信号160的电压电平随信号145的电压电平而变化(下降)，且实质上比信号145的电压电平低达跨TX门112的分压。
根据各种实施例，方法700继续到操作706，其中响应于BL的经监测电压电平而触发NBL_E信号。在上述实例中，当信号145的电压电平下降为低于触发电路148的跳脱点(例如，30％Vdd)时，触发电路148可使信号149从LOW转变到HIGH。在一些实施例中，信号147可保持处于LOW。因而，OR门150对信号147及149执行OR逻辑函数以确证NBL_E信号151为HIGH。
根据各种实施例，方法700继续到操作708，其中将负电压提供到选定列的BL。在NBL_E信号151转变到HIGH之后，CNBL_E信号153转变到LOW使得负位线启用晶体管144使节点Z与接地解耦且升压电容器154开始放电。因此，容许升压电容器154将负电压158提供到BL 102-5。
在一实施例中，揭示一种存储器装置。所述存储器装置包含：存储器阵列，其包括沿第一列布置的第一多个位单元；及负位线(NBL)电路，其耦合到所述存储器阵列，且其包括：第一对导通门，其分别透过所述第一列的位线(BL)及反相位线(BBL)耦合到所述第一多个位单元；及一对触发电路，其分别耦合到所述第一对导通门，且经配置以透过所述各自第一对的导通门监测存在于所述第一列的所述BL及所述BBL上的电压电平，且基于所述经监测电压电平确证NBL启用信号以引起将一负电压施加于所述第一列的所述BL或所述BBL上。
在另一实施例中，一种存储器装置包含：存储器阵列，其包括沿第一列布置的第一多个位单元；及负位线(NBL)电路，其耦合到所述存储器阵列，且其包括：第一对PMOS晶体管，其分别透过所述第一列的位线(BL)及反相位线(BBL)耦合到所述第一多个位单元；及一对反向器电路，其分别耦合到所述第一对PMOS晶体管，且经配置以透过所述各自第一对PMOS晶体管监测存在于所述第一列的所述BL及所述BBL上的电压电平，且基于所述经监测电压电平确证NBL启用信号以引起将负电压施加于所述第一列的所述BL或所述BBL上。
又在另一实施例中，一种存储器装置包含：存储器阵列，其包括沿列布置的多个位单元；及负位线(NBL)电路，其耦合到所述存储器阵列，且其包括：一对传输(TX)门，其分别透过所述列的位线(BL)及反相位线(BBL)耦合到所述多个位单元；一对触发电路，其分别耦合到所述对TX门；及OR逻辑门，其耦合到所述对触发电路，其中所述对触发电路经配置以透过所述各自对的TX门监测存在于所述列的所述BL及所述BBL上的电压电平，且基于所述经监测电压电平引起所述OR逻辑门确证NBL启用信号而引起将负电压施加于所述列的所述BL或所述BBL上。
前文概述若干实施例的特征使得一般技术者可更佳理解本揭露的方面。所属领域的技术人员应明白，其可容易将本揭露用作用于设计或修改其它程序及结构的基础以实行本文中引入的实施例的相同目的及/或达成相同优点。所属领域的技术人员也应认知到，这些等效构造并不脱离本揭露的精神及范围，且其可在不脱离本揭露的精神及范围的情况下于本文中进列各种改变、置换及更改。
符号说明
100 存储器装置
102A 存储器阵列
102B 存储器阵列
102C 存储器阵列
102-1 位单元
102-2 位单元
102-3 位单元
102-4 位单元
102-5 位线(BL)
102-6 反相位线(BBL)
102-7 位线(BL)
102-8 反相位线(BBL)
102-9 字线(WL)
102-11 字线(WL)
104A 输入/输出(I/O)电路
104B 输入/输出(I/O)电路
104C 输入/输出(I/O)电路
106 控制逻辑电路
107 互补DATA信号
108 行驱动器/字线(WL)驱动器
109 DATA信号
110 负位线(NBL)电路/负位线(NBL)
111 列选择(CS)信号
112 传输(TX)门
113 互补列选择(CCS)信号
114 传输(TX)门
116 列选择晶体管
118 列选择晶体管
131 列选择(CS)信号
132 传输(TX)门
133 互补列选择(CCS)信号
134 传输(TX)门
136 列选择晶体管
138 列选择晶体管
140 写入启用晶体管
141 写入启用(W_E)信号
142 写入启用晶体管
143 受监测信号
144 负位线启用晶体管
145 受监测信号
146 触发电路/施密特触发器
147 第一信号
148 触发电路/施密特触发器
149 第二信号
150 OR门
151 负位线启用(NBL_E)信号
152 反向器
153 互补负位线启用(CNBL_E)信号
154 升压电容器
158 信号/负电压/负位线(NBL)电压
159 字线(WL)确证信号
160 近接地信号
180 传导路径
510 负位线(NBL)电路
512 PMOS晶体管
514 PMOS晶体管
532 PMOS晶体管
534 PMOS晶体管
546 反向器电路
548 反向器电路
600 负位线(NBL)电路
601 写入启用信号
602 传输(TX)门
603 信号
604 施密特触发器
605 负位线控制信号
606 (NMOS)晶体管
608 (NMOS)晶体管
610 (NMOS)晶体管
612 虚设位线
613 传导路径
630 负位线(NBL)电路
632 PMOS晶体管
634 反向器电路
700 方法
702 操作
704 操作
706 操作
708 操作
a 行
A 列
b 行
B 列
t0 时间
t1 时间
t2 时间
t3 时间
L 实体长度
X 节点
Y 节点
Z 节点

Claims (1)

1.一种存储器装置，其包括：
存储器阵列，其包括沿第一列布置的第一多个位单元；及
负位线NBL电路，其耦合到所述存储器阵列，且包括：
第一对导通门，其分别透过所述第一列的位线BL及反相位线BBL耦合到所述第一多个位单元；及
一对触发电路，其分别耦合到所述第一对导通门，且经配置以透过所述各自第一对导通门监测存在于所述第一列的所述BL及所述BBL上的电压电平，且基于所述经监测电压电平确证NBL启用信号以引起将负电压施加于所述第一列的所述BL或所述BBL上。
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