[go: up one dir, main page]

TW201801329A - 半導體元件與其形成方法 - Google Patents

半導體元件與其形成方法 Download PDF

Info

Publication number
TW201801329A
TW201801329A TW106112819A TW106112819A TW201801329A TW 201801329 A TW201801329 A TW 201801329A TW 106112819 A TW106112819 A TW 106112819A TW 106112819 A TW106112819 A TW 106112819A TW 201801329 A TW201801329 A TW 201801329A
Authority
TW
Taiwan
Prior art keywords
gate electrode
gate
sacrificial film
forming
layer
Prior art date
Application number
TW106112819A
Other languages
English (en)
Other versions
TWI655776B (zh
Inventor
李東穎
葉致鍇
葉震亞
邱遠鴻
劉繼文
楊育佳
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201801329A publication Critical patent/TW201801329A/zh
Application granted granted Critical
Publication of TWI655776B publication Critical patent/TWI655776B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0225—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate using an initial gate mask complementary to the prospective gate location, e.g. using dummy source and drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0281—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs
    • H10D30/0289—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6215—Fin field-effect transistors [FinFET] having multiple independently-addressable gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6219—Fin field-effect transistors [FinFET] characterised by the source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/122—Nanowire, nanosheet or nanotube semiconductor bodies oriented at angles to substrates, e.g. perpendicular to substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/013—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0147—Manufacturing their gate sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0151—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0158—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/834—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] comprising FinFETs
    • H10W20/069—
    • H10W20/0696—
    • H10W20/082—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H10D62/405—Orientations of crystalline planes
    • H10W20/098—

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Nanotechnology (AREA)

Abstract

在本文中揭露一種半導體元件與一種形成半導體元件之方法。使用犧牲膜來圖案化半導體結構的接觸，例如連接到電晶體的源極/汲極區域的接觸。接觸可包含沿著平行閘極電極的一軸的一漸縮輪廓，使得接觸的最外寬度隨著接觸從第一源極/汲極區域延伸出去而減少。

Description

半導體元件與其形成方法
本揭露係關於半導體元件的自我對準接觸，特別係關於自我對準接觸與其之形成方法。
金氧半場效電晶體(FETs或MOSFETs)被大量地使用在積體電路(integrated circuits；ICs)中。為了增加積體電路中金氧半場效電晶體的密度，大幅地減少物理尺寸例如金氧半場效電晶體的閘極長度(gate length；LG)。然而短閘極長度的金氧半場效電晶體卻可能遭受不想要的短通道效應(SCEs)，例如高截止漏電流(off-state leakage)與高汲極導致的通道能障降低效應(drain-induced barrier lowering；DIBL)。
為了抑止短閘極長度的金氧半場效電晶體中的短通道效應，則可應用多閘極場效電晶體(multiple-gate field-effect transistor；MuGFET)的結構。與平面結構相比，多閘極場效電晶體可藉由閘極而具有較好通道位能的靜電控制。多閘極場效電晶體可包含許多範例，例如雙閘極電晶體與三閘極電晶體。雙閘極電晶體也可稱為是雙閘極鰭式 場效電晶體。三閘極電晶體則可稱為是三閘極鰭式場效電晶體。雙閘極或三閘極元件都使用一個類似鰭的通道。開啟狀態或飽和狀態的驅動電流(drive current；IDsat)流入鰭以達成每單位覆蓋區域或配置區域的高電流密度。
其他多閘極場效電晶體可包含Π(pi)閘極、Ω(omega)閘極、環繞式閘極(surround-gate；SG)、閘極全環繞(gate-all-around；GAA)結構，此些結構可更增進靜電閘極控制。環繞式閘極電晶體具有類似一條奈米線的通道，奈米線方向可為水平或垂直的。若為一水平奈米線電晶體，則可垂直堆疊許多個水平方向的奈米線通道。
依據本揭露的一些實施方式，一種形成一半導體元件的方法包含：形成一犧牲膜在一鰭的一源極/汲極區域以及鄰近鰭的一隔離區域上；移除隔離區域上的犧牲膜的一第一部份以形成一第一凹陷，並保有源極/汲極區域上的犧牲膜的一第二部分；形成一介電層在第一凹陷中；移除犧牲膜的第二部分以形成一第二凹陷；以及形成一導電層在第二凹陷中。
依據本揭露的一些實施方式，一種形成一半導體元件的方法包含：形成一第一閘極電極與一第二閘極電極在一半導體結構上；形成一第一犧牲膜在第一閘極電極與第二閘極電極之間；圖案化第一犧牲膜使得第一犧牲膜的一剩餘部分保有在半導體結構上，並使得複數第一凹陷形成在第 一閘極電極與第二閘極電極之間的第一犧牲膜的剩餘部分的相對側上；形成一層間介電層在第一凹陷中；移除第一犧牲膜的剩餘部分以形成一第二凹陷；以及形成一導電特徵在第二凹陷中。
依據本揭露的一些實施方式，一半導體元件包含一閘極電極、一閘極遮罩、一側壁間隔物以及一接觸。閘極電極在一半導體結構上，其中半導體結構具有一第一源極/汲極區域、一第二源極/汲極區域以及在第一源極/汲極區域與第二源極/汲極區域之間的一通道區域，且閘極電極在通道區域上。閘極遮罩在閘極電極上。側壁間隔物沿著閘極電極與閘極遮罩的一側壁，其中側壁間隔物的一上表面係從閘極遮罩的一上表面被凹陷。接觸鄰近側壁間隔物，接觸電性連接第一源極/汲極區域，其中接觸接觸閘極遮罩的一上部分的一側壁。
102‧‧‧基材
104‧‧‧鰭
106‧‧‧淺溝槽隔離
108‧‧‧溝槽
110‧‧‧襯墊層
112‧‧‧偽閘極介電層
114‧‧‧偽閘極電極
116‧‧‧偽閘極堆疊
117‧‧‧偽閘極遮罩
118‧‧‧側壁間隔物
120‧‧‧第一源極/汲極區域
122‧‧‧第二源極/汲極區域
124‧‧‧通道區域
230‧‧‧襯墊介電膜
332‧‧‧犧牲式閘極間膜
434‧‧‧閘極間遮罩
642‧‧‧閘極介電層
644‧‧‧閘極電極
746‧‧‧閘極電極遮罩
950‧‧‧犧牲膜
1150‧‧‧層間介電層
1152‧‧‧層間介電襯墊層
1154‧‧‧層間介電填充材料
1358‧‧‧接觸
WA‧‧‧寬度
WB‧‧‧寬度
Wc‧‧‧寬度
Lc‧‧‧長度
CW1‧‧‧寬度
CW2‧‧‧寬度
HA‧‧‧高度
HB‧‧‧高度
Hfin‧‧‧鰭高度
本揭露之態樣可從以下的詳細說明及隨附的圖式理解。值得在此註明的是，根據產業上的實際應用，各個特徵並未按照比例繪製，事實上，各個特徵的尺寸可以任意的放大或縮小，以利清楚地說明。
第1A至13D圖根據部分實施方式繪示一製造過程中的許多中間過程步驟；第14A至17B圖繪示許多剖面，其可用來與其它已揭露的實施方式結合；以及 第18A至28D圖繪示根據部分實施方式一製造過程中的許多中間過程步驟。
下提供本揭露之多種不同的實施方式或實施方式，以實現本揭露的不同技術特徵。元件的實施方式和配置係如下所述以簡化本揭露。當然，這些敘述僅為示例，而非用以限制本揭露。舉例而言，第一特徵係形成於第二特徵上之敘述可包括第一特徵與第二特徵係直接接觸的實施方式，亦可包括額外特徵形成於第一與第二特徵之間的實施方式，使得第一特徵與第二特徵可非直接接觸。此外，本揭露可重複地使用元件符號於多個實施方式中。此重複係為了簡潔，並非用以討論各個實施方式及/或配置之間的關係。
另外，空間相對用語，如「下」、「下方」、「低」、「上」、「上方」等，是用以方便描述一元件或特徵與其他元件或特徵在圖式中的相對關係。除了圖式中所示之方位以外，這些空間相對用語亦可用來幫助理解元件在使用或操作時的不同方位。當元件被轉向其他方位(例如旋轉90度或其他方位)時，本文所使用的空間相對敘述亦可幫助理解。
本揭露的實施方式係關於一種形成用於多閘極場效電晶體的接觸的方法，包含形成自我對準接觸並減小具有金屬閘極電極的此種元件中閘極與接觸之間的邊緣電容的方法。諸如本揭露的實施方式通常適用於雙閘極、三閘極鰭式電晶體、環繞閘極或全閘極電晶體及/或奈米線電晶體。
如下文更詳細說明，本揭露之實施方式提供整合金屬閘極電極和自我對準接觸的製作流程，此製作流程可用於多閘極場效電晶體(雙閘極、三閘極鰭式電晶體和水平全閘極環繞電晶體)，且也可應用於其它結構。本揭露的實施方式可在多閘極場效電晶體(雙閘極、三閘極鰭式電晶體與水平全閘極環繞電晶體)的金屬閘極與接觸之間提供較小的邊緣電容。
為了便於說明，附圖與以下所討論都是指一鰭與三閘極。然而在此註明，在其他實施方式中，更多的鰭亦可使用，並且更少或更多的閘極亦可使用。此外在其他實施方式中其他結構亦可使用。例如，可連接鄰近的鰭的磊晶區域以形成單一較大的源極/汲極區域。
第1A至13C圖係根據一些實施方式中的鰭式電晶體與各個接觸的製造過程之中間階段的剖面圖與立體圖，且介紹各種實施方式。在各個圖與示例性實施方式中，相同的附圖標號表示相同的元件。在第1A至13C圖中，「A」圖(例如，第1A圖，第2A圖等)繪示立體圖，「B」圖(例如，第1B圖，第2B圖等)繪示沿著各個「A」圖中繪示的Y切割線的剖面圖，與「C」圖(例如，第1C圖，第2C圖等)繪示沿著各個「A」圖中繪示的X切割線的剖面圖。
首先參照第1A至1C圖，繪示具有一個或多個鰭的基材102，其中繪示出一個鰭104。可以理解，為便於說明繪示出了一個鰭，但是其他實施方式可包含任意數量的鰭。基材102可包含取決於設計要求的各種摻雜區域(例如，p型基材或n型基材)。在一些實施方式中，摻雜區域可摻雜p型或n型摻 雜劑。例如，摻雜區域可摻雜p型摻雜劑，例如硼或二氟化硼(BF2)；n型摻雜劑，例如磷或砷；及/或其組合。摻雜區域可被配置為n型鰭式電晶體，或者被配置為p型鰭式電晶體。
在一些實施方式中，基材102可由一些其它合適的元素半導體製成，例如金剛石或鍺；合適的化合物半導體，例如砷化鎵、碳化矽、砷化銦或磷化銦；或合適的合金半導體，例如碳化矽化鍺或三五族(III-V)化合物半導體(例如、砷化鎵、砷化銦鎵(In m Ga1-m As)、砷化銦、磷化銦、銻化銦、磷砷化鎵或磷化鎵銦)等。此外基材102可包含磊晶層(epi-layer)可應變而增強性能，及/或可包含絕緣體上矽(silicon-on-insulator；SOI)結構。
鰭104的形成可藉由例如圖案化處理以形成溝槽108，使得鰭104係形成在鄰近的鰭之間。在一些實施方式中，利用光微影技術來圖案化遮罩層(未圖示)。一般來說，光阻材料(未圖示)沉積在遮罩層上。光阻材料可通過圖案化的光罩而被能量(例如光)所照射(或暴露於此能量下)，使得那些暴露在能量下的光阻材料產生反應。接著，光阻材料可被顯影以去除光阻材料的一部分，其中剩餘的光阻材料保護下面的材料免受後續處理步驟，例如蝕刻，所影響。如下文更詳細地說明，鰭104將被用來形成多閘極場效電晶體。一通道側壁表面的晶向之示例可為例如(110)，通道頂表面可為(001)。通道側壁表面可具有其他晶向，例如(551)。通道側壁與通道頂表面可具有其他晶向。
隔離區域，諸如淺溝槽隔離(Shallow Trench Isolation；STI)106，形成在溝槽108中並沿著鰭104的側壁。在形成淺溝槽隔離106之前，在鰭104的側壁與基材102上形成一個或多個襯墊層(統稱為襯墊層110)。在一些實施方式中，襯墊層110具有一單層結構，其厚度在約10Å到50Å之間。在其他實施方式中，襯墊層110具有雙層結構，其包含第一襯墊子層與第二襯墊子層。在一些實施方式中，第一襯墊子層包含氧化矽，且具有約5Å到約20Å之間的厚度，並且第二襯墊子層包含氮化矽，且具有約5Å到約30Å之間的厚度。襯墊層110可藉由一個或多個製程來沉積，例如物理氣相沉積(physical vapor deposition；PVD)、化學氣相沉積(chemical vapor deposition；CVD)或原子層沉積(atomic layer deposition；ALD)，而其他可接受的製程亦可使用。在一些實施方式中，溝槽108具有從鰭104的頂部開始的一深度，約500Å到約3000Å。上述皆可使用其他材料，尺寸及/或製程。
淺溝槽隔離106可由合適的介電材料製成，例如氧化矽、氮化矽、氮氧化矽、氟化物摻雜的矽酸鹽玻璃(fluoride-doped silicate glass；FSG)，低k介電質例如碳摻雜的氧化物，極低k介電質例如多孔碳摻雜二氧化矽，聚合物例如聚酰亞胺，或上述之組合等。在一些實施方式中，形成淺溝槽隔離106係藉由一製程，例如化學氣相沉積、可流動化學氣相沉積(flowable chemical vapor deposition；FCVD)或塗佈玻璃製程，但其它可接受的製程亦可使用。接下來，使用例如蝕刻製程、化學機械研磨(chemical mechanical polishing；CMP)或類似的製程去除在鰭104頂表面上延伸的 淺溝槽隔離106的部分與在鰭104的頂表面上方的襯墊層110的部分。
在一些實施方式中，淺溝槽隔離106與襯墊層110被凹陷以暴露鰭104的側壁，如第1A至1C圖所示。在一些實施方式中，溝槽隔離106與襯墊層110係藉由一個或多個選擇性蝕刻製程所凹陷的，其中蝕刻製程利用鰭104作為蝕刻遮罩。例如，使用單一蝕刻製程凹陷淺溝槽隔離106與襯墊層110。在其他實施方式中，使用多蝕刻製程凹陷淺溝槽隔離106與襯墊層110。例如，使用第一蝕刻製程凹陷淺溝槽隔離106，其中第一蝕刻製程使用鰭104與襯墊層110作為蝕刻遮罩，後續使用第二蝕刻製程凹陷襯墊層110。在淺溝槽隔離106包含氧化矽的實施方式中，蝕刻製程可為例如乾蝕刻、化學蝕刻或濕清洗製程。例如，化學蝕刻可使用含氟化學品例如稀氫氟酸(dilute hydrofluoric；dHF)。在形成鰭之後，鰭高度H fin可為30奈米或更高，例如50奈米或更高。可以理解，鰭高度可通過後續處理來修改。上述可使用其他材料，過程與尺寸。
第1A至1C圖進一步繪示根據一些實施方式偽閘極介電層112與偽閘極電極114形成在暴露的鰭104上方。偽閘極介電層112與偽閘極電極114後續將用於定義與形成源極/汲極區域。在一些實施方式中，在暴露的鰭104上通過沉積與圖案化來形成偽閘極介電層(未圖示)，且在偽閘極介電層上形成偽閘極電極層，因此形成偽閘極介電層112與偽閘極電極114。偽閘極介電層可由熱氧化、化學氣象沉積、濺鍍或本領域已知且已用來形成偽閘極介電層的任何其它方法所形成。在 一些實施方式中，偽閘極介電層可由與淺溝槽隔離106相同的材料所形成。在其他實施方式中，偽閘極介電層112可由一種或多種合適的介電材料所製成，例如氧化矽、氮化矽、碳氮化矽、氮氧化矽、四氮化三矽與氮氫化矽(SiN x H y )、低k介電(例如碳摻雜氧化物)、極低k介電(例如多孔碳摻雜二氧化矽)、聚合物(例如聚酰亞胺等)或其組合。在一些實施方式中，偽閘極介電層包含具有的高介電常數(k值)的介電材料，例如介電常數大於3.9。所述材料可包含金屬氧化物，例如二氧化鉿、氧化鋯鉿(HfZrO x )、氧化矽鉿(HfSiO x )、氧化鉿鈦(HfTiO x )、氧化鋁鉿(HfAlO x )等或其多層之組合。
後續，偽閘極電極層形成在偽閘極介電層上方。在一些實施方式中，偽閘極電極層為導電材料，並且可選自包含非晶矽、多晶矽、非晶鍺、多晶鍺、非晶矽化鍺、多晶矽化鍺、金屬氮化物、金屬矽化物、金屬氧化物與金屬之一群組。在一個實施方式中，可通過物理氣相沉積(PVD)、化學氣相沉積(CVD)、濺鍍沉積或本領域中已知且已用來沉積導電材料的其它技術來沉積偽閘極電極層。導電和不導電的其它材料亦可使用。在沉積之後偽閘極電極層的頂表面通常為非平面並且可被平坦化。
可在偽閘極電極層上形成硬遮罩，例如形成偽閘極遮罩117，以幫助圖案化。偽閘極遮罩117包含一個或多個遮罩層，並且將用來圖案化偽閘極介電層與偽閘極電極層以形成偽閘極介電層112與偽閘極電極114，如第1A至1C圖所示。偽閘極遮罩117可包含一個或多個圖案化層。在一些實施方式 中，可由二氧化矽、碳氮化矽、氮氧化矽、四氮化三矽、氧化鋁、氮氫化矽(SiN x H y )或其它合適的材料來形成偽閘極遮罩117。
在一些實施方式中，偽閘極遮罩117包含第一硬遮罩層與第二硬遮罩層。第一硬遮罩層可為氧化物層(例如，氧化矽)，且第二硬遮罩層可為氮化物(例如，氮化矽)。可通過諸如化學氣相沉積製程或旋塗式玻璃製程來沉積第一硬遮罩層與第二硬遮罩層，且可使用任何可接受的過程。第一硬遮罩層可具有約10Å到約250Å的厚度，並且第二硬遮罩層可具有約150Å到約850Å的厚度。偽閘極電極114與偽閘極介電層112共同形成偽閘極堆疊116。
根據一些實施方式，側壁間隔物118沿著偽閘極堆疊116的側壁形成。可藉由沉積和圖案化間隔層(未圖示)以形成側壁間隔物118在偽閘極堆疊116、鰭104與淺溝槽隔離106上方。在一些實施方式中，間隔層由氮化矽形成且可為單層結構。在其他實施方式中，間隔層可為包含複數層的複合結構。例如，間隔層可包含氧化矽層和在氧化矽層上的氮化矽層。間隔層也可使用其它材料，例如二氧化矽、碳氮化矽、氮氧化矽、氮化矽、氫氮化矽(SiN x H y )、氮碳氧化矽(SiOCN)、其它低k材料或其組合。
間隔物層被圖案化以沿著偽閘極堆疊116的側壁形成側壁間隔物118，其中可藉由例如非等向性蝕刻製程以移除元件的水平部分之上方的間隔物層。由於在元件的水平部分上的間隔層厚度與沿著鰭104的側壁間隔物層厚度的不同，因 此沿偽閘極堆疊116的側壁的間隔層可留下，且鰭104會暴露於於源極/汲極區域中，如第1A至1C圖所示。
在此註明，附圖所繪示的三個閘極電極只為說明之目的。在一些實施方式中，中間的閘極電極可代表一活性閘極(active gate)電極，而兩側的閘極電極是用於圖案化的偽閘極電極(例如，非活性的)。在其他實施方式中，所有閘極電極可為活性閘極電極。
根據一些實施方式，第1A至1C圖進一步繪示第一源極/汲極區域120和第二源極/汲極區域122係分別沿著偽閘極堆疊116的相對的兩側形成在鰭104的暴露部分上。在一些實施方式中，鰭104可為凹陷的，並且第一源極/汲極區域120和第二源極/汲極區域122磊晶成長在凹陷鰭的暴露部分上。在源極/汲極區域中磊晶成長材料的選用允許源極/汲極區域在通道區域124中施加應力。對於n型與p型鰭式電晶體可改變第一源極/汲極區域120和第二源極/汲極區域122所使用的材料，使得一種類型的材料用於n型鰭式電晶體以在通道區域中施加拉應力，而另一種類型的材料用於p型鰭式電晶體以施加壓應力。例如，磷化矽或碳化矽可用於形成n型鰭式電晶體，並且矽化鍺或鍺可用於形成p型鰭式電晶體。上述也可使用其他材料。
在部分實施方式中，不同材料用於n型元件和p型元件，在一個元件上形成磊晶材料(例如，p型鰭)時，可先遮蓋住另一個元件(例如，n型鰭)，然後再對另一個元件重複此過程。可藉由植入製程植入適當的摻雜劑，或者藉由在成長材 料時原位摻雜來摻雜第一源極/汲極區域120和第二源極/汲極區域122。例如，對於p通道多閘極場效電晶體之通道可為矽或矽鍺(Si1-x Ge x )，則摻雜的磊晶層可為摻雜硼的矽鍺(Si1-y Ge y )，其中y等於或大於x，以在通道中引起縱向壓縮應變以提高電洞遷移率。對於通道可為矽的n通道多閘極場效電晶體，摻雜的磊晶層可為，例如摻雜磷的矽(Si：P)或摻雜磷的碳化矽(Si1-z C z ：P)。在通道為複合半導體，諸如砷化銦鎵(In m Ga1-m As)的情況下，摻雜的磊晶層可為，例如砷化銦鎵(In n Ga1-n As)，其中n小於或等於m。
現在參照第2A至2C圖，襯墊介電膜230係沉積在第一源極/汲極區域120、第二源極/汲極區域122、側壁間隔物118與偽閘極堆疊116的頂部上。如下文更詳細地說明，填充材料將形成在襯墊介電膜230上且後續將被圖案化。襯墊介電膜230在填充材料的圖案化期間作為蝕刻停止層。在一些實施方式中，襯墊介電膜230包含二氧化矽、碳氮化矽、氮氧化矽、氮化矽和氮氫化矽(SiN x H y )，且可使用其它合適的介電材料。襯墊介電膜還可更包含上述材料所組合的複數層。襯墊介電膜230可通過諸如物理氣相沉積、化學氣相沉積或原子層沉積的一個或多個製程來沉積，且也可使用任何可接受的過程。上述可使用其它材料及/或製程。
在一些實施方式中，襯墊介電膜230具有5奈米或更小的厚度t1，例如3奈米或更小。上述也可使用其它厚度。
第3A至3C圖根據一些實施方式繪示犧牲式閘極間膜(inter-gate film)332形成在襯墊介電膜230上。在一些實 施方式中，犧牲式閘極間膜332包含矽，鍺，矽化鍺，二氧化矽，碳氮化矽，氮氧化矽，碳氧化矽(SiO x C y )，氫氧化矽(SiO x H y )，氮氫化矽(SiO x N y )或其它合適的半導體或介電材料。在一些實施方式中，通過一製程諸如化學氣相沉積、可流動化學氣相沉積或旋塗式玻璃製程，來形成犧牲式閘極間膜332，且可使用任何可接受的製程形成犧牲式閘極間膜332。後續，使用例如蝕刻製程或化學機械研磨等去除在鰭104的頂部上延伸的襯墊介電膜230和犧牲式閘極間膜332的部分。
如上所述且在下文更詳細地說明，犧牲式閘極間膜332將後續從偽閘極堆疊116之間被去除，並且在去除過程期間下層的襯墊介電膜230作為蝕刻停止層以保護下方的結構。因此可能想要選擇具有高蝕刻選擇性的材料作為襯墊介電膜230與犧牲式閘極間膜332，使得在選擇性蝕刻製程中，犧牲式閘極間膜332的蝕刻速率大於襯墊介電膜230的蝕刻速率。
現在參照第4A至4C圖，根據一些實施方式，犧牲式閘極間膜332被凹陷，並且閘極間遮罩434形成在此凹陷中。在後續去除偽閘極電極114和偽閘極介電層112的期間，閘極間遮罩434防止或減少犧牲式閘極間膜332的損失。在部分實施方式中，偽閘極遮罩117包含氮化矽並且犧牲式閘極間膜332包含氧化矽，則可使用等向性乾式或濕式蝕刻製程來凹陷犧牲式閘極間膜332，例如使用稀釋氫氟酸。
在一些實施方式中，閘極間遮罩434可由二氧化矽、碳氮化矽、氮氧化矽、氮化矽、氧化鋁、氧化鑭或氮氫化 矽(SiN x H y )等所形成，並且可藉由化學氣相沉積方法，其可為等離子體增強化學氣相沉積(plasma enhance；PECVD)，分子層沉積(molecular layer deposition；MLD)其組合或其它適用的方法。可藉由執行平坦化過程，例如化學機械研磨過程以暴露偽閘極遮罩117(參照第3A至3C圖)。在一些實施方式中，平坦化過程可繼續去除偽閘極遮罩117並暴露偽閘極電極114，如第4A至4C圖所示。
第5A至5C圖根據一些實施方式繪示出偽閘極電極114和偽閘極介電層112的移除。在移除偽閘極堆疊116過程中，犧牲式閘極間膜332被閘極間遮罩434所保護。移除過程可包含一個或多個蝕刻製程。例如，在一些實施方式中，在閘極間遮罩434包含氮化矽，且偽閘極電極114包含多晶矽，且偽閘極介電層112包含氧化矽，則移除過程可包含使用乾式或濕式蝕刻的選擇性蝕刻。在使用乾蝕刻的情況下，處理氣體可包含四氟化碳(CF4)、三氟甲烷(CHF3)、三氟化氮(NF3)、六氟化硫(SF6)、溴氣(Br2)、溴化氫(HBr)、氯氣(Cl2)或其組合。可任選使用稀釋氣體如氮氣(N2)，氧氣(O2)或氬氣(Ar)。在使用濕蝕刻的情況下，化學品可包含氫氧化氨(NH4OH)：過氧化氫(H2O2)：水(H2O)(APM)、羥胺(NH2OH)、氫氧化鉀(KOH)、硝酸(HNO3)：氟化銨(NH4F)：水(H2O)等。可使用濕蝕刻製程移除偽閘極介電層112，例如可使用稀釋的氫氟酸。上述可使用其他過程和材料。
第6A至6C圖繪示根據一些實施方式閘極介電層642的形成，其中閘極介電層642形成在鰭104的通道區域124 上方。在一個實施方式中，閘極介電層642包含一個或多個高k介電層(例如，具有大於3.9的介電常數)。例如一個或多個閘極介電層可包含單層或多層的鉿(Hf)、鋁(Al)、鋯(Zr)的金屬氧化物或矽酸鹽、其組合以及其多層。其它合適的材料包含金屬氧化物，金屬合金氧化物及其組合形式的鑭(La)、鎂(Mg)、鋇(Ba)、鈦(Ti)、鉛(Pb)、鋯(Zr)。示例性材料包含氧化鎂(MgO x )、鈦酸鋇(BaTi x O y )、鈦酸鋇鍶(BaSr x Ti y O z )、鈦酸鉛(PbTi x O y )、鈦酸鉛鍶(PbZr x Ti y O z )、碳氮化矽(SiCN)、氮氧化矽(SiON)、氮化矽(Si3N4)、氧化鋁(Al2O3)、氧化鑭(La2O3)、氧化鉭(Ta2O3)、氧化釔(Y2O3)、氧化鉿(HfO2)、氧化鋯(ZrO2)、氮氧鉿矽(HfSiON)、氧化釔鍺(YGe x O y )、矽酸釔(YSi x O y )和氧化鑭鋁(LaAlO3)等。閘極介電層642的形成方法包含分子束沉積(molecular-beam deposition；MBD)、原子層沉積、物理氣相沉積等。在一實施方式中，閘極介電層642可具有約3Å至約30Å的厚度。
在一些實施方式中，可在形成閘極介電層642之前在通道區域124上形成一界面層(未圖示)，並且在界面層上形成閘極介電層642。界面層可幫助在後續形成高k介電層時保護下方的半導體材料。在一些實施方式中，界面層是化學氧化矽，其可由化學反應形成。例如，可使用去離子水+臭氧(DIO3)、氫氧化氨(NH4OH)+過氧化氫(H2O2)+水(H2O)(APM)或其它方法來形成化學氧化物。其它實施方式可使用不同的材料或過程來形成界面層。在一個實施方式中，界面層640可具有約3Å至約7Å的厚度。
第6A至6C圖進一步繪示在閘極介電層642上形成的閘極電極644。閘極電極644可為選自鎢(W)、銅(Cu)、鈦(Ti)、銀(Ag)、鋁(Al)、鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、碳氮化鉭(TaCN)、氮化鉭矽(TaSiN)、錳(Mn)、鈷(Co)、鉛(Pd)、鎳(Ni)、錸(Re)、銥(Ir)、釕(Ru)、鉑(Pt)和鋯(Zr)。在一些實施方式中，閘極電極644包含選自氮化鈦(TiN)、氮化鎢(WN)、氮化鉭(TaN)和釕(Ru)。可使用金屬合金諸如鋁鈦(Ti-Al)、釕鉭(Ru-Ta)、釕鍶(Ru-Zr)、鉑鈦(Pt-Ti)、鈷鎳(Co-Ni)和鎳鉭(Ni-Ta)及/或可使用金屬氮化物，例如氮化鎢(WN x )、氮化鈦(TiN x )、氮化鉬(MoN x )、氮化鉭(TaN x )和氮化鉭矽(TaSi x N y )。在一些實施方式中，閘極電極644具有在約5奈米至約100奈米範圍內的厚度。閘極電極644可使用諸如原子層沉積、化學氣相沉積、物理氣相沉積，電鍍或其組合的合適製程形成。可執行平坦化過程，例如化學機械研磨，以去除多餘的材料。
現在參照第7A至7C圖，繪示出了根據一些實施方式的閘極電極644的凹陷，以及在閘極電極644的剩餘部分上方形成閘極電極遮罩746。在一些實施方式中閘極間遮罩434包含氮化矽，則可使用例如氯氣/氧氣/氯化硼(BCl3)的乾蝕刻製程在攝氏24度至攝氏150度的溫度範圍內凹陷閘極電極，且在低於1托(torr)的操作壓力下。
在使閘極電極644凹陷之後，閘極電極遮罩746可形成在此凹陷中，以在後續的過程期間保護閘極電極644。在一些實施方式中，閘極電極遮罩746包含二氧化矽、碳氮化 矽、氮氧化矽、氮化矽、氧化鋁、氧化鑭、氮氫化矽與其組合等，且也可使用其他合適的介電層。閘極電極遮罩746可使用例如化學氣相沉積、物理氣相沉積、旋塗等製程形成。上述可使用其它合適的製程步驟。
可執行平坦化過程，例如化學機械研磨，以去除多餘的材料。此外，平坦化過程可繼續去除閘極間遮罩434，如第7A至7C圖所示。
第8A至8C圖繪示根據一些實施方式的犧牲式閘極間膜332的去除。如下文更詳細說明，犧牲式閘極間膜332將替換為對其他結構的材料具有更高蝕刻率選擇性的另一種材料(例如，犧牲膜950)，以提升對接觸之形成的控制。此處所指的其他結構的材料可例如閘極電極遮罩746、襯墊介電膜230和側壁間隔物118的氧化矽、氮化矽等。
在犧牲式閘極間膜332由氧化矽所形成，並且閘極電極遮罩746由氮化矽所形成的實施方式中，犧牲式閘極間膜332可使用等向性乾式或濕式蝕刻製程來去除。例如在乾蝕刻製程所使用的處理氣體可包含四氟化碳(C4F6)、氟基氣體或其組合，且可使用載體氣體諸如氮氣，氧氣或氬氣。在使用濕蝕刻的情況下，蝕刻劑可包含稀氫氟酸及/或類似物。如第8A至8C圖所示，在去除犧牲式閘極間膜332之後，襯墊介電膜230被暴露。
第9A至9C圖繪示出根據一些實施方式之犧牲膜950的形成，其中犧牲膜950係形成在經由去除犧牲式閘極間隔332(參照第8A至8C圖)而形成的凹陷中0。在一些實施方式 中，犧牲膜950包含多晶矽，或者可使用其它材料諸如二氧化矽、碳氮化矽、氮氧化矽、氮化矽、氮氫化矽、矽、鍺、矽化鍺、碳化矽化鍺、錫鍺(GeSn)或三五族(III-V)材料、其它合適的半導體或介電膜等。在一些實施方式中，犧牲膜950的沉積溫度保持低於攝氏600度，例如低於攝氏500度或低於攝氏400度，以減少或最小化對已形成的金屬閘極/高k介電堆疊的臨界電壓的熱衝擊。犧牲膜950還可具有良好的間隙填充能力。例如，在一實施方式中，開口wc的寬度小於20奈米，例如小於10奈米，或者例如小於7奈米。
例如在一些實施方式中，犧牲膜950是通過化學氣相沉積製程形成的矽、鍺、矽化鍺、碳化矽化鍺。例如，矽沉積製程可使用前驅物諸如矽烷(SiH4)、乙矽烷(Si2H6)、丙矽烷(Si3H8)、四矽烷(Si4H10)或其它更高階的矽烷(higher-order silane)。化學氣相沉積製程溫度通常取決於所使用的前驅物。對於使用矽烷或乙矽烷的生長，生長溫度可為約攝氏300度或更高。對於使用高階矽烷的生長，可使用低於攝氏300度的溫度。對於鍺生長的另一個實例，前驅物可為鍺烷(GeH4)，二鍺烷(Ge2H6)，三鍺烷(Ge3H8)，四鍺烷(Ge4H10)或其它更高階的鍺烷(higher-order germans)。生長溫度可為約攝氏250度至約攝氏650度。操作壓力的範圍可為10托至760托。
如下文更詳細解釋，部分的犧牲膜950將被選擇性地去除，因此必須選擇比襯墊介電層230、側壁間隔物118和閘極電極遮罩746更高蝕刻率選擇性的材料來做為犧牲膜 950。例如在實施方式中，其中犧牲膜950由多晶矽所形成，且襯墊介電膜230、側壁間隔物118與閘極電極遮罩746由氮化矽或氧化矽所形成，因此可使用蝕刻製程，使得犧牲膜950以比襯墊介電膜230、側壁間隔物118與閘極電極遮罩746高許多的速率被蝕刻。
第10A至10C圖繪示出根據一些實施方式在圖案化犧牲膜950之後的所得結構。如下所述，犧牲膜950的剩餘材料將在後續的步驟中用導電材料取代以形成源極/汲極區域的接觸。在一些實施方式中，利用光微影技術來圖案化犧牲膜950。一般來說，在犧牲膜950上沉積光阻材料(未圖示)，接著將光阻材料照射能量(曝光)並顯影，使得位在犧牲膜950之欲形成源極/汲極區域之接觸的區域上之部分光阻被留下。犧牲膜950的受保護部分即代表接觸到源極/汲極區域的接觸位置。在一些實施方式中，接觸的長度l c低於40奈米，例如低於20奈米。如第10A至10C圖所示，部分的襯墊介電膜230、部分的側壁間隔物118與部分的閘極電極遮罩746在蝕刻製程期間會被去除。
犧牲膜的蝕刻速率大於暴露材料(例如襯墊層、間隔物、閘極遮罩和隔離介電膜)的蝕刻速率，因此可移除犧牲膜950。蝕刻選擇性S1、Ss、Sgm和Sid分別是犧牲膜的蝕刻速率對襯墊介電膜230、側壁間隔物118、閘極電極遮罩746與淺溝槽隔離106的蝕刻速率的比率。S1、Ss、Sgm和Sid可各自高於3，並且在一些實施方式中高於10，諸如高於20。在蝕刻犧牲膜950期間，沿著源極/汲極的頂部的襯墊介電膜230可隨著 源極/汲極頂部下方的犧牲膜被蝕刻而被去除。在一些實施方式中，S1至少約為Hfin/t1。在一些實施方式中，Hfin為60奈米，t1為3奈米，S1可為至少20。
例如，在一些實施方式中，犧牲膜950由多晶矽形成，並且襯墊介電膜230、側壁間隔物118與閘極電極遮罩746由氮化矽形成。在這樣的實施方式中，可藉由使用乾式蝕刻的接觸隔離蝕刻製程(contact isolation etch process)來避免可能由一些濕蝕刻所造成的橫向過蝕刻。蝕刻製程中處理氣體可包含溴化氫/氮氣/氧氣或氯氣/六氟化硫(SF6)，且在小於攝氏200度的溫度(例如，小於攝氏100度)，小於3千瓦特的射頻功率(例如，小於600瓦特)以及在小於10托的壓力(例如，小於3托)。
作為另一示例，在一些實施方式中，犧牲膜950係藉由旋塗碳氧化矽(SiOC)所形成，並且襯墊介電膜230、側壁間隔物118和閘極電極遮罩746由氮化矽形成。在這些實施方式中，可使用非等向性蝕刻製程來移除接觸隔離區域中的犧牲膜950。蝕刻製程中處理氣體可包含氮氣與氫氣，或二氧化硫與氧氣，且在小於攝氏200度的溫度(例如，攝氏20至100度)，大於100瓦特的射頻功率(例如，大於300瓦特)以及小於3托的壓力(例如，小於200毫托)。
作為另一示例，在一些實施方式中，犧牲膜950係藉由可流動化學氣相沉積(CVD)的氧化矽所形成，並且襯墊介電膜230、側壁間隔物118和閘極電極遮罩746由氮化矽形成。在這些實施方式中，可使用電漿蝕刻製程來的去除犧牲膜 950。蝕刻製程中處理氣可包含四氟化碳(C4F6)或氟基氣體，且在小於攝氏200度的溫度下(例如，小於攝氏150度)，射頻功率大於50W(例如，大於100瓦特)以及在小於3托的壓力下(例如，小於200毫托)。
作為另一示例，在一些實施方式中，犧牲膜950由鍺形成，並且襯墊介電膜230、側壁間隔物118和閘極電極遮罩746由氮化矽形成。在這些實施方式中，藉由電漿蝕刻製程中的非等向性蝕刻去除犧牲膜950。蝕刻製程中處理氣可包含氟化碳化學物(例如，氟利昂(CF2Cl2))溴化氫、氯氣或其它鹵素氣體，且在小於攝氏200度的溫度下(例如，小於攝氏60度)，射頻功率大於2,000kW(例如，約50W至約300瓦特)和在小於10托的壓力下(例如，小於500毫托)。
現在參照第11A至11C圖，根據實施方式形成層間介電層(interlayer dielectric；ILD)1150。層間介電層1150可包含單層或多層。例如，在一些實施方式中，層間介電襯墊層1152沉積在第一源極/汲極區域120、第二源極/汲極區域122、側壁間隔物118與偽閘極堆疊116的頂部上，並且層間介電填充材料1154沉積在層間介電襯墊層1152上(層間介電襯墊層1152和層間介電填充材料1154統稱為層間介電層1150)。在一些實施方式中，層間介電襯墊層1152包含二氧化矽、碳氮化矽、氮氧化矽、氮化矽和矽胺(SiNxHy)，且可使用其它合適的介電材料。層間介電層內襯1152還可包含上述材料所組合的多個層。層間介電襯墊層1152可通過諸如物理氣相沉積、化學氣相沉積或原子層沉積的一個或多個製程來沉積，且 可使用任何可接受的製程。上述可使用其它材料及/或製程。
在一些實施方式中，層間介電填充材料1154包含二氧化矽、碳氮化矽、氮氧化矽、氮氧化矽、氮化矽和矽胺(SiNxHy)，且也可使用其它合適的介電膜。層間介電層可在沉積之後固化或處理。例如，固化可涉及用紫外輻射照射，而處理可涉及在高於攝氏200度的溫度下在氮氣，氧氣或水環境中退火。在固化或處理之後，層間介電層可具有小於6(例如小於5或小於4)的相對介電常數。例如，層間介電層可為通過化學氣相沉積、離子體增強化學氣相沉積、原子層沉積、可流動化學氣相沉積或旋塗式玻璃過程所形成的二氧化矽。接著可執行平坦化過程，諸如化學機械研磨過程，以去除層間介電層多餘的材料並暴露犧牲膜950。
第12A至12C圖繪示出根據一些實施方式的犧牲膜950的移除(參照第11A至11C圖)。如下文更詳細說明，用導電材料取代犧牲膜950，導電材料將形成源極/汲極區域的接觸。在一些實施方式中，可使用選擇性蝕刻製程去除犧牲膜950。因此可選擇用於犧牲膜950、層間介電層1150、襯墊介電膜230、側壁間隔物118與閘極電極遮罩746的材料，使得犧牲膜950的材料對層間介電層1150、襯墊介電膜230、側壁間隔物118與閘極電極遮罩746的材料具有高蝕刻率選擇性。
例如，在一些實施方式中，犧牲膜950由多晶矽形成，且層間介電襯墊層1152、層間介電填充材料1154、襯墊介電膜230、側壁間隔物118和閘極電極遮罩746由氮化矽及/或氧化矽形成。在這些實施方式中，在等向性蝕刻製程中多 晶矽的蝕刻速率對氮化矽與氧化矽的蝕刻速率的比可為約30至約50。在使用電漿蝕刻的情況下，處理氣體可包含：氯氣/三氟化氮/氦氣或六氟化硫或三氟化氮或四氟化碳或其它合適的鹵素基的蝕刻氣體，且在小於攝氏200度的溫度下(例如，小於攝氏100度)，小於3千瓦特的射頻功率(例如，小於600瓦特)，以及在小於10托的壓力下(例如，小於3托)。在一些實施方式中，使用濕蝕刻製程來移除犧牲膜950。濕蝕刻製程的蝕刻材料可為氫氧化氨(NH4OH)或四甲基氫氧化銨(TMAH)或其它可移除矽的材料。作為另一示例，可在小於攝氏200度的溫度(例如，小於攝氏100度)下使用氟基氣體/氨(NH3)來執行乾化學蝕刻製程。
作為另一個示例，在一些實施方式中，犧牲膜950為通過旋塗所形成的碳氧化矽，層間介電填充材料1154是通過可流動化學氣相沉積所形成的二氧化矽，層間介電襯墊層1152可為通過原子層沉積所形成的氮化矽，並且閘極電極遮罩746可為氮化矽。在這些實施方式中，使用電漿蝕刻製程情況下，碳氧化矽的蝕刻速率對氮化矽與氧化矽的蝕刻速率的比率可大於50，其中處理氣可包含氮氣與氫氣，或二氧化硫與氧氣，且在小於攝氏200度的溫度下(例如，攝氏20至100度)，大於100瓦特的射頻功率(例如，大於300瓦特)，以及在小於3托的壓力下(例如，小於200毫托)的壓力下。
作為另一示例，在一些實施方式中，犧牲膜950為通過可流動化學氣相沉積所形成的氧化矽，層間介電填充材料1154為通過可流動化學氣相沉積所形成的二氧化矽，層間介 電襯墊層1152可為氮化矽，並且閘極電極遮罩746可為氮化矽。如此一來，可使用電漿蝕刻製程來去除犧牲膜950，其中處理氣可包含四氟化碳(C4F6)或基於氟的氣體，且在小於攝氏200度的溫度下(例如，小於攝氏150度)，射頻功率大於50瓦特(例如，大於100瓦特)，和在小於3托的壓力下(例如，小於200毫托)。
作為另一示例，在一些實施方式中，犧牲膜950由鍺所形成，層間介電層填充劑材料1154為二氧化矽，層間介電襯墊層1152可為原子層沉積所形成的氮化矽，並且閘極電極遮罩746可為氮化矽。在這些實施方式中，在使用電漿蝕刻製程中鍺的蝕刻速率對氮化矽與氧化矽的蝕刻速率的比可大於15，其中處理氣可包含氟化碳化學物(例如，氟利昂(CF2Cl2)，三氟溴甲烷(CF3Br)等)或溴化氫、氯氣或其他鹵素氣體，且在小於攝氏200度的溫度下(例如，小於攝氏60度)，大於2,000千瓦特的射頻功率(例如，從約50瓦特至約300瓦特)，和在小於10托的壓力下(例如，小於500毫托)。
在移除犧牲膜950之後，可移除襯墊介電膜230的暴露部分以暴露其下方的第一源極/汲極區域120和第二源極/汲極區域122。在一些實施方式中，襯墊介電膜230為由氮化矽形成，層間介電襯墊層1152由氮化矽形成，並且層間介電填充材料1154由氧化矽形成，則可使用利用氟基的蝕刻氣體的乾蝕刻製程來去除襯墊介電膜230。由於材料的差異，可在不去除層間介電襯墊層1152與層間介電填充材料1154或限制層間介電襯墊層1152與層間介電填充材料1154的去除的情況 下，去除襯墊介電膜230。
如上所述，犧牲膜950的材料與其它材料相比能夠以高蝕刻率選擇性來被選擇性蝕刻，且可使用自我對準過程形成接觸開口。因此，當元件進一步縮小以滿足市場需求，則諸如本文公開的實施方式允許形成更小的接觸區域，而且具有較小的失準的風險，其中失準可能導致短路和元件故障問題。另外可使用側壁間隔物之間的全部空間，從而允許更大的接觸面積，這可降低接觸電阻並提供增加的元件性能。
現在參照第13A至13D圖，繪示出了根據一些實施方式的接觸1358的形成，其中第13D圖繪示出了第13B圖的一部分的放大圖。接觸1358可包含單層或多層結構。例如在一些實施方式中，接觸1358包含襯墊層(例如擴散阻擋層、黏附層等)，以及在開口中的接觸襯墊層上形成的接觸填充物。接觸襯墊層可包含通過原子層沉積，化學氣相沉積所等形成的鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等。接觸填料物可通過沉積導電材料形成，例如鎳(Ni)、鉭(Ta)、氮化鉭(TaN)、鎢(W)、鈷(Co)、鈦(Ti)、氮化鈦(TiN)、鋁(Al)、銅(Cu)、金(Au)、其合金或其組合等的一個或多個層，且其它合適的金屬亦可使用。接著可執行平坦化過程，例如化學機械研磨，以從層間介電填充材料1154的表面去除多餘的材料。
如第13D圖所示，接觸1358可具有漸縮接觸側壁輪廓，並且頂部接觸平面和接觸側壁之間的角度大於90°。如第13D圖所示，其中接觸1358沿著接觸頂部1358Cw1的寬度小於沿著接觸底部1358Cw2的寬度。
第14A至15B圖繪示出根據一些實施方式在去除犧牲膜950期間，可在接觸隔離區域中獲得的不同蝕刻輪廓。第14A至15B圖中所示的過程假設已經先執行參照第1A至10C圖所討論的過程，並且在參照第14A至15B圖討論的下面過程執行之後再執行上文參照第11A至13圖所討論的過程。因此，在執行上文參照第1A圖到第10C圖所討論的過程之後，可執行額外蝕刻製程以橫向擴寬接觸隔離區域上方的開口的上部，而如上文參照第10A至10C圖所討論的，源極/汲極區域上方的犧牲膜950的部分被保留著。如第14A至14B圖所示，第二蝕刻可橫向移除側壁間隔物118的上部和剩餘的閘極電極遮罩746的部分，從而產生漏斗形開口輪廓。漏斗形開口輪廓允許側壁間隔物118和部分的閘極電極遮罩746被較低介電常數的材料取代，從而減小閘極電極644和接觸1358之間的邊緣電容並改善元件性能。
在一些實施方式中，側壁間隔物118和閘極電極遮罩746由氮化矽形成的，橫向乾式蝕刻電漿製程使用四氟化碳化學的處理氣體(例如，氟利昂(CF2Cl2)，三氟溴甲烷(CF3Br)等)，且在小於攝氏250度的溫度(例如，小於攝氏150度)，大於3千瓦特的射頻功率(例如，小於2千瓦特)和小於5托的壓力(例如小於2.5托)。在一些實施方案中，高度(HA)和寬度(WA)分別大於4奈米和大於2奈米。
接著，可執行諸如上文參照第11A至11C圖所討論的那些過程，用層間介電材料(例如，層間介電襯墊層1152和層間介電填充材料1154)填充漏斗形開口，從而形成第15A 至15B圖中所示的結構，並且可執行諸如上文參照第11A至13D圖討論的那些過程，以完成接觸的形成。
第16A至17B圖繪示出了根據一些實施方式在接觸區域中去除犧牲膜950期間，可在接觸區域中獲得的不同蝕刻輪廓。如上所述，第14A至15B圖繪示出了不同輪廓的開口，其中層間介電層1150形成在此些開口中。第16A至17B圖繪示出類似的蝕刻輪廓可用於形成開口，其中接觸1358將形成於此些開口中。
第16A至17B圖所示的過程假設參照第1A至1C圖所討論的過程，在執行第16A至17B圖所示過程之前，先執行參照第12A至12C圖所討論的去除犧牲膜950的過程，其中可執行額外的蝕刻製程以橫向擴寬在源極/汲極區域的接觸區域上方的開口的上部分。如第16A至16B圖所示，第二蝕刻可橫向地移除側壁間隔物118的上部和部分的閘極電極遮罩746，從而產生漏斗形開口輪廓，如第16A至16B圖所示。層間介電襯墊層1152可從源極/汲極區域上方移除，如上文參照第12A至12C圖所討論的。
在一些實施方式中，層間介電襯墊層1152和閘極電極遮罩746由氮化矽所形成，使用氟化碳化學處理氣(例如，氟利昂(CF2Cl2)，三氟溴甲烷(CF3Br)等)的橫向乾式蝕刻等離子體過程，在小於攝氏250度的溫度(例如，小於攝氏150度)，大於3千瓦特的射頻功率(例如，小於2千瓦特)和小於5托的壓力(例如小於2.5托)。在一些實施方式中，高度(HB)和寬度(WB)可分別小於7奈米和小於3奈米。在一些實施方式中，HB和WB 可分別大於HA和WA。接著漏斗形開口可用如參照第13A至13D圖所討論的導電材料填充，從而產生如第17A至17B圖所示的接觸。
可執行其他處理。例如，在一些實施方式中，可在第一源極/汲極區域120和第二源極/汲極區域122方形成金屬矽化物。在一些實施方式中，在參照第8A至8C圖的閘極間膜的去除過程之後，或在參照第12A至12C圖所討論的接觸孔形成之後，執行金屬矽化物形成過程。金屬矽化物形成過程可為在已摻雜的源極/汲極區域的頂部上形成金屬矽化物，以減小已摻雜的源極/汲極區域與後續形成的接觸金屬之間的接觸電阻Rc。金屬矽化物形成過程包含：在源極/汲極區域頂部上的金屬層沉積，在源極/汲極區域之間的界面處形成金屬矽化物的熱處理，以及用於去除多餘的未反應金屬的蝕刻製程。金屬矽化物包含：矽化鈦(TiSix)，矽化鎳(NiSix)，矽化鈷(CoSix)，矽化鎳鈷(NiCoSix)和矽化鉭(TaSix)，且其它合適的矽化物材料亦可使用。在一些實施方式中，在去除層間介電層之後或之前，可執行矽化物的形成。
在此註明，其它實施方式可利用各種其它步驟或其它步驟的順序。例如，第18至28圖繪示出了根據一些實施方式在鰭式電晶體製造中的中間階段的各種剖面圖和立體圖。在第18A至28C圖中，「A」圖(例如，第18A，19A圖等)繪示出立體圖，「B」圖(例如，第18B，19B圖等)繪示出沿著在各個「A」圖中所繪示的Y切割線的剖面圖，且「C」圖(例如，第18C，19C圖等)繪示出沿著各個「A」圖中所繪示的X 切割線的剖面圖。
如上文參照第1圖至第15圖所討論到，如第3A至3C圖所示暫時沉積犧牲式閘極間隔332，然後如第8A至8C圖所示去除犧牲式閘極間隔332，並且如第9A至9C圖所示用犧牲膜950取代犧牲式閘極間隔332。在第18至28圖所示的實施方式中，省略了犧牲式閘極間隔332。相反地，如下面更詳細地討論到，犧牲膜950較早形成在過程中。在以下段落中參照第18至28圖討論此過程的更多細節，其中相同的附圖標記表示相同的元件。
首先參照第18A至19C圖，繪示出相似於那些上文關於第1A至2C圖所討論的過程與材料，其中相同的附圖標記表示相同的元件，並且不再重複。
現在參照第20A至20C圖，形成犧牲膜950所使用材料和過程相似於例如，上文參照第9A至9C圖所討論的材料和過程。
第21A至21C圖繪示出根據一些實施方式犧牲膜950的凹陷。如下文更詳細說明，犧牲膜950是被凹陷的，並且在被凹陷的犧牲膜950上形成遮罩，以在後續的處理期間保護犧牲膜950。在一些實施方式中，犧牲膜950被凹陷從約100Å至約600Å，以便為後續形成的遮罩層提供足夠的厚度。
在實施方式中，其中犧牲膜950係由多晶矽形成，並且偽閘極遮罩116、襯墊介電膜230與側壁間隔物118係由氮化矽/氧化矽形成。因此藉由例如使用電漿蝕刻的定時蝕刻可凹陷犧牲膜950，其中此蝕刻所使用處理氣的可為三氟化 氮、溴化氫/氮氣/氧氣或氯氣/三氟化氮/氦氣，且在小於攝氏200度的溫度下(例如，小於攝氏100度)，射頻功率小於3千瓦特(例如，小於600瓦特)，並且在小於10托的壓力下(例如，小於3托)。
作為另一示例，在一些實施方式中，犧牲膜950為通過旋塗所形成的碳氧化矽，並且偽閘極遮罩116、襯墊介電膜230與側壁間隔物118由氮化矽/氧化矽。因此藉由例如使用電漿蝕刻的定時蝕刻可凹陷犧牲膜950，其中此蝕刻所使用處理氣的可包含氮氣與氫氣，或二氧化硫與氧氣，且在小於攝氏200度的溫度下(例如，攝氏20至100度)，大於100瓦特的射頻功率(例如，大於300瓦特)，以及在小於3托的壓力下(例如，小於200毫托)。
作為另一示例，在一些實施方式中，犧牲膜950為通過可流動化學氣相沉積所形成的氧化矽，並且偽閘極遮罩116、襯墊介電膜230與側壁間隔物118由氮化矽形成。因此藉由例如使用電漿蝕刻的定時蝕刻可凹陷犧牲膜950，其中此蝕刻所使用處理氣的可包含四氟化碳(C4F6)、氟基氣體，且在小於攝氏200度的溫度下(例如，小於攝氏150度)，大於50瓦特的射頻功率(例如，大於100瓦特)，並且在小於3托(例如，小於200毫托)。
作為另一示例，在一些實施方式中，犧牲膜950由鍺形成，並且偽閘極遮罩116、襯墊介電膜230與側壁間隔物118由氮化矽/氧化矽形成。因此藉由例如使用電漿蝕刻的定時蝕刻可凹陷犧牲膜950，其中此蝕刻所使用處理氣的可包含 氟化碳化學物(例如，氟利昂(CF2Cl2)，三氟溴甲烷(CF3Br)等)或溴化氫、氯氣或其他鹵素氣體，且在小於攝氏200度的溫度下(例如，小於攝氏60度)，大於2000千瓦特的射頻功率(例如，約50瓦特至約300瓦特)和在小於10托的壓力下(例如，小於500毫托)。
可執行平坦化過程諸如化學機械研磨過程以暴露偽閘極遮罩117(參照第19A至19C圖)。在一些實施方式中，平坦化過程可繼續去除偽閘極遮罩117並暴露偽閘極電極114，如第21A至21C圖所示。
此後，可執行如第22A至24C圖所示的過程，這些過程分別類似於上文參照第5A至7C圖所討論的那些過程。可如上所述使用類似的過程和材料，並且將不再重複。
現在參照第25A至25C圖，根據一些實施方式圖案化犧牲膜950。可如上文參照第10A至10C圖所討論的方式來圖案化犧牲膜950，並且將不再重複。這此註明，在諸如這些的實施方式中，可省略上文參照第3圖和第8圖所討論的過程(形成犧牲式閘極間膜332，並後續去除犧牲式閘極間膜332以形成犧牲膜950)。
接著，可執行第26A至28D圖中所示的過程。這些過程可分別類似於上文參照第11A至13D圖所討論的那些過程，並且將不再重複。
上文參照第14A至15B圖所討論的在接觸隔離區域中形成漏斗形開口的過程，及/或參照第16A至17B圖在接觸區域中形成漏斗形開口的過程可併入到上文參照第18A至28C 圖所討論的過程。例如，在執行上文參照第18A至25C圖所討論的過程之後，可執行上文參照第14A至15B圖所討論的過程。因此，在執行上文參照第18A至25C圖所討論的過程之後，可執行額外的蝕刻製程以橫向擴寬接觸隔離區域上方的開口的上部，而源極/汲極區域上方的部分的犧牲膜950如上文參照第25A至25C圖所討論到的被保護著。如第14A至14B圖所示，第二蝕刻可橫向移除側壁間隔物118的上部和剩餘的閘極電極遮罩746的部分，從而產生漏斗形開口輪廓。漏斗形開口輪廓允許側壁間隔物118和閘極電極遮罩746的一部分被較低介電常數的材料取替，從而減小閘極電極644和接觸1358之間的邊緣電容並改善元件性能。
在一些實施方式中，側壁間隔物118和閘極電極遮罩746由氮化矽形成，因此在這些實施方式中可使用橫向乾式電漿蝕刻製程，蝕刻製程使用氟化碳化學處理氣(例如，氟利昂(CF2Cl2)，三氟溴甲烷(CF3Br)等)，且在小於攝氏250度的溫度(例如，小於攝氏150度)，大於3千瓦特的射頻功率(例如，小於2千瓦特)和小於5托的壓力(例如小於2.5托)。在一些實施方案中，高度(HA)和寬度(WA)分別大於4奈米和大於2奈米。
此後，可執行諸如上文參照第26A至26C圖所討論的那些過程，以用層間介電材料(例如，層間介電襯墊層1152和層間介電填充材料1154)填充漏斗形開口，從而導致第15A至15B圖中所示的結構。可執行諸如上文參照第26A至28D圖討論的那些過程，以完成接觸的形成。
上文參照第16A至17B圖所討論的過程也可併入到上文參照第18A至28C圖所討論的過程中以形成漏斗形接觸。例如，在執行上文參照第18A至27C圖所討論的過程之後，且在去除襯墊介電膜230之前，可執行額外的蝕刻製程以橫向擴寬開口的上部，開口位在源極/汲極區域的接觸區域上。如第16A至16B圖所示，第二蝕刻可橫向地移除側壁間隔物118的上部與部分的閘極電極遮罩746，從而產生如第16A至16B圖所示的漏斗形開口輪廓。如上文參照第27A至27C圖所討論到，可從源極/汲極區域上方移除層間介電襯墊層1152。
在一些實施方式中，層間介電襯墊層1152和閘極電極遮罩746由氮化矽形成的，因此在這些實施方式中可使用橫向乾式電漿蝕刻製程，蝕刻製程使用氟化碳化學處理氣(例如，氟利昂(CF2Cl2)，三氟溴甲烷(CF3Br)等)，在小於攝氏250度的溫度(例如，小於攝氏150度)，大於3千瓦特的射頻功率(例如，小於2千瓦特)和小於5托的壓力(例如小於2.5托)。在一些實施方式中，高度(HB)和寬度(WB)可分別小於7奈米和小於3奈米。在一些實施方式中，HB和WB可分別大於HA和WA。漏斗形開口後續可由如上文參照第28A至28D圖所討論的導電材料所填充，從而產生如第17A至17B圖所示的接觸。
可執行其他過程。例如，在一些實施方式中，可在第一源極/汲極區域930和第二源極/汲極區域932上方形成金屬矽化物。在一些實施方式中，在移除上文參照第8A至8C圖所討論的閘極間隔之後，或在形成上文參照第12A至12C圖所討論的接觸孔之後，執行金屬矽化物的形成過程。金屬矽化 物形成過程可在已摻雜的源極/汲極區域的頂部上形成金屬矽化物，以減小摻雜源極/汲極區域與後續形成的接觸金屬之間的Rc。金屬矽化物形成過程包含：在源極/汲極區域頂部上的金屬層沉積，在源極/汲極區域之間的界面處形成金屬矽化物的熱處理以及用於去除多餘的未反應金屬的蝕刻製程。金屬矽化物包含：矽化鈦(TiSix)，矽化鎳(NiSix)，矽化鈷(CoSix)，矽化鎳鈷(NiCoSix)和矽化鉭(TaSix)，且其它合適的矽化物材料亦可使用。在一些實施方式中，去除層間介電層之後，可執行矽化物的形成。
上文概述若干實施方式之特徵，使得熟習此項技術者可更好地理解本揭露之態樣。熟習此項技術者應瞭解，可輕易使用本揭露作為設計或修改其他製程及結構的基礎，以便實施本文所介紹之實施方式的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭露之精神及範疇，且可在不脫離本揭露之精神及範疇的情況下產生本文的各種變化、替代及更改。
102‧‧‧基材
104‧‧‧鰭
106‧‧‧淺溝槽隔離
110‧‧‧襯墊層
118‧‧‧側壁間隔物
642‧‧‧閘極介電層
644‧‧‧閘極電極
746‧‧‧閘極電極遮罩
1152‧‧‧層間介電襯墊層
1154‧‧‧層間介電填充材料
1358‧‧‧接觸

Claims (10)

  1. 一種形成一半導體元件的方法，該方法包含：形成一犧牲膜在一鰭的一源極/汲極區域以及鄰近該鰭的一隔離區域上；移除該隔離區域上的該犧牲膜的一第一部份以形成一第一凹陷，並保留該源極/汲極區域上的該犧牲膜的一第二部分；形成一介電層在該第一凹陷中；移除該犧牲膜的該第二部分以形成一第二凹陷；以及形成一導電層在該第二凹陷中。
  2. 如請求項1所述之形成該半導體元件的方法，其中該犧牲膜係形成在一第一閘極電極與一第二閘極電極之間，並形成在位於該第一閘極電極之上的一第一閘極遮罩與位於該第二閘極電極之上的一第二閘極遮罩之間。
  3. 一種形成一半導體元件的方法，該方法包含：形成一第一閘極電極與一第二閘極電極在一半導體結構上；形成一第一犧牲膜在該第一閘極電極與該第二閘極電極之間；圖案化該第一犧牲膜使得該第一犧牲膜的一剩餘部分 保留在該半導體結構上，並使得複數第一凹陷形成在該第一閘極電極與該第二閘極電極之間的該第一犧牲膜的該剩餘部分的相對側上；形成一層間介電層在該些第一凹陷中；移除該第一犧牲膜的該剩餘部分以形成一第二凹陷；以及形成一導電特徵在該第二凹陷中。
  4. 如請求項3所述之形成該半導體元件的方法，更包含：在形成該第一閘極電極與該第二閘極電極之前，形成一第一偽閘極電極與一第二偽閘極電極；在形成該第一犧牲膜之前，形成一第二犧牲膜在該第一偽閘極電極與該第二偽閘極電極之間；在形成該第一犧牲膜之前，用該第一閘極電極與該第二閘極電極取代該第一偽閘極電極與該第二偽閘極電極；以及在取代該第一偽閘極電極與該第二偽閘極電極之後，移除該第二犧牲膜。
  5. 如請求項3所述之形成該半導體元件的方法，其中該導電特徵具有一漸縮輪廓使得一頂部表面與一側壁之間的角度大於90度。
  6. 如請求項3所述之形成該半導體元件的方 法，更包含，形成一遮罩層在該第一閘極電極與該第二閘極電極上，其中藉由一蝕刻製程執行該移除該第一犧牲膜的該剩餘部分，在該蝕刻製程中，該第一犧牲膜之一材料的一蝕刻率對該遮罩層之一材料的一蝕刻率的一比例大於15。
  7. 如請求項3所述之形成該半導體元件的方法，其中該導電特徵的一寬度沿著一頂部表面比沿著一底部表面寬，該寬度沿著在該第一閘極電極與該第二閘極電極之間的一軸延伸。
  8. 一半導體元件包含：一閘極電極，在一半導體結構上，其中該半導體結構具有一第一源極/汲極區域、一第二源極/汲極區域以及在該第一源極/汲極區域與該第二源極/汲極區域之間的一通道區域，且該閘極電極在該通道區域上；一閘極遮罩，在該閘極電極上；一側壁間隔物，沿著該閘極電極與該閘極遮罩的一側壁，其中該側壁間隔物的一上表面係從該閘極遮罩的一上表面被凹陷；以及一接觸，鄰近該側壁間隔物，該接觸電性耦合該第一源極/汲極區域，其中該接觸接觸該閘極遮罩的一上部分的一側壁。
  9. 如請求項8所述之半導體元件，其中該接 觸具有一漸縮輪廓沿著平行於該閘極電極的一軸，使得該接觸的一最外寬度隨著該接觸從該第一源極/汲極區域延伸出去而減少。
  10. 如請求項8所述之該半導體元件，更包含鄰近該接觸的一層間介電層，該層間介電層延伸在該閘極遮罩的至少一部份上。
TW106112819A 2016-06-17 2017-04-17 半導體元件與其形成方法 TWI655776B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662351746P 2016-06-17 2016-06-17
US62/351,746 2016-06-17
US15/366,956 US10164032B2 (en) 2016-06-17 2016-12-01 Self-aligned contact and manufacturing method thereof
US15/366,956 2016-12-01

Publications (2)

Publication Number Publication Date
TW201801329A true TW201801329A (zh) 2018-01-01
TWI655776B TWI655776B (zh) 2019-04-01

Family

ID=60659785

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106112819A TWI655776B (zh) 2016-06-17 2017-04-17 半導體元件與其形成方法

Country Status (4)

Country Link
US (2) US10164032B2 (zh)
KR (1) KR102010642B1 (zh)
CN (1) CN107527801B (zh)
TW (1) TWI655776B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI850731B (zh) * 2021-08-13 2024-08-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10510851B2 (en) 2016-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Low resistance contact method and structure
US10037912B2 (en) 2016-12-14 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US10424653B1 (en) 2018-05-21 2019-09-24 International Business Machines Corporation Vertical transport field effect transistor on silicon with defined junctions
KR102560368B1 (ko) 2018-06-20 2023-07-27 삼성전자주식회사 확산 방지 영역을 구비하는 반도체 소자
KR102559270B1 (ko) 2018-07-31 2023-07-24 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102567631B1 (ko) 2018-08-03 2023-08-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102455609B1 (ko) 2018-09-28 2022-10-17 삼성전자주식회사 반도체 장치
KR102492304B1 (ko) 2018-10-01 2023-01-27 삼성전자주식회사 반도체 소자
CN112151672B (zh) * 2019-06-28 2023-07-25 北京时代全芯存储技术股份有限公司 积层体的制造方法
KR102833589B1 (ko) 2019-08-23 2025-07-15 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102768876B1 (ko) * 2019-11-11 2025-02-19 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US11430865B2 (en) * 2020-01-29 2022-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
FR3106930B1 (fr) * 2020-01-31 2023-10-13 Commissariat Energie Atomique Procédé de gravure à l’échelle nanométrique d’un alliage germanium étain (GeSn) pour transistor FET
US11476351B2 (en) * 2020-02-18 2022-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structures and methods of fabricating the same in field-effect transistors
US11735669B2 (en) * 2020-07-30 2023-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertically-oriented complementary transistor
US11710777B2 (en) * 2020-10-27 2023-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for manufacture
US12525485B2 (en) * 2021-01-27 2026-01-13 Taiwan Semiconductor Manufacturing Company, Ltd. Gate contact structure
JP7640486B2 (ja) * 2022-03-08 2025-03-05 株式会社デンソー 半導体装置の製造方法、及び、半導体ウエハ

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5723381A (en) 1995-09-27 1998-03-03 Siemens Aktiengesellschaft Formation of self-aligned overlapping bitline contacts with sacrificial polysilicon fill-in stud
KR20040037416A (ko) * 2002-10-28 2004-05-07 삼성전자주식회사 셀프 얼라인 콘택 형성 방법 및 이를 이용하여 패드전극을 포함하는 모오스 트랜지스터의 형성 방법.
US7667271B2 (en) 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
US7910453B2 (en) 2008-07-14 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Storage nitride encapsulation for non-planar sonos NAND flash charge retention
US8436404B2 (en) 2009-12-30 2013-05-07 Intel Corporation Self-aligned contacts
US8310013B2 (en) 2010-02-11 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US8399931B2 (en) 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8466027B2 (en) 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
US8723272B2 (en) 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8377779B1 (en) 2012-01-03 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices and transistors
US8735993B2 (en) 2012-01-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET body contact and method of making same
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8716765B2 (en) 2012-03-23 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8736056B2 (en) 2012-07-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Device for reducing contact resistance of a metal
US8524592B1 (en) * 2012-08-13 2013-09-03 Globalfoundries Inc. Methods of forming semiconductor devices with self-aligned contacts and low-k spacers and the resulting devices
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
KR101978450B1 (ko) 2012-12-21 2019-05-14 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조방법
CN103915372B (zh) * 2013-01-08 2016-08-31 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
US8956931B2 (en) 2013-02-21 2015-02-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a multi-gate device
KR101437443B1 (ko) 2013-02-21 2014-11-03 김영민 터널 굴착용 지압장치
TWI612666B (zh) 2013-06-24 2018-01-21 聯華電子股份有限公司 一種製作鰭狀場效電晶體的方法
US9153694B2 (en) * 2013-09-04 2015-10-06 Globalfoundries Inc. Methods of forming contact structures on finfet semiconductor devices and the resulting devices
US9515163B2 (en) 2013-09-09 2016-12-06 Globalfoundries Inc. Methods of forming FinFET semiconductor devices with self-aligned contact elements using a replacement gate process and the resulting devices
US9583351B2 (en) * 2013-11-19 2017-02-28 Globalfoundries Inc. Inverted contact
US9117886B2 (en) 2013-11-27 2015-08-25 United Microelectronics Corp. Method for fabricating a semiconductor device by forming and removing a dummy gate structure
KR102241166B1 (ko) 2013-12-19 2021-04-16 인텔 코포레이션 자기 정렬 게이트 에지 및 로컬 상호접속 및 그 제조 방법
KR102191219B1 (ko) 2014-05-14 2020-12-16 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102251363B1 (ko) 2014-08-08 2021-05-14 삼성전자주식회사 반도체 소자
US9437495B2 (en) 2014-11-14 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Mask-less dual silicide process
KR102174144B1 (ko) * 2014-12-03 2020-11-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
TWI641135B (zh) 2014-12-12 2018-11-11 聯華電子股份有限公司 具有磊晶結構之鰭狀場效電晶體
US9484250B2 (en) * 2015-03-10 2016-11-01 International Business Machines Corporation Air gap contact formation for reducing parasitic capacitance
US9466723B1 (en) * 2015-06-26 2016-10-11 Globalfoundries Inc. Liner and cap layer for placeholder source/drain contact structure planarization and replacement
US9397197B1 (en) * 2015-09-23 2016-07-19 International Business Machines Corporation Forming wrap-around silicide contact on finFET

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI850731B (zh) * 2021-08-13 2024-08-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

Also Published As

Publication number Publication date
KR102010642B1 (ko) 2019-08-13
CN107527801B (zh) 2020-05-15
TWI655776B (zh) 2019-04-01
US20180350927A1 (en) 2018-12-06
KR20170142849A (ko) 2017-12-28
CN107527801A (zh) 2017-12-29
US20170365674A1 (en) 2017-12-21
US10164032B2 (en) 2018-12-25
US10825907B2 (en) 2020-11-03

Similar Documents

Publication Publication Date Title
TWI655776B (zh) 半導體元件與其形成方法
TWI654670B (zh) 半導體裝置及其製造方法
US11195937B2 (en) Multi-gate transistor structure
CN113690141B (zh) 制造半导体器件的方法和半导体器件
TWI807263B (zh) 半導體元件及其製造方法
US12261214B2 (en) Multi-gate transistor structure
US11335562B2 (en) Self-aligned contact and manufacturing method thereof
US12015090B2 (en) Lightly-doped channel extensions
KR20230109536A (ko) 반도체 디바이스를 제조하는 방법 및 반도체 디바이스
US20250318246A1 (en) Inner Spacer Features For Multi-Gate Transistors
US12520562B2 (en) Semiconductor device with germanium-based channel
US20250234592A1 (en) Semiconductor device having nanosheet transistor and methods of fabrication thereof
US20250359105A1 (en) Semiconductor devices and manufacturing methods thereof
US20250151357A1 (en) Semiconductor fabrication processes for defect reduction
US20260013165A1 (en) Gate oxide thickness control
US20240413039A1 (en) Heat sink for stacked multi-gate device
US20260032976A1 (en) Gate-all-around devices
US20250126855A1 (en) Gate formation process
US20250301744A1 (en) Semiconductor device having nanosheet transistor and methods of fabrication thereof
US20250063791A1 (en) Specialized transistors
CN120769523A (zh) 半导体结构及其制造方法