TW201801313A - 異質整合半導體裝置及其製造方法 - Google Patents
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Abstract
一種異質整合半導體裝置包括矽基板；含鍺薄膜，形成於矽基板表面；PMOS電晶體，包含第一鰭片，形成於含鍺薄膜上；以及NMOS電晶體，包含第二鰭片，形成於該含鍺薄膜上；其中PMOS電晶體及NMOS電晶體組成一CMOS電晶體，且第一鰭片由含鍺材質製成，並第二鰭片由一III-V族化合物製成。
Description
本發明是有關於一種鰭式場效電晶體 (fin field effect transistor, finFET) 的半導體裝置，尤其是有關於一種整合異質場效電晶的鰭式半導體裝置。
半導體元件已微小化到一個極致，傳統的摩爾定律因元件遭遇物理極限，很難再適用，在這個後矽 時代，線寬微縮已經無法滿足金氧半場效電晶體(NMOS) 的發展，眾多半導體材料中III‐V 族與鍺(Ge) 半導體分別具有最高的電子與電洞遷移率，如何成功的異質整合III‐V 族與鍺半導體於矽基板上是未來N型MOSFET(NMOS) 與P型MOSFET(PMOS) 發展的重要技術。
“先前技術”段落只是用來幫助了解本發明內容，因此在“先前技術”段落所揭露的內容可能包含一些沒有構成所屬技術領域中具有通常知識者所知道的習知技術。在“先前技術”段落所揭露的內容，不代表該內容或者本發明一個或多個實施例所要解決的問題，在本發明申請前已被所屬技術領域中具有通常知識者所知曉或認知。
本發明所提供的異質整合半導體裝置包括矽基板；形成於矽基板表面的含鍺薄膜；形成於含鍺薄膜上的PMOS電晶體，包含第一鰭片；以及形成於含鍺薄膜上的NMOS電晶體，包含第二鰭片；其中PMOS電晶體及NMOS電晶體組成CMOS電晶體，且第一鰭片由含鍺材質製成，並第二鰭片由III-V族化合物製成。
在本發明的一較佳實施例中，上述之含鍺材質係與含鍺薄膜的材質相同，且含鍺薄膜與第一鰭片係由鍺、矽鍺或鍺錫所構成。 含鍺薄膜與第一鰭片係一體結構，且第一鰭片係經由蝕刻形成。
在本發明的另一較佳實施例中，上述之含鍺材質係與含鍺薄膜的材質不同。含鍺薄膜為含鍺材料，包含鍺、第一矽鍺合金或第一鍺錫合金所構成，而第一鰭片係由第二矽鍺合金、第二鍺錫合金或二者的組合，利用選擇性磊晶製成。III-V族化合物可為砷化鎵銦。
在一實施例中，異質整合半導體裝置更包括緩衝層，位於第二鰭片與含鍺薄膜之間，其中緩衝層由磷化銦鎵構成。
在一實施例中，異質整合半導體裝置更包括擴散阻障層，位於緩衝層與含鍺薄膜之間，其中擴散阻障層由銻砷化鎵或砷化鋁鎵構成。
在一實施例中，異質整合半導體裝置更包括隔離層，形成於含鍺薄膜之上及第一鰭片和第二鰭片之間，其中第二鰭片係位於形成在隔離層中的第一渠溝。
在一實施例中，第一渠溝具第一開口，位於隔離層之頂表面；以及第二開口，位於隔離層之底表面並鄰接含鍺薄膜，其中第一開口大於第二開口，且第一渠溝之內徑自第一開口至第二開口漸次變小。
在一實施例中，異質整合半導體裝置更包含凹槽，形成於含鍺薄膜中並鄰接第二開口，其中凹槽之寛度係自第二開口逐漸變大後又逐漸變小，使凹槽之截面大致呈現菱形。
本發明亦提供一種異質整合半導體裝置之製造方法，包括下列步驟：於矽基板上形成含鍺薄膜；於含鍺薄膜上形成第一鰭片及第二鰭片；以及於第一鰭片及第二鰭片上形成閘極結構；其中第一鰭片由含鍺材質製成，第二鰭片則由III-V族化合物製成。
在一實施例中，形成第二鰭片的步驟係包括：於含鍺薄膜上形成隔離層；於隔離層上形成第一渠溝；以及以選擇性磊晶的方式，於第一渠溝內形成第二鰭片。
在一實施例中，形成含鍺薄膜及第一鰭片的步驟包括：於矽基板表面形成含鍺層；以及對含鍺層進行微影蝕刻，以形成含鍺薄膜及第一鰭片。
在一實施例中，形成第一鰭片的步驟係包括：於隔離層上形成第二渠溝；以及於第二渠溝內，以選擇性磊晶的方式形成第一鰭片。
在一實施例中，形成第二鰭片的步驟更可以包括：於第一渠溝內形成第二鰭片之前，先於第一渠溝內形成一緩衝層，其中該緩衝層之材質係與該III-V族化合物晶格匹配。
在一實施例中，形成第二鰭片的步驟更可包括：於形成第一渠溝後，繼續於第一渠溝下方的含鍺薄膜形成凹槽，並於凹槽中形成擴散阻障層。
本發明將III‐V 族的NMOS 與鍺的PMOS 以邊對邊(side by side )的方式異質整合在矽基板上，同時兼顧CMOS特性的提升以及積體電路量產性的可能。為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
圖1H顯示了本發明所提供的異質整合(heterogeneous integration)半導體裝置10，包括矽基板1；形成於矽基板1表面的含鍺薄膜2，形成於含鍺薄膜2上的PMOS電晶體30及NMOS電晶體50，其中PMOS電晶體30及NMOS電晶體50組成CMOS電晶體。PMOS電晶體30包含第一鰭片3， NMOS電晶體50則包含第二鰭片5，分為作為PMOS電晶體30及NMOS電晶體50的汲/源極區及通道層之用。隔離層4形成於含鍺薄膜2之上及第一鰭片3和第二鰭片5之間，其中第二鰭片5位於形成在隔離層4中的第一渠溝41(見圖1D)。第一鰭片3及第二鰭片5之部分區域覆蓋有閘極結構6，閘極結構6之下所覆蓋的第一鰭片3及第二鰭片5的區域則成為PMOS電晶體30及NMOS電晶體50的通道層。特別的是，第一鰭片3由含鍺材質製成，第二鰭片5則由III-V族化合物製成，而使PMOS電晶體30及NMOS電晶體50在矽基板1上形成邊對邊的異質整合配置。圖1H所顯示的實施例中，第一鰭片3的含鍺材質與含鍺薄膜2的材質相同，且含鍺薄膜2與第一鰭片3乃是由鍺、矽鍺(Si1-x
Gex
)或鍺錫(Ge1-b
Snb
)所構成。因此，含鍺薄膜2與第一鰭片3呈現一體結構，第一鰭片3則可經由蝕刻等程序來形成。在如圖2E所示的本發明的另一實施例中，第一鰭片3'的含鍺材質則與含鍺薄膜2的材質不同。含鍺薄膜2可是由第一矽鍺合金(Si1-x
Gex
) 或第一鍺錫合金(Ge1-b
Snb
)構成，而第一鰭片3則是利用選擇性磊晶形成的第二矽鍺合金(Si1-t
Get
)、第二鍺錫合金(Ge1-c
Snc
)，或二者的組合而成。隔離層4的材質可為氧化矽(silicon oxide)或其他適合作為隔離層的材質。
請參閱圖1H及圖2E，構成第二鰭片5的III-V族化合物可為砷化鎵銦(Inz
Ga1-z
As)。異質整合半導體裝置10更包括緩衝層52，位於第二鰭片5與含鍺薄膜2之間，以緩衝前述通道層與稍後會提及的擴散阻障層間之晶格不匹配。其中，緩衝層52之材質的能隙係大於構成前述通道層材料的能隙。緩衝層52可由磷化銦或磷化銦鎵(Iny
Ga1-y
P)構成，此處的磷化銦係指由磷化銦摻雜少量之Ga、Al、As等III-V所構成的材料。利用Iny
Ga1‐y
P 材料能與Si1-x
Gex
找到一個晶格匹配的組成，進而降低III‐V/SiGe 界面的缺陷。舉例來說，In0.47
Ga0.53
P 可以晶格匹配成長在Si0.05
Ge0.95
的薄膜上。
如上所述，在具有含鍺薄膜2的矽基板1上，利用選擇性磊晶，以邊對邊的方式異質整合電子遷移率最高的III-V半導體與電動遷移率最高的含鍺材料(如鍺、矽鍺或鍺錫)半導體在價格低廉的矽基板上，是本發明極大的優勢。然而，如此的異質整合也必需面對異質磊晶所產生的缺陷，以及III-V族與VI族材料間產生的交互摻雜(cross doping)的問題。因此，可以利用縱寛比捕捉(aspect ratio trapping，ART) 結構，及在緩衝層52與含鍺薄膜2之間，形成擴散阻障層51，來解決上述問題。擴散阻障層51可由例如銻砷化鎵(GaAs1-a
Sba
) 或砷化鋁鎵(Gad
Al1-d
As)構成，形成於含鍺薄膜2之上的凹槽21(參閱圖1E)中。如圖1G所示，形成在隔離層4的第一渠溝41具第一開口411，位於隔離層4之頂表面；以及第二開口412，位於隔離層4之底表面並鄰接含鍺薄膜2，其中第一開口411大於第二開口412，且第一渠溝41的內徑自第一開口411至第二開口412漸次變小。凹槽51形成於含鍺薄膜2中並鄰接第二開口412。凹槽51的寛度乃自第二開口412逐漸變大後又逐漸變小，使凹槽51之截面大致呈現菱形。透過上述溝槽的形狀設計，可以將九成以上的因異質磊晶產生缺陷侷限於隔侷限於淺溝渠隔離(Shallow trench isolation, STI)層底下，使鰭片頂端的主動層可以接近零缺陷的晶體品質。第一渠溝41的形狀，除了上述的上寬下窄的實施例之外，亦可為下寬上窄或其他不同的形狀變化。
圖1A至圖1H顯示了異質整合半導體裝置10的製造流程的一個實施例。請參閱圖1，首先於矽基板1的表面以磊晶形成含鍺層20。接著，如圖1B所示，對含鍺層20進行微影蝕刻，以形成含鍺薄膜2及第一鰭片3。圖1C則顯示了於含鍺薄膜2上，以磊晶方法形成隔離層4，接著如圖1D所示，在隔離層4上蝕刻形成第一渠溝41。形成第一渠溝41後，如圖1E所示，繼續於第一渠溝41下方的含鍺薄膜2表面先乾蝕刻後濕蝕刻，利用濕蝕刻過程中的不同晶面蝕刻速率差異特性形成凹槽21。請參閱圖1F，於凹槽21中磊晶形成擴散阻障層51，再於第一渠溝41內磊晶形成緩衝層52，最後再用選擇性磊晶(selective epitaxial growth, SEG)的方式，於第一渠溝41內形成III-V族化合物構成的第二鰭片5，使緩衝層52位於擴散阻障層51及第二鰭片5之間。緩衝層52之材質必須與第二鰭片5的III-V族化合物晶格匹配，以降底III-V族化合物與含鍺薄膜2間的界面缺陷。後續製成還包括如圖1G所示，蝕刻隔離層4以降底其表面並露出部分的第一鰭片3和第二鰭片4，以及如圖1H所示，在第一鰭片3及第二鰭片4上形成閘極結構6，包括閘極氧化層61和閘極金屬層62。如此便可完成製作包含PMOS電晶體30及NMOS電晶體50的CMOS電晶體。由於PMOS電晶體30及NMOS電晶體50的高度幾乎一樣，加上邊對邊的配置，相較於其他整合在SOI (silicon on insulator)或晶圓接合(wafer bonding)的方式，更符合積體電路高密度的原則與要求。
第一鰭片3除了以微影蝕刻的方式形成，也可以利用選擇性磊晶的方式製造。圖2A至圖2E為異質整合半導體裝置10另一製造流程實施例的示意圖。首先，如圖2A所示，於矽基板1表面形成含鍺薄膜2，再於含鍺薄膜2上形成隔離層4。接著，如圖2B所示，在隔離層4上形成第一渠溝41及第二渠溝42。其中，第一渠溝41/第二渠構42的內徑自其與含鍺薄膜2的交界，也就是第二開口412/422往上漸次變大。完成第一渠溝41/第二渠構42後，如圖2C所示，繼續在含鍺薄膜2表面形成凹槽21/22。接著，分別在第一渠溝41/第二渠構42內以選擇性磊晶的方式，形成第二鰭片5/第一鰭片3'。如圖2E所示，經過蝕刻隔離層4而露出部分第一鰭片3'及第二鰭片5之後，也在第一渠溝41/第二渠構42的上方形成第一開口411/421。由於第一渠溝41/第二渠構42的內徑是自第二開口412/422往上漸次變大，所以第一開口411/421的尺寸較第二開口412/422為大。再於第一鰭片3'及第二鰭片5之上形成閘極結構(圖中未示)，即可完成CMOS電晶體的結構。
如前所述，第一鰭片可由第二矽鍺合金(Si1-t
Get
)、第二鍺錫合金(Ge1-c
Snc
)，或二者的組合而成。例如，圖2E所顯示的第一鰭片3’可由第二矽鍺合金(Si1-t
Get
)構成，而含鍺薄膜2則由第一矽鍺合金(Si1-x
Gex
)構成。其中，t的數值可為常數，而x≦t≦1且0＜x≦1。另外一種情況，第一鰭片3’的成分濃度可呈漸層分佈，此時t的數值可在第一鰭片3’中呈梯度分佈，由t=x變化至t=t’，其中x≦t’≦1。在另外一個實施例中，如圖2E’所示，第一鰭片3’由第二矽鍺合金(Si1-t
Get
)構成的下半部31及由第二鍺錫合金(Ge1-c
Snc
)構成的上半部32組合而成。其中，t與x 的數值分佈範圍的變化與前述第一鰭片3’的狀況類似，c的數值則可為常數，且0≦c≦0.2。
擴散阻障層51可以有效改善異質整合時，III-V族與VI族材料間產生的交互摻雜(cross doping)的問題。由圖3的實驗數據顯示，在鍺基板與磷化銦鎵(i-InGaP)緩衝層之間，在無銻化鎵(GaSb) 間隔層(interlayer)及有銻化鎵時，由第二離子強度與半導體裝置深度之間的關係圖可知，鍺離子可有效的被銻化鎵間隔層阻絶。
綜上所述，本發明利用選擇性磊晶技術，直接以邊對邊的方式整合電子遷移率最高的III-V族半導體與電動遷移率最高的矽鍺或鍺錫等VI族半導體在價格低廉的矽基板上，使NMOS電晶體與PMOS電晶體的高度幾乎一樣，不但在價格上具競爭力，也比習知技術更符合積體電路高密度的原則與要求。此外，利用新穎的磷化銦鎵等緩衝層配上特定的如鍺矽等VI族薄膜，可有效降低缺陷而形成高晶體品質的III-V族(如砷化銦鎵)主動層。擴散阻障層的配置，經實驗證明可以改善III-V族與VI族材料間產生的交互摻雜的問題。並且，利用溝槽形狀的變化設計產生局限缺陷的結構，可以進一步幫助降低異質整合上的缺陷。
有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之一較佳實施例的詳細說明中，將可清楚的呈現。以下實施例中所提到的方向用語，例如：上、下、左、右、前或後等，僅是參考附加圖式的方向。因此，使用的方向用語是用來說明並非用來限制本發明。
惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍，即大凡依本發明申請專利範圍及發明說明內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。另外本發明的任一實施例或申請專利範圍不須達成本發明所揭露之全部目的或優點或特點。此外，摘要部分和標題僅是用來輔助專利文件搜尋之用，並非用來限制本發明之權利範圍。此外，本說明書或申請專利範圍中提及的“第一”、“第二”等用語僅用以命名元件(element)的名稱或區別不同實施例或範圍，而並非用來限制元件數量上的上限或下限。
10‧‧‧異質整合半導體裝置
1‧‧‧矽基板
20‧‧‧含鍺層
2‧‧‧含鍺薄膜
21‧‧‧凹槽
22‧‧‧凹槽
30‧‧‧PMOS電晶體
3、3’、3’’第一鰭片
31‧‧‧下半部
32‧‧‧上半部
4‧‧‧隔離層
41‧‧‧第一渠溝
411‧‧‧第一開口
412‧‧‧第二開口
42‧‧‧第二渠溝
421‧‧‧第一開口
422‧‧‧第二開口
50‧‧‧NMOS電晶體
5‧‧‧第二鰭片
51‧‧‧擴散阻障層
52‧‧‧緩衝層
6‧‧‧閘極結構
61‧‧‧閘極氧化層
62‧‧‧閘極金屬層
1‧‧‧矽基板
20‧‧‧含鍺層
2‧‧‧含鍺薄膜
21‧‧‧凹槽
22‧‧‧凹槽
30‧‧‧PMOS電晶體
3、3’、3’’第一鰭片
31‧‧‧下半部
32‧‧‧上半部
4‧‧‧隔離層
41‧‧‧第一渠溝
411‧‧‧第一開口
412‧‧‧第二開口
42‧‧‧第二渠溝
421‧‧‧第一開口
422‧‧‧第二開口
50‧‧‧NMOS電晶體
5‧‧‧第二鰭片
51‧‧‧擴散阻障層
52‧‧‧緩衝層
6‧‧‧閘極結構
61‧‧‧閘極氧化層
62‧‧‧閘極金屬層
圖1A至圖1H為根據本發明一實施例的異質整合半導體裝置的製造流程示意圖。 圖2A至圖2E為根據本發明另一實施例的異質整合半導體裝置的製造流程示意圖。 圖2E’為根據本發明一實施例的異質整合半導體裝置的構造示意圖。 圖3為鍺基板與磷化銦鎵緩衝層間，銻化鎵間隔層對第二離子強度在半導體內分佈的影響之實驗數據示意圖。
10‧‧‧異質整合半導體裝置
1‧‧‧矽基板
2‧‧‧含鍺薄膜
21‧‧‧凹槽
30‧‧‧PMOS電晶體
3、3’‧‧‧第一鰭片
4‧‧‧隔離層
50‧‧‧NMOS電晶體
5‧‧‧第二鰭片
51‧‧‧擴散阻障層
52‧‧‧緩衝層
6‧‧‧閘極結構
61‧‧‧閘極氧化層
62‧‧‧閘極金屬層
Claims (15)
- 一種異質整合半導體裝置，包括： 一矽基板； 一含鍺薄膜，形成於該矽基板表面； 一PMOS電晶體，包含一第一鰭片，形成於該含鍺薄膜上；以及 一NMOS電晶體，包含一第二鰭片，形成於該含鍺薄膜上；其中 該PMOS電晶體及該NMOS電晶體組成一CMOS電晶體，且該第一鰭片由一含鍺材質製成，並該第二鰭片由一III-V族化合物製成。
- 如申請專利範圍第1項所述的異質整合半導體裝置，其中該含鍺材質係與該含鍺薄膜的材質相同，且該含鍺薄膜與該第一鰭片係由鍺、矽鍺或鍺錫所構成。
- 如申請專利範圍第1項所述的異質整合半導體裝置，其中該含鍺材質係與該含鍺薄膜的材質不同。
- 如申請專利範圍第3項所述的異質整合半導體裝置，其中該含鍺薄膜係為鍺、一第一矽鍺合金或第一鍺錫合金所構成，而該第一鰭片係由鍺、一第二矽鍺合金或第二鍺錫合金所構成。
- 如申請專利範圍第1項所述的異質整合半導體裝置，其中該III-V族化合物係為砷化銦鎵。
- 如申請專利範圍第5項所述的異質整合半導體裝置，更包括一緩衝層，位於該第二鰭片與該含鍺薄膜之間，其中該緩衝層由磷化銦或磷化銦鎵構成。
- 如申請專利範圍第6項所述的異質整合半導體裝置，更包括一擴散阻障層，位於該緩衝層與該含鍺薄膜之間，其中該擴散阻障層由銻砷化鎵或砷化鋁鎵構成。
- 如申請專利範圍第6項所述的異質整合半導體裝置，更包括一隔離層，形成於該含鍺薄膜之上及該第一鰭片和該第二鰭片之間，其中該第二鰭片係位於形成在該隔離層中的一第一渠溝。
- 如申請專利範圍第8項所述的異質整合半導體裝置，其中該第一渠溝具一第一開口，位於該隔離層之頂表面；以及一第二開口，位於該隔離層之底表面並鄰接該含鍺薄膜，其中該第一開口的尺寸係大於該第二開口，且該第一渠溝之內徑係自該第一開口至該第二開口漸次變小。
- 如申請專利範圍第9項所述的異質整合半導體裝置，更包含一凹槽，形成於該含鍺薄膜中並鄰接該第二開口，其中該凹槽之寛度係自該第二開口逐漸變大後又逐漸變小，使該凹槽之截面大致呈現一菱形。
- 如申請專利範圍第8項所述的異質整合半導體裝置，其中該緩衝層形成於該第一渠溝內，且位於該第二鰭片及該擴散阻障層之間。
- 如申請專利範圍第11項所述的異質整合半導體裝置，更包括一閘極結構，覆蓋該第一鰭片及該第二鰭片的部分區域，其中該閘極結構所覆蓋的該第一鰭片及該第二鰭片的部分區域形成該PMOS電晶體及該NMOS電晶體的通道層，且該緩衝層之材質的能隙係大於構成該通道層材料的能隙。
- 如申請專利範圍第12項所述的異質整合半導體裝置，其中該凹槽形成於該第一渠溝下方，且該擴散阻障層形成於該凹槽中。
- 一種半導體裝置，包括： 一矽基板； 一含鍺薄膜，形成於該矽基板表面； 一隔離層，形成於該矽基板表面； 一渠溝，形成於該隔離層； 一凹槽，鄰接該渠溝並形成於該渠溝下方的該含鍺薄膜中； 一擴散阻障層，形成於該凹槽中； 一緩衝層，形成於該渠溝內並鄰接該擴散阻障層；以及 一通道層，形成於該渠溝內並鄰接該擴散阻障層。
- 如申請專利範圍第19項所述的半導體裝置，其中該含鍺薄膜的材質為鍺、矽鍺或鍺錫，該擴散阻障層的材質為銻砷化鎵或砷化鋁鎵，該緩衝層的材質為磷化銦或磷化銦鎵，且該通道層的材質為砷化銦鎵。
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