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TW201801253A - 半導體裝置及其製造方法 - Google Patents

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TW201801253A
TW201801253A TW105136178A TW105136178A TW201801253A TW 201801253 A TW201801253 A TW 201801253A TW 105136178 A TW105136178 A TW 105136178A TW 105136178 A TW105136178 A TW 105136178A TW 201801253 A TW201801253 A TW 201801253A
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film
insulating film
silicon nitride
semiconductor substrate
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TW105136178A
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Inventor
篠原正昭
Original Assignee
瑞薩電子股份有限公司
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Abstract

本發明之目的在於防止：當欲在基板上形成2種具有不同寬度的側壁時，因為閘極電極之間被側壁形成用的絶緣膜所填埋，而導致半導體裝置的可靠度降低的情況。為了達成上述目的，在分別於低耐壓的MISFETQ2的閘極電極G2還有包含控制閘極電極CG以及記憶體閘極電極MG在內的圖案的側壁，隔著氮化矽膜NT3形成側壁狀的氧化矽膜OX4之後，將閘極電極G2的旁邊的氧化矽膜OX4除去，接著在半導體基板SB上形成氧化矽膜OX5，並實行回蝕。藉此，在閘極電極G2的旁邊，形成由氮化矽膜NT3以及氧化矽膜OX5所構成的側壁SW1，並在上述圖案的旁邊，形成由氮化矽膜NT3、氧化矽膜OX4以及OX5所構成的側壁SW2。

Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置以及其製造方法，其係可應用於例如具有低耐壓電晶體以及高耐壓電晶體的半導體裝置的製造步驟中者。
關於作為開關元件等構件使用的半導體元件，MISFET（Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣體半導體場效電晶體，MIS型電場效應電晶體）已為吾人所習知。MISFET，存在使用於邏輯電路等的周邊電路的低耐壓的MISFET，以及使用於記憶體單元或電力的輸入輸出的高耐壓的MISFET，該等MISFET，有時會混合搭載於1個半導體晶片。
專利文獻1（日本特開2004－349680號公報）以及專利文獻2（日本特開2014－075557號公報），記載了「形成相對寬度較寬的側壁覆蓋電晶體的閘極電極的側壁，並形成相對寬度較窄的側壁覆蓋另一電晶體的閘極電極的側壁」的技術內容。 [先前技術文獻] [專利文獻]
[專利文獻1] 日本特開2004－349680號公報 [專利文獻2] 日本特開2014－075557號公報
[發明所欲解決的問題] 當欲在半導體基板上形成低耐壓MISFET與高耐壓MISFET時，吾人考慮於該等MISFET的閘極電極的側壁形成寬度較大的側壁，之後，利用蝕刻等方式縮小覆蓋低耐壓MISFET的閘極電極的側壁的側壁的寬度，以形成寬度較小的側壁。
然而，當伴隨著半導體裝置趨向細微化，而使用於邏輯電路等的複數個低耐壓MISFET的各閘極電極之間的間隔縮小時，在形成上述寬度較大的側壁之際，會有該等閘極電極之間被該側壁所填埋之虞。當各閘極電極之間被側壁所填埋時，之後利用蝕刻等方式縮小覆蓋低耐壓MISFET的閘極電極的側壁的側壁的寬度會變困難，而會發生無法正常地形成低耐壓MISFET的問題。
其他問題與新穎性特徵，根據本說明書的記述以及所附圖式應可明瞭。 [解決問題的手段]
若簡單地説明本案所揭示的實施態樣之中的代表性實施態樣的概要內容，則如以下所述。
本發明一實施態樣之半導體裝置，利用氮化矽膜構成與金屬閘極電極的側壁接觸的絶緣膜，並利用氧化矽膜構成與分裂閘極型的MONOS記憶體的記憶體閘極電極之下的電荷累積膜的側壁接觸的絶緣膜。
另外，本發明另一實施態樣之半導體裝置的製造方法，在以分別覆蓋第1閘極電極以及第2閘極電極的側壁的方式，依序形成氮化矽膜以及第1氧化矽膜之後，將覆蓋第1閘極電極的側壁的第1氧化矽膜除去，之後，形成分別覆蓋第1閘極電極以及第2閘極電極的側壁的第2氧化矽膜。藉此，形成由覆蓋第1閘極電極的側壁的氮化矽膜以及第2氧化矽膜所構成的第1側壁，以及由覆蓋第2閘極電極的側壁的氮化矽膜、第1氧化矽膜以及第2氧化矽膜所構成的第2側壁。 [發明的功效]
若根據本發明一實施態樣，便可令半導體裝置的性能提高。
以下，係根據圖式詳細説明實施態樣。另外，在用來說明實施態樣的全部圖式中，對具有相同功能的構件會附上相同的符號，其重複説明省略。另外，在以下的實施態樣中，除了特別有其必要時以外，相同或同樣的部分的説明原則上不重複。
（實施態樣1） 本實施態樣的半導體裝置，係具備非揮發性記憶體（非揮發性記憶元件、快閃記憶體、非揮發性半導體記憶裝置）的半導體裝置。在本實施態樣以及以下的實施態樣中，非揮發性記憶體，係根據以n通道型MISFET為基本構件的記憶體單元進行説明。
另外，本實施態樣以及以下的實施態樣的記憶體單元的極性（寫入、消去、讀取時的施加電壓的極性或載體的極性），係用來說明以n通道型MISFET為基本構件的記憶體單元的動作者，當以p通道型MISFET為基本構件時，藉由將施加電位或載體的導電型等的全部的極性反轉，原則上便可獲得相同的動作。
＜關於本實施態樣的半導體裝置的製造步驟＞ 以下，用圖1～圖28説明本實施態樣的半導體裝置的製造方法。圖1～圖28，係本實施態樣的半導體裝置的製造步驟中的剖面圖。在圖1～圖4、圖6～圖19中，從圖的左側向右側，依序顯示出邏輯電路區域LP、邏輯電路區域LN、I／O區域HV，以及記憶體單元區域HM的剖面圖。該等區域，在圖中用虛線區隔，各區域互相分離。邏輯電路區域LP、LN、I／O區域HV以及記憶體單元區域HM，均存在於同一半導體基板的主面，並在沿著該主面的方向上彼此並排。圖5，係將圖4的一部分放大表示的剖面圖。
邏輯電路區域LP、LN以及I／O區域HV，係構成周邊電路區域的區域。周邊電路，係指非揮發性記憶體以外的電路。周邊電路，例如，在記憶體模組內，係控制電路、感測放大器、行解碼器、列解碼器、對應模組外部裝置的輸入輸出電路或電源電路等，在記憶體模組外，係CPU等的處理器、各種類比電路、SRAM（Static Random Access Memory，靜態隨機存取記憶體）記憶體模組，或外部輸入輸出電路等。
邏輯電路區域LP，係設置構成控制電路等的低耐壓的p通道型MISFET的區域。邏輯電路區域LN，係設置構成控制電路等的低耐壓的n通道型MISFET的區域。I／O區域HV，係設置構成實行對應半導體晶片的外部裝置的輸入輸出的電路或電源電路等的高耐壓的p通道型MISFET的區域。在此係針對於I／O區域HV形成p通道型MISFET的態樣進行説明，惟亦可於I／O區域HV形成n通道型MISFET。
記憶體單元區域HM，係形成分裂閘極型的MONOS（Metal Oxide Nitride Oxide Semiconductor，金屬-氧化物-氮化物-氧化物-半導體）記憶體的區域。MONOS記憶體，係可電性寫入、消去的非揮發性半導體記憶裝置，具有由彼此共有源極、汲極區域的2個MISFET所構成的記憶體單元。MONOS記憶體，係在MISFET的閘極電極之下具有捕集性絶緣膜，並以捕集性絶緣膜的電荷累積狀態為記憶資訊，而將其讀出作為電晶體的閾値者。捕集性絶緣膜，係指可累積電荷的絶緣膜（以下稱為電荷累積膜），可列舉出氮化矽膜等作為一例。藉由對於該等電荷累積區域的電荷的注入、釋放，令MISFET的閾値改變，以運作成為記憶元件。
形成於邏輯電路區域LP、LN的MISFET，係被比形成於I／O區域HV以及記憶體單元區域HM的MISFET更低的電壓驅動的低耐壓MISFET。
作為例如邏輯電路區域LP、LN的閘極電極的形成方法，存在使用在基板上形成虛設閘極電極之後，將該虛設閘極電極置換成金屬閘極電極等的所謂閘極後製程序的方法。相對於此，在此係針對使用並未設置虛設閘極電極而係從最初便形成金屬閘極電極的所謂閘極前製程序的態樣進行説明。另外，針對閘極後製程序在本實施態樣的變化實施例1、2中進行説明。另外，在此，針對形成偏置間隔件的第1方法進行説明。
在本實施態樣的半導體裝置的製造步驟中，首先，如圖1所示的，準備具有邏輯電路區域LP、LN、I／O區域HV以及記憶體單元區域HM的半導體基板SB。半導體基板SB，例如係單晶矽基板。接著，形成分別將邏輯電路區域LP、邏輯電路區域LN、I／O區域HV以及記憶體單元區域HM分開的元件分離區域EI。元件分離區域EI，係由埋入形成於半導體基板SB的主面的溝槽內部的絶緣膜所構成，例如具有STI（Shallow Trench Isolation，淺溝槽隔離）構造或LOCOS（Local Oxidation of Silicon，矽局部氧化）構造。
接著，用微影技術以及離子注入法，於半導體基板SB的主面形成井部NW1、PW1、NW2以及PW2。井部NW1，係藉由對邏輯電路區域LP的半導體基板SB的主面注入n型的雜質 [ 例如P（磷）或As（砷）] 所形成。井部PW1，係藉由對邏輯電路區域LN的半導體基板SB的主面注入p型的雜質 [ 例如B（硼）] 所形成。井部NW2，係藉由對I／O區域HV的半導體基板SB的主面注入n型的雜質 [ 例如P（磷）或As（砷）] 所形成。井部PW2，係藉由對記憶體單元區域HM的半導體基板SB的主面注入p型的雜質 [ 例如B（硼）] 所形成。
接著，如圖2所示的，在邏輯電路區域LP、LN以及記憶體單元區域HM的半導體基板SB的主面上形成絶緣膜IF1，並在I／O區域HV的半導體基板SB的主面上形成絶緣膜IF2。絶緣膜IF2比絶緣膜IF1膜厚更厚。當像這樣形成具有2種膜厚的絶緣膜時，例如，係使用以下的方法。亦即，在半導體基板SB上用CVD（Chemical Vapor Deposition，化學氣相沉積）法形成由氧化矽膜所構成的較厚的絶緣膜IF2，之後，用微影技術以及蝕刻法，以形成圖案的方式，將I／O區域HV以外的絶緣膜IF2除去。之後，利用例如熱氧化法，在邏輯電路區域LP、LN以及記憶體單元區域HM的半導體基板SB的主面上形成由氧化矽膜所構成的絶緣膜IF1。
另外，在此係針對於記憶體單元區域HM形成與邏輯電路區域LP、LN的絶緣膜IF1相同膜厚的絶緣膜IF1的態樣進行説明，惟亦可在記憶體單元區域HM的半導體基板SB的主面上形成與邏輯電路區域LP、LN的絶緣膜IF1不同膜厚的絶緣膜。
接著，在半導體基板SB的主面上，用例如CVD法依序形成多晶矽膜PS1以及絶緣膜IF3。絶緣膜IF3，例如係由氮化矽膜所構成。
接著，如圖3所示的，用微影技術以及乾蝕刻法，令I／O區域HV以及記憶體單元區域HM的絶緣膜IF3、多晶矽膜PS1、絶緣膜IF1以及IF2形成圖案。藉此，於I／O區域HV，形成由絶緣膜IF2所構成的閘極絶緣膜GF3，以及由其上的多晶矽膜PS1所構成的閘極電極G3；並於記憶體單元區域HM，形成由絶緣膜IF1所構成的閘極絶緣膜GF4，以及由其上的多晶矽膜PS1所構成的控制閘極電極CG。閘極電極G3以及控制閘極電極CG的各自的頂面被絶緣膜IF3所覆蓋。在此，並未在邏輯電路區域LP、LN實行形成圖案的步驟。
接著，如圖4所示的，在半導體基板SB的主面上，用例如CVD法形成ONO（Oxide Nitride Oxide，氧化物-氮化物-氧化物）膜ON以及多晶矽膜PS2。ONO膜ON，如圖5所示的，係由從半導體基板SB的主面側開始依序堆疊的氧化矽膜（底部氧化膜）OX1、氮化矽膜（電荷累積膜）NT1以及氧化矽膜（頂部氧化膜）OX2所構成。氧化矽膜OX1例如係由熱氧化法所形成，氮化矽膜NT1以及氧化矽膜OX2例如係由CVD法所形成。在圖4以及圖6～圖28中，係將ONO膜ON圖示為單層膜，惟實際上的ONO膜ON，具有如圖5所示的堆疊構造。
接著，如圖6所示的，藉由實行回蝕（異向性蝕刻），將多晶矽膜PS2的一部分除去，令ONO膜ON的頂面露出。藉此，多晶矽膜PS2以分別覆蓋閘極電極G3的兩側側壁以及控制閘極電極CG的兩側側壁的方式，隔著ONO膜ON殘留成側壁狀。另外，覆蓋控制閘極電極CG的其中一側側壁的多晶矽膜PS2，構成記憶體閘極電極MG。
接著，如圖7所示的，用微影技術以及乾蝕刻法，殘留覆蓋控制閘極電極CG的其中一側側壁的多晶矽膜PS2，亦即記憶體閘極電極MG，並將其他的多晶矽膜PS2除去。接著，以記憶體閘極電極MG作為遮罩實行蝕刻，將從記憶體閘極電極MG露出的ONO膜ON除去。藉此，半導體基板SB的主面以及絶緣膜IF3的表面便露出。
接著，如圖8所示的，在半導體基板SB的主面上，用例如CVD法，形成由氧化矽膜所構成的層間絶緣膜IL1，之後，用CMP（Chemical Mechanical Polishing，化學機械研磨）法研磨層間絶緣膜IL1的頂面，藉此令絶緣膜IF3的頂面露出。
接著，如圖9所示的，在半導體基板SB的主面上，用例如CVD法形成絶緣膜IF4，之後，用微影技術以及蝕刻法，將邏輯電路區域LP、LN的絶緣膜IF4除去。此時，I／O區域HV以及記憶體單元區域HM的層間絶緣膜IL1以及絶緣膜IF3仍被絶緣膜IF4所覆蓋。絶緣膜IF4，係由與帽蓋絶緣膜（亦即絶緣膜IF3）相異的材料所構成，例如係由氧化矽所構成。
接著，如圖10所示的，以絶緣膜IF4作為遮罩進行蝕刻，將邏輯電路區域LP、LN的絶緣膜IF3除去，之後，將邏輯電路區域LP、LN的多晶矽膜PS1以及絶緣膜IF1除去。另外，該絶緣膜IF1亦可不被除去而殘留下來。在像這樣將邏輯電路區域LP、LN的絶緣膜IF3、多晶矽膜PS1以及絶緣膜IF1除去時，I／O區域HV以及記憶體單元區域HM的絶緣膜IF3、閘極電極G3、控制閘極電極CG以及記憶體閘極電極MG等，被絶緣膜IF4所保護而並未被除去。
接著，如圖11所示的，將I／O區域HV以及記憶體單元區域HM的絶緣膜IF4除去。接著，在半導體基板SB的主面上，依序形成絶緣膜HK、金屬膜MF以及多晶矽膜PS3。另外，當在用圖10所説明的步驟中將絶緣膜IF1除去之後，亦可利用氧化法或CVD法等在半導體基板SB上，形成例如由氧化矽膜所構成的絶緣膜，然後，依序形成絶緣膜HK、金屬膜MF以及多晶矽膜PS3。
絶緣膜HK，係介電常數（相對介電常數）比氮化矽更高的絶緣材料膜，亦即所謂的high－k膜（高介電常數膜）。作為絶緣膜HK，可使用氧化鉿膜、氧化鋯膜、氧化鋁膜、氧化鉭膜或氧化鑭膜等的金屬氧化物膜，另外，該等金屬氧化物膜，亦可更含有氮（N）以及矽（Si）的其中之一或二者。當使用高介電常數膜（在此為絶緣膜HK）作為閘極絶緣膜時，比起使用氧化矽膜的態樣而言，更可令閘極絶緣膜的物理膜厚增加，故可獲得能夠降低洩漏電流此等優點。絶緣膜HK以及多晶矽膜PS3，可利用例如CVD法形成。
作為金屬膜MF，例如，可使用氮化鈦（TiN）膜、氮化鉭（TaN）膜、氮化鎢（WN）膜、碳化鈦（TiC）膜、碳化鉭（TaC）膜、碳化鎢（WC）膜、碳氮化鉭（TaCN）膜、鈦（Ti）膜、鉭（Ta）膜或鈦鋁（TiAl）膜等的金屬膜。另外，在此所謂的金屬膜，係指顯示出金屬傳導特性的導電膜，不僅單體的金屬膜（純金屬膜）或合金膜，亦包含顯示出金屬傳導特性的金屬化合物膜（氮化金屬膜或碳化金屬膜等）。
金屬膜MF，可使用例如濺鍍法等形成。金屬膜MF，亦可具有堆疊了由上述的各種材料的金屬膜之中的不同材料所構成的複數層金屬膜的構造。例如，金屬膜MF，亦可為在氮化鈦膜上堆疊鈦膜的堆疊膜。
金屬膜MF，構成之後形成的低耐壓MISFET的閘極電極，以下將包含金屬膜MF在內的閘極電極稱為金屬閘極電極。使用金屬閘極電極的MISFET，可獲得能夠抑制閘極電極的空乏化現象並消除寄生電容量此等優點。另外，亦可令MISFET元件趨向小型化（令閘極絶緣膜趨向薄膜化）。
接著，如圖12所示的，用微影技術以及乾蝕刻法令多晶矽膜PS3、金屬膜MF以及絶緣膜HK形成圖案。藉此，於邏輯電路區域LP，形成由絶緣膜HK所構成的閘極絶緣膜GF1，以及由其上的多晶矽膜PS3以及金屬膜MF所構成的金屬閘極電極，亦即閘極電極G1；於邏輯電路區域LN，形成由絶緣膜HK所構成的閘極絶緣膜GF2，以及由其上的多晶矽膜PS3以及金屬膜MF所構成的金屬閘極電極，亦即閘極電極G2。另外，在I／O區域HV以及記憶體單元區域HM，多晶矽膜PS3、金屬膜MF以及絶緣膜HK被除去，層間絶緣膜IL1以及絶緣膜IF3的各自的頂面露出。
接著，將I／O區域HV以及記憶體單元區域HM的層間絶緣膜IL1利用濕蝕刻法除去。以上述方式，形成閘極前製程序的金屬閘極電極以及由其他多晶矽膜所構成的閘極電極。以下，用圖13～圖19，針對形成偏置間隔件的第1方法進行説明。
接著，如圖13所示的，在半導體基板SB的主面上形成覆蓋I／O區域HV以外之部分的光阻膜PR1，之後，將光阻膜PR1以及絶緣膜IF3當作遮罩使用，實行離子注入，藉此，於I／O區域HV的半導體基板SB的主面形成一對延伸區域EX3。延伸區域EX3，係對閘極電極G3的旁邊的兩側的半導體基板SB的主面，以較低濃度注入p型雜質 [ 例如B（硼）] 所形成的p型半導體區域。
接著，如圖14所示的，在將光阻膜PR1除去之後，在半導體基板SB的主面上形成覆蓋記憶體單元區域HM以外之部分的光阻膜PR2，之後，將光阻膜PR2、記憶體閘極電極MG、ONO膜ON以及絶緣膜IF3當作遮罩使用，實行離子注入，藉此，於記憶體單元區域HM的半導體基板SB的主面形成一對延伸區域EX4。延伸區域EX4，係對由控制閘極電極CG、記憶體閘極電極MG以及ONO膜ON所構成的膜層圖案的兩側的半導體基板SB的主面，以較低濃度注入n型雜質 [ 例如P（磷）或As（砷）] 所形成的n型半導體區域。
接著，如圖15所示的，在將光阻膜PR2除去之後，在半導體基板SB的主面上，用例如CVD法形成氧化矽膜OX3。藉此，半導體基板SB的主面與閘極電極G1～G3的側壁以及頂面，被氧化矽膜OX3所覆蓋。另外，由控制閘極電極CG、記憶體閘極電極MG以及ONO膜ON所構成的圖案的側壁以及頂面，亦被氧化矽膜OX3所覆蓋。氧化矽膜OX3的膜厚，例如為5nm。另外，本案所謂的膜厚，係指在與所形成之膜層的基底面垂直的方向上的該膜層的長度。因此，例如，閘極電極G3的側壁，係沿著與半導體基板SB的主面垂直的方向形成，覆蓋該側壁的氧化矽膜OX3的膜厚，係指在與該側壁垂直的方向上的氧化矽膜OX3的長度。
接著，如圖16所示的，在形成覆蓋邏輯電路區域LN以外之部分的的光阻膜PR3之後，將光阻膜PR3以及多晶矽膜PS3當作遮罩使用，實行離子注入，藉此，於邏輯電路區域LN的半導體基板SB的主面形成一對延伸區域EX2。延伸區域EX2，係對閘極電極G2的旁邊的兩側的半導體基板SB的主面，以較低濃度注入n型雜質 [ 例如P（磷）或As（砷）] 所形成的n型半導體區域。在該離子注入步驟中，雜質離子穿過氧化矽膜OX3並注入半導體基板SB的主面。
接著，如圖17所示的，在將光阻膜PR3除去之後，在半導體基板SB的主面上，用例如CVD法形成氮化矽膜NT2。藉此，氧化矽膜OX3的表面被氮化矽膜NT2所覆蓋。氮化矽膜NT2的膜厚，例如為5nm。接著，利用乾蝕刻法選擇性地實行回蝕，將氮化矽膜NT2一部分除去，藉此，令氧化矽膜OX3的一部分的表面露出。此時，由於氧化矽膜OX3可當作蝕刻阻止膜使用，故可提高蝕刻精度。
氮化矽膜NT2以分別覆蓋閘極電極G1～G3的各自的側壁、控制閘極電極CG的一側的側壁，以及記憶體閘極電極MG的一側的側壁的方式殘留成側壁狀。藉此，形成由氧化矽膜OX3以及氮化矽膜NT2所構成的偏置間隔件OS1。
接著，如圖18所示的，在形成覆蓋邏輯電路區域LP以外之部分的光阻膜PR4之後，將光阻膜PR4以及多晶矽膜PS3當作遮罩使用，實行離子注入，藉此，於邏輯電路區域LP的半導體基板SB的主面形成一對延伸區域EX1。延伸區域EX1，係於閘極電極G1的旁邊的兩側的半導體基板SB的主面，以較低濃度注入p型雜質 [ 例如B（硼）] 所形成的p型半導體區域。在該離子注入步驟中，雜質離子穿過氧化矽膜OX3並注入半導體基板SB的主面。
接著，如圖19所示的，將光阻膜PR4除去。
以下，用圖20～圖24，針對作為本實施態樣的主要特徴之一的側壁的形成方法進行説明。在圖20～圖28以及之後的説明所用的圖29中，將沿著各閘極電極的頂面以及半導體基板SB的主面形成的上述氧化矽膜OX3的圖式省略。另外，在圖20～圖28中，為了令圖式更容易理解，將偏置間隔件OS1顯示成單層膜。亦即，並未區別構成偏置間隔件OS1的氧化矽膜OX3與氮化矽膜NT2。
另外，在圖20～圖29中，省略邏輯電路區域LP以及I／O區域HV的製造步驟的説明，僅圖示出邏輯電路區域LN以及記憶體單元區域HM。邏輯電路區域LP的製造步驟與邏輯電路區域LN以同樣方式進行，I／O區域HV的製造步驟與記憶體單元區域HM以同樣方式進行。然而，邏輯電路區域LP以及I／O區域HV的製造步驟，在為了形成構成源極、汲極區域的擴散層所實行的離子注入步驟中，與邏輯電路區域LN以及記憶體單元區域HM不同，係注入p型雜質。另外，在圖20～圖28中，顯示出於邏輯電路區域LN並排形成2個MISFET的態樣的剖面圖。
接著，如圖20所示的，在半導體基板SB的主面上，用例如CVD法，依序形成氮化矽膜NT3以及氧化矽膜OX4。在此，在邏輯電路區域LN中相鄰的各閘極電極G2之間的距離，在忽略偏置間隔件OS1的膜厚的情況下，例如為90nm。在考慮到偏置間隔件OS1的膜厚的情況下，分別覆蓋相鄰的閘極電極G2的互相對向的側壁的各偏置間隔件OS1之間的距離為90nm。
在該等條件下，為了防止在之後實行的氮化矽膜NT3以及氧化矽膜OX4的除去步驟中發生不良情況，有必要防止相鄰的各閘極電極G2之間被氮化矽膜NT3以及氧化矽膜OX4完全填埋。亦即，由氮化矽膜NT3以及氧化矽膜OX4所構成的堆疊膜的膜厚，必須比90nm的一半更小。在此，相鄰的閘極電極G2彼此之間的距離，比氮化矽膜NT3以及氧化矽膜OX4的合計膜厚的2倍更大。因此，當氮化矽膜NT3的膜厚為a，且氧化矽膜OX4的膜厚為b時，則a＋b＜45（nm）。換言之，2a＋2b＜90（nm）。
在此，氮化矽膜NT3的膜厚a例如為15nm，氧化矽膜OX4的膜厚b例如為20nm。氮化矽膜NT3的膜厚a，由於需要在將氧化矽膜OX4加工成側壁狀的回蝕步驟（參照圖21）中不會露出半導體基板SB的主面的程度的大小，故必須在例如10nm以上的大小。
另外，包含互相鄰接的控制閘極電極CG以及記憶體閘極電極MG在內的圖案，在記憶體單元區域HM中形成了複數個，該等圖案之間的距離比90nm更大。因此，若邏輯電路區域LN的閘極電極G2之間不會被氮化矽膜NT3以及氧化矽膜OX4完全填埋，則上述圖案之間也不會被完全填埋。另外，在此所謂的完全填埋，係指分別沿著2個閘極電極的互相對向的側壁形成的各膜層之間互相接觸。
接著，如圖21所示的，利用乾蝕刻法選擇性地實行回蝕，將氧化矽膜OX4的一部分除去，藉此令氮化矽膜NT3的頂面露出。此時，氮化矽膜NT3發揮作為蝕刻阻止膜的功能。藉由該回蝕步驟，氧化矽膜OX4殘留成側壁狀。
接著，如圖22所示的，在形成覆蓋記憶體單元區域HM並露出邏輯電路區域LN的光阻膜PR5之後，利用濕蝕刻將邏輯電路區域LN的氧化矽膜OX4除去。
接著，如圖23所示的，在將光阻膜PR5除去之後，在半導體基板SB的主面上，用例如CVD法，形成氧化矽膜OX5。在此，將氧化矽膜OX5的膜厚設為c。氧化矽膜OX5的膜厚c，例如為11nm。因此，各閘極電極G2之間不會被氮化矽膜NT3以及氧化矽膜OX5完全填埋。氧化矽膜OX5，在邏輯電路區域LN中，覆蓋閘極電極G2以及氮化矽膜NT3，在記憶體單元區域HM中，覆蓋控制閘極電極CG、記憶體閘極電極MG、氮化矽膜NT3以及氧化矽膜OX4。另外，氧化矽膜OX5覆蓋半導體基板SB的主面。
接著，如圖24所示的，利用乾蝕刻法實行回蝕，將氧化矽膜OX5的一部分除去，之後，將從氧化矽膜OX4、OX5露出的部分的氮化矽膜NT3除去。藉此，在邏輯電路區域LN，於閘極電極G2的側壁隔著偏置間隔件OS1形成了側壁SW1。側壁SW1，係由氮化矽膜NT3以及氧化矽膜OX5所構成。另外，在記憶體單元區域HM，於包含互相鄰接的控制閘極電極CG以及記憶體閘極電極MG在內的圖案的側壁，隔著偏置間隔件OS1形成了側壁SW2。側壁SW2，係由氮化矽膜NT3、氧化矽膜OX4以及OX5所構成。
側壁SW1的膜厚，亦即，在沿著半導體基板SB的主面的方向上的寬度的大小，係將氮化矽膜NT3的膜厚a以及氧化矽膜OX5的膜厚c相加的26nm。相對於此，側壁SW2的膜厚，亦即，在沿著半導體基板SB的主面的方向上的寬度的大小，係將氮化矽膜NT3的膜厚a、氧化矽膜OX4的膜厚b，以及氧化矽膜OX5的膜厚c相加的46nm。
因此，側壁SW2的寬度（膜厚），比側壁SW1的寬度（膜厚）更大。本實施態樣的主要特徴之一，在於如上所述的分別製作出具有不同膜厚的複數個側壁SW1、SW2。另外，本實施態樣的另一個主要特徴，在於側壁SW2的寬度的大小，在相鄰的各閘極電極G2之間的距離的一半以上。另外，即使形成寬度46nm的側壁SW2，記憶體單元區域HM的複數個上述圖案之間也不會被完全填埋。另外，本案所謂的寬度，均係指在沿著半導體基板SB的主面的方向上的長度。
控制閘極電極CG的一側的側壁被側壁SW2所覆蓋，控制閘極電極CG的另一側的側壁，隔著記憶體閘極電極MG被側壁SW2所覆蓋。另外，記憶體閘極電極MG的一側的側壁被側壁SW2所覆蓋，記憶體閘極電極MG的另一側的側壁，隔著控制閘極電極CG被側壁SW2所覆蓋。
接著，如圖25所示的，以側壁SW1、SW2、偏置間隔件OS1、閘極電極G2、絶緣膜IF3、ONO膜ON以及記憶體閘極電極MG作為遮罩，實行離子注入，藉此，於邏輯電路區域LN的半導體基板SB的主面形成擴散層DF2，並於記憶體單元區域HM的半導體基板SB的主面形成擴散層DF4。藉此，於邏輯電路區域LN，形成包含閘極電極G2、由延伸區域EX2以及擴散層DF2所構成的源極、汲極區域在內的MISFETQ2。另外，於記憶體單元區域HM，形成包含控制閘極電極CG、記憶體閘極電極MG、ONO膜ON、由延伸區域EX4以及擴散層DF4所構成的源極、汲極區域在內的記憶體單元MC。
另外，在此係針對利用一次的離子注入形成擴散層DF2、DF4的態樣進行説明，惟亦可利用各別的離子注入步驟形成擴散層DF2與擴散層DF4，並對該等擴散層的雜質濃度等設定差異。另外，亦可利用各別離子注入步驟形成記憶體單元區域HM的源極區域側的擴散層DF4與汲極區域側的擴散層DF4，並對該等擴散層DF4的雜質濃度等設定差異。
在記憶體單元區域HM中，源極、汲極區域與控制閘極電極CG構成控制電晶體，該源極、汲極區域與記憶體閘極電極MG構成記憶體電晶體。記憶體單元MC，係由該控制電晶體以及該記憶體電晶體所構成。控制電晶體以及記憶體電晶體，比起MISFETQ2而言，均係由更高的電壓所驅動的電晶體。亦即，MISFETQ2係低耐壓MISFET，控制電晶體以及記憶體電晶體均係高耐壓MISFET。另外，包含形成於圖中未顯示的I／O區域HV的閘極電極G3（參照圖19）在內的電晶體，比起MISFETQ2而言，係由更高的電壓所驅動的高耐壓電晶體。
擴散層DF2，係於閘極電極G2的旁邊的兩側的半導體基板SB的主面，以較高濃度注入n型雜質 [ 例如P（磷）或As（砷）] 所形成的n型半導體區域。擴散層DF4，係於包含控制閘極電極CG以及記憶體閘極電極MG在內的上述圖案的旁邊的兩側的半導體基板SB的主面，以較高濃度注入n型雜質 [ 例如P（磷）或As（砷）] 所形成的n型半導體區域。
擴散層DF2、DF4，具有比延伸區域EX2、EX4更高的雜質濃度。亦即，由延伸區域EX2以及擴散層DF2所構成的源極、汲極區域，與由延伸區域EX4以及擴散層DF4所構成的源極、汲極區域，具有低濃度的半導體區域與高濃度的半導體區域互相鄰接的構造，亦即LDD（Lightly Doped Drain，輕摻雜汲極）構造。另外，擴散層DF2、DF4，形成得比延伸區域EX2、EX4更深。延伸區域EX2，形成得比擴散層DF2，更靠近閘極電極G2的正下方的半導體基板SB的主面（亦即通道形成區域）。另外，擴散層DF2、DF4，亦可形成得比延伸區域EX2、EX4更淺。
接著，如圖26所示的，用習知的自我對準矽化物技術，於露出在半導體基板SB的主面上的矽的表面形成矽化物層S1。亦即，在半導體基板SB的主面上用例如濺鍍法堆積金屬膜，之後，利用熱處理令該金屬膜與上述的矽發生反應，以形成矽化物層S1，接著利用濕蝕刻將未發生反應的該金屬膜除去。藉此，形成覆蓋擴散層DF2、DF4、閘極電極G2以及記憶體閘極電極MG的各自的頂面的矽化物層S1。另外，在圖中未顯示的控制閘極電極CG的供電部中，控制閘極電極CG上的絶緣膜IF3在該矽化物層S1形成之前就被除去，在該供電部中，形成了覆蓋控制閘極電極CG的頂面的矽化物層S1。
矽化物層S1，例如係由鈷矽化物層、鎳矽化物層，或是鎳鉑矽化物層等所構成。上述金屬膜，係由鈷（Co）膜、鎳（Ni）膜，或是鎳鉑合金膜所構成。
接著，在半導體基板SB的主面上用例如CVD法依序形成覆蓋MISFETQ2以及記憶體單元MC的蝕刻阻止膜（圖中未顯示）以及層間絶緣膜IL2。蝕刻阻止膜，例如係由氮化矽膜所構成。層間絶緣膜IL2，例如係由氧化矽膜所構成，其膜厚，比由閘極絶緣膜GF4、控制閘極電極CG以及絶緣膜IF3所構成的堆疊膜的膜厚更大。之後，用例如CMP法令層間絶緣膜IL2的頂面平坦化。
接著，如圖27所示的，用微影技術以及乾蝕刻法，形成貫通層間絶緣膜IL2的頂面以及底面之間的複數個接觸孔CH。於接觸孔CH的底部，覆蓋各閘極電極以及各源極、汲極區域的各自的頂面的矽化物層S1的頂面露出。
接著，如圖28所示的，形成埋入接觸孔CH的內部的接觸栓塞（連接部）CP。之後，雖省略圖式，惟藉由在接觸栓塞CP上，形成包含與接觸栓塞CP電連接的配線在內的配線層，本實施態樣的半導體裝置便完成。接觸栓塞CP主要係由例如鎢（W）膜所構成。
在形成接觸栓塞CP時，首先，在例如半導體基板SB的主面上，利用例如濺鍍法依序形成障蔽導體膜（圖中未顯示）以及主導體膜（鎢膜），藉此將接觸孔CH內部完全填埋。之後，利用CMP法等將層間絶緣膜IL2上的多餘的障蔽導體膜以及主導體膜除去，令層間絶緣膜IL2的頂面露出，藉此形成由殘留在接觸孔CH內的障蔽導體膜以及主導體膜所構成的接觸栓塞CP。接觸栓塞CP，透過矽化物層S1，與各源極、汲極區域、閘極電極G1（圖中未顯示）、閘極電極G2、閘極電極G3（圖中未顯示）、控制閘極電極CG或記憶體閘極電極MG電連接。
圖29顯示出將上述製造步驟所形成的MISFETQ2以及記憶體單元MC放大的剖面圖。亦即，圖29係將圖28的一部分放大表示的剖面圖。在圖29中，具體地顯示出ONO膜ON的堆疊構造以及偏置間隔件OS1的堆疊構造。另外，在圖29中，將矽化物層S1、層間絶緣膜IL2以及接觸栓塞CP的圖式省略。
如圖29所示的，構成ONO膜ON的氮化矽膜NT1的側壁，與構成偏置間隔件OS1的氧化矽膜OX3接觸。另外，在相鄰的控制閘極電極CG以及記憶體閘極電極MG彼此之間隔設著ONO膜ON，在記憶體閘極電極MG與半導體基板SB之間亦隔設著該ONO膜ON。亦即，ONO膜ON，具有L字型的剖面形狀，從控制閘極電極CG與記憶體閘極電極MG之間，連續地形成到記憶體閘極電極MG與半導體基板SB之間。
＜關於非揮發性記憶體的動作＞ 接著，針對非揮發性記憶體的動作例，參照圖30進行説明。
本實施態樣的記憶體單元，係具有MISFET構造，並以該MISFET的閘極電極內的捕集性絶緣膜的電荷累積狀態為記憶資訊，而將其讀出作為電晶體的閾値者。所謂捕集性絶緣膜，係指可累積電荷的絶緣膜，可列舉出氮化矽膜等作為一例。藉由對該等電荷累積區域的電荷的注入、釋放，令MISFET的閾値改變，以運作成為記憶元件。關於使用捕集性絶緣膜的非揮發性半導體記憶裝置，如本實施態樣的記憶體單元，係分裂閘極型的MONOS記憶體。
圖30，係表示在本實施態樣的「寫入」、「消去」以及「讀取」時對選擇記憶體單元的各部位的電壓施加條件的一例的表格。圖30的表格，記載了分別在「寫入」、「消去」以及「讀取」時，對圖29所示的記憶體單元MC的記憶體閘極電極MG所施加的電壓Vmg、對源極區域所施加的電壓Vs、對控制閘極電極CG所施加的電壓Vcg、對汲極區域所施加的電壓Vd，以及對半導體基板SB的頂面的井部PW2所施加的基本電壓Vb。在此所謂的選擇記憶體單元，係指被選擇作為實行「寫入」、「消去」或「讀取」之對象的記憶體單元。
另外，在圖29所示的非揮發性記憶體的例子中，記憶體閘極電極MG的右側的活性區域為源極區域，控制閘極電極CG的左側的活性區域為汲極區域。另外，圖30的表格所示者係電壓施加條件的較佳的一例，並非僅限於此，可因應需要作出各種變更。另外，在本實施態樣中，將對記憶體電晶體的ONO膜ON中的電荷累積部（亦即氮化矽膜NT1）的電子的注入定義為「寫入」，將電洞（hole，正電洞）的注入定義為「消去」。
另外，在圖30的表格中，A欄對應寫入方法為SSI方式且消去方法為BTBT方式的態樣；B欄對應寫入方法為SSI方式且消去方法為FN方式的態樣；C欄對應寫入方法為FN方式且消去方法為BTBT方式的態樣；D欄對應寫入方法為FN方式且消去方法為FN方式的態樣。
SSI方式，可視為係藉由對氮化矽膜NT1注入熱電子以實行記憶體單元的寫入的動作法；BTBT方式，可視為係藉由對氮化矽膜NT1注入熱電洞以實行記憶體單元的消去的動作法；FN方式，可視為係利用電子或電洞的穿隧以實行寫入或消去的動作法。關於FN方式，若以其他表達方式，FN方式的寫入，可視為係利用FN穿隧效應將電子注入氮化矽膜NT1以實行記憶體單元的寫入的動作方式；FN方式的消去，可視為係利用FN穿隧效應將電洞注入氮化矽膜NT1以實行記憶體單元的消去的動作方式。以下，具體進行説明。
寫入方式，存在稱為所謂SSI（Source Side Injection，源極側注入）方式的從源極側注入熱電子以實行寫入的寫入方式（熱電子注入寫入方式），以及稱為所謂FN方式的利用FN（Fowler Nordheim，富爾諾罕）穿隧以實行寫入的寫入方式（穿隧寫入方式）。
SSI方式的寫入，係將例如圖30的表格的A欄或B欄的「寫入動作電壓」所示的電壓（Vmg＝10V、Vs＝5V、Vcg＝1V、Vd＝0.5V、Vb＝0V），施加於實行寫入的選擇記憶體單元的各部位，以將電子注入到選擇記憶體單元的ONO膜ON中的氮化矽膜NT1中，而實行寫入。
此時，熱電子，在2個閘極電極（記憶體閘極電極MG以及控制閘極電極CG）之間的下方的通道區域（源極、汲極之間）產生，熱電子注入到記憶體閘極電極MG之下的ONO膜ON中的電荷累積部（亦即氮化矽膜NT1）。所注入之熱電子（電子），被ONO膜ON中的氮化矽膜NT1中的捕集位準所捕獲，其結果，記憶體電晶體的閾値電壓上升。亦即，記憶體電晶體成為寫入狀態。
FN方式的寫入，係將例如圖30的表格的C欄或D欄的「寫入動作電壓」所示的電壓（Vmg＝－12V、Vs＝0V、Vcg＝0V、Vd＝0V、Vb＝0V），施加於實行寫入的選擇記憶體單元的各部位，以在選擇記憶體單元中，令電子從記憶體閘極電極MG穿隧並注入到ONO膜ON中的氮化矽膜NT1，而實行寫入。此時，電子從記憶體閘極電極MG利用FN穿隧（FN穿隧效應）穿過氧化矽膜OX2注入到ONO膜ON中，被ONO膜ON中的氮化矽膜NT1中的捕集位準所捕獲，其結果，記憶體電晶體的閾値電壓上升。亦即，記憶體電晶體成為寫入狀態。
另外，在FN方式的寫入中，亦可令電子從半導體基板SB穿隧並注入到ONO膜ON中的氮化矽膜NT1以實行寫入，此時，寫入動作電壓，可設為令例如圖30的表格的C欄或D欄的「寫入動作電壓」的正負反轉者。
消去方法，存在稱為所謂BTBT方式的利用BTBT（Band-To-Band Tunneling，能帶間穿隧現象）注入熱電洞以實行消去的消去方式（熱電洞注入消去方式），以及稱為所謂FN方式的利用FN（Fowler Nordheim，富爾諾罕）穿隧以實行消去的消去方式（穿隧消去方式）。
BTBT方式的消去，係將利用BTBT所產生的電洞（正電洞）注入到電荷累積部（ONO膜ON中的氮化矽膜NT1）以實行消去。將例如圖30的表格的A欄或C欄的「消去動作電壓」所示的電壓（Vmg＝－6V、Vs＝6V、Vcg＝0V、Vd＝open、Vb＝0V），施加於實行消去的選擇記憶體單元的各部位。藉此，利用BTBT現象令電洞產生並實行電場加速，以將電洞注入到選擇記憶體單元的ONO膜ON中的氮化矽膜NT1中，藉此令記憶體電晶體的閾値電壓下降。亦即，記憶體電晶體成為消去狀態。
FN方式的消去，係將例如圖30的表格的B欄或D欄的「消去動作電壓」所示的電壓（Vmg＝12V、Vs＝0V、Vcg＝0V、Vd＝0V、Vb＝0V），施加於實行消去的選擇記憶體單元的各部位，以在選擇記憶體單元中，令電洞從記憶體閘極電極MG穿隧並注入到ONO膜ON中的氮化矽膜NT1，而實行消去。此時，電洞從記憶體閘極電極MG利用FN穿隧（FN穿隧效應）穿過氧化矽膜OX2並注入到ONO膜ON中，被ONO膜ON中的氮化矽膜NT1中的捕集位準所捕獲，其結果，記憶體電晶體的閾値電壓下降。亦即，記憶體電晶體成為消去狀態。
另外，在FN方式的消去中，亦可令電洞從半導體基板SB穿隧並注入到ONO膜ON中的氮化矽膜NT1以實行消去，此時，消去動作電壓，可設為令例如圖30的表格的B欄或D欄的「消去動作電壓」的正負反轉者。
在讀取時，將例如圖30的表格的A欄、B欄、C欄或D欄的「讀取動作電壓」所示的電壓，施加於實行讀取的選擇記憶體單元的各部位。藉由將讀取時對記憶體閘極電極MG所施加的電壓Vmg，設為記憶體電晶體在寫入狀態下的閾値電壓與在消去狀態下的閾値電壓之間的値，便可辨別出寫入狀態與消去狀態。
＜關於本實施態樣的功效＞ 以下，用圖62～圖68說明比較例的半導體裝置的問題點，並用圖29等針對本實施態樣的半導體裝置以及其製造方法的功效進行説明。圖62～圖68，係比較例的半導體裝置的製造步驟中的剖面圖，且係與圖20～圖28同樣顯示出邏輯電路區域LN以及記憶體單元MC的剖面圖。
構成邏輯電路的電晶體，由於比起形成於I／O區域或記憶體單元區域的電晶體而言係以更低的電壓驅動，故並未被要求高耐壓性能。因此，構成邏輯電路的低耐壓MISFET，比起形成於I／O區域或記憶體單元區域的高耐壓電晶體而言，在源極、汲極區域之間產生穿透現象的疑慮較低，也更不易在汲極區域與閘極電極之間產生洩漏電流。因此，在低耐壓MISFET中，比較容易藉由縮小源極、汲極區域之間的間隔，來實現元件積體程度的提高、低消耗電力化，以及高速動作化。
為了形成該等低耐壓MISFET而縮小源極、汲極區域之間的距離，存在以下方法：在形成構成源極、汲極區域的擴散層時，將作為離子注入遮罩使用的側壁的寬度縮小。然而，記憶體單元等的高耐壓MISFET比起低耐壓MISFET而言被要求較高的耐壓，故必須確保源極、汲極區域的間隔夠大，因此必須擴大與閘極電極（例如控制閘極電極等）鄰接的側壁的寬度。亦即，為了實現高耐壓MISFET的充分耐壓性能，並縮小低耐壓MISFET的源極、汲極區域的間隔，必須在半導體基板上形成具有不同寬度的複數種類的側壁。以下針對形成該等側壁的比較例的半導體裝置的製造方法進行説明。
首先，如圖62所示的，在實行與用圖1～圖12所説明的步驟同樣的步驟以形成各種閘極電極之後，形成覆蓋各種閘極電極的側壁的偏置間隔件（圖中未顯示），以及半導體基板SB的主面的延伸區域EX2、EX4。接著，用CVD法等在半導體基板SB上依序形成氮化矽膜NTA以及氧化矽膜OXA。在此，邏輯電路區域LN的各閘極電極G2之間的距離，例如為108～128nm。另外，氮化矽膜NTA的膜厚為20nm，氧化矽膜OXA的膜厚為26nm。因此，不會因為形成氮化矽膜NTA以及氧化矽膜OXA，而將各閘極電極G2之間完全填埋。
接著，如圖63所示的，實行回蝕，將氧化矽膜OXA加工成側壁狀，並令氮化矽膜NTA的頂面露出。接著，如圖64所示的，利用光阻膜PRA覆蓋記憶體單元區域HM，並將邏輯電路區域LN的氧化矽膜OXA除去。接著，如圖65所示的，在將光阻膜PRA除去之後，藉由選擇性地實行回蝕，將從氧化矽膜OXA露出的氮化矽膜NTA除去，藉此令半導體基板SB的主面露出。
藉此，於閘極電極G2的側壁，形成由氮化矽膜NTA所構成的側壁SWA，並於包含控制閘極電極CG、記憶體閘極電極MG以及ONO膜ON在內的圖案的側壁，形成由氮化矽膜NTA以及氧化矽膜OXA所構成的側壁SWB。側壁SWA的寬度，係氮化矽膜NTA的寬度，亦即26nm，側壁SWB的寬度，係氮化矽膜NTA以及氧化矽膜OXA的各自的膜厚相加的46nm。
像這樣，便可形成2種具有不同寬度的側壁SWA、SWB。圖式雖省略，惟之後以側壁SWA、SWB等作為遮罩實行離子注入，形成擴散層，藉此，形成具有閘極電極G2的低耐壓MISFET，以及具有控制閘極電極CG與記憶體閘極電極MG的記憶體單元。
在此，因為要求半導體裝置趨向細微化等，構成邏輯電路的複數個低耐壓MISFET的各閘極電極之間的間隔，具有比形成於I／O區域或記憶體單元區域的複數個高耐壓電晶體的各閘極電極之間的間隔更加縮小的傾向。像這樣被要求高積體程度的低耐壓MISFET的各閘極電極之間的間隔，伴隨著半導體裝置趨向細微化，會變得更小。在圖62～圖65中，係針對邏輯電路區域的各閘極電極之間的間隔較大的態樣進行説明，惟以下針對在比較例的半導體裝置的製造方法中邏輯電路區域的各閘極電極之間的間隔更小的態樣所產生的問題點進行説明。在此，邏輯電路區域的閘極電極之間的距離為90nm。
此時，如圖66所示的，若藉由實行用圖62所説明的步驟，以形成覆蓋閘極電極G2、控制閘極電極CG以及記憶體閘極電極MG的氮化矽膜NTA以及氧化矽膜OXA，則邏輯電路區域LN的各閘極電極G2之間會被氮化矽膜NTA以及氧化矽膜OXA完全填埋。亦即，由於氮化矽膜NTA以及氧化矽膜OXA的合計膜厚為46nm，而閘極電極G2之間的距離為90nm，故分別沿著互相對向的閘極電極G2的側壁形成的各氧化矽膜OXA之間會互相接觸。
接著，如圖67所示的，藉由實行與用圖63所説明的步驟同樣的步驟，以回蝕氧化矽膜OXA。接著，利用光阻膜PRA覆蓋記憶體單元區域HM。
接著，如圖68所示的，藉由實行與用圖64所説明的步驟同樣的步驟，以光阻膜PRA作為遮罩實行蝕刻，將邏輯電路區域LN的氧化矽膜OXA除去。然而，將閘極電極G2之間填埋的氧化矽膜OXA，可能會無法被將並非填埋在閘極電極G2之間的側壁狀的氧化矽膜OXA除去的程度的蝕刻量所除去，而殘留在各閘極電極G2之間。
此時，即使在之後實行用圖65所説明的氮化矽膜NTA的除去步驟，也無法將殘留在閘極電極G2之間的氧化矽膜OXA之下的氮化矽膜NTA除去，故在之後的離子注入步驟中，便無法於閘極電極G2之間的半導體基板SB的主面形成所期望的擴散層。因此，會產生半導體裝置的可靠度降低的問題。
另外，若為了將圖68所示的閘極電極G2之間的氧化矽膜OXA利用蝕刻完全除去而增加蝕刻量，則並非填埋在閘極電極G2之間的氧化矽膜OXA所覆蓋的氮化矽膜NTA會因為該蝕刻步驟而過度地受到蝕刻，閘極電極G2的側壁的一部分的氮化矽膜NTA的膜厚會變小。因此，分別形成在閘極電極G2的兩側的側壁的寬度會產生差異，進而會產生半導體裝置的可靠度降低的問題。
另外，若為了將圖68所示的閘極電極G2之間的氧化矽膜OXA利用蝕刻完全除去而增加蝕刻量，則並非填埋在閘極電極G2之間的氧化矽膜OXA所覆蓋的氮化矽膜NTA會因為該蝕刻步驟而過度地受到蝕刻，半導體基板SB的主面有時會露出。之後，若實行用圖65所説明的氮化矽膜NTA的除去步驟，則所露出的半導體基板SB的主面會往後退，另外，該主面會受到損傷。若半導體基板SB的主面往後退，則容易發生源極、汲極區域之間的穿透現象，會產生MISFET的耐壓降低的問題。
該等問題，係因為僅利用在用圖62所説明的步驟中所形成的氮化矽膜NTA以及氧化矽膜OXA形成高耐壓MISFET的側壁SWB（參照圖65）而產生。另外，偏置間隔件（圖中未顯示）的膜厚（寬度），在上述的閘極電極G2之間被填埋的問題中，因為很小而可忽略不計。
於是，本實施態樣，在以圖20所説明的步驟形成氮化矽膜NT3以及氧化矽膜OX4之後，將邏輯電路區域LN的氧化矽膜OX4除去，並形成包含之後形成的氧化矽膜OX5（參照圖23）、氧化矽膜OX4以及氮化矽膜NT3在內的側壁SW2（參照圖24）。因此，在相鄰的各閘極電極G2之間，氧化矽膜OX4、OX5以及氮化矽膜NT3並非同時形成。亦即，合計膜厚（a＋b＋c）為46nm的絶緣膜，並非在同一時期形成於閘極電極G2之間的寬度90nm的區域。因此，可防止像圖68所示的比較例那樣，產生各閘極電極G2之間的絶緣膜無法適當地被除去的問題。
亦即，本實施態樣，並非僅利用在側壁SW1、SW2的形成步驟中於最初所形成的氮化矽膜NT3以及氧化矽膜OX4（參照圖20）形成高耐壓MISFET的側壁SW2，而係在形成氮化矽膜NT3以及氧化矽膜OX4之後，將邏輯電路區域LN的氧化矽膜OX4除去。然後，在之後形成氧化矽膜OX5，並利用氧化矽膜OX4、OX5以及氮化矽膜NT3的3層膜層的合計膜厚，確保側壁SW2的必要寬度。
因此，在側壁SW1、SW2的形成步驟中於最初所形成的氮化矽膜NT3以及氧化矽膜OX4的合計膜厚，無須滿足側壁SW2的該寬度。因此，可防止在SW2的形成步驟的最初形成氮化矽膜NT3以及氧化矽膜OX4之際，各閘極電極G2之間被填埋。
因此，由於不會產生用圖68的比較例所説明的除去絶緣膜的不良情況，故可在用圖24所説明的步驟之後所實行的離子注入步驟中，於邏輯電路區域LN形成所期望的擴散層。另外，可防止閘極電極G2的旁邊的側壁SW1的寬度產生差異。另外，可防止在氧化矽膜OX4的除去步驟（參照圖22）中氮化矽膜NT3的一部分被過度地除去，而導致在氮化矽膜NT3的除去步驟（參照圖24）中半導體基板SB的主面往後退。因此，可令半導體裝置的可靠度提高。
另外，由於藉由形成具有不同寬度的側壁SW1、SW2，可確保高耐壓MISFET的耐壓，並縮小低耐壓MISFET的源極、汲極區域之間的間隔，故可實現低耐壓MISFET的積體程度的提高、低消耗電力化以及高速動作化。
另外，關於本實施態樣的其他功效在以下進行説明。
在本實施態樣中，圖29所示的側壁SW2的外側的側壁，亦即，在側壁SW2的側壁之中，包含控制閘極電極CG以及記憶體閘極電極MG在內的圖案側的側壁的相反側的側壁，係由氧化矽所構成。亦即，在側壁SW2中，於側壁SW2的外側的側壁側形成了氧化矽膜OX4、OX5。另外，於側壁SW1的外側的側壁，形成了氧化矽膜OX5。
氧化矽膜，比起氮化矽膜而言，在側壁SW2的形成步驟之後的各種步驟中更容易受到削磨。亦即，氧化矽膜OX5、OX4，例如，會被在形成矽化物層S1（參照圖26）之後所實行的將並未發生反應的金屬膜除去的濕蝕刻步驟或是洗淨步驟等的步驟所削磨。尤其，在用圖25所説明的離子注入步驟中受到損傷的氧化矽膜OX5、OX4，更容易受到上述濕蝕刻步驟或洗淨步驟等的削磨。
因此，由於在該離子注入步驟之後，氧化矽膜OX5、OX4受到削磨，故側壁SW1、SW2的各自的寬度變小。此時，在源極、汲極區域的頂面上形成接觸孔CH以及接觸栓塞CP（參照圖28）的區域變寬。因此，即使縮小邏輯電路區域LN的各閘極電極G2之間以及記憶體單元區域HM的包含控制閘極電極CG以及記憶體閘極電極MG在內的各圖案之間的間隔，仍可防止在接觸孔形成時的非開口等因素所導致的接觸栓塞CP的連接不良情況的發生。因此，可令半導體裝置趨向細微化。
另外，本實施態樣，在用圖21所説明的氧化矽膜OX4的回蝕步驟中，由於可將膜層種類與氧化矽膜OX4不同的氮化矽膜NT3當作蝕刻阻止膜使用，故可提高蝕刻精度。另外，在用圖24所説明的氧化矽膜OX5的回蝕步驟中，由於可將氮化矽膜NT3當作蝕刻阻止膜使用，故可提高蝕刻精度。另外，在用圖24所説明的氮化矽膜NT3的回蝕步驟中，由於可將氧化矽膜OX3的一部分（參照圖29）當作蝕刻阻止膜使用，故可提高蝕刻精度。
亦即，可防止因為過度地蝕刻而導致半導體基板SB的主面也受到蝕刻，進而導致半導體基板SB的主面往後退。亦即，可防止MISFET的耐壓降低。
另外，例如，當偏置間隔件的一部分係由與ONO膜相同材料的氮化矽膜所構成時，記憶體閘極電極之下的ONO膜中的氮化矽膜的側壁可能會與構成偏置間隔件的該氮化矽膜接觸。此時，由於該氮化矽膜具有電荷累積功能，故在寫入動作時所產生的熱電子，可能會在記憶體閘極電極的端部附近，被由氮化矽膜所構成的偏置間隔件捕獲。然後，在重複寫入動作的期間，電子不斷累積到偏置間隔件，記憶體閘極電極的端部附近的閾値電壓會有上升之虞。該等閾値電壓的上升，會導致閘極電壓的變化相對於汲極電流的變化的比值（亦即互導）的劣化以及讀取電流的減少。
相對於此，圖29所示的MONOS型記憶體的構成記憶體單元MC的記憶體閘極電極MG之下的ONO膜ON的側壁，並非與氮化矽膜接觸，而係與構成偏置間隔件OS1的氧化矽膜OX3接觸。因此，可防止因為在記憶體單元MC的寫入動作時電荷累積於偏置間隔件OS1內，而導致構成記憶體單元MC的MISFET的閾値電壓異常上升。
＜變化實施例1＞ 以下，針對本實施態樣的變化實施例1的半導體裝置的製造步驟，用圖31～圖43進行説明。圖31～圖43，係本變化實施例的半導體裝置的製造步驟中的剖面圖。圖31～圖37，係與圖1同樣顯示出邏輯電路區域LP、LN、I／O區域HV以及記憶體單元區域HM的剖面圖。圖38～圖43，係與圖20同樣顯示出邏輯電路區域LN以及記憶體單元區域HM的剖面圖。
在此，針對用閘極後製程序形成金屬閘極電極的態樣進行説明。另外，在此，用圖34～圖37，針對形成偏置間隔件的第2方法進行説明。在用來説明形成偏置間隔件之後的步驟的圖38～圖43中，為了令圖式更容易檢視，將實際上具有堆疊構造的偏置間隔件OS2（參照圖37）顯示成單層膜。
另外，在圖38～圖43中，省略邏輯電路區域LP以及I／O區域HV的製造步驟的説明，僅圖示出邏輯電路區域LN以及記憶體單元區域HM。邏輯電路區域LP的製造步驟與邏輯電路區域LN以同樣方式進行，I／O區域HV的製造步驟與記憶體單元區域HM以同樣方式進行。然而，邏輯電路區域LP以及I／O區域HV的製造步驟，在為了形成構成源極、汲極區域的擴散層所實行的離子注入步驟中，與邏輯電路區域LN以及記憶體單元區域HM不同，係注入p型雜質。另外，在圖38～圖43中，顯示出於邏輯電路區域LN並排形成2個MISFET的態樣的剖面圖。
另外，在圖38～圖43所示的邏輯電路區域LN中相鄰的各虛設閘極電極DG2之間的距離，在忽略偏置間隔件OS2的膜厚的情況下，例如為90nm。在考慮到偏置間隔件OS2的膜厚的情況下，分別覆蓋相鄰的虛設閘極電極DG2的互相對向的側壁的各偏置間隔件OS2之間的距離為90nm。
首先，如圖31所示的，在實行了用圖1～圖3所説明的步驟之後，藉由實行與用圖4以及圖5所説明的步驟同樣的步驟，以獲得與圖4以及圖5所示的構造相同的構造。接著，如圖32所示的，藉由實行與用圖6以及圖7所説明的步驟同樣的步驟，以獲得與圖7所示的構造相同的構造。
接著，如圖33所示的，用微影技術以及乾蝕刻法，令邏輯電路區域LP、LN的絶緣膜IF3、多晶矽膜PS1以及絶緣膜IF1形成圖案，藉此，形成由邏輯電路區域LP的多晶矽膜PS1所構成的虛設閘極電極DG1，以及由邏輯電路區域LN的多晶矽膜PS1所構成的虛設閘極電極DG2。虛設閘極電極DG1、DG2，係會在之後的步驟被除去並置換成金屬閘極電極的模擬閘極電極。
接著，如圖34所示的，實行與用圖13以及圖14所説明的步驟同樣的步驟，接著，在將光阻膜PR2除去之後，在半導體基板SB的主面上，用例如CVD法，形成氮化矽膜NT4。氮化矽膜NT4的膜厚，例如為5nm。
接著，如圖35所示的，在實行了與用圖16所説明的步驟同樣的步驟之後，在氮化矽膜NT4上，用例如CVD法形成氮化矽膜NT5。亦即，半導體基板SB的主面被在半導體基板SB的主面上依序形成的氮化矽膜NT4、NT5所覆蓋。氮化矽膜NT5的膜厚，例如為5nm。
接著，如圖36所示的，藉由實行回蝕，將由氮化矽膜NT4、NT5所構成的堆疊膜的一部分除去，藉此令半導體基板SB的主面以及絶緣膜IF3的頂面露出。藉此，於虛設閘極電極DG1、DG2、閘極電極G3、包含控制閘極電極CG以及記憶體閘極電極MG在內的圖案的各自的側壁殘留成側壁狀的該堆疊膜，構成偏置間隔件OS2。
接著，如圖37所示的，藉由實行與用圖18以及圖19所説明的步驟同樣的步驟，形成延伸區域EX1。
接著，如圖38所示的，藉由實行與用圖20～圖26所説明的步驟同樣的步驟，形成源極、汲極區域。然而，由於在邏輯電路區域LP、LN係形成模擬的虛設閘極電極DG1（圖中未顯示）、DG2，故MISFET尚未形成。接著，用例如CMP法研磨層間絶緣膜IL2、矽化物層S1以及絶緣膜IF3，藉此，令虛設閘極電極DG1、DG2、控制閘極電極CG以及記憶體閘極電極MG的各自的頂面露出。
接著，如圖39所示的，在形成了保護I／O區域HV的閘極電極G3（圖中未顯示）還有記憶體單元區域HM的控制閘極電極CG以及記憶體閘極電極MG的頂面的絶緣膜（圖中未顯示）之後，藉由實行例如濕蝕刻，將虛設閘極電極DG1（圖中未顯示）、DG2以及絶緣膜IF1除去。於虛設閘極電極DG1、DG2被除去的區域，分別形成了溝槽。在此，係針對將絶緣膜IF1除去的態樣進行説明，惟絶緣膜IF1亦可殘留下來。
接著，如圖40所示的，在半導體基板SB的主面上，用例如CVD法形成絶緣膜HK，之後，用例如濺鍍形成金屬膜MF。絶緣膜HK以及金屬膜MF，係由與例如用圖11所説明的材料相同的材料所構成。藉由該成膜步驟，上述溝槽便被絶緣膜HK以及金屬膜MF完全填埋。
接著，如圖41所示的，用例如CMP法，將層間絶緣膜IL2上的多餘的絶緣膜HK以及金屬膜MF除去，令層間絶緣膜IL2的頂面露出。藉此，形成由殘留在上述溝槽內的絶緣膜HK所構成的閘極絶緣膜GF2，並形成由殘留在上述溝槽內的金屬膜MF所構成的金屬閘極電極，亦即閘極電極G2。接著，在半導體基板SB的主面上，用例如CVD法，形成例如由氧化矽膜等所構成的絶緣膜IF5。之後，用微影技術以及乾蝕刻法，將I／O區域HV（圖中未顯示）與記憶體單元區域HM的絶緣膜IF5除去。此時，閘極電極G2的頂面被絶緣膜IF5所覆蓋。
接著，如圖42所示的，利用習知的自我對準矽化物程序，在控制閘極電極CG以及記憶體閘極電極MG的各自的頂面上形成矽化物層S2。矽化物層S2的形成方法，與用圖26所説明的方法相同。在該自我對準矽化物程序中，會實行利用濕蝕刻將未反應的金屬膜除去的步驟，惟此時，閘極電極G1（圖中未顯示）、G2被絶緣膜IF5所保護而並未被除去。
接著，如圖43所示的，在層間絶緣膜IL2上，用例如CVD法，形成例如由氧化矽膜所構成的層間絶緣膜IL3。之後，利用CMP法等令層間絶緣膜IL3的頂面平坦化。接著，藉由實行與用圖27以及圖28所説明的步驟同樣的步驟，形成貫通層間絶緣膜IL2、IL3的複數個接觸孔CH，以及埋入該等接觸孔CH的接觸栓塞CP。
根據以上步驟，本變化實施例的半導體裝置便完成。當用閘極後製程序形成金屬閘極時，可省略用圖8～圖12所説明的步驟，進而簡化半導體裝置的製造步驟。
在此，於圖44，將邏輯電路區域LN的MISFETQ2，以及記憶體單元區域HM的記憶體單元MC放大表示。亦即，圖44係將圖43的一部分放大表示的剖面圖。在圖44中，具體地顯示出ONO膜ON的堆疊構造以及偏置間隔件OS2的堆疊構造。另外，在圖44中，將矽化物層S1、S2、層間絶緣膜IL2、IL3、接觸孔CH以及接觸栓塞CP的圖式省略。如圖44所示的，構成ONO膜ON的氮化矽膜NT1的側壁，與構成偏置間隔件OS2的氮化矽膜NT4接觸。
以下，針對本變化實施例的功效進行説明。在本變化實施例中，實行了用圖20～圖24所説明的本實施態樣的側壁SW1、SW2的形成步驟。因此，在側壁SW1、SW2的形成步驟中，相鄰的各閘極電極G2之間不會被用來形成側壁SW1的絶緣膜完全填埋。
因此，可在邏輯電路區域LN中形成所期望的擴散層。另外，可防止閘極電極G2的旁邊的側壁SW1的寬度產生差異。另外，可防止在氧化矽膜OX4的除去步驟（參照圖22）中氮化矽膜NT3的一部分被過度地除去，並可防止在氮化矽膜NT3的除去步驟（參照圖24）中半導體基板SB的主面往後退。因此可令半導體裝置的可靠度提高。另外，由於藉由形成具有不同寬度的側壁SW1、SW2，可確保高耐壓MISFET的耐壓，並縮小低耐壓MISFET的源極、汲極區域之間的間隔，故可實現低耐壓MISFET的積體程度的提高、低消耗電力化以及高速動作化。
另外，在此，圖44所示的側壁SW1的外側側壁係由氧化矽膜OX5所構成，側壁SW2的外側側壁係由氧化矽膜OX5、OX4所構成。
因此，在該離子注入步驟之後，氧化矽膜OX5、OX4會受到削磨，故側壁SW1、SW2的各自的寬度會變小。此時，在源極、汲極區域的頂面上形成接觸孔CH以及接觸栓塞CP（參照圖28）的區域會變大。因此，即使縮小邏輯電路區域LN的各閘極電極G2之間以及記憶體單元區域HM的包含控制閘極電極CG以及記憶體閘極電極MG在內的各圖案之間的間隔，仍可防止在接觸孔形成時的非開口等因素所導致的接觸栓塞CP的連接不良情況的發生。因此，可令半導體裝置趨向細微化。
另外，於圖45，顯示出並未形成MONOS記憶體的態樣的本變化實施例的半導體裝置的剖面圖。亦即，此時，在並未設置記憶體單元區域HM的情況下，實行用圖30～圖37所説明的步驟。在圖45中，顯示出邏輯電路區域LN的MISFETQ2，以及在用圖31～圖43所説明的步驟中將對記憶體單元區域HM所實行的步驟對I／O區域HV實行所形成的高耐壓的MISFETQ3。
如圖45所示的，I／O區域HV的MISFETQ3，具有n型的半導體區域，亦即延伸區域EX3以及擴散層DF3，以及閘極絶緣膜GF3上的閘極電極G3。另外，於閘極電極G3的側壁，與圖44所示的覆蓋包含控制閘極電極CG以及記憶體閘極電極MG在內的圖案的側壁的膜層同樣，隔著偏置間隔件OS2形成了側壁SW2。
在圖45所示之構造的情況下，由於並不存在MONOS型的記憶體單元，故並無構成ONO膜的電荷累積膜（亦即氮化矽膜），與構成偏置間隔件OS2的氮化矽膜NT4接觸的情況。因此，不會發生在半導體裝置的寫入動作時電荷累積於偏置間隔件OS2內的情況。亦即，當形成由氮化矽膜NT4、NT5所構成的偏置間隔件OS2的本變化實施例，適用於並未形成MONOS型的記憶體單元的半導體裝置時，可獲得能夠防止半導體裝置的錯誤動作的優點。
另外，本變化實施例，在將虛設閘極電極置換成金屬閘極電極的閘極後製程序之中，係使用在將虛設閘極電極除去之後形成high－k膜（亦即絶緣膜HK，參照圖40）的方法。然而，亦可在形成構成虛設閘極電極的多晶矽膜PS1（參照圖31）之前將絶緣膜HK形成於邏輯電路區域，並將該絶緣膜HK，殘留作為圖43所示的閘極絶緣膜GF1（圖中未顯示）、GF2的一部分。此時，例如，可考慮在用圖2所説明的步驟之後於半導體基板SB的主面上形成絶緣膜HK，接著，將邏輯電路區域LP、LN以外的區域的絶緣膜HK除去的方法。此點，在下述的本實施態樣的變化實施例2，還有，後述的實施態樣2以及實施態樣2的變化實施例1中，也是同樣。
＜變化實施例2＞ 以下，針對本實施態樣的變化實施例2的半導體裝置的製造步驟，用圖46～圖51進行説明。圖46～圖51，係本變化實施例的半導體裝置的製造步驟中的剖面圖。圖46～圖50，係與圖1同樣顯示出邏輯電路區域LP、LN、I／O區域HV以及記憶體單元區域HM的剖面圖。圖51，係與圖20同樣顯示出邏輯電路區域LN以及記憶體單元區域HM的剖面圖。
在此，針對用閘極後製程序形成金屬閘極電極的態樣進行説明。另外，在此，用圖46～圖50，針對形成偏置間隔件的第3方法進行説明。在用來說明形成偏置間隔件之後的步驟的圖51中，為了令圖式更容易檢視，分別將實際上具有堆疊構造的偏置間隔件OS3、OS4（參照圖50）顯示成單層膜。
另外，在圖51中，省略邏輯電路區域LP以及I／O區域HV的製造步驟的説明，僅圖示出邏輯電路區域LN以及記憶體單元區域HM。邏輯電路區域LP的製造步驟與邏輯電路區域LN以同樣方式進行，I／O區域HV的製造步驟與記憶體單元區域HM以同樣方式進行。然而，邏輯電路區域LP以及I／O區域HV的製造步驟，在為了形成構成源極、汲極區域的擴散層所實行的離子注入步驟中，與邏輯電路區域LN以及記憶體單元區域HM不同，係注入p型雜質。另外，在圖51中，係顯示出於邏輯電路區域LN並排形成2個MISFET的態樣的剖面圖。
另外，在圖51所示的邏輯電路區域LN中相鄰的各閘極電極G2之間的距離，在忽略偏置間隔件OS3的膜厚的情況下，例如為90nm。在考慮到偏置間隔件OS3的膜厚的情況下，分別覆蓋相鄰的閘極電極G2的互相對向的側壁的各偏置間隔件OS3之間的距離為90nm。
首先，如圖46所示的，在實行用圖1～圖3以及圖31～圖33所説明的步驟之後，實行與用圖13以及圖14所説明的步驟同樣的步驟，接著，分別於虛設閘極電極DG1、DG2、閘極電極G3、由控制閘極電極CG以及記憶體閘極電極MG所構成的圖案的兩側的側壁，形成側壁狀的氧化矽膜OX6。亦即，在半導體基板SB上，用例如CVD法形成氧化矽膜OX6，之後，藉由實行回蝕將氧化矽膜OX6的一部分除去，藉此令半導體基板SB的主面以及絶緣膜IF3的頂面露出。利用該步驟，將氧化矽膜OX6加工成側壁狀。氧化矽膜OX6的膜厚，例如為5nm。
接著，如圖47所示的，在形成覆蓋I／O區域HV以及記憶體單元區域HM的光阻膜PR6之後，藉由實行濕蝕刻，將從光阻膜PR6露出的邏輯電路區域LP、LN的氧化矽膜OX6除去。
接著，如圖48所示的，在將光阻膜PR6除去之後，於半導體基板SB上，用例如CVD法形成氮化矽膜NT6。藉此，半導體基板SB的主面、虛設閘極電極DG1、DG2、閘極電極G3、包含控制閘極電極CG以及記憶體閘極電極MG在內的圖案，被氮化矽膜NT6所覆蓋。氮化矽膜NT6的膜厚，例如為5nm。
接著，如圖49所示的，在實行用圖16所説明的延伸區域EX2的形成步驟之後，將光阻膜PR3（參照圖16）除去，接著，在半導體基板SB上，用例如CVD法形成氮化矽膜NT7。藉此，氮化矽膜NT6，被氮化矽膜NT7所覆蓋。氮化矽膜NT7的膜厚，例如為5nm。
接著，如圖50所示的，藉由回蝕由氮化矽膜NT6、NT7所構成的堆疊膜，令半導體基板SB的主面以及絶緣膜IF3的頂面露出。藉此，形成由該堆疊膜所構成的偏置間隔件OS3，還有包含該堆疊膜以及氧化矽膜OX6在內的偏置間隔件OS4。
亦即，分別於邏輯電路區域LP、LN的虛設閘極電極DG1、DG2的側壁，形成由氮化矽膜NT6、NT7所構成的偏置間隔件OS3。另外，在I／O區域HV以及記憶體單元區域HM中，分別於閘極電極G3的側壁還有包含控制閘極電極CG以及記憶體閘極電極MG在內的圖案的側壁，形成由氧化矽膜OX6、氮化矽膜NT6以及NT7所構成的偏置間隔件OS4。偏置間隔件OS3，並未包含氧化矽膜OX6，故比偏置間隔件OS4寬度更小。
接著，在實行用圖18所説明的延伸區域EX1的形成步驟之後，如用圖19所説明的將光阻膜PR4（參照圖18）除去。藉此，製得圖50所示的構造。
接著，如圖51所示的，藉由實行與用圖20～圖26以及圖38～圖43所説明的步驟同樣的步驟，本變化實施例的半導體裝置便完成。亦即，利用閘極後製程序，將虛設閘極電極DG1、DG2置換成金屬閘極電極，形成包含金屬閘極電極在內的MISFETQ2，以及包含高耐壓MISFET在內的記憶體單元MC。
在此，於圖52，將圖51的MISFETQ2以及記憶體單元MC放大表示。亦即，圖52係將圖51的一部分放大表示的剖面圖。在圖52中，具體地顯示出ONO膜ON的堆疊構造、偏置間隔件OS3以及OS4的堆疊構造。另外，在圖52中，將矽化物層S1、S2、層間絶緣膜IL2、IL3、接觸孔CH以及接觸栓塞CP的圖式省略。
如圖52所示的，構成ONO膜ON的氮化矽膜NT1的側壁，與構成偏置間隔件OS4的氧化矽膜OX6接觸，並未與氮化矽膜接觸。另外，於包含控制閘極電極CG、ONO膜ON以及記憶體閘極電極MG在內的圖案的側壁，依序形成了偏置間隔件OS4以及側壁SW2。換言之，於該圖案的側壁，隔著偏置間隔件OS4形成了側壁SW2。
本變化實施例，可獲得與用圖31～圖44所説明的變化實施例1同樣的功效。除此之外，更可獲得氮化矽膜並未與ONO膜接觸所形成的功效。亦即，由於構成ONO膜ON的氮化矽膜NT1的側壁，僅與覆蓋該側壁的氧化矽膜OX6接觸，故可防止因為在記憶體單元MC的寫入動作時電荷累積於ONO膜ON的附近的偏置間隔件OS4內，而導致構成記憶體單元MC的MISFET的閾値電壓異常上升。
（實施態樣2） 以下，針對本實施態樣2的半導體裝置的製造方法，用圖53～圖55進行説明。在此，針對在使用依照圖34～圖37形成上述偏置間隔件的第2方法的情況下，利用氮化矽膜形成側壁的一部分（亦即外側的部分）此點進行説明。在圖53～圖55中，為了令圖式更容易檢視，將偏置間隔件OS2顯示為單層膜。本實施態樣與上述實施態樣1的變化實施例1的主要差異在於，取代氧化矽膜OX5（參照圖23），形成氮化矽膜此點。
在圖53～圖55中，省略邏輯電路區域LP以及I／O區域HV的製造步驟的説明，僅圖示出邏輯電路區域LN以及記憶體單元區域HM。邏輯電路區域LP的製造步驟與邏輯電路區域LN以同樣方式進行，I／O區域HV的製造步驟與記憶體單元區域HM以同樣方式進行。然而，邏輯電路區域LP以及I／O區域HV的製造步驟，在為了形成構成源極、汲極區域的擴散層所實行的離子注入步驟中，與邏輯電路區域LN以及記憶體單元區域HM不同，係注入p型雜質。另外，在圖53～圖55中，係顯示出於邏輯電路區域LN並排形成2個MISFET的態樣的剖面圖。
另外，在邏輯電路區域LN中相鄰的各虛設閘極電極DG2之間的距離，在忽略偏置間隔件OS2的膜厚的情況下，例如為90nm。在考慮到偏置間隔件OS2的膜厚的情況下，分別覆蓋相鄰的虛設閘極電極DG2的互相對向的側壁的各偏置間隔件OS2之間的距離為90nm。
在本變化實施例中，首先如圖53所示的，藉由實行與用圖1～圖3以及圖31～圖37所説明的步驟同樣的步驟，形成虛設閘極電極DG1、DG2、閘極電極G3、控制閘極電極CG以及記憶體閘極電極MG、偏置間隔件OS2。之後，藉由實行與用圖20～圖22所説明的步驟同樣的步驟，形成氮化矽膜NT3與側壁狀的氧化矽膜OX4。之後，在將光阻膜PR5（參照圖22）除去之後，於半導體基板SB的主面上，用例如CVD法，形成氮化矽膜NT8。藉此，氮化矽膜NT3以及氧化矽膜OX4，被氮化矽膜NT8所覆蓋。
在此，氮化矽膜NT3的膜厚a例如為10nm，氧化矽膜OX4的膜厚b例如為20nm，氮化矽膜NT8的膜厚c例如為16nm。因此，當在用圖20所説明的步驟中形成氮化矽膜NT3以及氧化矽膜OX4時，由於氮化矽膜NT3以及氧化矽膜OX4的合計膜厚為30nm，故相鄰的各虛設閘極電極DG2之間的具有90nm的寬度的區域不會被完全填埋。
接著，如圖54所示的，藉由實行回蝕，將氮化矽膜NT8、NT3的各自的一部分除去。藉此，露出半導體基板SB的主面與絶緣膜IF3的頂面。利用該回蝕，於邏輯電路區域LN，形成覆蓋虛設閘極電極DG2的側壁的由氮化矽膜NT3、NT8所構成的側壁SW3。另外，利用該回蝕，於記憶體單元區域HM，形成覆蓋包含控制閘極電極CG、ONO膜ON以及記憶體閘極電極MG在內的圖案的側壁的由氮化矽膜NT3、氧化矽膜OX4以及氮化矽膜NT8所構成的側壁SW4。
側壁SW3的寬度，與氮化矽膜NT3、NT8的合計膜厚大小相同，亦即為26nm。側壁SW4的寬度，與氮化矽膜NT3、氧化矽膜OX4以及氮化矽膜NT8的合計膜厚大小相同，亦即為46nm。以該等方式，便可形成2種具有不同寬度的側壁SW3、SW4。
接著，如圖55所示的，藉由實行用圖25、圖26以及圖38～圖43所説明的步驟，本實施態樣的半導體裝置便完成。在本實施態樣中，藉由實行與用圖22所説明的步驟同樣的步驟，便可防止在形成氮化矽膜NT3以及氧化矽膜OX4時各虛設閘極電極DG2之間被完全填埋的情況。因此，由於不會產生用圖68的比較例所説明的除去絶緣膜的不良情況，故可在用圖54所説明的步驟之後所實行的離子注入步驟中，於邏輯電路區域LN形成所期望的擴散層。
另外，可防止閘極電極G2的旁邊的側壁SW3的寬度產生差異。另外，可防止在氧化矽膜OX4的除去步驟（參照圖22）中氮化矽膜NT3的一部分被過度地除去，並可防止在氮化矽膜NT3的除去步驟（參照圖54）中半導體基板SB的主面往後退。因此，可令半導體裝置的可靠度提高。
另外，由於藉由形成具有不同寬度的側壁SW3、SW4，可確保高耐壓MISFET的耐壓，並縮小低耐壓MISFET的源極、汲極區域之間的間隔，故可實現低耐壓MISFET的積體程度的提高、低消耗電力化以及高速動作化。
在此，於圖56顯示出將上述製造步驟所形成的MISFETQ2以及記憶體單元MC放大的剖面圖。亦即，圖56係將圖55的一部分放大表示的剖面圖。在圖56中，具體地顯示出ONO膜ON的堆疊構造以及偏置間隔件OS2的堆疊構造。另外，在圖56中，將矽化物層S1、S2、層間絶緣膜IL2、IL3以及接觸栓塞CP的圖式省略。如圖56所示的，在邏輯電路區域LN中，於包含絶緣膜HK以及金屬膜MF在內的堆疊膜的側壁，隔著由氮化矽膜NT4、NT5所構成的偏置間隔件OS2，形成了由氮化矽膜NT3、NT8所構成的側壁SW3。
例如，當形成於邏輯電路區域的低耐壓的MISFET的閘極絶緣膜包含high－k膜在內時，或者，當該MISFET的閘極電極為金屬閘極電極時，會產生以下的問題。亦即，當在high－k膜以及金屬閘極電極的附近形成了包含氧化矽膜在內的偏置間隔件或側壁時，該氧化矽膜內的氧會向high－k膜或金屬閘極電極移動，並與high－k膜或金屬閘極電極的材料發生反應，進而導致該MISFET的特性發生變動、元件的可靠度降低的問題。
相對於此，在本實施態樣中，如圖56所示的，與作為high－k膜的絶緣膜HK以及構成金屬閘極電極的金屬膜MF鄰接的偏置間隔件OS2，係由氮化矽膜NT4、NT5所構成。另外，覆蓋由絶緣膜HK以及金屬膜MF所構成的堆疊膜的側壁的側壁SW3，係由氮化矽膜NT3、NT8所構成。亦即，於偏置間隔件OS2以及側壁SW3，並未包含氧化矽膜。因此，可防止氧從偏置間隔件OS2以及側壁SW3侵入到絶緣膜HK以及金屬膜MF，故可防止因為氧與絶緣膜HK或金屬膜MF發生反應，而導致元件的特性發生變動。因此，可令半導體裝置的可靠度提高。
另外，於圖57，顯示出並未形成MONOS記憶體的態樣的本實施態樣的半導體裝置的剖面圖。亦即，此時，以並未設置記憶體單元區域HM的方式實行用圖53～圖55所説明的步驟。圖57，顯示出邏輯電路區域LN的MISFETQ2，以及藉由在用圖53～圖55所説明的步驟中將對記憶體單元區域HM所實行的步驟對I／O區域HV實行所形成的高耐壓的MISFETQ3。於圖57所示的閘極電極G3的側壁，與覆蓋圖56所示的包含控制閘極電極CG以及記憶體閘極電極MG在內的圖案的側壁的膜層同樣，隔著偏置間隔件OS2形成了側壁SW4。
此時，與用圖45所説明的構造同樣，由於並不存在MONOS型的記憶體單元，故可獲得能夠防止因為形成由氮化矽膜NT4、NT5所構成的偏置間隔件OS2而導致半導體裝置的錯誤動作的優點。
＜變化實施例1＞ 以下，針對本實施態樣的變化實施例1的半導體裝置的製造步驟，用圖58進行説明。圖58，係本變化實施例的半導體裝置的製造步驟中的剖面圖。圖58，係與圖20同樣顯示出邏輯電路區域LN以及記憶體單元區域HM的剖面圖。
在此，係針對用閘極後製程序形成金屬閘極電極的態樣進行説明。另外，在此，係針對將「用圖46～圖50形成上述偏置間隔件的第3方法」以及「用圖53以及圖54所説明的形成外側部分係由氮化矽膜所構成的側壁的方法」組合的態樣進行説明。在用來說明形成偏置間隔件之後的步驟的圖58中，為了令圖式更容易檢視，分別將實際上具有堆疊構造的偏置間隔件OS3、OS4（參照圖50）顯示成單層膜。
另外，在圖51中，省略邏輯電路區域LP以及I／O區域HV（參照圖1）的製造步驟的説明，並僅圖示出邏輯電路區域LN以及記憶體單元區域HM。
在本變化實施例中，如圖58所示的，在藉由實行與用圖1～圖3、圖31～圖33所説明的步驟同樣的步驟以形成各種閘極電極之後，藉由實行與用圖46～圖50所説明的步驟同樣的步驟，以形成偏置間隔件OS3、OS4。之後，在實行與用圖20～圖22所説明的步驟同樣的步驟之後，藉由實行與用圖53～圖55所説明的步驟同樣的步驟，本變化實施例的半導體裝置便完成。
在本變化實施例中，藉由實行與用圖22所説明的步驟同樣的步驟，便可防止在形成氮化矽膜NT3以及氧化矽膜OX4時各虛設閘極電極DG2之間被完全填埋的情況。因此，由於不會發生用圖68的比較例所説明的除去絶緣膜的不良情況，故可在用圖54所説明的步驟之後所實行的離子注入步驟中，於邏輯電路區域LN形成所期望的擴散層。
另外，可防止閘極電極G2的旁邊的側壁SW3的寬度產生差異。另外，可防止在氧化矽膜OX4的除去步驟（參照圖22）中氮化矽膜NT3的一部分被過度地除去，並可防止在氮化矽膜NT3的除去步驟（參照圖54）中半導體基板SB的主面往後退。因此，可令半導體裝置的可靠度提高。
另外，由於藉由形成具有不同寬度的側壁SW3、SW4，可確保高耐壓MISFET的耐壓，並縮小低耐壓MISFET的源極、汲極區域之間的間隔，故可實現低耐壓MISFET的積體程度的提高、低消耗電力化以及高速動作化。
在此，於圖59顯示出將上述製造步驟所形成的MISFETQ2以及記憶體單元MC放大的剖面圖。亦即，圖59係將圖58的一部分放大表示的剖面圖。在圖59中，具體地顯示出ONO膜ON的堆疊構造以及偏置間隔件OS3、OS4的堆疊構造。另外，在圖59中，將矽化物層S1、S2、層間絶緣膜IL2、IL3以及接觸栓塞CP的圖式省略。如圖59所示的，在邏輯電路區域LN中，於包含絶緣膜HK以及金屬膜MF在內的堆疊膜的側壁，隔著由氮化矽膜NT6、NT7所構成的偏置間隔件OS3，形成了由氮化矽膜NT3、NT8所構成的側壁SW3。
亦即，與作為high－k膜的絶緣膜HK以及構成金屬閘極電極的金屬膜MF鄰接的偏置間隔件OS3，係由氮化矽膜NT6、NT7所構成。另外，覆蓋由絶緣膜HK以及金屬膜MF所構成的堆疊膜的側壁的側壁SW3，係由氮化矽膜NT3、NT8所構成。亦即，於偏置間隔件OS3以及側壁SW3，並未包含氧化矽膜。因此，由於可防止氧從偏置間隔件OS3以及側壁SW3侵入到絶緣膜HK以及金屬膜MF，故可防止因為氧與絶緣膜HK或金屬膜MF發生反應，而導致元件的特性發生變動。因此，可令半導體裝置的可靠度提高。
另外，如圖59所示的，構成ONO膜ON的氮化矽膜NT1的側壁，係與構成偏置間隔件OS4的氧化矽膜OX6接觸，而並未與氮化矽膜接觸。因此，可獲得氮化矽膜並未與ONO膜接觸所形成的功效。亦即，由於構成ONO膜ON的氮化矽膜NT1的側壁，僅與覆蓋該側壁的氧化矽膜OX6接觸，故可防止因為在記憶體單元MC的寫入動作時電荷累積於ONO膜ON的附近的偏置間隔件OS4內，而導致構成記憶體單元MC的MISFET的閾値電壓異常上升。
＜變化實施例2＞ 以下，針對本實施態樣的變化實施例2的半導體裝置的製造步驟，用圖60進行説明。圖60，係本變化實施例的半導體裝置的製造步驟中的剖面圖。圖60，係與圖20同樣顯示出邏輯電路區域LN以及記憶體單元區域HM的剖面圖。
在此，係針對用閘極前製程序形成金屬閘極電極的態樣進行説明。另外，在此，係針對將「用圖13～圖19形成上述偏置間隔件的第1方法」以及「用圖53以及圖54所説明的形成外側部分係由氮化矽膜所構成的側壁的方法」組合的態樣進行説明。
在用來說明形成偏置間隔件之後的步驟的圖60中，為了令圖式更容易檢視，將實際上具有堆疊構造的偏置間隔件OS1（參照圖19）顯示成單層膜。另外，在圖60中，省略邏輯電路區域LP以及I／O區域HV（參照圖1）的製造步驟的圖式，僅圖示出邏輯電路區域LN以及記憶體單元區域HM。
在本變化實施例中，如圖60所示的，在藉由實行與用圖1～圖19所説明的步驟同樣的步驟以形成各種閘極電極以及偏置間隔件OS1之後，藉由實行與用圖20～圖22、圖53以及圖54所説明的步驟同樣的步驟，以形成側壁SW3、SW4。接著，藉由實行用圖25～圖28所説明的步驟，圖60所示的本變化實施例的半導體裝置便完成。
在本變化實施例中，藉由實行與用圖22所説明的步驟同樣的步驟，便可防止在形成氮化矽膜NT3以及氧化矽膜OX4時各虛設閘極電極DG2之間被完全填埋的情況。因此，由於不會發生用圖68的比較例所説明的除去絶緣膜的不良情況，故可在用圖54所説明的步驟之後所實行的離子注入步驟中，於邏輯電路區域LN形成所期望的擴散層。
另外，可防止閘極電極G2的旁邊的側壁SW3的寬度產生差異。另外，可防止在氧化矽膜OX4的除去步驟（參照圖22）中氮化矽膜NT3的一部分被過度地除去，並可防止在氮化矽膜NT3的除去步驟（參照圖54）中半導體基板SB的主面往後退。因此，可令半導體裝置的可靠度提高。
另外，由於藉由形成具有不同寬度的側壁SW3、SW4，可確保高耐壓MISFET的耐壓，並縮小低耐壓MISFET的源極、汲極區域之間的間隔，故可實現低耐壓MISFET的積體程度的提高、低消耗電力化以及高速動作化。
在此，於圖61顯示出將上述製造步驟所形成的MISFETQ2以及記憶體單元MC放大的剖面圖。亦即，圖61係將圖60的一部分放大表示的剖面圖。在圖61中，具體地顯示出ONO膜ON的堆疊構造以及偏置間隔件OS1的堆疊構造。另外，在圖61中，將矽化物層S1、層間絶緣膜IL2以及接觸栓塞CP的圖式省略。
在此，可獲得氮化矽膜並未與ONO膜接觸所形成的功效。亦即，由於構成ONO膜ON的氮化矽膜NT1的側壁，僅與覆蓋該側壁的氧化矽膜OX3接觸，故可防止因為在記憶體單元MC的寫入動作時電荷累積於ONO膜ON的附近的偏置間隔件OS1內，而導致構成記憶體單元MC的MISFET的閾値電壓異常上升。
另外，在用圖54所説明的氮化矽膜NT3的回蝕步驟中，由於可將膜層種類與氮化矽膜NT3不同的氧化矽膜OX3的一部分（參照圖61）當作蝕刻阻止膜使用，故可提高蝕刻精度。
以上，係根據實施態樣具體説明本發明人的發明，惟本發明並非僅限於該等實施態樣，在不超出其發明精神的範圍內可作出各種變更，自不待言。
例如，係針對於該實施態樣1、2的邏輯電路區域，形成包含high－k膜在內的閘極絶緣膜與金屬閘極的態樣進行説明，惟閘極絶緣膜亦可不包含high－k膜，閘極電極亦可僅由多晶矽所形成。然而，此時，在該實施態樣2的用圖56所説明的構造中，便無法獲得防止氧侵入到high－k膜以及金屬閘極電極的功效。
並未包含high－k膜的閘極絶緣膜，以及多晶矽閘極電極，例如，可由用圖31～圖33所説明的虛設閘極電極的形成方法形成。之後，藉由實行用圖13～圖28所説明的步驟，半導體裝置便完成。
CG‧‧‧控制閘極電極
CH‧‧‧接觸孔
CP‧‧‧接觸栓塞
DF1～DF4‧‧‧擴散層
DG1、DG2‧‧‧虛設閘極電極
EI‧‧‧元件分離區域
EX1～EX4‧‧‧延伸區域
G1～G3‧‧‧閘極電極
GF1～GF4‧‧‧閘極絶緣膜
HK‧‧‧絶緣膜
HM‧‧‧記憶體單元區域
HV‧‧‧I／O區域
IF1～IF5‧‧‧絶緣膜
IL1～IL3‧‧‧層間絶緣膜
LN、LP‧‧‧邏輯電路區域
MC‧‧‧記憶體單元
MF‧‧‧金屬膜
MG‧‧‧記憶體閘極電極
NT1～NT8、NTA‧‧‧氮化矽膜
NW1、NW2、PW1、PW2‧‧‧井部
ON‧‧‧ONO膜
OS1～OS4‧‧‧偏置間隔件
OX1～OX6、OXA‧‧‧氧化矽膜
PR1～PR6、PRA‧‧‧光阻膜
PS1～PS3‧‧‧多晶矽膜
Q2、Q3‧‧‧MISFET
S1、S2‧‧‧矽化物層
SB‧‧‧半導體基板
SW1～SW4、SWA、SWB‧‧‧側壁
[圖1] 係實施態樣1之半導體裝置的製造步驟中的剖面圖。 [圖2] 係接續圖1的半導體裝置的製造步驟中的剖面圖。 [圖3] 係接續圖2的半導體裝置的製造步驟中的剖面圖。 [圖4] 係接續圖3的半導體裝置的製造步驟中的剖面圖。 [圖5] 係將圖4的一部分放大表示的剖面圖。 [圖6] 係接續圖5的半導體裝置的製造步驟中的剖面圖。 [圖7] 係接續圖6的半導體裝置的製造步驟中的剖面圖。 [圖8] 係接續圖7的半導體裝置的製造步驟中的剖面圖。 [圖9] 係接續圖8的半導體裝置的製造步驟中的剖面圖。 [圖10] 係接續圖9的半導體裝置的製造步驟中的剖面圖。 [圖11] 係接續圖10的半導體裝置的製造步驟中的剖面圖。 [圖12] 係接續圖11的半導體裝置的製造步驟中的剖面圖。 [圖13] 係接續圖12的半導體裝置的製造步驟中的剖面圖。 [圖14] 係接續圖13的半導體裝置的製造步驟中的剖面圖。 [圖15] 係接續圖14的半導體裝置的製造步驟中的剖面圖。 [圖16] 係接續圖15的半導體裝置的製造步驟中的剖面圖。 [圖17] 係接續圖16的半導體裝置的製造步驟中的剖面圖。 [圖18] 係接續圖17的半導體裝置的製造步驟中的剖面圖。 [圖19] 係接續圖18的半導體裝置的製造步驟中的剖面圖。 [圖20] 係接續圖19的半導體裝置的製造步驟中的剖面圖。 [圖21] 係接續圖20的半導體裝置的製造步驟中的剖面圖。 [圖22] 係接續圖21的半導體裝置的製造步驟中的剖面圖。 [圖23] 係接續圖22的半導體裝置的製造步驟中的剖面圖。 [圖24] 係接續圖23的半導體裝置的製造步驟中的剖面圖。 [圖25] 係接續圖24的半導體裝置的製造步驟中的剖面圖。 [圖26] 係接續圖25的半導體裝置的製造步驟中的剖面圖。 [圖27] 係接續圖26的半導體裝置的製造步驟中的剖面圖。 [圖28] 係接續圖27的半導體裝置的製造步驟中的剖面圖。 [圖29] 係將圖28的一部分放大表示的剖面圖。 [圖30] 係表示在「寫入」、「消去」以及「讀取」時對選擇記憶體單元的各部位的電壓施加條件的一例的表格。 [圖31] 係實施態樣1之半導體裝置的變化實施例1的製造步驟中的剖面圖。 [圖32] 係接續圖31的半導體裝置的製造步驟中的剖面圖。 [圖33] 係接續圖32的半導體裝置的製造步驟中的剖面圖。 [圖34] 係接續圖33的半導體裝置的製造步驟中的剖面圖。 [圖35] 係接續圖34的半導體裝置的製造步驟中的剖面圖。 [圖36] 係接續圖35的半導體裝置的製造步驟中的剖面圖。 [圖37] 係接續圖36的半導體裝置的製造步驟中的剖面圖。 [圖38] 係接續圖37的半導體裝置的製造步驟中的剖面圖。 [圖39] 係接續圖38的半導體裝置的製造步驟中的剖面圖。 [圖40] 係接續圖39的半導體裝置的製造步驟中的剖面圖。 [圖41] 係接續圖40的半導體裝置的製造步驟中的剖面圖。 [圖42] 係接續圖41的半導體裝置的製造步驟中的剖面圖。 [圖43] 係接續圖42的半導體裝置的製造步驟中的剖面圖。 [圖44] 係將圖43的一部分放大表示的剖面圖。 [圖45] 係實施態樣1之半導體裝置的變化實施例1的剖面圖。 [圖46] 係實施態樣1之半導體裝置的變化實施例2的製造步驟中的剖面圖。 [圖47] 係接續圖46的半導體裝置的製造步驟中的剖面圖。 [圖48] 係接續圖47的半導體裝置的製造步驟中的剖面圖。 [圖49] 係接續圖48的半導體裝置的製造步驟中的剖面圖。 [圖50] 係接續圖49的半導體裝置的製造步驟中的剖面圖。 [圖51] 係接續圖50的半導體裝置的製造步驟中的剖面圖。 [圖52] 係將圖51的一部分放大表示的剖面圖。 [圖53] 係實施態樣2之半導體裝置的製造步驟中的剖面圖。 [圖54] 係接續圖53的半導體裝置的製造步驟中的剖面圖。 [圖55] 係接續圖54的半導體裝置的製造步驟中的剖面圖。 [圖56] 係將圖55的一部分放大表示的剖面圖。 [圖57] 係實施態樣2之半導體裝置的剖面圖。 [圖58] 係實施態樣2之半導體裝置的變化實施例1的製造步驟中的剖面圖。 [圖59] 係將圖58的一部分放大表示的剖面圖。 [圖60] 係實施態樣2之半導體裝置的變化實施例2的製造步驟中的剖面圖。 [圖61] 係將圖60的一部分放大表示的剖面圖。 [圖62] 係比較例之半導體裝置的製造步驟中的剖面圖。 [圖63] 係接續圖62的半導體裝置的製造步驟中的剖面圖。 [圖64] 係接續圖63的半導體裝置的製造步驟中的剖面圖。 [圖65] 係接續圖64的半導體裝置的製造步驟中的剖面圖。 [圖66] 係接續圖65的半導體裝置的製造步驟中的剖面圖。 [圖67] 係接續圖66的半導體裝置的製造步驟中的剖面圖。 [圖68] 係比較例之半導體裝置的製造步驟中的剖面圖。
CG‧‧‧控制閘極電極
DF2、DF4‧‧‧擴散層
EI‧‧‧元件分離區域
EX2、EX4‧‧‧延伸區域
G2‧‧‧閘極電極
GF2、GF4‧‧‧閘極絕緣膜
HM‧‧‧記憶體單元區域
LN‧‧‧邏輯電路區域
MC‧‧‧記憶體單元
MF‧‧‧金屬膜
MG‧‧‧記憶體閘極電極
NT1~NT3‧‧‧氮化矽膜
PW1、PW2‧‧‧井部
ON‧‧‧ONO膜
OS1‧‧‧偏置間隔件
OX1~OX5‧‧‧氧化矽膜
PS3‧‧‧多晶矽膜
Q2‧‧‧MISFET
SB‧‧‧半導體基板
SW1、SW2‧‧‧側壁

Claims (20)

  1. 一種半導體裝置的製造方法，其特徵為包含： （a）準備半導體基板的步驟； （b）在第1區域的該半導體基板上，隔著第1絶緣膜形成複數個第1閘極電極，並在第2區域的該半導體基板上，隔著第2絶緣膜形成第2閘極電極的步驟； （c）依序在該半導體基板上形成覆蓋複數個該第1閘極電極與該第2閘極電極的第3絶緣膜以及第4絶緣膜的步驟； （d）利用回蝕將該第4絶緣膜的一部分除去以令該第3絶緣膜的頂面從該第4絶緣膜露出，並殘留覆蓋複數個該第1閘極電極與該第2閘極電極各自之側壁的該第4絶緣膜的步驟； （e）在該（d）步驟之後，將覆蓋複數個該第1閘極電極各自之該側壁的該第4絶緣膜除去的步驟； （f）在該（e）步驟之後，於該半導體基板上形成覆蓋複數個該第1閘極電極、該第2閘極電極，以及該第2區域的該第4絶緣膜之第5絶緣膜的步驟； （g）利用回蝕將該第5絶緣膜以及該第3絶緣膜各自之一部分除去，以令該半導體基板從該第3絶緣膜露出，藉此，形成包含該第1區域的該第3絶緣膜以及該第5絶緣膜在內的第1側壁，以及包含該第2區域的該第3絶緣膜、該第4絶緣膜以及該第5絶緣膜在內的第2側壁的步驟； （h）於該第1區域的該半導體基板的主面，將該第1側壁當作遮罩使用並實行離子注入以形成第1源極、汲極區域，藉此形成包含該第1源極、汲極區域以及該第1閘極電極在內的第1電晶體的步驟；以及 （i）於該第2區域的該半導體基板的該主面，將該第2側壁當作遮罩使用並實行離子注入以形成第2源極、汲極區域，藉此形成包含該第2源極、汲極區域以及該第2閘極電極在內的第2電晶體的步驟； 相較於該第2電晶體，該第1電晶體受到較低的電壓所驅動。
  2. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 相鄰的該第1閘極電極的彼此之間的距離，比該第3絶緣膜與該第4絶緣膜的合計膜厚的2倍更大。
  3. 如申請專利範圍第2項之半導體裝置的製造方法，其中， 在沿著該半導體基板的該主面的方向上的該第2側壁的寬度的大小，係在相鄰的該第1閘極電極的彼此之間的距離的一半以上。
  4. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 在該（b）步驟中，形成該第1絶緣膜、該第2絶緣膜、複數個該第1閘極電極以及該第2閘極電極，並在該第2區域的該半導體基板上，隔著包含電荷累積膜在內的第3絶緣膜形成第3閘極電極； 該第2閘極電極與該第3閘極電極，隔著該第3絶緣膜鄰接； 在該（c）步驟中，形成覆蓋該第3閘極電極的該第3絶緣膜以及該第4絶緣膜； 在該（d）步驟中，藉由將該第4絶緣膜的一部分除去，以殘留分別覆蓋複數個該第1閘極電極各自之該側壁以及該第2閘極電極的一側的該側壁的該第4絶緣膜，並殘留隔著該第3閘極電極覆蓋該第2閘極電極的另一側的該側壁的該第4絶緣膜； 在該（f）步驟中，形成覆蓋該第3閘極電極的該第5絶緣膜； 在該（i）步驟中，形成該第2電晶體，還有包含該第2源極、汲極區域以及該第3閘極電極在內的第3電晶體； 該第2電晶體以及該第3電晶體，構成記憶體單元。
  5. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 該第3絶緣膜，係氮化矽膜；該第4絶緣膜以及該第5絶緣膜，係氧化矽膜。
  6. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 該第3絶緣膜以及該第5絶緣膜，係氮化矽膜；該第4絶緣膜，係氧化矽膜。
  7. 如申請專利範圍第4項之半導體裝置的製造方法，其中更包含： （b1）在該（b）步驟之後，於該半導體基板上依序形成覆蓋複數個該第1閘極電極與該第2閘極電極的第1氧化矽膜以及第1氮化矽膜的步驟；以及 （b2）在該（c）步驟之前，利用回蝕將該第1氮化矽膜的一部分除去，以令該第1氧化矽膜露出，藉此，形成包含覆蓋複數個該第1閘極電極與該第2閘極電極各自之該側壁的該第1氧化矽膜以及該第1氮化矽膜在內的第1偏置間隔件的步驟。
  8. 如申請專利範圍第4項之半導體裝置的製造方法，其中更包含： （b3）在該（b）步驟之後，形成覆蓋複數個該第1閘極電極以及該第2閘極電極各自之該側壁的側壁狀之第2氧化矽膜的步驟； （b4）將覆蓋該複數個該第1閘極電極各自之該側壁的該第2氧化矽膜除去的步驟； （b5）在該（b4）步驟之後，於該半導體基板上依序形成覆蓋複數個該第1閘極電極、該第2閘極電極以及該第2氧化矽膜的第2氮化矽膜以及第3氮化矽膜的步驟；以及 （b6）在該（c）步驟之前，利用回蝕將該第3氮化矽膜以及該第2氮化矽膜各自之一部分除去，以令該半導體基板從該第2氮化矽膜露出，藉此，形成包含覆蓋複數個該第1閘極電極各自之該側壁的該第2氮化矽膜以及該第3氮化矽膜在內的第2偏置間隔件，還有包含覆蓋該第2閘極電極的該側壁之該第2氧化矽膜、該第2氮化矽膜以及該第3氮化矽膜在內的第3偏置間隔件的步驟。
  9. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 該第1絶緣膜具有比氮化矽更高的介電常數，或者，該第1閘極電極包含金屬。
  10. 如申請專利範圍第9項之半導體裝置的製造方法，其中， 該第3絶緣膜以及該第5絶緣膜係氮化矽膜；該第4絶緣膜係氧化矽膜。
  11. 如申請專利範圍第10項之半導體裝置的製造方法，其中更包含： （b7）在該（b）步驟之後，於該半導體基板上依序形成覆蓋複數個該第1閘極電極與該第2閘極電極的第4氮化矽膜以及第5氮化矽膜的步驟；以及 （b8）在該（c）步驟之前，利用回蝕將該第5氮化矽膜以及該第4氮化矽膜各自之一部分除去，以令該半導體基板從該4氮化矽膜露出，藉此，形成包含覆蓋複數個該第1閘極電極與該第2閘極電極各自之該側壁的該第4氮化矽膜以及該第5氮化矽膜在內的第4偏置間隔件的步驟。
  12. 一種半導體裝置的製造方法，其特徵為包含： （a）準備半導體基板的步驟； （b）在第1區域的該半導體基板上，隔著第1絶緣膜形成複數個虛設閘極電極，並在第2區域的該半導體基板上，隔著第2絶緣膜形成第1閘極電極的步驟； （c）依序在該半導體基板上形成覆蓋複數個該虛設閘極電極與該第1閘極電極的第3絶緣膜以及第4絶緣膜的步驟； （d）利用回蝕將該第4絶緣膜的一部分除去以令該第3絶緣膜的頂面從該第4絶緣膜露出，並殘留覆蓋複數個該虛設閘極電極與該第1閘極電極各自之側壁的該第4絶緣膜的步驟； （e）在該（d）步驟之後，將覆蓋複數個該虛設閘極電極各自之該側壁的該第4絶緣膜除去的步驟； （f）在該（e）步驟之後，於該半導體基板上形成覆蓋複數個該虛設閘極電極、該第1閘極電極以及該第2區域的該第4絶緣膜的第5絶緣膜的步驟； （g）利用回蝕將該第5絶緣膜以及該第3絶緣膜各自之一部分除去，以令該半導體基板從該第3絶緣膜露出，藉此，形成包含該第1區域的該第3絶緣膜以及該第5絶緣膜在內的第1側壁，還有包含該第2區域的該第3絶緣膜、該第4絶緣膜以及該第5絶緣膜在內的第2側壁的步驟； （h）於該第1區域的該半導體基板的主面，將該第1側壁當作遮罩使用並實行離子注入以形成第1源極、汲極區域的步驟； （i）於該第2區域的該半導體基板的該主面，將該第2側壁當作遮罩使用並實行離子注入以形成第2源極、汲極區域，藉此形成包含該第2源極、汲極區域以及該第1閘極電極在內的第1電晶體的步驟； （j）在該（i）步驟之後，形成覆蓋複數個該虛設閘極電極以及該第1閘極電極的層間絶緣膜，之後，研磨該層間絶緣膜的頂面，以令該虛設閘極電極露出的步驟； （k）在該（j）步驟之後，將該虛設閘極電極除去以形成溝槽的步驟；以及 （l）在該溝槽內形成包含金屬在內的第2閘極電極，以形成包含該第1源極、汲極區域以及該第2閘極電極在內的第2電晶體的步驟； 相較於該第1電晶體，該第2電晶體受較低的電壓所驅動。
  13. 如申請專利範圍第12項之半導體裝置的製造方法，其中， 相鄰的該虛設閘極電極的彼此之間的距離，比該第3絶緣膜與該第4絶緣膜的合計膜厚的2倍更大。
  14. 如申請專利範圍第12項之半導體裝置的製造方法，其中， 在沿著該半導體基板的該主面的方向上的該第2側壁的寬度的大小，為在相鄰的該虛設閘極電極的彼此之間的距離的一半以上。
  15. 如申請專利範圍第12項之半導體裝置的製造方法，其中， 在該（b）步驟中，形成該第1絶緣膜、該第2絶緣膜、複數個該虛設閘極電極以及該第1閘極電極，並在該第2區域的該半導體基板上，隔著包含電荷累積膜在內的該第3絶緣膜形成第3閘極電極； 該第1閘極電極與該第3閘極電極，隔著該第3絶緣膜鄰接； 在該（c）步驟中，形成覆蓋該第3閘極電極的該第3絶緣膜以及該第4絶緣膜； 在該（d）步驟中，將該第4絶緣膜的一部分除去，以殘留分別覆蓋複數個該虛設閘極電極各自之該側壁以及該第1閘極電極的一側之該側壁的該第4絶緣膜，並殘留隔著該第3閘極電極覆蓋該第1閘極電極的另一側的該側壁的該第4絶緣膜； 在該（f）步驟中，形成覆蓋該第3閘極電極的該第5絶緣膜； 在該（i）步驟中，形成該第1電晶體，還有包含該第2源極、汲極區域以及該第3閘極電極在內的第3電晶體； 該第1電晶體以及該第3電晶體，構成記憶體單元。
  16. 如申請專利範圍第12項之半導體裝置的製造方法，其中， 該第3絶緣膜係氮化矽膜；該第4絶緣膜以及該第5絶緣膜係氧化矽膜。
  17. 如申請專利範圍第12項之半導體裝置的製造方法，其中， 該第3絶緣膜以及該第5絶緣膜係氮化矽膜；該第4絶緣膜係氧化矽膜。
  18. 如申請專利範圍第15項之半導體裝置的製造方法，其中更包含： （b1）在該（b）步驟之後，於該半導體基板上依序形成覆蓋複數個該虛設閘極電極與該第1閘極電極的第1氧化矽膜以及第1氮化矽膜的步驟；以及 （b2）在該（c）步驟之前，利用回蝕將該第1氮化矽膜的一部分除去，以令該第1氧化矽膜露出，藉此，形成包含覆蓋複數個該虛設閘極電極與該第1閘極電極各自之該側壁的該第1氧化矽膜以及該第1氮化矽膜在內的第1偏置間隔件的步驟。
  19. 如申請專利範圍第17項之半導體裝置的製造方法，其中更包含： （b3）在該（b）步驟之後，於該半導體基板上依序形成覆蓋複數個該虛設閘極電極與該第1閘極電極的第2氮化矽膜以及第3氮化矽膜的步驟；以及 （b4）在該（c）步驟之前，利用回蝕將該第3氮化矽膜以及該第2氮化矽膜各自之一部分除去，以令該半導體基板從該2氮化矽膜露出，藉此，形成包含覆蓋複數個該虛設閘極電極與該第1閘極電極各自之該側壁的該第2氮化矽膜以及該第3氮化矽膜在內的第2偏置間隔件的步驟。
  20. 一種半導體裝置，其特徵為包含： 半導體基板； 第1閘極電極，其隔著第1絶緣膜形成在第1區域的該半導體基板上； 第2閘極電極，其隔著第2絶緣膜形成在第2區域的該半導體基板上； 第3閘極電極，其隔著包含電荷累積膜在內的第3絶緣膜形成在該第2區域的該半導體基板上，並隔著該第3絶緣膜與該第2閘極電極的一側的側壁鄰接； 第1偏置間隔件，其包含覆蓋該第1閘極電極的側壁的第1氮化矽膜； 第2偏置間隔件，其包含氧化矽膜以及第2氮化矽膜，該氧化矽膜以及第2氮化矽膜依序覆蓋包含該第2閘極電極、該第3絶緣膜以及該第3閘極電極在內的圖案的側壁； 第1側壁，其包含第3氮化矽膜，該第3氮化矽膜隔著該第1偏置間隔件覆蓋該第1閘極電極的側壁； 第2側壁，其包含第4氮化矽膜，該第4氮化矽膜隔著該第2偏置間隔件覆蓋該圖案的側壁； 第1源極、汲極區域，其形成於該第1區域的該半導體基板的主面；以及 第2源極、汲極區域，其形成於該第2區域的該半導體基板的主面； 該第1閘極電極以及該第1源極、汲極區域，構成電晶體； 該第2閘極電極、該第3閘極電極、該第3絶緣膜以及該第2源極、汲極區域，構成記憶體單元； 在沿著該半導體基板的主面的方向上，該第1側壁的寬度，比該第2側壁的寬度更小； 該電荷累積膜的側壁，與該氧化矽膜接觸； 該第1絶緣膜具有比氮化矽更高的介電常數，或者，該第1閘極電極包含金屬。
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