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TW201631711A - 半導體裝置之製造方法及半導體裝置 - Google Patents

半導體裝置之製造方法及半導體裝置 Download PDF

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TW201631711A
TW201631711A TW104138667A TW104138667A TW201631711A TW 201631711 A TW201631711 A TW 201631711A TW 104138667 A TW104138667 A TW 104138667A TW 104138667 A TW104138667 A TW 104138667A TW 201631711 A TW201631711 A TW 201631711A
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山口直
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瑞薩電子股份有限公司
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Abstract

本發明可防止MONOS記憶體之閘極電極上之金屬矽化物層斷裂，且可提升MISFET特性。本發明之方法，於混合搭載記憶體單元與利用所謂閘極後製製程而形成的MISFET之情形時，藉由伴隨著較高溫度之熱處理之自我對準金屬矽化物製程而形成源極・汲極區上之金屬矽化物層之後，於記憶體單元之控制閘極電極及記憶體閘極電極之各自的上方，藉由伴隨著較低溫度之熱處理之自我對準金屬矽化物製程，形成金屬矽化物層。

Description

半導體裝置之製造方法及半導體裝置
本發明係關於半導體裝置之製造方法及半導體裝置，例如，可利用於具有金屬矽化物層之半導體裝置之製造。
作為形成於可微縮化之下一世代微電腦邏輯部之電晶體，以含有金屬閘極電極及高介電常數膜(high－k膜)之電晶體為人所知。如此電晶體之形成方法，以於基板上形成虛擬閘極電極後將該虛擬閘極電極置更換成金屬閘極電極之所謂「閘極後製製程」為人所知。
又，作為可電性寫入・清除之非揮發性半導體記憶裝置，廣泛使用於MISFET之閘極電極下具有以氧化膜包圍之導電性浮動閘極電極或捕捉性絕緣膜之記憶體單元。作為使用捕捉性絕緣膜之非揮發性半導體記憶裝置，有MONOS(Metal Oxide Nitride Oxide Semiconductor)型分離閘極型單元。
於閘極後製製程中，於各種MISFET之源極・汲極區上形成金屬矽化物層後，以層間絕緣膜覆蓋元件，其後，研磨層間絕緣膜上表面，使閘極電極的上表面露出。因此，當於構成記憶體單元並由半導體膜所成之閘極電極上形成金屬矽化物層之情形時，則於該研磨製程後，必須再次進行形成金屬矽化物層之製程。
於專利文獻1(日本特開2014－154790號公報)中記載：於混合搭載記憶體單元與邏輯部之MISFET之情形時，形成MISFET之源極・汲極區上之金屬矽化物層，接著藉由閘極後製製程形成MISFET之金屬閘極電極後，而於記憶體單元之閘極電極上形成金屬矽化物層。 [先前技術文獻] [專利文獻]
[專利文獻1] 日本特開2014－154790號公報
[發明欲解決之問題] 若可強化MISFET之源極・汲極區上之金屬矽化物層之拉伸應力，則藉由引發往通道區之拉伸應力，而可提升該MISFET之特性。另一方面，若記憶體單元之閘極電極上之金屬矽化物層之拉伸應力變大，則金屬矽化物層容易斷裂，而產生因金屬矽化物層之斷裂使元件動作速度顯著下降之問題。
其他課題與新穎特徵，可由本說明書之記述及附加圖式明白得知。 [解決問題之方法]
以下，簡單說明本案所揭示實施形態中具代表性形態之概要。
一實施形態之半導體裝置之製造方法為：於混載MONOS記憶體與以閘極後製製程所形成之MISFET之情形時，於藉由伴隨高溫熱處理之自行對準金屬矽化處理形成源極・汲極區上之金屬矽化物層之後，於MONOS記憶體之閘極電極上，藉由伴隨低溫熱處理之自行對準金屬矽化處理形成金屬矽化物層。
又，其他實施形態之半導體裝置為：混載於基板上之MONOS記憶體及MISFET之各自的源極・汲極區上之第1金屬矽化物層的底面中之每單位面積之白金量，多於MONOS記憶體之閘極電極上之第2金屬矽化物層的底面中之每單位面積之白金量。 [發明效果]
依據一實施形態，可提升半導體裝置之性能。特別是可防止閘極電極之高電阻化並提升元件特性。
以下，根據圖式詳細說明實施形態。又，用以說明實施形態之所有圖中，對於具有同一功能之構件賦予同一符號，而省略其重複之說明。又，於以下實施形態中，除特別必要之情形外，原則上，不會重複同一或相同部分之說明。
又，符號「－ 」及「＋ 」表示導電型為n型或p型雜質之相對濃度，例如為n型雜質時，雜質濃度以「n－ 」、「n＋ 」順序變高。
本實施形態及以下實施形態之半導體裝置，係具備非揮發性記憶體(非揮發性記憶元件、快閃記憶體、非揮發性半導體記憶裝置)之半導體裝置。於本實施形態中，非揮發性記憶體以將n通道型MISFET(MISFET：Metal Insulator Semiconductor Field Effect Transistor)作為基本之記憶體單元為主，進行說明。
又，本實施形態及以下之實施形態中之極性(寫入・清除・讀取時之施加電壓極性或載子極性)，係用來說明以n通道型MISFET為基本之記憶體單元之情形時之動作，以p通道型MISFET作為基本之情形時，藉由將施加電位或載子之導電型等之全部極性加以反轉，原理上可得到相同動作。又，本案中，將由金屬膜與半導體膜反應而形成之金屬矽化物層，與半導體膜加以區別而進行說明。亦即，本案中所謂「金屬矽化物」，係金屬與矽之化合物，而非半導體。
＜半導體裝置之製造方法＞ 參考圖1～圖22，說明本實施形態之半導體裝置之製造方法。
圖1～圖22係本實施形態之半導體裝置之製造程序中之剖面圖。圖1～圖22中，各圖左側表示記憶體單元區1A，右側表示周邊電路區1B。顯示分別於記憶體單元區1A形成非揮發性記憶體之記憶體單元及於周邊電路區1B形成MISFET之樣子。
在此，係針對於記憶體單元區1A形成由n通道型MISFET(控制電晶體及記憶電晶體)所成之記憶體單元之情形，加以說明，但亦可使導電型相反，將由p通道型MISFET(控制電晶體及記憶電晶體)所成之記憶體單元，形成於記憶體單元區1A。同樣地，在此，係針對於周邊電路區1B形成n通道型MISFET之情形，加以說明，但亦可使導電型相反，將p通道型MISFET形成於周邊電路區1B。
又，亦可於周邊電路區1B，形成n通道型MISFET與p通道型MISFET二者(亦即CMISFET)。又，於本實施形態中，係針對於周邊電路區1B形成較低耐壓之MISFET，加以說明，但亦可於周邊電路區1B，形成相較於該低耐壓之MISFET在閘極長度或閘極絕緣膜厚度等有差異之高耐壓之MISFET。
於製造半導體裝置之製程中，首先，如圖1所示，準備由具有比電阻為如1～10Ωcm之p型單結晶矽(Si)等所成之半導體基板(半導體晶圓)SB。接著，於半導體基板SB主面，形成限定活性區之複數個元件分離區ST。
元件分離區ST由氧化矽等絕緣體所構成，可藉由如STI法或LOCOS法等形成。在此，針對以STI法形成元件分離區加以說明。
亦即，於半導體基板SB上依序將氧化矽膜及氮化矽膜堆疊後，使用光微影技術及乾蝕刻法，蝕刻氮化矽膜及氧化矽膜，再於半導體基板SB的上表面形成溝槽。該溝槽形成複數個。
接著，於該等溝槽內，埋入如由氧化矽所成之絕緣膜後，藉由研磨製程等，去除半導體基板SB上之各絕緣膜，藉此形成複數個元件分離區ST。元件分離區ST形成於如記憶體單元區1A與周邊電路區1B之間，及於周邊電路區1B內所形成之MISFET彼此之間。藉此，得到圖1所示之構造。
其次，省略圖示，於記憶體單元區1A及周邊電路區1B之半導體基板SB主面，形成p型井。p型井可例如藉由將如硼(B)等p型雜質離子植入半導體基板SB而形成。又，於記憶體單元、高耐壓MISFET或低耐壓MISFET等各自的形成區域中所形成之p型井，雖可於相同離子植入製程形成，但為了各元件特性之最佳化，亦可於各自區域中，以不同離子植入製程形成。
其次，如圖2所示，於半導體基板SB主面，形成閘極絕緣膜用之絕緣膜IF1。亦即，於記憶體單元區1A及周邊電路區1B之半導體基板SB上表面上，形成絕緣膜IF1。絕緣膜IF1如可使用氧化矽膜。記憶體單元區1A及周邊電路區1B之各自的絕緣膜IF1，亦可利用於個別之製程形成，而以互不相同之膜厚形成。
其後，以將絕緣膜IF1上表面予以覆蓋之方式，例如使用CVD(Chemical Vapor Deposition,化學氣相沉積)法，於半導體基板SB上，形成由多結晶矽膜所成之矽膜PS1。成膜時，於形成矽膜PS1作為非晶矽膜之後，於其後之熱處理中，亦可使由非晶矽膜所成之矽膜PS1變為由多結晶矽膜所成之矽膜PS1。又，矽膜PS1藉由於成膜時導入雜質或於成膜後將雜質離子植入等方式，可成為低電阻之半導體膜(摻雜多晶矽膜)。導入矽膜PS1之n型雜質，例如可適當使用磷(P)。
其後，於矽膜PS1上，例如使用CVD法，形成絕緣膜IF2。絕緣膜IF2例如為由氮化矽(SiN)所成之罩蓋絕緣膜。絕緣膜IF2之膜厚，例如可設為20～50nm左右。
其次，如圖2所示，藉由光微影技術及蝕刻技術，將記憶體單元區1A之由絕緣膜IF2、矽膜PS1及絕緣膜IF1所成之堆疊膜加以圖案化。藉此，於記憶體單元區1A中，形成由絕緣膜IF1所成之閘極絕緣膜GI。又，藉由此蝕刻製程，形成記憶體單元區1A之由矽膜PS1所成之控制閘極電極CG。控制閘極電極CG係藉由於其後製程中被金屬矽化物化而成為控制閘極電極之圖案。控制閘極電極CG於俯視中為往既定方向延伸之圖案。該既定方向亦即閘極寬度方向，為圖2之深度方向。
上述圖案化製程，例如可以如下方式進行。亦即，使用光微影技術及乾蝕刻法，加工記憶體單元區1A之絕緣膜IF2、矽膜PS1及絕緣膜IF1。藉此，形成控制閘極電極CG及閘極絕緣膜GI。又，亦可於起初使用光微影技術及乾蝕刻法，加工記憶體單元區1A之絕緣膜IF2，其後，以絕緣膜IF2作為遮罩，加工矽膜PS1及絕緣膜IF1。
其次，如圖3所示，使用光微影技術及濕蝕刻法，去除周邊電路區1B之絕緣膜IF2。藉此，露出周邊電路區1B之矽膜PS1上表面。此時，不去除記憶體單元區1A之絕緣膜IF2。
其後，於半導體基板SB主面之全面上，形成記憶電晶體之閘極絕緣膜用之ONO(oxide-nitride-oxide,氧化物-氮化物-氧化物)膜ON。ONO膜ON覆蓋記憶體單元區1A之半導體基板SB上表面、與由閘極絕緣膜GI、IF2及控制閘極電極CG所成之堆疊膜之側壁及上表面，並覆蓋周邊電路區1B之包含絕緣膜IF1及矽膜PS1之堆疊膜之側壁及上表面。
ONO膜ON係於內部具有電荷累積部之絕緣膜。具體而言，ONO膜ON由包含下述膜之堆疊膜所構成：氧化矽膜OX1，形成於半導體基板SB上；氮化矽膜NT，形成於氧化矽膜OX1上；及氧化矽膜OX2，形成於氮化矽膜NT上。
氧化矽膜OX1、OX2，可藉由如氧化處理(熱氧化處理)或CVD法或其組合而形成。此時之氧化處理，亦可使用ISSG(In-Situ Steam Generation,原處蒸汽產生法)氧化。氮化矽膜NT，可藉由例如CVD法而形成。
本實施形態中，形成氮化矽膜NT，以作為構成記憶體單元且具有陷阱能階之絕緣膜(電荷累積層)。用作為電荷累積層之膜，就可靠度方面等而言，以氮化矽膜為適當，但不限於氮化矽膜，亦可使用例如氧化鋁膜(氧化鋁)、氧化鉿膜或氧化鉭膜等具有介電常數高於氮化矽膜之高介電常數膜(高介電常數絕緣膜)，作為電荷累積層或電荷累積部。
氧化矽膜OX1之厚度，可設為例如2～10nm左右；氮化矽膜NT之厚度，可設為例如5～15nm左右；氧化矽膜OX2之厚度，可設為例如2～10nm左右。
接著，以覆蓋ONO膜ON表面之方式，於半導體基板SB主面之全面上，例如使用CVD法形成多結晶之矽膜PS2。藉此，記憶體單元區1A中所露出之ONO膜ON之側壁及上表面，可藉由矽膜PS2予以覆蓋。亦即，於控制閘極電極CG之側壁，隔著ONO膜ON形成矽膜PS2。
矽膜PS2之膜厚例如為40nm。成膜時於形成矽膜PS2作為非晶矽膜之後，於其後之熱處理中，亦可使由非晶矽膜所成之矽膜PS2變為由多結晶矽膜所成之矽膜PS2。矽膜PS2例如為以較高濃度導入p型雜質(例如硼(B))所成之膜。矽膜PS2為用以形成後述之記憶體閘極電極MG之膜。
在此所謂「膜厚」係指：於特定膜之情形時，對該膜之基底表面成垂直之方向中之該膜之厚度。例如，如ONO膜ON上表面等般，於沿著半導體基板SB主面之面上沿著該面形成矽膜PS2之情形時，所謂「矽膜PS2之膜厚」係指：對半導體基板SB主面成垂直之方向中之矽膜PS2之厚度。又，如ONO膜ON之側壁般，與對著半導體基板SB的主面成垂直之壁相接觸而形成之部分之矽膜PS2之情形時，則係指：對該側壁為垂直之方向中之矽膜PS2之厚度。
又，圖3中，顯示由氧化矽膜OX1、氮化矽膜NT及氮化矽膜NT之3層堆疊構造所成之ONO膜ON，但於以下說明中所使用之剖面圖中，為了使圖更易理解，省略ONO膜ON之堆疊構造之圖示。亦即，雖然ONO膜ON具有堆疊構造，但於以下說明所使用之圖中，省略構成ONO膜ON之膜間界線之圖示，而將ONO膜ON顯示為單層膜。
其次，如圖4所示，藉由以異向性蝕刻技術，回蝕(蝕刻、乾蝕刻、異向性蝕刻)矽膜PS2，而使ONO膜ON上表面露出。於該回蝕製程中，藉由對矽膜PS2進行異向性蝕刻(回蝕)，使矽膜PS2隔著ONO膜ON成側壁狀地殘留於由閘極絕緣膜GI、IF2及控制閘極電極CG所成之堆疊膜之兩側側壁上。
藉此，於記憶體單元區1A中，於上述堆疊膜側壁中之一側側壁上，形成由隔著ONO膜ON殘留成側壁狀之矽膜PS2所成之記憶體閘極電極MG。又，藉由上述回蝕，使周邊電路區1B之ONO膜ON上表面露出。
接著，使用光微影技術，於半導體基板SB上形成光阻膜(未圖示)，該光阻膜覆蓋與控制閘極電極CG之一側側壁相鄰之記憶體閘極電極MG並且露出與控制閘極電極CG之另一側側壁相鄰之矽膜PS2。其後，藉由以該光阻膜作為蝕刻遮罩進行蝕刻，將夾著控制閘極電極CG而形成於記憶體閘極電極MG之相反側之矽膜PS2去除。其後，去除該光阻膜。於此蝕刻製程中，記憶體閘極電極MG因以光阻膜覆蓋，故未被蝕刻而殘留下來。
接著，藉由蝕刻(例如濕蝕刻)，去除ONO膜ON中未以記憶體閘極電極MG覆蓋而露出之部分。此時，記憶體單元區1A中，記憶體閘極電極MG正下方之ONO膜ON未被去除而留下。同樣地，位於包含閘極絕緣膜GI、IF2及控制閘極電極CG之堆疊膜與記憶體閘極電極MG間之ONO膜ON，未被去除而留下。其他區域之ONO膜ON因被去除，故記憶體單元區1A之半導體基板SB上表面露出，上述堆疊膜上表面露出，還有，周邊電路區1B之矽膜PS1上表面露出。此外，控制閘極電極CG之側壁且未與記憶體閘極電極MG相鄰側之側壁亦露出。
如此，與控制閘極電極CG相鄰之方式，將記憶體閘極電極MG，隔著內部具有電荷累積部之ONO膜ON，形成於半導體基板SB上。
其次，如圖5所示，於半導體基板SB主面之全面上，例如使用CVD法，形成絕緣膜IF3。絕緣膜IF3例如由氮化矽膜所構成。藉此，周邊電路區1B之矽膜PS1由絕緣膜IF3所覆蓋。又，記憶體單元區1A之由閘極絕緣膜GI、控制閘極電極CG及絕緣膜IF2所成之堆疊膜、與該堆疊膜之側壁相鄰之ONO膜ON及記憶體閘極電極MG、及記憶體單元區1A之半導體基板SB的主面，亦由絕緣膜IF3所覆蓋。又，雖未圖示，但於形成絕緣膜IF3之前，亦可於半導體基板SB主面之全面上，例如使用CVD法沉積氧化矽膜。
接著，使用光微影技術，形成覆蓋記憶體單元區1A之絕緣膜IF3之光阻膜PR1。又，分別與矽膜PS1上表面及側壁相接觸之絕緣膜IF3，從光阻膜PR1露出。
其次，如圖6所示，藉由濕蝕刻法去除從光阻膜PR1露出之絕緣膜IF3後，將光阻膜PR1去除。藉此，周邊電路區1B之絕緣膜IF3被去除，而露出矽膜PS1及絕緣膜IF1。
其後，例如使用濕蝕刻法，去除周邊電路區1B之矽膜PS1及絕緣膜IF1。此時，記憶體單元區1A之由閘極絕緣膜GI、控制閘極電極CG及絕緣膜IF2所成之堆疊膜、及與該堆疊膜之側壁相鄰之ONO膜ON及記憶體閘極電極MG，因以絕緣膜IF3覆蓋，故未被去除。
其次，如圖7所示，於半導體基板SB主面之全面上，依序形成絕緣膜IF4、HK、金屬膜TN、矽膜PS3及絕緣膜IF5。藉此，記憶體單元區1A之由閘極絕緣膜GI、控制閘極電極CG及絕緣膜IF2所成之堆疊膜、及與該堆疊膜之側壁相鄰之ONO膜ON及記憶體閘極電極MG，由絕緣膜IF3、IF4、HK、金屬膜TN、矽膜PS3及絕緣膜IF5所覆蓋。
絕緣膜IF4例如由氧化矽膜所構成，可使用熱氧化法等氧化法而形成。絕緣膜HK為閘極絕緣膜用之絕緣膜。具體而言，絕緣膜HK為構成後來形成於周邊電路區1B之MISFET之閘極絕緣膜之膜。絕緣膜HK為介電常數(比介電常數)皆高於氧化矽及氮化矽之絕緣材料膜，即所謂「high－k膜」(高介電常數膜)。
絕緣膜HK可使用氧化鉿膜、氧化鋯膜、氧化鋁膜、氧化鉭膜或氧化鑭膜等金屬氧化物膜，又，此等金屬氧化物膜亦可更含有氮(N)及矽(Si)之其一或二者。絕緣膜HK可藉由如ALD(Atomic layer Deposition：原子層沉積)法等而形成。絕緣膜HK之膜厚如為1.5nm。使用高介電常數膜(在此為絕緣膜HK)作為閘極絕緣膜時，與使用氧化矽膜之情形相比，因可使閘極絕緣膜之物理性膜厚增加，故具有可減少漏電電流之優點。
金屬膜TN例如由氮化鈦膜所構成，可使用如濺鍍法而形成。矽膜PS3由多晶矽膜所構成，可使用如CVD法而形成。矽膜PS3之膜厚如為40nm。成膜時，於形成矽膜PS3作為非晶矽膜之後，於其後之熱處理中，亦可使由非晶矽膜所成之矽膜PS3變為由多結晶矽膜所成之矽膜PS3。矽膜PS3例如為以較高濃度導入p型雜質(例如硼(B))所成之膜。矽膜PS3為用以形成後述之虛擬閘極電極DG之膜。絕緣膜IF5例如為由氮化矽所成之罩蓋絕緣膜，可藉由例如CVD法而形成。
其次，如圖8所示，形成以光微影技術而被圖案化之光阻膜PR2。光阻膜PR2係使記憶體單元區1A與周邊電路區1B之界線附近之半導體基板SB及元件分離區ST露出之光阻膜。其後，藉由以光阻膜PR2作為遮罩進行蝕刻，而去除絕緣膜IF5、矽膜PS3、金屬膜TN、絕緣膜HK及絕緣膜IF4。藉此，使記憶體單元區1A之矽膜PS3與周邊電路區1B之矽膜PS3相互分離。
其次，如圖9所示，將光阻膜PR2去除後，於半導體基板SB主面之全面上，例如使用CVD法形成絕緣膜IF6。絕緣膜IF6如為由氧化矽膜所成之罩蓋絕緣膜。其後，使用光微影技術及蝕刻法，去除記憶體單元區1A之絕緣膜IF6。藉此，記憶體單元區1A從絕緣膜IF6露出，而周邊電路區1B之絕緣膜IF4、HK、金屬膜TN、矽膜PS3及絕緣膜IF5，則成由被絕緣膜IF6所覆蓋之狀態。
其次，如圖10所示，使用磷酸去除記憶體單元區1A之絕緣膜IF5及矽膜PS3之後，去除金屬膜TN、絕緣膜HK及IF3。此時，周邊電路區1B之半導體基板SB上之構造體因被光阻膜覆蓋，故未被去除。藉此，記憶體單元區1A之由閘極絕緣膜GI、控制閘極電極CG及絕緣膜IF2所成之堆疊膜、與該堆疊膜之側壁相鄰之ONO膜ON及記憶體閘極電極MG、及半導體基板SB的主面露出。其後，去除周邊電路區1B之絕緣膜IF6。
其次，如圖11所示，使用光微影技術及蝕刻，將周邊電路區1B之絕緣膜IF5、矽膜PS3、金屬膜TN、絕緣膜HK及IF4予以圖案化。藉此，於形成構成周邊電路之MISFET之區域，形成由矽膜PS3所成之虛擬閘極電極DG與由絕緣膜HK及IF4所成之閘極絕緣膜。在此，首先，使用光微影技術及蝕刻法，將絕緣膜IF5予以圖案化之後，於以光阻膜覆蓋記憶體單元區1A狀態下，以絕緣膜IF5作為遮罩進行蝕刻，藉此，將矽膜PS3、金屬膜TN、絕緣膜HK及IF4予以圖案化。
其次，如圖12所示，使用離子植入法等，形成複數個延伸區(n－ 型半導體區、雜質擴散區)EX。亦即，以閘極絕緣膜GI、控制閘極電極CG、記憶體閘極電極MG、虛擬閘極電極DG及ONO膜ON等作為遮罩，利用離子植入法，將例如砷(As)或磷(P)等n型雜質導入至半導體基板SB，藉此而形成複數個延伸區EX。延伸區EX形成前，亦可藉由如氮化矽膜、氧化矽膜或該等之堆疊膜等，形成分別將包含閘極絕緣膜GI、控制閘極電極CG、絕緣膜IF2、ONO膜ON及記憶體閘極電極MG之構造體之側壁與虛擬閘極電極DG之側壁加以覆蓋之補償間隙壁。
記憶體單元區1A與周邊電路區1B之各自的延伸區EX，可以相同之離子植入製程形成，但亦可以不同之離子植入製程形成。又，雖省略圖示，但於延伸區EX形成製程之前或後，亦可例如藉由於周邊電路區1B之半導體基板SB的主面，以絕緣膜IF5、虛擬閘極電極DG作為遮罩打入p型雜質(例如硼(B))，而形成環狀區域。環狀區域較延伸區EX更形成於虛擬閘極電極DG中心正下方之半導體基板SB主面，亦即，形成於靠近於後面製程形成於周邊電路區1B之MISFET之通道區之處。藉由形成環狀區域，可改善該MISFET之短通道特性。
接著，形成將記憶體單元區1A之包含控制閘極電極CG及記憶體閘極電極MG之上述構造體之兩側側壁加以覆蓋之側壁SW。又，藉由同製程，形成將周邊電路區1B中之由閘極絕緣膜GI、絕緣膜HK、金屬膜TN、虛擬閘極電極DG及絕緣膜IF5所成之堆疊膜之兩側側壁加以覆蓋之側壁SW。
側壁SW可藉由以下方式自我對準地形成：使用CVD法等，於半導體基板SB上依序形成如氧化矽膜及氮化矽膜之後，利用異向性蝕刻，將該氧化矽膜及該氮化矽膜部分去除，使半導體基板SB上表面及絕緣膜IF2、IF5上表面露出。亦即，側壁SW可利用堆疊膜形成，但於圖中，未顯示構成該堆疊膜之膜彼此之界線。
接著，使用離子植入法等，於記憶體單元區1A及周邊電路區1B形成擴散區(n＋ 型半導體區、雜質擴散區)DF。亦即，以閘極絕緣膜GI、控制閘極電極CG、絕緣膜IF2、ONO膜ON、記憶體閘極電極MG、虛擬閘極電極DG及側壁SW作為遮罩(離子植入阻擋遮罩)，以離子植入法將n型雜質(例如砷(As)或磷(P))導入半導體基板SB，藉此可形成擴散區DF。擴散區DF相較於延伸區EX，雜質濃度較高，且接合深度較深。
藉此，形成由延伸區EX與雜質濃度高於延伸區EX之擴散區DF所構成且具有LDD(Lightly Doped Drain,輕微摻雜汲極)之源極・汲極區。
記憶體單元區1A中，於包含控制閘極電極CG及記憶體閘極電極MG之構造體旁之半導體基板SB上表面所形成之延伸區EX及擴散區DF，構成後來形成之記憶體單元區1A之控制電晶體及記憶電晶體之源極・汲極區。又，周邊電路區1B中，於虛擬閘極電極DG旁之半導體基板SB上表面所形成之延伸區EX及擴散區DF，則構成後來形成之周邊電路區1B之MISFET之源極・汲極區。記憶體單元區1A與周邊電路區1B之各自的擴散區DF，可以相同離子植入製程形成，亦可以不同離子植入製程形成。
接著，進行活化退火，其為用以將導入至源極及汲極用之半導體區(延伸區EX及擴散區DF)等之雜質予以活化之熱處理。
其次，使用圖13及圖14進行說明，藉由進行所謂「自我對準金屬矽化物(Salicide：Self Aligned Silicide)」，而形成金屬矽化物層。具體而言，可以如下方式形成金屬矽化物層。
亦即，如圖13所示，作為「前處理」，係藉由對半導體基板SB主面進行化學乾蝕刻，以去除半導體基板SB上多餘之氧化矽膜等，而使半導體之表面露出。接著，於包含擴散區DF上表面上及記憶體閘極電極MG上表面上之半導體基板SB主面之全面上，形成(沉積)金屬矽化物層形成用之金屬膜MF1。金屬膜MF1之膜厚如為20～25nm。
金屬膜MF1例如由鎳(Ni)與白金(Pt)之合金膜所構成，可使用濺鍍法等來形成。在此所形成之金屬膜MF1為含鎳之合金膜，於該合金膜內對鎳所添加之材料，不限於白金，亦可為鋁(Al)或碳(C)等。但是，因為白金相較於鋁或碳等，耐熱性較高，故適用於該合金膜。
其次，如圖14所示，藉由對半導體基板SB施加熱處理，使擴散區DF及記憶體閘極電極MG之各表層部分，與金屬膜MF1反應。藉由此反應（亦即金屬矽化物化），於擴散區DF及記憶體閘極電極MG之各自上部，形成金屬矽化物層S1。又，將即使進行上述熱處理亦仍未產生反應之金屬膜MF1，藉由濕蝕刻等去除。
於此熱處理中，使用利用碳加熱器對半導體基板進行加熱之熱處理裝置。在此，該熱處理包含2次熱處理製程。亦即，於第1次熱處理中，例如以260℃進行30～120秒之加熱，藉此而形成包含NiSi微細結晶及Ni2 Si之金屬矽化物層S1。其後，如上所述，藉由濕蝕刻等去除未反應之金屬膜MF1之後，更於第2次熱處理中，以600℃進行5～30秒之加熱，藉此而使金屬矽化物層S1內之NiSi結晶生長。如此藉由分成2次進行熱處理，可防止金屬矽化物層S1異常生長而於半導體基板SB內延伸。藉此所形成之金屬矽化物層S1，例如由鎳白金(NiPt)金屬矽化物所構成。
在此，於上述熱處理中，為了便於說明，將2次進行之熱處理中第2次進行之熱處理，稱為第1熱處理。第1熱處理例如以450～600℃進行。於本實施形態中，如上所述，以600℃進行第1熱處理。又，第1熱處理亦可使用雷射或閃光燈進行。又，亦可於進行第1熱處理之後，去除未反應之金屬膜MF1。
如此，因第1熱處理以非常高之溫度進行，故金屬矽化物層S1內之白金於金屬矽化物層S1之底部產生偏析。亦即，金屬矽化物層S1內之白金，相較於金屬矽化物層S1上表面，多數存在於金屬矽化物層S1底面。又，以如此較高溫度之熱處理所形成之金屬矽化物層S1，具有較大之拉伸應力。
又，控制閘極電極CG上表面因以作為罩蓋膜之絕緣膜IF2覆蓋，故於控制閘極電極CG上部未形成金屬矽化物層S1。同樣地，於周邊電路區1B之虛擬閘極電極DG上部，因由作為罩蓋膜之絕緣膜IF5所覆蓋，故於虛擬閘極電極DG上部，未形成金屬矽化物層S1。又，因側壁狀之記憶體閘極電極MG上部露出，故於該露出部形成金屬矽化物層S1。但是，此金屬矽化物層S1藉由於後面製程中所進行之CMP(Chemical Mechanical Polishing,化學機械研磨)法之研磨製程，被完全去除。
其次，如圖15所示，於半導體基板SB主面之全面上，以覆蓋控制閘極電極CG、記憶體閘極電極MG、虛擬閘極電極DG及側壁SW之方式，依序形成絕緣膜(襯底絕緣膜)IF7及層間絕緣膜IL1。絕緣膜IF7例如由氮化矽膜所構成，可藉由如CVD法而形成。絕緣膜IF7於後面製程中形成接觸孔時可用作為蝕刻阻絕膜。層間絕緣膜IL1例如由氧化矽膜之單體膜所構成，可使用如CVD法等而形成。在此，例如可以較控制閘極電極CG膜厚為厚之膜厚，形成層間絕緣膜IL1。
其次，如圖16所示，使用CMP法等研磨層間絕緣膜IL1上表面。藉此，使控制閘極電極CG、記憶體閘極電極MG及虛擬閘極電極DG之各自的上表面露出。亦即，於此研磨製程中，研磨層間絕緣膜IL1及絕緣膜IF7，直至控制閘極電極CG、記憶體閘極電極MG及虛擬閘極電極DG之各自的上表面露出為止。藉此，絕緣膜IF2、IF5被去除，側壁SW及ONO膜ON之各自上部，亦被部分去除。又，藉由此製程，記憶體閘極電極MG上之金屬矽化物層S1與記憶體閘極電極MG之上部之一部分共同被去除。
藉此，利用加工控制閘極電極CG及記憶體閘極電極MG之形狀，而於記憶體單元區1A中，形成包含控制閘極電極CG、ONO膜ON、記憶體閘極電極MG及源極・汲極區之分離閘極型MONOS記憶體之記憶體單元MC。作為MONOS型非揮發性記憶元件之記憶體單元MC，由控制電晶體及記憶電晶體所構成。
亦即，於記憶體單元區1A中，控制閘極電極CG與於控制閘極電極CG旁之半導體基板SB上表面所形成之一對源極・汲極區，構成控制電晶體。又，於記憶體單元區1A中，記憶體閘極電極MG與於記憶體閘極電極MG旁之半導體基板SB上表面所形成之一對源極・汲極區，構成記憶電晶體。又，記憶體閘極電極MG 下面之ONO膜ON，構成記憶電晶體之閘極絕緣膜。如此，控制電晶體及記憶電晶體共有一對源極・汲極區。
又，控制電晶體為記憶體單元選擇用電晶體，故亦可視為選擇電晶體。因此，控制閘極電極CG亦可視為選擇閘極電極。記憶電晶體為記憶用電晶體。
其次，如圖17所示，於層間絕緣膜IL1上，以例如CVD法形成絕緣膜IF8後，以光微影技術及蝕刻法，去除周邊電路區1B之絕緣膜IF8。藉此，絕緣膜IF8留於記憶體單元區1A。亦即，絕緣膜IF8覆蓋控制閘極電極CG及記憶體閘極電極MG上表面，而露出虛擬閘極電極DG上表面。絕緣膜IF8例如由氧化矽膜所構成。
接著，藉由回蝕從絕緣膜IF8露出之周邊電路區1B之虛擬閘極電極DG上表面，而使其後退。如此，藉由去除虛擬閘極電極DG上部之一部分，而可去除虛擬閘極電極DG上表面上之膜，故於使用圖18於後所述之蝕刻製程中，可容易去除虛擬閘極電極DG。
其次，如圖18所示，於層間絕緣膜IL1上，例如使用CVD法形成絕緣膜IF9後，使用光微影技術及蝕刻法，加工絕緣膜IF9。藉此，絕緣膜IF9成為覆蓋記憶體單元區1A且覆蓋周邊電路區1B之層間絕緣膜IL1之狀態。亦即，絕緣膜IF9覆蓋控制閘極電極CG及記憶體閘極電極MG上表面，而露出虛擬閘極電極DG上表面。絕緣膜IF9例如由氧化矽膜所構成。又，在此雖省略圖示，但絕緣膜IF8(參考圖18)亦可不去除而留於絕緣膜IF9與層間絕緣膜IL1之間。
其後，以濕蝕刻法去除虛擬閘極電極DG。在此，藉由以絕緣膜IF9作為保護控制閘極電極CG及記憶體閘極電極MG之遮罩，以例如鹼水溶液進行濕蝕刻，而去除虛擬閘極電極DG。此鹼水溶液例如使用氨水(NH4 OH)。藉由去除虛擬閘極電極DG，而於構成閘極絕緣膜之絕緣膜IF4及HK之上，形成溝槽(凹部、低窪部)。周邊電路區1B之絕緣膜HK上之溝槽，係去除虛擬閘極電極DG後之區域，該溝槽之兩側之側壁由側壁SW所構成。
其次，如圖19所示，於半導體基板SB上，亦即，包含上述溝槽內面(底面及側壁)上之層間絕緣膜IL1上，以將上述溝槽完全埋入之方式，形成作為閘極電極用導電膜之金屬膜。又，該金屬膜例如具有將2個以上金屬膜堆疊而成之構造，但於圖中省略該2個以上金屬膜界線之圖示，而以1層膜顯示金屬膜。
於該金屬膜之形成製程中，上述溝槽內側成為完全埋入之狀態。又，該金屬膜亦形成於層間絕緣膜IL1上。作為該金屬膜，可使用如氮化鈦(TiN)膜、氮化鉭(TaN)膜、氮化鎢(WN)膜、碳化鈦(TiC)膜、碳化鉭(TaC)膜、碳化鎢(WC)膜、碳氮化鉭(TaCN)膜、鈦(Ti)膜、鉭(Ta)膜、鈦鋁(TiAl)膜或鋁(Al)膜等。又，在此所謂「金屬膜」，為顯現金屬傳導之導電膜，不僅為單體之金屬膜(純金屬膜)或合金膜，亦包含顯現金屬傳導之金屬化合物膜。該金屬膜可使用例如濺鍍法等而形成。
在此，例如該金屬膜可藉由如氮化鈦(TiN)膜及該氮化鈦膜上之鋁(Al)膜所構成之堆疊膜而形成。此情形時，宜使鋁膜較氮化鈦膜為厚。因為鋁膜為低電阻，故可達成後來形成之閘極電極G1之低電阻化。
其後，藉由以CMP法等將上述溝槽之各外部之多餘之上述金屬膜及絕緣膜IF9等加以研磨去除，而使上述金屬膜埋入溝槽內。藉此，使控制閘極電極CG及記憶體閘極電極MG露出。又，藉由被埋入於周邊電路區1B之絕緣膜IF4上之溝槽內之上述金屬膜，而形成閘極電極G1。藉此，於周邊電路區1B中，形成MISFETQ1。MISFETQ1具有閘極電極G1及其旁之源極・汲極區。MISFETQ1，例如為構成記憶體單元MC之周邊電路之場效電晶體。
閘極電極G1正下方之絕緣膜HK及絕緣膜IF4，構成MISFETQ1之閘極絕緣膜。閘極電極G1為金屬閘極電極。本實施形態中，將虛擬閘極電極DG(參考圖17)去除而置換成閘極電極G1。因此，虛擬閘極電極DG為虛擬之閘極電極，可視為置換用閘極電極。
如此，於本實施形態中，於形成半導體基板SB上之虛擬閘極電極DG，並於半導體基板SB內形成源極・汲極區之後，使用將該虛擬閘極電極置換成金屬閘極電極之方法，亦即閘極後製製程，而形成MISFETQ1。又，於本實施形態中，因以閘極電極G1作為金屬閘極電極，故可使電晶體元件之小型化(閘極絕緣膜之薄膜化)。
其次，如使用圖20及圖21所述，藉由進行自我對準金屬矽化物製程，而於由多晶矽膜所成之各電極上形成金屬矽化物層。具體而言，可以如下方式形成金屬矽化物層。
亦即，如圖20所示，使用例如CVD法、光微影技術及蝕刻法，形成覆蓋周邊電路區1B之絕緣膜IF10之圖案。絕緣膜IF10為露出記憶體單元區1A之控制閘極電極CG及記憶體閘極電極MG上表面而覆蓋閘極電極G1之絕緣膜，由例如氧化矽膜等所構成。
接著，作為「前處理」，藉由對半導體基板SB主面進行化學乾蝕刻，以去除控制閘極電極CG上及記憶體閘極電極MG上多餘之氧化矽膜等，而使半導體表面露出。接著，於包含控制閘極電極CG及記憶體閘極電極MG之各自的上表面上之半導體基板SB主面之全面上，形成(沉積)金屬矽化物層形成用之金屬膜MF2。金屬膜MF2之膜厚如為20～25nm。
金屬膜MF2例如由鎳(Ni)與白金(Pt)之合金膜所構成，可以濺鍍法等形成。在此所形成之金屬膜MF2為含鎳之合金膜，於該合金膜內對鎳所添加之材料，不限於白金，亦可為鋁(Al)或碳(C)等。但是，因為白金相較於鋁或碳等，耐熱性較高，故適用於該合金膜。
其次，如圖21所示，藉由對半導體基板SB施加熱處理，使控制閘極電極CG及記憶體閘極電極MG之各表層部分，與金屬膜MF2反應。藉由此金屬矽化物化，於控制閘極電極CG及記憶體閘極電極MG之各自上部，形成金屬矽化物層S2。又，將即使進行上述熱處理亦未產生反應之金屬膜MF2，藉由濕蝕刻等去除。此時，由金屬膜所成之閘極電極G1，因藉由絕緣膜IF10保護，故未被去除。
於此熱處理中，使用以碳加熱器對半導體基板進行加熱之熱處理裝置。在此，該熱處理包含2次熱處理製程。亦即，於第1次熱處理中，例如以260℃進行30～120秒之加熱，藉此而形成包含NiSi微細結晶及Ni2 Si之金屬矽化物層S2。其後，如上所述，藉由濕蝕刻等去除未反應之金屬膜MF2之後，更於第2次熱處理中，以400℃進行10～120秒之加熱，藉此而使金屬矽化物層S2內之NiSi結晶生長。藉此所形成之金屬矽化物層S2，例如由鎳白金(NiPt)金屬矽化物所構成。
在此，於上述熱處理中，為了便於說明，將2次進行之熱處理中第2次進行之熱處理，稱為第2熱處理。第2熱處理例如以400℃以下進行。於本實施形態中，如上所述，以400℃進行第2熱處理。又，亦可於進行第2熱處理之後，去除未反應之金屬膜MF2。
藉由第2熱處理所形成之金屬矽化物層S2內之白金，於金屬矽化物層S2之底部產生偏析。亦即，金屬矽化物層S2內之白金，相較於金屬矽化物層S2上表面，多數存在於金屬矽化物層S2底面。又，以如此低於第1熱處理溫度之熱處理所形成之金屬矽化物層S2，具有較小之拉伸應力。
在此，於使用圖13及圖14所說明之製程(第1熱處理)中形成於源極・汲極區上之金屬矽化物層S1，因以450～600℃左右之較高溫度形成，故金屬矽化物層S1內之白金(Pt)多數於金屬矽化物層S1內之下方產生偏析。相對於此，於使用圖20及圖21所說明之製程(第2熱處理)中形成於控制閘極電極CG及記憶體閘極電極MG上之金屬矽化物層S2，因以400℃以下之較低溫度形成，故往金屬矽化物層S2內之白金(Pt)下方之偏析量較小。
亦即，往金屬矽化物層S2內之白金(Pt)下方之偏析量，少於往金屬矽化物層S1內之白金(Pt)下方之偏析量。換言之，金屬矽化物層S1、S2皆為底面較上表面而言白金(Pt)量較多，金屬矽化物層S1底面之每單位面積之白金(Pt)量，多於金屬矽化物層S2底面每單位面積之白金(Pt)量。又，金屬矽化物層S1上表面每單位面積之白金(Pt)量，少於金屬矽化物層S2上表面每單位面積之白金(Pt)量。
如此，金屬矽化物層S1、S2之各自的白金(Pt)偏析量有差異，係起因於用以形成各金屬矽化物層所進行之熱處理之溫度之差異。又，藉由溫度低於第1熱處理之第2熱處理所形成之金屬矽化物層S2之拉伸應力，小於藉由第1熱處理所形成之金屬矽化物層S1之拉伸應力。因此，金屬矽化物層S2具有較金屬矽化物層S1不易斷裂之特徵。
其次，如圖22所示，形成層間絕緣膜及複數個接觸插塞。在此，首先，例如以CVD法，形成覆蓋包含記憶體單元區1A及周邊電路區1B之半導體基板SB上表面整體之層間絕緣膜IL2。層間絕緣膜IL2例如由氧化矽膜所構成，覆蓋控制閘極電極CG、記憶體閘極電極MG、閘極電極G1及層間絕緣膜IL1之各自的上表面。
接著，使用光微影技術，以形成於層間絕緣膜IL2上之光阻膜(未圖示)作為蝕刻遮罩，而對層間絕緣膜IL2、IL1、絕緣膜IF10及IF7進行乾蝕刻。藉此，分別形成複數個貫穿層間絕緣膜IL2之接觸孔(開口部、貫穿孔)與貫穿層間絕緣膜IL1、IL2及絕緣膜IF7之接觸孔。又，周邊電路區1B之接觸孔，貫穿絕緣膜IF10。
於各接觸孔底部，露出半導體基板SB主面之一部分，例如擴散區DF表面上之金屬矽化物層S1之一部分、控制閘極電極CG表面上之金屬矽化物層S2之一部分、記憶體閘極電極MG表面上之金屬矽化物層S2之一部分、或閘極電極G1之一部分等。又，各閘極電極上之接觸孔，形成於未示於圖22之區域。
接著，於各接觸孔內，形成由鎢(W)等所成之導電性接觸插塞CP，以作為連接用之導電體。形成接觸插塞CP之方法，例如，可於包含接觸孔內部之層間絕緣膜IL2上，形成阻隔導體膜(例如鈦膜、氮化鈦膜、或該等膜之堆疊膜)。接著，於此阻隔導體膜上，以完全埋入各接觸孔內之方式，形成由鎢膜等所成之主導體膜後，利用CMP法或回蝕法等，去除接觸孔外部多餘之主導體膜及阻隔導體膜，藉此可形成接觸插塞CP。又，為了簡化圖式，於圖22中，構成接觸插塞CP之阻隔導體膜及主導體膜(鎢膜)以一體化顯示。
埋入於接觸孔之接觸插塞CP，以連接至擴散區DF、控制閘極電極CG、記憶體閘極電極MG或閘極電極G1之各自上部之方式形成。亦即，於記憶體單元MC及MISFETQ1之各自的擴散區DF上表面，隔著金屬矽化物層S1連接著接觸插塞CP。又，於控制閘極電極CG及記憶體閘極電極MG之各自的上表面，隔著金屬矽化物層S2連接著接觸插塞CP。
設置金屬矽化物層S1、S2之目的之一，在於減少接觸插塞CP與由半導體所成之擴散區DF、控制閘極電極CG及記憶體閘極電極MG間之接觸電阻。因此，於作為金屬閘極電極之閘極電極G1與接觸插塞CP之間，未設置金屬矽化物層。
其後，雖省略圖示，但於接觸插塞CP被埋入之層間絕緣膜IL2上，形成包含第1層配線之第1配線層。此配線使用金屬鑲嵌技術而形成。第1配線層具有：層間絕緣膜；及貫穿該層間絕緣膜之第1層配線。複數第1層配線，連接至圖22所示之各接觸插塞CP上表面。其後，於第1配線層上，依序形成第2配線層、第3配線層等而形成堆疊配線層之後，以切割製程將半導體晶圓單片化，而得到複數個半導體晶片。如上所述，製造本實施形態之半導體裝置。
＜非揮發性記憶體之動作＞ 其次，參考圖23，說明非揮發性記憶體之動作例。
本實施形態之記憶體單元具有MISFET構造，以該MISFET之閘極電極內之捕捉性絕緣膜中之電荷累積狀態作為記憶資訊，將其讀取作為電晶體之閾值。所謂「捕捉性絕緣膜」，係指可累積電荷之絕緣膜，舉例而言，如氮化矽膜等。藉由電荷對如此電荷累積區之注入・釋出，使MISFET之臨界值位移，而作為記憶元件而動作。作為使用捕捉性絕緣膜之非揮發性半導體記憶裝置，如本實施形態之記憶體單元一般，具有分離閘極型MONOS記憶體。
圖23為本實施形態之「寫入」、「清除」及「讀取」時電壓對選擇記憶體單元之各部位之施加條件之一例表。圖23之表中，於「寫入」、「清除」及「讀取」時之各表中，分別記載著如圖22所示之對記憶體單元MC之記憶體閘極電極MG所施加之電壓Vmg、對源極區所施加之電壓Vs、對控制閘極電極CG所施加之電壓Vcg、對汲極區所施加之電壓Vd、及對半導體基板上表面之p型井所施加之基極電壓Vb。在此所謂「選擇記憶體單元」，係指選擇作為進行「寫入」、「清除」或「讀取」之對象之記憶體單元。
又，於圖22所示之非揮發性記憶體之例中，記憶體閘極電極MG右側之活性區為源極區；控制閘極電極CG左側之活性區為汲極區。又，圖23之表中顯示電壓之施加條件之一較佳例，但不限於此，可依所需而有各種變更。又，於本實施形態中，將對作為記憶電晶體之ONO膜ON中之電荷累積部之氮化矽膜NT(參考圖3)之電子之注入，定義為「寫入」，而電洞(hole)之注入，則定義為「清除」。
又，於圖23之表中，A欄對應寫入方法為SSI方式且清除方法為BTBT方式之情形；B欄對應寫入方法為SSI方式且清除方法為FN方式之情形；C欄對應寫入方法為FN方式且清除方法為BTBT方式之情形；D欄對應寫入方法為FN方式且清除方法為FN方式之情形。
SSI方式可視為：利用對氮化矽膜NT注入熱電子而進行記憶體單元之寫入之動作法；BTBT方式可視為：利用對氮化矽膜NT注入熱電洞而進行記憶體單元之清除之動作法；FN方式可視為：利用電子或電洞之穿隧而進行寫入或清除之動作法。關於FN方式，若以另一種方式說明，FN方式之寫入可視為：利用由以FN穿隧效應對氮化矽膜NT注入電子而進行記憶體單元之寫入之動作方式；FN方式之清除可視為：以FN穿隧效應對氮化矽膜NT注入電洞而進行記憶體單元之清除之動作方式。以下，具體說明。
寫入方式可分為：稱為「SSI(Source Side Injection：源極端注入)方式」之利用源極端注入所導致之熱電子注入以進行寫入之寫入方式(熱電子注入寫入方式)；及稱為「FN方式」之利用FN(Fowler Nordheim)穿隧以進行寫入之寫入方式(穿隧寫入方式)。
於SSI方式之寫入中，例如，將如圖23之表之A欄或B欄之「寫入動作電壓」所示之電壓(Vmg＝10V、Vs＝5V、Vcg＝1V、Vd＝0.5V、Vb＝0V)，施加於進行寫入之選擇記憶體單元之各部位，並將電子注入選擇記憶體單元之ONO膜ON中之氮化矽膜NT中，藉此而進行寫入。
此時，熱電子於2個閘極電極(記憶體閘極電極MG及控制閘極電極CG)間之下方之通道區(源極、汲極間)產生，而對記憶體閘極電極MG下之ONO膜ON中之作為電荷累積部之氮化矽膜NT，注入熱電子。所注入之熱電子(電子)，被ONO膜ON中之氮化矽膜NT中之陷阱能階所捕捉，結果，記憶電晶體之臨界電壓上升。亦即，記憶電晶體成為寫入狀態。
FN方式之寫入中，例如，將如圖23之表之C欄或D欄之「寫入動作電壓」所示之電壓(Vmg＝－12V、Vs＝0V、Vcg＝0V、Vd＝0V、Vb＝0V)，施加於進行寫入之選擇記憶體單元之各部位，於選擇記憶體單元中，從記憶體閘極電極MG使電子穿隧，而注入至ONO膜ON中之氮化矽膜NT，藉此而進行寫入。此時，電子利用FN穿隧(FN穿隧效應)，從記憶體閘極電極MG穿隧氧化矽膜OX2(參考圖3)，而注入至ONO膜ON中，並被ONO膜ON中之氮化矽膜NT中之陷阱能階捕捉，結果，使得記憶電晶體之臨界電壓上升。亦即，記憶電晶體成寫入狀態。
又，FN方式之寫入中，亦可藉由從半導體基板SB使電子穿隧而注入至ONO膜ON中之氮化矽膜NT以進行寫入，於此情形時，寫入動作電壓可設為如使圖23之表之C欄或D欄之「寫入動作電壓」之正負產生反轉之電壓。
清除方法可分為：稱為「BTBT(Band-To-Band Tunneling：能帶間穿隧現象)方式」之利用熱電洞注入以進行清除之清除方式(熱電洞注入清除方式)；及稱為「FN方式」之利用FN(Fowler Nordheim)穿隧以進行清除之清除方式(穿隧清除方式)。
BTBT方式之清除中，藉由將利用BTBT所產生之電洞(hole)注入至電荷累積部(ONO膜ON中之氮化矽膜NT)，而進行清除。例如，將如圖23之表之A欄或C欄之「清除動作電壓」所示之電壓(Vmg＝－6V、Vs＝6V、Vcg＝0V、Vd＝open、Vb＝0V)，施加至進行清除之選擇記憶體單元之各部位。藉此，利用BTBT現象產生電洞而使電場加速，而將電洞注入選擇記憶體單元之ONO膜ON中之氮化矽膜NT中，藉此而使記憶電晶體之臨界電壓下降。亦即，記憶電晶體成為清除狀態。
於FN方式之清除中，例如，將如圖23之表之B欄或D欄之「清除動作電壓」所示之電壓(Vmg＝12V、Vs＝0V、Vcg＝0V、Vd＝0V、Vb＝0V)，施加於進行清除之選擇記憶體單元之各部位，於選擇記憶體單元中，使電洞從記憶體閘極電極MG穿隧，而注入至ONO膜ON中之氮化矽膜NT，藉此而進行清除。此時，電洞利用FN穿隧(FN穿隧效應)，從記憶體閘極電極MG穿隧氧化矽膜OX2(參考圖3)，而注入至ONO膜ON中，並被ONO膜ON中之氮化矽膜NT中之陷阱能階捕捉，結果，使得記憶電晶體之臨界電壓下降。亦即，記憶電晶體成為清除狀態。
又，FN方式之清除中，亦可藉由從半導體基板SB使電洞穿隧而注入至ONO膜ON中之氮化矽膜NT以進行清除，於此情形時，清除動作電壓可設為如使圖23之表之B欄或D欄之「清除動作電壓」之正負產生反轉之電壓。
於讀取時，例如可將如圖23之表之A欄、B欄、C欄或D欄之「讀取動作電壓」所示之電壓，施加於進行讀取之選擇記憶體單元之各部位。藉由將讀取時之施加於記憶體閘極電極MG之電壓Vmg，設為寫入狀態之記憶電晶體之臨界電壓與清除狀態之臨界電壓之間之值，可判斷寫入狀態與清除狀態。
＜本實施形態之效果＞ 以下，說明本實施形態之製造方法及半導體裝置之效果。
於MONOS記憶體中，利用以於由半導體膜所成之閘極電極上所形成之金屬矽化物層作為配線，可實現閘極電極之低電阻化。又，與MISFET之源極・汲極區的上表面相接觸而形成之金屬矽化物層具有拉伸應力時，可誘發往通道區之拉伸應力，而提升MISFET特性。具體而言，可提升通道移動度。因此，藉由構成記憶體單元及其周邊電路之MISFET之各自的源極・汲極區上之金屬矽化物層之拉伸應力，可提升記憶體單元之寫入・清除速度。為了提高金屬矽化物層之拉伸應力，於半導體裝置之製造程序中，可以例如450～600℃左右之高溫，進行用以形成該金屬矽化物層而進行之熱處理。
在此，於未進行閘極後製製程之半導體裝置之製造方法，亦即，未形成虛擬閘極電極且未進行閘極電極置換之製造方法中，於在源極・汲極區上形成金屬矽化物層之製程中，在MISFET之閘極電極上亦形成金屬矽化物層。於藉由如此之閘極前製製程形成半導體元件之情形時，因於金屬矽化物層之形成後，未進行研磨閘極電極上部之製程，故閘極電極上部之該金屬矽化物層，於半導體裝置之完成後仍留下來。
此情形時，為了提高於源極・汲極區上所形成之金屬矽化物層之拉伸應力以提升MISFET之特性，而以例如450～600℃左右之高溫進行形成金屬矽化物層時之熱處理時，於閘極電極上之金屬矽化物層，亦產生高拉伸應力。此時，當於半導體基板上設有MONOS記憶體時，則會產生MONOS記憶體之動作速度下降之問題。
亦即，構成MONOS記憶體之MISFET之閘極電極上部之金屬矽化物層，係用作為達成該閘極電極低電阻化之配線。如上所述，當該閘極電極上之金屬矽化物層之拉伸應力變大時，該金屬矽化物層容易斷裂。因此，若MONOS記憶體之閘極電極上之金屬矽化物層斷裂，則產生閘極電極之電阻值明顯上升，MONOS記憶體之動作速度下降之問題。如此，於使用閘極前製製程，形成包含記憶體單元之半導體裝置之情形時，就防止金屬矽化物層斷裂之觀點而言，「對元件施予拉伸應力以提升元件特性」係困難之事。
又，MONOS記憶體之源極・汲極區與周邊電路區之MISFET之閘極電極及源極・汲極區之各自上部之金屬矽化物層，並非用作為配線。又，對於MONOS記憶體之源極・汲極區與周邊電路區之MISFET之閘極電極及源極・汲極區，可分別以較MONOS記憶體之閘極電極為短之間隔接觸插塞連接。因此，即使MONOS記憶體之源極・汲極區與周邊電路區之高耐壓或低耐壓之MISFET之閘極電極及源極・汲極區之各自上部之金屬矽化物層斷裂，對於該等電極或源極・汲極區容易供給期望電位，故幾乎不會產生元件特性下降之問題。
然而，MONOS記憶體之閘極電極(控制閘極電極及記憶體閘極電極)，為了提升記憶體單元之積體度而以高密度並排配置複數個，故難以於短週期設置用以將接觸插塞連接至閘極電極之供電部。因此，因連接至該閘極電極之複數接觸插塞彼此之間隔變得非常長，若未將記憶體單元之閘極電極上之金屬矽化物層用作為配線，則閘極電極成高電阻化，而記憶體單元之動作變慢。
相對於此，於使用閘極後製製程形成MISFET之半導體裝置之製造程序中，於形成記憶體單元及其他之MISFET之閘極電極或虛擬閘極電極，並形成源極・汲極區上之金屬矽化物層之後，進行將該等閘極電極上部之一部分加以去除之製程。此時，因各閘極電極上之金屬矽化物層被去除，故有必要再度形成金屬矽化物層，以作為閘極電極上之配線，或作為用以減少閘極電極與接觸插塞之接觸電阻之緩和層。
亦即，於藉由閘極後製製程形成半導體裝置之情形時，可分別以不同製程，形成源極・汲極區上之金屬矽化物層與閘極電極上之金屬矽化物層。本發明人著眼於此而得知：藉由以不同條件之金屬矽化物化製程，形成源極・汲極區上之高拉伸應力之金屬矽化物層與記憶體單元之閘極電極上之低拉伸應力之金屬矽化物層，可提升各半導體元件之特性且能防止記憶體單元之動作速度下降。
亦即，本實施形態中，於使用圖13及圖14說明之製程中，藉由以較高溫度進行第1熱處理，而於源極・汲極區上，形成高拉伸應力之金屬矽化物層S1。藉此，可分別提升MONOS記憶體之記憶體單元MC(參考圖22)及周邊電路區1B之MISFETQ1(參考圖22)之特性。此時，雖於記憶體閘極電極MG上形成高拉伸應力之金屬矽化物層S1，但藉由使用圖16說明之研磨製程，將記憶體閘極電極MG上之金屬矽化物層S1予以去除。因此，於記憶體閘極電極MG上，未留下容易斷裂之金屬矽化物層S1。
又，於使用圖20及圖21說明之製程中，藉由以較低溫度進行第2熱處理，而分別於控制閘極電極CG及記憶體閘極電極MG上，形成低拉伸應力之金屬矽化物層S2。亦即，可分別於MONOS記憶體之記憶體單元MC(圖22參考)之控制閘極電極CG及記憶體閘極電極MG之上，形成不易斷裂之金屬矽化物層S2。
因此，於本實施形態中，可於源極・汲極區上形成高拉伸應力之金屬矽化物層S1，且分別於記憶體單元MC之控制閘極電極CG及記憶體閘極電極MG上形成低拉伸應力之金屬矽化物層S2。因此，可提升包含記憶體單元MC及MISFETQ1之各半導體元件之特性並防止記憶體單元MC之動作速度下降。藉此，可提升半導體裝置之性能，且提升半導體裝置之可靠度。
於本實施形態中，因使鎳(Ni)及白金(Pt)之合金與半導體反應而形成金屬矽化物層S1、S2，因此藉由白金偏析量之差異，可判斷金屬矽化物層S1與金屬矽化物層S2之各形成製程中之熱處理溫度之差異、及該溫度所導致之金屬矽化物層S1與金屬矽化物層S2之各拉伸應力之差異。如上所述，其原因係由於用於形成各金屬矽化物層S1、S2所進行之熱處理之溫度差，而導致各金屬矽化物層S1、S2之各內部之白金偏析量產生差異。
亦即，藉由以較高溫度進行之第1熱處理所形成之金屬矽化物層S1內之白金，大多於金屬矽化物層S1內往下方擴散，相對於此，以較第1熱處理為低之溫度進行之第2熱處理所形成之金屬矽化物層S2內之白金，往金屬矽化物層S2內之下方之擴散量為少。因此，金屬矽化物層S1底面每單位面積之白金量，多於金屬矽化物層S2底面之每單位面積之白金量，而金屬矽化物層S1上表面每單位面積之白金量，少於金屬矽化物層S2上表面每單位面積之白金量。因此，以不同溫度所形成之金屬矽化物層S1、S2，如上所述於白金偏析量產生差異。
以下，說明因金屬矽化物層內之白金之偏析量產生差異，而使MISFET特性改變之理由，及金屬矽化物層斷裂之易產生性改變之理由。
於本實施形態中，藉由以高溫形成源極・汲極區上之金屬矽化物層S1，使得白金(Pt)於金屬矽化物層S1與半導體基板SB之界面產生偏析，而於金屬矽化物層S1內優先形成(010)定向之NiSi膜。本發明人藉由實驗得知，(010)定向之NiSi膜成為拉伸應力大之膜，並得知，若從源極・汲極區上之金屬矽化物層對n通道型MISFET之通道施加拉伸應力，則可提升n通道型MISFET之通道移動度。
又，p通道型MISFET中，當通道方向為＜100＞之情形時，因無應力靈敏度，故移動度不會惡化。又，p通道型MISFET中，當通道方向為＜110＞之情形時，源極・汲極區因成為由高度高於半導體基板的主面之SiGe所成之隆起構造，故無應力導致劣化之問題，可適用本實施形態之構成。
控制閘極電極及記憶體閘極電極之各自上方之金屬矽化物層之斷裂所導致之電阻上升，會造成元件特性劣化。相對於此，於本實施形態中，藉由以400℃以下之低溫形成圖22所示之金屬矽化物層S2，而可抑制白金往金屬矽化物層S2與控制閘極電極CG或記憶體閘極電極MG之界面之偏析，可防止形成(010)定向。亦即，金屬矽化物層S1之每單位體積之(010)定向顆粒的數目，較金屬矽化物層S2之每單位體積之(010)定向顆粒的數目為多。結果，相較於金屬矽化物層S1，可形成應力小，且對斷裂具高強度之金屬矽化物層S2。
又，於本實施形態中，藉由使用白金作為金屬矽化物層S1、S2材料之一部分，而可提升金屬矽化物層S1、S2之耐熱性。藉此，可防止記憶體單元MC之控制閘極電極CG及記憶體閘極電極MG之各自上方之金屬矽化物層S2產生斷裂。
又，將控制閘極電極CG及記憶體閘極電極MG之各自上方之金屬矽化物層S2之形成溫度加以降低之理由，尚有如下理由。亦即，於金屬矽化物層S2之形成時，因於周邊電路區1B形成作為金屬閘極電極之閘極電極G1，因此，若以高溫進行金屬矽化物層S2之形成時之第2熱處理，則有閘極電極G1內之金屬擴散至MISFETQ1之閘極絕緣膜內使使電晶體劣化之疑慮。為了防止產生如此之元件劣化，故金屬矽化物層S2之形成時之溫度，宜設為400℃以下之低溫。
＜變形例1＞ 圖24顯示作為本實施形態之半導體裝置之變形例1之MONOS記憶體之記憶體單元MC1之剖面圖。圖24中，與圖22相同，顯示記憶體單元區1A及周邊電路區1B。
圖24所示之記憶體單元MC1，與圖22所示之記憶體單元MC相同，具有相互絕緣且相鄰之控制閘極電極CG及記憶體閘極電極MG。又，於記憶體閘極電極MG與半導體基板SB之間，形成ONO膜ON1。在此，與圖22不同，係圖示ONO膜ON1之堆疊構造。亦即，記憶體閘極電極MG之正下方之ONO膜ON1，係由於半導體基板SB上依序形成之氧化矽膜OX1、氮化矽膜NT及氧化矽膜OX2之堆疊膜所構成。
相對於此，於控制閘極電極CG與記憶體閘極電極MG之間，並非形成ONO膜ON1，而是形成不含用為電荷累積部之膜(例如氮化矽膜)之絕緣膜IF11。絕緣膜IF11如由氧化矽膜所構成。
亦即，於控制閘極電極CG與記憶體閘極電極MG間所形成之絕緣膜IF11，不同於記憶體閘極電極MG正下方之ONO膜ON1，係不具有電荷累積部，就此點而言，本變形例與使用圖22說明之構造不同。因此，ONO膜ON1不具有Ｌ字型剖面。在此，Pt(白金)於金屬矽化物層S1底面，相較於金屬矽化物層S2底面產生較多偏析，金屬矽化物層S1相較於金屬矽化物層S2，拉伸應力為大。如此，於包含具有ONO膜ON1及絕緣膜IF11之記憶體單元MC1之半導體裝置中，可得到與以圖1～圖22所述效果為相同之效果。
於形成本變形例之構造之製程中，例如，使用如下之製造方法。亦即，於半導體基板SB上依序形成ONO膜ON1及多晶矽膜之後，加工該多晶矽膜及ONO膜ON1，而形成記憶體閘極電極MG。其後，於記憶體閘極電極MG之一側之側壁，形成膜厚較小之側壁狀之絕緣膜IF11，接著，利用於半導體基板SB上沉積多晶矽膜而覆蓋記憶體閘極電極MG。
其後，利用回蝕該多晶矽膜，而於記憶體閘極電極MG之側壁，自我對準地形成側壁狀之控制閘極電極CG。其後之製程，亦即，層間絕緣膜IL1之形成、控制閘極電極CG及記憶體閘極電極MG上表面之研磨製程、及形成各金屬矽化物層S1、S2之製程，與以圖16～圖22說明之製程同樣進行。藉此，可得到圖24所示之構造。
＜變形例2＞ 圖25顯示作為本實施形態之半導體裝置之變形例2之MONOS記憶體之記憶體單元MC2之剖面。圖25中，與圖22相同，顯示記憶體單元區1A及周邊電路區1B。
圖25所示之記憶體單元MC2，與該變形例1相同，於控制閘極電極CG與記憶體閘極電極MG之間，具有不含電荷累積部之絕緣膜IF11。本變形例於控制閘極電極係藉由沿著半導體基板SB主面及記憶體閘極電極MG側壁而沉積之膜所成之點，與圖22及圖24所示之構造不同。
亦即，本變形例中，控制閘極電極CG之一部分，沿著半導體基板SB上表面延伸，其他之一部分，則沿著記憶體閘極電極MG側壁延伸。如此形狀之控制閘極電極CG，可於該變形例1之製造程序中，藉由於加工多晶矽膜而形成控制閘極電極CG時，以該加工將留下之多晶矽膜之寛度加大而形成。又，如此形狀之控制閘極電極CG，可於該變形例1之製造程序中，藉由以加工使成為控制閘極電極CG之多晶矽膜之膜厚變小而形成。
在此，Pt(白金)於金屬矽化物層S1底面，相較於金屬矽化物層S2底面產生較多偏析，金屬矽化物層S1相較於金屬矽化物層S2，拉伸應力為大。如此，於包含具有ONO膜ON1及絕緣膜IF11之記憶體單元MC2之半導體裝置中，亦可得到與以圖1～圖22所述效果為相同之效果。
＜變形例3＞ 圖26顯示作為本實施形態之半導體裝置之變形例3之MONOS記憶體之記憶體單元MC3之剖面。圖26中，與圖22相同，顯示記憶體單元區1A及周邊電路區1B。
圖26所示之記憶體單元MC3，與使用圖22所述之構造相同，於控制閘極電極CG與記憶體閘極電極MG間、及記憶體閘極電極MG與半導體基板SB間，具有包含電荷累積部之絕緣膜。但是，於控制閘極電極CG與記憶體閘極電極MG間所設之ONO膜ON2、及於記憶體閘極電極MG與半導體基板SB間所形成之ONO膜ON1，係由不同膜所形成。就此點而言，本變形例與圖22所示構造不同。亦即，於控制閘極電極CG與記憶體閘極電極MG間所設之ONO膜ON2、及於記憶體閘極電極MG與半導體基板SB間所形成之ONO膜ON1，因非成為一體，故ONO膜ON1不具有Ｌ字型剖面。
圖26所示之本變形例之記憶體單元MC3之構造，於該變形例1之製造程序中，可藉由形成ONO膜ON2以取代絕緣膜IF11(參考圖24)而得。ONO膜ON2係從記憶體閘極電極MG側壁朝向控制閘極電極CG側壁側，依序將氧化矽膜OX3、氮化矽膜NT1及氧化矽膜OX4堆疊而成之膜。在此，Pt(白金)於金屬矽化物層S1之底面，相較於金屬矽化物層S2底面產生較多偏析，金屬矽化物層S1相較於金屬矽化物層S2，拉伸應力為大。如此，於包含具有ONO膜ON1及ON2之記憶體單元MC3之半導體裝置中，亦可得到與以圖1～圖22所述效果為相同之效果。
(實施形態2) 以下，與該實施形態1不同，使用27～圖29，說明形成單一閘極型MONOS記憶體，分別製成將源極・汲極區上之金屬矽化物層、與單一閘極電極上部之金屬矽化物層。圖27～圖29係說明本實施形態之半導體裝置之製造程序之剖面圖。圖27～圖29中，與圖1～圖22相同，顯示記憶體單元區1A及周邊電路區1B。
於本實施形態之製造程序中，首先，如圖27所示，於半導體基板SB上，依序形承絕緣膜IF1、多晶矽膜PS1之後，使用光微影技術及蝕刻法，加工多晶矽膜PS1及絕緣膜IF1。藉此，留下周邊電路區1B之多晶矽膜PS1及絕緣膜IF1，而去除記憶體單元區1A之多晶矽膜PS1及絕緣膜IF1。其後，於半導體基板SB主面之全面上，形成ONO膜ON。ONO膜On係依序堆疊氧化矽膜OX1、氮化矽膜NT及氧化矽膜OX2所成之堆疊膜。
其次，如圖28所示，藉由在ONO膜ON上形成多晶矽膜之後，加工該多晶矽膜及ONO膜ON，而於記憶體單元區1A，形成由該多晶矽膜所成之控制閘極電極CG。此時，ONO膜ON留於控制閘極電極CG與半導體基板SB之間，於記憶體單元區1A中未被控制閘極電極CG所覆蓋之區域中，露出半導體基板SB上表面。又，將周邊電路區1B之該多晶矽膜及ONO膜ON去除，而露出多晶矽膜PS1。
其次，如圖29所示，藉由進行與使用圖11～圖22所述之製程相同之製程，而形成本實施形態之半導體裝置，該半導體裝置於記憶體單元區1A具有作為單一閘極型MONOS記憶體之記憶體單元MC4，於周邊電路區1B具有MISFETQ1。
亦即，加工周邊電路區1B之多晶矽膜PS1而形成虛擬閘極電極後，再形成控制閘極電極CG及該虛擬閘極電極之各旁側之側壁及源極・汲極區，其後，於該源極・汲極區上形成金屬矽化物層S1。接著，形成層間絕緣膜IL1，利用研磨層間絕緣膜IL1上表面，而使控制閘極電極CG及該虛擬閘極電極之各自的上表面露出。此時，即使於控制閘極電極CG上表面形成金屬矽化物層S1，但藉由該研磨製程，而去除控制閘極電極CG上之金屬矽化物層S1。
其後，去除虛擬閘極電極而更換成金屬閘極電極之後，於控制閘極電極CG上表面，形成應力小之金屬矽化物層S2。接著，形成層間絕緣膜IL2及複數之接觸插塞。藉此，得到圖29所示之構造。
與該實施形態1不同，記憶體單元MC4除了控制閘極電極CG外，不具有閘極電極。記憶體單元MC4之寫入動作及清除動作，例如利用福勒-諾德海姆型通道現象。又，亦可使用熱電子或熱電洞進行寫入動作或清除動作。例如於記憶體單元MC4之寫入動作時，因為對記憶體單元MC4施加高電位差(12V左右)，故構成記憶體單元MC4之MONOS型電晶體，需有相對高之耐壓。
其次，說明記憶體單元MC4之清除、寫入及讀取動作。
首先，從清除動作開始說明。例如，考慮將累積於記憶體單元MC4之資料加以清除之情形。將所選擇之p型井電位設為1.5V；將控制閘極電極CG電位設為－8.5V；將源極區電位設為1.5V；將汲極區設為浮動。如此一來，於記憶體單元MC4之控制閘極電極CG下之電荷累積部(亦即氮化矽膜NT)所累積之電荷，被吸引至半導體基板SB側，而使資料被清除。
其次，說明寫入動作。例如，考慮對記憶體單元MC4寫入資料之情形。將所選擇之p型井電位設為－10.5V；將控制閘極電極CG電位設為1.5V；將源極區電位設為－10.5V；將汲極區設為浮動。如此一來，對控制閘極電極CG下之電荷累積部注入電荷，而進行資料之寫入。
其次，說明讀取動作。例如，假設對記憶體單元MC4寫入資料“1”而使電晶體之臨界電壓變高。於讀出記憶體單元MC4之資料時，將所選擇之p型井電位設為－2V；將控制閘極電極CG電位設為0V；將源極區電位設為0V；將汲極區電位設為1V。藉此，讀取記憶體單元MC4之資料。此情形時，因為寫入資料“1”之記憶體單元MC4之臨界電壓，高於寫入資料“0”之記憶體單元MC4之臨界電壓，故可讀取資訊。
於本實施形態中，雖與該實施形態1不同，並未設置記憶體閘極電極，但可得到與該實施形態1相同之效果。
亦即，因為使用閘極後製製程，故記憶體單元MC4及MISFETQ1之各自的源極・汲極區上之金屬矽化物層S1與控制閘極電極CG上之金屬矽化物層S2，可藉由各別之製程形成。
在此，Pt(白金)於金屬矽化物層S1底面，相較於金屬矽化物層S2底面產生較多偏析，金屬矽化物層S1相較於金屬矽化物層S2而言，拉伸應力為大。因此，藉由使與源極・汲極區相接觸之金屬矽化物層S1之拉伸應力，大於控制閘極電極CG上之金屬矽化物層S2之拉伸應力，可提升各電晶體之特性。又，藉由使控制閘極電極CG上之金屬矽化物層S2之拉伸應力，小於與較源極・汲極區相接觸之金屬矽化物層S1之拉伸應力，可防止金屬矽化物層S2之斷裂。
以上，根據實施形態具體說明本發明人之發明，但本發明不限於該實施形態，於不超出其主旨之範圍內，當然可做各種變更。
此外，以下記載實施形態所記載內容之一部分。
(1) 一種半導體裝置，其具有記憶體單元，該記憶體單元包含： 半導體基板； 第1閘極電極，隔著第1絕緣膜形成於該半導體基板上； 第2閘極電極，隔著內部具有電荷累積部之第2絕緣膜，形成於該第1閘極電極之側壁； 第1源極・汲極區，形成於該半導體基板的主面； 第1金屬矽化物層，與該第1源極・汲極區的上表面相接觸而形成； 第2金屬矽化物層，與該第1閘極電極的上表面相接觸而形成；及 第3金屬矽化物層，與該第2閘極電極的上表面相接觸而形成， 該第2閘極電極隔著該第2絕緣膜形成於該半導體基板上， 該第1～第3金屬矽化物層含有白金， 該第1金屬矽化物層的底面每單位面積之白金量，多於該第2金屬矽化物層及該第3金屬矽化物層各自的底面之每單位面積之白金量。
(2) 一種半導體裝置，其具有記憶體單元，該記憶體單元包含： 半導體基板； 第1閘極電極，隔著內部具有電荷累積部之第1絕緣膜，形成該半導體基板上； 第1源極・汲極區，形成於該半導體基板的主面； 第1金屬矽化物層，與該第1源極・汲極區的上表面相接觸而形成；及 第2金屬矽化物層，與該第1閘極電極的上表面相接觸而形成， 該第2閘極電極隔著該第2絕緣膜形成於該半導體基板上， 該第1及第2金屬矽化物層含有白金， 該第1金屬矽化物層的底面每單位面積之白金量，多於該第2金屬矽化物層的底面每單位面積之白金量。
(3) 一種半導體裝置，其為於(2)記載之半導體裝置中， 該第1金屬矽化物層之拉伸應力，大於該第2金屬矽化物層之拉伸應力。
1A‧‧‧記憶體單元區
1B‧‧‧周邊電路區
CG‧‧‧控制閘極電極
CP‧‧‧接觸插塞
DF‧‧‧擴散區
DG‧‧‧虛擬閘極電極
EX‧‧‧延伸區
G1‧‧‧閘極電極
GI‧‧‧閘極絕緣膜
HK‧‧‧絕緣膜
IF1～IF11‧‧‧絕緣膜
IL1、IL2‧‧‧層間絕緣膜
MC、MC1～MC4‧‧‧記憶體單元
MF1、MF2‧‧‧金屬膜
MG‧‧‧記憶體閘極電極
NT、NT1‧‧‧氮化矽膜
ON、ON1、ON2‧‧‧ONO膜
OX1～OX4‧‧‧氧化矽膜
PR1～PR2‧‧‧光阻膜
PS1～PS3‧‧‧矽膜
Q1‧‧‧MISFET
SB‧‧‧半導體基板
S1、S2‧‧‧金屬矽化物層
ST‧‧‧元件分離區
SW‧‧‧側壁
TN‧‧‧金屬膜
【圖1】實施形態1之半導體裝置之製造程序中之剖面圖。 【圖2】接續圖1之半導體裝置之製造程序中之剖面圖。 【圖3】接續圖2之半導體裝置之製造程序中之剖面圖。 【圖4】接續圖3之半導體裝置之製造程序中之剖面圖。 【圖5】接續圖4之半導體裝置之製造程序中之剖面圖。 【圖6】接續圖5之半導體裝置之製造程序中之剖面圖。 【圖7】接續圖6之半導體裝置之製造程序中之剖面圖。 【圖8】接續圖7之半導體裝置之製造程序中之剖面圖。 【圖9】接續圖8之半導體裝置之製造程序中之剖面圖。 【圖10】接續圖9之半導體裝置之製造程序中之剖面圖。 【圖11】接續圖10之半導體裝置之製造程序中之剖面圖。 【圖12】接續圖11之半導體裝置之製造程序中之剖面圖。 【圖13】接續圖12之半導體裝置之製造程序中之剖面圖。 【圖14】接續圖13之半導體裝置之製造程序中之剖面圖。 【圖15】接續圖14之半導體裝置之製造程序中之剖面圖。 【圖16】接續圖15之半導體裝置之製造程序中之剖面圖。 【圖17】接續圖16之半導體裝置之製造程序中之剖面圖。 【圖18】接續圖17之半導體裝置之製造程序中之剖面圖。 【圖19】接續圖18之半導體裝置之製造程序中之剖面圖。 【圖20】接續圖19之半導體裝置之製造程序中之剖面圖。 【圖21】接續圖20之半導體裝置之製造程序中之剖面圖。 【圖22】接續圖21之半導體裝置之製造程序中之剖面圖。 【圖23】「寫入」、「清除」及「讀取」時對選擇記憶體單元各部位之電壓施加條件之一例表。 【圖24】實施形態1之變形例1之半導體裝置之剖面圖。 【圖25】實施形態1之變形例2之半導體裝置之剖面圖。 【圖26】實施形態1之變形例3之半導體裝置之剖面圖。 【圖27】實施形態2之半導體裝置之製造程序中之剖面圖。 【圖28】接續圖27之半導體裝置之製造程序中之剖面圖。 【圖29】接續圖28之半導體裝置之製造程序中之剖面圖。
無
1A‧‧‧記憶體單元區
1B‧‧‧周邊電路區
CG‧‧‧控制閘極電極
DF‧‧‧擴散區
EX‧‧‧延伸區
G1‧‧‧閘極電極
GI‧‧‧閘極絕緣膜
HK‧‧‧絕緣膜
IF4、IF7、IF10‧‧‧絕緣膜
IL1‧‧‧層間絕緣膜
MC‧‧‧記憶體單元
MG‧‧‧記憶體閘極電極
ON‧‧‧ONO膜
Q1‧‧‧MISFET
SB‧‧‧半導體基板
S1、S2‧‧‧金屬矽化物層
ST‧‧‧元件分離區
SW‧‧‧側壁
TN‧‧‧金屬膜

Claims (20)

  1. 一種半導體裝置之製造方法，該半導體裝置具備非揮發性記憶體之記憶體單元，該半導體裝置之製造方法包含： (a)製程，準備半導體基板； (b)製程，設置：第1閘極電極，隔著第1絕緣膜形成於該半導體基板上；第2閘極電極，隔著於內部具有該電荷累積部之第2絕緣膜形成於該半導體基板上；及第3絕緣膜，介設於該第1閘極電極及該第2閘極電極之間；並以夾著該第1閘極電極與該第2閘極電極之方式，於該半導體基板的主面形成第1源極・汲極區； (c)製程，藉由以第1熱處理進行金屬矽化物化，而形成與該第1源極・汲極區的上表面相接觸之第1金屬矽化物層； (d)製程，於該(c)製程之後，於該半導體基板上形成層間絕緣膜； (e)製程，研磨該層間絕緣膜，使該第1閘極電極及該第2閘極電極之各自的上表面露出；及 (f)製程，於該(e)製程之後，藉由以第2熱處理進行金屬矽化物化，而形成與該第1閘極電極的上表面相接觸之第2金屬矽化物層、及與該第2閘極電極的上表面相接觸之第3金屬矽化物層， 該第1源極・汲極區、該第1閘極電極、該第2閘極電極及該第2絕緣膜，構成該記憶體單元， 該第2熱處理，以高於該第1熱處理之溫度進行。
  2. 如申請專利範圍第1項之半導體裝置之製造方法，其中， 該第1～第3金屬矽化物層含有白金， 該第1金屬矽化物層的底面之每單位面積之白金量，多於該第2金屬矽化物層及該第3金屬矽化物層各自的底面之每單位面積之白金量。
  3. 如申請專利範圍第1項之半導體裝置之製造方法，其中， 該第1金屬矽化物層之拉伸應力，大於該第2金屬矽化物層及該第3金屬矽化物層之各自的拉伸應力。
  4. 如申請專利範圍第1項之半導體裝置之製造方法，其中， 該第1～第3金屬矽化物層具有多結晶構造， 該第1金屬矽化物層內之每單位體積之(010)定向顆粒的數目，多於該第2金屬矽化物層及該第3金屬矽化物層各自的內部之每單位體積之(010)定向顆粒的數目。
  5. 如申請專利範圍第1項之半導體裝置之製造方法，其中， 該第1～第3金屬矽化物層含有白金， 該第1金屬矽化物層的上表面之每單位面積之白金量，少於該第2金屬矽化物層及該第3金屬矽化物層各自的上表面之每單位面積之白金量。
  6. 如申請專利範圍第1項之半導體裝置之製造方法，其中， 該(c)製程包含： (c1)製程，於該半導體基板上，形成含有鎳及白金之第1金屬膜； (c2)製程，藉由進行該第1熱處理，使該第1金屬膜與該半導體基板反應，而形成該第1金屬矽化物層；及 (c3)製程，於該(c2)製程之後，去除未反應之該第1金屬膜， 該(f)製程包含： (f1)製程，於該半導體基板上，形成含有鎳及白金之第2金屬膜； (f2)製程，藉由進行該第2熱處理，使該第2金屬膜與該第1閘極電極及該第2閘極電極反應，而形成該第2金屬矽化物層及該第3金屬矽化物層；及 (f3)製程，於該(f2)製程之後，去除未反應之該第2金屬膜。
  7. 如申請專利範圍第1項之半導體裝置之製造方法，其中， 該(b)製程包含： (b1)製程，於該半導體基板上，隔著該第1絕緣膜，形成包含第1半導體膜之該第1閘極電極； (b2)製程，以將該第1閘極電極之側壁及與該側壁相鄰而從該第1絕緣膜露出之該半導體基板予以覆蓋之方式，依序形成內部具有該電荷累積部之該第2絕緣膜及第2半導體膜； (b3)製程，藉由加工該第2半導體膜，而於該第1閘極電極之側壁，隔著該第2絕緣膜，形成包含該第2半導體膜之該第2閘極電極；及 (b4)製程，以夾著該第1閘極電極、該第2閘極電極、該第1絕緣膜及該第2絕緣膜之方式，於該半導體基板的主面形成第1源極・汲極區， 該第3絕緣膜構成該第2絕緣膜之一部分。
  8. 如申請專利範圍第7項之半導體裝置之製造方法，其中， 於該(b)製程中，於該半導體基板之第1區域，形成該第1絕緣膜、第1閘極電極、該第2絕緣膜、該第2閘極電極及該第1源極・汲極區，在與該第1區域不同之第2區域之該半導體基板上，隔著第4絕緣膜形成虛擬閘極電極，於該虛擬閘極電極旁之該半導體基板的主面，形成第2源極・汲極區， 於該(c)製程中，藉由以第1熱處理進行金屬矽化物化，而形成該第1金屬矽化物層、及與該第2源極・汲極區的上表面相接觸之第4金屬矽化物層， 於該(e)製程中，研磨該層間絕緣膜，使該第1閘極電極、該第2閘極電極及該虛擬閘極電極之各自的上表面， 更具有：(e1)製程，於該(e)製程之後且在該(f)製程之前，於藉由去除該虛擬閘極電極而形成溝槽之後，將金屬閘極電極埋入該溝槽內， 該第2源極・汲極區及該金屬閘極電極，構成場效電晶體。
  9. 如申請專利範圍第8項之半導體裝置之製造方法，其中， 該第1～第4金屬矽化物層含有白金， 該第4金屬矽化物層的底面每單位面積之白金量，多於該第2金屬矽化物層及該第3金屬矽化物層各自的底面之每單位面積之白金量。
  10. 一種半導體裝置之製造方法，該半導體裝置具備非揮發性記憶體之記憶體單元，該半導體裝置之製造方法包含： (a)製程，準備半導體基板； (b)製程，於該半導體基板上，隔著內部具有電荷累積部之第1絕緣膜，形成第1閘極電極，以夾著該第1閘極電極之方式，於該半導體基板的主面，形成第1源極・汲極區； (c)製程，藉由以第1熱處理進行金屬矽化物化，而形成與該第1源極・汲極區的上表面相接觸之第1金屬矽化物層； (d)製程，在該(c)製程之後，於該半導體基板上形成層間絕緣膜； (e)製程，研磨該層間絕緣膜，使該第1閘極電極的上表面露出；及 (f)製程，於該(e)製程之後，藉由以第2熱處理進行金屬矽化物化，而形成與該第1閘極電極的上表面相接觸之第2金屬矽化物層， 該第1源極・汲極區、該第1閘極電極及該第1絕緣膜，構成該記憶體單元， 該第2熱處理，係較該第1熱處理更高之溫度進行。
  11. 如申請專利範圍第10項之半導體裝置之製造方法，其中， 該第1及第2金屬矽化物層含有白金， 該第1金屬矽化物層的底面每單位面積之白金量，多於該第2金屬矽化物層的底面每單位面積之白金量。
  12. 如申請專利範圍第10項之半導體裝置之製造方法，其中， 該第1金屬矽化物層之拉伸應力，大於該第2金屬矽化物層之拉伸應力。
  13. 一種半導體裝置，其具有記憶體單元，該記憶體單元包含： 半導體基板； 第1閘極電極，隔著第1絕緣膜形成於該半導體基板上； 第2閘極電極，以與該第1閘極電極相鄰之方式，隔著內部具有電荷累積部之該第2絕緣膜，形成於該半導體基板上； 第3絕緣膜，介設於該第1閘極電極與該第2閘極電極之間； 第1源極・汲極區，形成於該半導體基板的主面； 第1金屬矽化物層，與該第1源極・汲極區的上表面相接觸而形成， 第2金屬矽化物層，與該第1閘極電極的上表面相接觸而形成；及 第3金屬矽化物層，與該第2閘極電極的上表面相接觸而形成， 該第1～第3金屬矽化物層含有白金， 該第1金屬矽化物層的底面每單位面積之白金量，多於該第2金屬矽化物層及該第3金屬矽化物層各自的底面之每單位面積之白金量。
  14. 如申請專利範圍第13項之半導體裝置，其中， 該第1金屬矽化物層之拉伸應力，大於該第2金屬矽化物層及該第3金屬矽化物層之各自的拉伸應力。
  15. 如申請專利範圍第13項之半導體裝置，其中， 該第1～第3金屬矽化物層具有多結晶構造， 該第1金屬矽化物層內之每單位體積之(010)定向顆粒的數目，多於該第2金屬矽化物層及該第3金屬矽化物層各自的內部之每單位體積之(010)定向顆粒的數目。
  16. 如申請專利範圍第13項之半導體裝置，其中， 該第1～第3金屬矽化物層含有白金， 該第1金屬矽化物層的上表面之每單位面積之白金量，少於該第2金屬矽化物層及該第3金屬矽化物層各自的上表面之每單位面積之白金量。
  17. 如申請專利範圍第13項之半導體裝置，其具有場效電晶體，該場效電晶體包含： 金屬閘極電極，隔著第4絕緣膜形成於該半導體基板上； 第2源極・汲極區，形成於該半導體基板的主面；及 第4金屬矽化物層，與該第2源極・汲極區的上表面相接觸而形成， 該第1～第4金屬矽化物層含有白金， 該第4金屬矽化物層的底面每單位面積之白金量，多於該第2金屬矽化物層及該第3金屬矽化物層各自的底面之每單位面積之白金量。
  18. 如申請專利範圍第17項之半導體裝置，其中， 該第4金屬矽化物層之拉伸應力，大於該第2金屬矽化物層及該第3金屬矽化物層之各自的拉伸應力。
  19. 如申請專利範圍第17項之半導體裝置，其中， 該第1～第4金屬矽化物層具有多結晶構造， 該第4金屬矽化物層內每單位體積之(010)定向顆粒的數目，多於該第2金屬矽化物層及該第3金屬矽化物層各自的內部之每單位體積之(010)定向顆粒的數目。
  20. 如申請專利範圍第17項之半導體裝置，其中， 該第1～第4金屬矽化物層含有白金， 該第4金屬矽化物層的上表面之每單位面積之白金量，少於該第2金屬矽化物層及該第3金屬矽化物層各自的上表面之每單位面積之白金量。
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