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TW201800957A - 泛用型串列匯流排電力傳輸裝置以及包含該裝置的行動裝置及裝置 - Google Patents

泛用型串列匯流排電力傳輸裝置以及包含該裝置的行動裝置及裝置

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TW201800957A
TW201800957A TW106101756A TW106101756A TW201800957A TW 201800957 A TW201800957 A TW 201800957A TW 106101756 A TW106101756 A TW 106101756A TW 106101756 A TW106101756 A TW 106101756A TW 201800957 A TW201800957 A TW 201800957A
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金濟國
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Abstract

一種泛用型串列匯流排電力傳輸裝置包括時脈訊號產生器，所述時脈訊號產生器在附接事件發生之前且在所述泛用型串列匯流排電力傳輸裝置以低功率模式運作時停止為雙重用途埠（DRP）產生時脈訊號，且在所述附接事件發生之後開始為所述雙重用途埠產生所述時脈訊號。

Description

泛用型串列匯流排電力傳輸裝置以及包含該裝置的行動裝置及裝置
本發明概念的實施例是有關於一種泛用型串列匯流排（universal serial bus，USB）電力傳輸裝置，且更具體而言，是有關於一種在附接事件發生之前在低電源模式中停止為雙重用途埠（dual-role port，DRP）產生時脈訊號、且在所述附接事件發生之後開始為所述雙重用途埠產生所述時脈訊號的泛用型串列匯流排電力傳輸裝置、以及包含該裝置的系統。
符合泛用型串列匯流排（USB）電力傳輸標準的泛用型串列匯流排電力傳輸裝置可用作雙重用途埠（DRP）、面向下游的埠（downstream facing port，DFP）、或面向上游的埠（upstream facing port，UFP）。
用作雙重用途埠的泛用型串列匯流排電力傳輸裝置在附接事件發生之前週期性地在面向下游的埠狀態與面向上游的埠狀態之間變遷。舉例而言，用作雙重用途埠的第一泛用型串列匯流排電力傳輸裝置對以下內容作出判斷第二泛用型串列匯流排電力傳輸裝置是否經由泛用型串列匯流排C型纜線總成連接至泛用型串列匯流排C型插座介面，此時上拉電阻器（pull-up resistor）及下拉電阻器（pull-down resistor）與泛用型串列匯流排C型插座介面中所包含的配置通道引腳CC1及CC2交替地連接，且因而用作雙重用途埠的泛用型串列匯流排電力傳輸裝置中所消耗的電源增加。
本發明概念的示例性實施例是有關於一種泛用型串列匯流排（USB）電力傳輸裝置，所述泛用型串列匯流排電力傳輸裝置包括時脈訊號產生器，所述時脈訊號產生器在附接事件發生之前且所述泛用型串列匯流排電力傳輸裝置以低電源模式運作時停止為雙重用途埠（DRP）產生時脈訊號，且在所述附接事件發生之後開始為所述雙重用途埠產生所述時脈訊號。
本發明概念的另一示例性實施例是有關於一種行動裝置，所述行動裝置包括：應用處理器；泛用型串列匯流排C型介面，用於與所述應用處理器通訊；以及控制電路，連接至所述泛用型串列匯流排C型介面，其中所述控制電路包括時脈訊號產生器，所述時脈訊號產生器在低電源模式中且在附接事件發生之前停止為雙重用途埠（DRP）產生時脈訊號，且在所述附接事件發生之後開始為所述雙重用途埠產生所述時脈訊號。
本發明概念的又一示例性實施例是有關於一種裝置，所述裝置包括：泛用型串列匯流排C型介面，用於經由泛用型串列匯流排纜線總成將所述裝置與第二裝置進行連接，所述泛用型串列匯流排纜線總成包括附接至至少一個插塞的纜線，其中所述泛用型串列匯流排C型介面包括一或多個開關，所述一或多個開關用於將所述泛用型串列匯流排C型介面操作為雙重用途埠（DRP）；以及控制電路，被配置成控制所述泛用型串列匯流排C型介面的所述一或多個開關，其中所述控制電路被配置成在所述泛用型串列匯流排C型介面處於低電源模式且同時所述第二裝置附接至所述泛用型串列匯流排C型介面之後產生用於對所述泛用型串列匯流排C型介面的所述開關中的至少一者進行開關的開關訊號，且被配置成在所述第二裝置附接至所述泛用型串列匯流排C型介面之前且所述泛用型串列匯流排C型介面處於所述低電源模式的同時禁止產生所述開關訊號及禁止對所述開關中的所述至少一者進行開關。
本說明書包括以下中所包含的資訊作為參考且併入本案中：於2015年4月3日公佈的泛用型串列匯流排（USB）C型纜線及連接器規範版本1.1（Universal Serial Bus (USB) Type-C Cable and Connector Specification Revision 1.1）（以下稱為「USB規範版本1.1」）。因此，除非本文中作出不同地闡述，否則版本1.1中所包含的用語及說明與本文中所述的用語及說明相同。本文中的泛用型串列匯流排電力傳輸裝置是包括泛用型串列匯流排電力傳輸來源裝置（USB power delivery source device）及泛用型串列匯流排電力傳輸接收點裝置（USB power delivery sink device）兩者的概念。
圖1A至圖1C示意性地示出包括泛用型串列匯流排電力傳輸裝置的系統。參考圖1A，第一泛用型串列匯流排電力傳輸裝置100可經由泛用型串列匯流排C型纜線總成1201連接至第二泛用型串列匯流排電力傳輸裝置200。
第一泛用型串列匯流排電力傳輸裝置100為包括泛用型串列匯流排C型插座介面（或泛用型串列匯流排C型介面101）的泛用型串列匯流排裝置，且可用作面向下游的埠（DFP）、雙重用途埠（DRP）、或面向上游的埠（UFP）。舉例而言，第一泛用型串列匯流排電力傳輸裝置100可實施為個人電腦（personal computer，PC）或行動裝置。
行動裝置可例如實施於以下裝置中：膝上型電腦、行動電話、智慧型電話、平板個人電腦、個人數位助理（personal digital assistant，PDA）、企業數位助理（enterprise digital assistant，EDA）、數位相機（digital still camera）、數位攝影機、可攜式多媒體播放機（portable multimedia player，PMP）、個人導航裝置或可攜式導航裝置（personal navigation device or portable navigation device，PND）、行動網際網路裝置（mobile internet device，MID）、可穿戴電腦、物聯網（internet of things，IoT）裝置、萬聯網（internet of everything，IoE）裝置、無人靶機（drone）、或電子書。
泛用型串列匯流排C型纜線總成1201可實施為泛用型串列匯流排全功能C型標準纜線總成、泛用型串列匯流排2.0C型纜線總成、泛用型串列匯流排C型至泛用型串列匯流排3.1標準A纜線總成、泛用型串列匯流排C型至泛用型串列匯流排2.0標準A纜線總成、泛用型串列匯流排C型至泛用型串列匯流排3.1標準B纜線總成、泛用型串列匯流排C型至泛用型串列匯流排2.0標準B纜線總成、泛用型串列匯流排C型至泛用型串列匯流排2.0迷你B纜線總成、泛用型串列匯流排C型至泛用型串列匯流排3.1微型B纜線總成、或泛用型串列匯流排C型至泛用型串列匯流排2.0微型B纜線總成。然而，泛用型串列匯流排C型纜線總成1201並非僅限於此。
第一泛用型串列匯流排電力傳輸裝置100可包括泛用型串列匯流排C型插座介面101、中央處理單元（central processing unit，CPU）103、電池104、電源管理積體電路（power management IC，PMIC）105、控制電路107、及記憶體裝置109。根據示例性實施例，第一泛用型串列匯流排電力傳輸裝置100可不包括電池104。根據示例性實施例，泛用型串列匯流排C型插座介面101、中央處理單元103、控制電路107、及記憶體裝置109可整合至晶片系統（system on chip，SoC），且所述晶片系統可用作應用處理器（application processor，AP）。
中央處理單元103可控制電源管理積體電路105、控制電路107、及記憶體裝置109。根據示例性實施例，控制電路107可與泛用型串列匯流排C型插座介面101整合於一起。
電池104可用作可再充電電池，且供應電池電壓至電源管理積體電路105。舉例而言，電池可實施為可撓性電池。
電源管理積體電路105可供應對應的運作電壓（或電源）至泛用型串列匯流排C型插座介面101、中央處理單元103、控制電路107、及記憶體裝置109中的每一者。電源管理積體電路105可包括電壓調節器，例如，低壓降（low drop out，LDO）電壓調節器。
當第一泛用型串列匯流排電力傳輸裝置100的運作模式為低電源模式或節電模式時，控制電路107可感測或偵測經由泛用型串列匯流排C型插座介面101輸入的至少一個電壓（例如，VBUS電壓、配置通道1（CC1）電壓、及/或配置通道2（CC2）電壓）的變化，並控制時脈訊號產生器，所述時脈訊號產生器在附接事件發生之前停止為雙用途埠（DRP）產生時脈訊號，且在附接事件發生之後開始為雙用途埠產生時脈訊號。如此一來，可降低第一泛用型串列匯流排電力傳輸裝置100的電源消耗。
記憶體裝置109可包括揮發性記憶體裝置及/或非揮發性記憶體裝置。揮發性記憶體裝置可包括隨機存取記憶體（random access memory，RAM）、動態隨機存取記憶體（dynamic RAM，DRAM）、及/或靜態隨機存取記憶體（static RAM，SRAM），且非揮發性記憶體裝置可包括唯讀記憶體（read only memory，ROM）及/或快閃記憶體。
泛用型串列匯流排C型纜線總成1201可包括包含第一插塞120的纜線140、第一包覆成形件（over-mold）130、及線材。舉例而言，第二泛用型串列匯流排電力傳輸裝置200可為充電器。舉例而言，當第二泛用型串列匯流排電力傳輸裝置200用作來源時，第一泛用型串列匯流排電力傳輸裝置100可用作接收點。
參考圖1B，第一泛用型串列匯流排電力傳輸裝置100可經由泛用型串列匯流排C型纜線總成1201連接至第三泛用型串列匯流排電力傳輸裝置300。根據示例性實施例，用作儲存裝置的第三泛用型串列匯流排電力傳輸裝置300可實施為固態驅動機或固態硬碟（solid state drive or solid state disk，SSD）、泛用型快閃儲存器（universal flash storage，UFS）、或硬碟驅動機（hard disk drive，HDD）。然而，第三泛用型串列匯流排電力傳輸裝置300並非僅限於此。舉例而言，當第一泛用型串列匯流排電力傳輸裝置100用作來源時，第三泛用型串列匯流排電力傳輸裝置300可用作接收點。
參考圖1C，第一泛用型串列匯流排電力傳輸裝置100可經由泛用型串列匯流排C型纜線總成1202連接至第四泛用型串列匯流排電力傳輸裝置400。
泛用型串列匯流排C型纜線總成1202可包括第一插塞120、第一包覆成形件130、纜線140、第二包覆成形件150、及第二插塞160。包覆成形件130及150中的每一者可包括泛用型串列匯流排C型纜線總成1201及1202中的每一者的運作所需的積體電路。
第四泛用型串列匯流排電力傳輸裝置400可作為包括泛用型串列匯流排C型插座介面101’的泛用型串列匯流排而用作面向下游的埠、雙重用途埠、或面向上游的埠。舉例而言，第四泛用型串列匯流排電力傳輸裝置400可實施為以上所述的個人電腦或行動裝置。舉例而言，第四電力傳輸裝置400在結構上可相同於或相似於第一泛用型串列匯流排電力傳輸裝置100。
根據示例性實施例，當第一泛用型串列匯流排電力傳輸裝置100用作面向下游的埠時，第四泛用型串列匯流排電力傳輸裝置400可用作面向上游的埠。當第一泛用型串列匯流排電力傳輸裝置100用作面向下游的埠時，第四泛用型串列匯流排電力傳輸裝置400可用作雙重用途埠。當第一泛用型串列匯流排電力傳輸裝置100用作雙重用途埠時，第四泛用型串列匯流排電力傳輸裝置400可用作面向上游的埠。
根據示例性實施例，當第一泛用型串列匯流排電力傳輸裝置100為用作面向下游的埠的第一雙重用途埠時，第四泛用型串列匯流排電力傳輸裝置400可為用作面向上游的埠的第二雙重用途埠。當第一泛用型串列匯流排電力傳輸裝置100為用作面向上游的埠的第一雙重用途埠時，第四泛用型串列匯流排電力傳輸裝置400可為用作面向下游的埠的第二雙重用途埠。舉例而言，當第一泛用型串列匯流排電力傳輸裝置100用作來源及接收點中的一者時，第四泛用型串列匯流排電力傳輸裝置400可用作來源及接收點中的另一者。
圖2示出在圖1A至圖1C中所示的泛用型串列匯流排C型插座介面。參考圖1A至圖1C以及圖2，泛用型串列匯流排C型插座介面101或101’可包括多個引腳A1至A12以及B1至B12。在泛用型串列匯流排規範版本1.1中闡述了所述多個引腳A1至A12以及B1至B12中的每一者的訊號名稱及說明，且因此將不再對其予以贅述。
圖3是根據本發明概念的示例性實施例的泛用型串列匯流排電力傳輸裝置的方塊圖，所述泛用型串列匯流排電力傳輸裝置在低電源模式中且在附接事件發生之前停止為雙重用途埠（DRP）產生時脈訊號，且在附接事件發生之後開始為雙重用途埠產生時脈訊號。
假設用作來源的泛用型串列匯流排電力傳輸裝置100或400及用作接收點的泛用型串列匯流排電力傳輸裝置400或100經由泛用型串列匯流排C型纜線總成1201或1202連接至彼此。泛用型串列匯流排C型纜線總成1201及1202包括主動纜線積體電路及Ra。Ra指代用於輸出VCONN的引腳（例如，CC2引腳55）與接地GND之間存在的電阻。此處，CC指代配置通道。VCONN為供應至不用於向泛用型串列匯流排C型纜線總成1201或1202供應電源的配置通道引腳（例如，CC2引腳55）的電壓，GND為返回電流路徑，且30為接地線。
圖3說明多個引腳VBUS、CC1、CC2、及GND，然而，未說明的其他引腳可連接至第一插塞120中所包含的對應引腳。VBUS引腳為在泛用型串列匯流排規範版本1.1中所定義的泛用型串列匯流排纜線匯流排電源的引腳，且引腳CC1及CC2用於偵測連接並用於配置泛用型串列匯流排C型纜線與連接器之間的介面。
泛用型串列匯流排C型插座介面101或101’包括多個金屬氧化物半導體場效電晶體（MOSFET）M1及M2、第一開關電路103、及第二開關電路105。泛用型串列匯流排C型插座介面101或101’可指代泛用型串列匯流排C型介面或連接器。
第一金屬氧化物半導體場效電晶體M1可因應於自控制電路107輸出的第一控制訊號CTR1而供應源電壓VBUS_SRC至VBUS引腳51。第二金屬氧化物半導體場效電晶體M2可因應於自控制電路107輸出的第二控制訊號CTR2而向內部供應經由VBUS引腳51所供應的接收點電壓VBUS_SNK。VBUS引腳51的電壓LVBUS可供應至控制電路107。舉例而言，控制電路107的一部分或全部可包含於在泛用型串列匯流排規範版本1.1中所闡述的連接及所標記纜線偵測、冷套接（cold-socket）、及VCONN控制。
第一開關電路103可包括第一開關103-1及第二開關103-2。第一開關103-1可因應於自控制電路107輸出的第一開關訊號SW1而供應VCONN至CC1引腳53或將CC1引腳53連接至第二開關103-2。第二開關103-2可因應於自控制電路107輸出的第三開關訊號SW而將上拉電阻器Rp及下拉電阻器Rd中的一者與第一開關103-1連接。第三開關訊號SW可用作雙重用途埠的開關訊號。第一開關電路103的電壓LCC1被供應至控制電路107。
第二開關電路105可包括第三開關105-1及第四開關105-2。第三開關105-1可因應於自控制電路107輸出的第二開關訊號SW2而供應VCONN至CC2引腳55或將CC2引腳55連接至第四開關105-2。第四開關105-2可因應於自控制電路107輸出的第三開關訊號SW而將上拉電阻器Rp及下拉電阻器Rd中的一者與第三開關105-1連接。第二開關電路105的電壓LCC2被供應至控制電路107。
當第一泛用型串列匯流排電力傳輸裝置100用作來源且第四泛用型串列匯流排電力傳輸裝置400用作接收點時，經由第一金屬氧化物半導體場效電晶體M1、VBUS引腳51、及第一線材10將源電壓VBUS_SRC供應至第四泛用型串列匯流排電力傳輸裝置400的VBUS引腳61。
在此種情形中，第一泛用型串列匯流排電力傳輸裝置100的上拉電阻器Rp及CC1引腳53經由第一開關電路103連接至彼此，CC1引腳53經由第二線材20連接至第四泛用型串列匯流排電力傳輸裝置400的CC1引腳63，且第四泛用型串列匯流排電力傳輸裝置400的CC1引腳63經由下拉電阻器Rd連接至接地。因此，第一開關電路103的電壓LCC1自5伏特下拉。
此外，在此種情形中，經由第三開關105-1將VCONN供應至與纜線中所包含的電阻器Ra連接的CC2引腳55。第四開關105-2連接至上拉電阻器Rp，且因此第二開關電路105的電壓LCC2維持為5伏特。
圖4說明雙重用途埠的開關訊號的波形。參考圖3及圖4，各別開關SW1-1、SW1-2、SW2-1、及SW2-2在正常模式中因應於雙重用途埠的第三開關訊號SW而交替地打開及關閉。由於第三開關訊號SW在高位準與低位準之間震盪或雙態觸變（toggle），因此在第一泛用型串列匯流排電力傳輸裝置100中會消耗電源。
圖5是圖3中所示控制電路的方塊圖，且圖6是圖5中所示賦能訊號產生器的詳細方塊圖。控制電路107可包括賦能訊號產生器500、內部暫存器507、遮罩電路511、類比電路513、內部時脈源515、及邏輯電路517。
在泛用型串列匯流排電力傳輸裝置100的低電源模式中，控制電路107在附接事件發生之前停止為雙重用途埠（DRP）產生內部時脈訊號CLK，且泛用型串列匯流排電力傳輸裝置100在泛用型串列匯流排電力傳輸裝置100根據（或基於）附接事件的發生而自低電源模式返回至正常模式之後，在正常模式中開始為雙重用途埠產生內部時脈訊號CLK。雙重用途埠的第三開關訊號SW是基於內部時脈訊號CLK而產生。
賦能訊號產生器500可偵測VBUS引腳51、CC1引腳53、及CC2引腳55中的至少一者的電壓的變化，且根據所述偵測的結果而產生指示附接事件是否發生的賦能訊號EN。
賦能訊號產生器500包括偵測電路501A、D型正反器505、以及第一反及閘電路509。偵測電路501A偵測VBUS引腳51、CC1引腳53、及CC2引腳55中的一者的電壓的變化，且輸出偵測訊號OUT2。D型正反器505包括用於接收偵測訊號OUT2的時脈端CK、用於接收輸入資料的輸入端D、及用於輸出反相鎖存資料的反相輸出端QB、以及用於接收運作模式訊號LPM的重設端CLR。
運作模式訊號LPM的值可儲存於內部暫存器507中。儲存於內部暫存器507中的運作模式訊號LPM的值可由I2 C介面來確定。舉例而言，第一引腳507-1可為連接至串列時脈線（serial clock line，SCL）的引腳，且第二引腳507-2可為連接至串列資料線（serial data line，SDA）的引腳。儘管在圖5中示出內部暫存器507，但內部暫存器507可使用經由串列時脈線輸入的串列時脈及經由串列資料線輸入的串列資料來確定及儲存運作模式訊號LPM的值。運作模式訊號LPM的值可被預設地確定為低位準L。圖1A中所示中央處理單元103可藉由控制I2 C介面而將儲存於內部暫存器507中的運作模式訊號LPM的值配置以對賦能訊號EN進行賦能或去能。
第一反及閘電路509對運作模式訊號LPM及反相輸出端QB的輸出訊號執行反及運算並產生賦能訊號EN。
如在圖5中所示，偵測電路501A包括第二反及閘電路502及或閘電路503，第二反及閘電路502對CC1引腳53的電壓LCC1及CC2引腳55的電壓LCC2執行反及運算，或閘電路503對第二反及閘電路502的輸出訊號OUT1及VBUS引腳51的電壓LVBUS執行或運算並輸出偵測訊號OUT2。
如在圖6中所示，根據某些實施例，偵測電路501B可包括第一偵測電路5010、第二偵測電路5011、第三偵測電路5012、第二反及閘電路502、及或閘電路503。在某些實施例中，偵測電路501A可被偵測電路501B取代。
第一偵測電路5010偵測VBUS引腳51的電壓LVBUS的變化並輸出第一偵測訊號DET1。亦即，第一偵測電路5010偵測VBUS引腳51的電壓LVBUS自低位準至高位準的變化，並輸出第一偵測訊號DET1。舉例而言，第一偵測電路5010在VBUS引腳51的電壓LVBUS大於第一參考電壓時輸出具有高位準的第一偵測訊號DET1。
第二偵測電路5011偵測CC1引腳53的電壓LCC1的變化，並輸出第二偵測訊號DET2。亦即，第二偵測電路5011偵測CC2引腳53的電壓LCC1自高位準至低位準的變化，並輸出第二偵測訊號DET2。舉例而言，第二偵測電路5011在CC1引腳53的電壓LCC1小於第二參考電壓時輸出具有低位準的第二偵測訊號DET2。
第三偵測電路5013偵測CC2引腳55的電壓LCC2的變化並輸出第三偵測訊號DET3。亦即，第三偵測電路5013偵測CC2引腳52的電壓LCC2自高位準至低位準的變化，並輸出第三偵測訊號DET3。舉例而言，第三偵測電路5013在CC2引腳55的電壓LCC2小於第二參考電壓時輸出具有低位準的第三偵測訊號DET3。
第二反及閘電路502對第二偵測訊號DET2及第三偵測訊號DET3執行反及運算。或閘電路503對第一偵測訊號DET1及第二反及閘電路502的輸出訊號OUT1執行或運算，並輸出偵測訊號OUT2。
返回圖5，遮罩電路511可根據賦能訊號EN的位準（例如，高位準或低位準）來傳送內部時脈訊號CLK至邏輯電路517，抑或傳送直流訊號（或固定時脈訊號）至邏輯電路517。
在對應的泛用型串列匯流排電力傳輸裝置（例如，泛用型串列匯流排電力傳輸裝置100）的低電源模式中發生附接事件之前，類比電路513在第一泛用型串列匯流排電力傳輸裝置100的低電源模式中被去能，且在第一泛用型串列匯流排電力傳輸裝置100因應於附接事件的發生而自低電源模式返回至正常模式時類比電路513被賦能。舉例而言，類比電路513可籠統地意指控制邏輯107中所包含的所有類比電路。
用作時脈訊號產生器的內部時脈源515因應於具有低位準的賦能訊號EN（即，賦能訊號EN被禁用）而停止產生內部時脈訊號CLK，且因應於具有高位準的賦能訊號EN（即，狀態的賦能訊號EN被啟用）而產生內部時脈訊號CLK。亦即，當第一泛用型串列匯流排電力傳輸裝置100處於低電源模式時，禁用賦能訊號EN，且當附接事件發生且第一泛用型串列匯流排電力傳輸裝置100返回至正常模式時，啟用賦能訊號EN。
當內部時脈訊號CLK自遮罩電路511供應至邏輯電路517時，邏輯電路517可產生第三開關訊號SW。
圖7示出圖3中所示第一泛用型串列匯流排電力傳輸裝置100的運作模式，且圖8示出圖3中所示第一泛用型串列匯流排電力傳輸裝置100中使用的訊號的運作時序圖。參考圖1至圖8，當在第四泛用型串列匯流排電力傳輸裝置400尚未連接至第一泛用型串列匯流排電力傳輸裝置100且運作模式訊號LPM處於低位準L時，D型正反器505的重設端CLR因應於或根據具有低位準L的運作模式訊號LPM而輸出具有低位準的輸出訊號Q以及具有高位準H的反相輸出訊號QB。
當運作模式訊號LPM處於低位準L時，第一反及閘電路509產生具有高位準H的賦能訊號EN。因此，類比電路513因應於具有高位準H的賦能訊號EN而進行賦能。內部時脈源515因應於具有高位準H的賦能訊號EN而進行賦能，藉此產生內部時脈訊號CLK。
遮罩電路11（例如，及閘）因應於具有高位準H的賦能訊號EN而供應內部時脈訊號CLK至邏輯電路517。因此，邏輯電路517可使用內部時脈訊號CLK來產生第三開關訊號SW。亦即，第一泛用型串列匯流排電力傳輸裝置100可為雙重用途埠產生第三開關訊號SW，且因此，第一泛用型串列匯流排電力傳輸裝置100可使用第三開關訊號SW來執行雙重用途埠。
圖8中所示的情形1（CASE1）對應於在第一泛用型串列匯流排電力傳輸裝置100進入低電源模式之前的運作模式。亦即，當運作模式訊號LPM處於低位準L時，賦能訊號EN處於高位準H，而無論VBUS引腳51的電壓LVBUS、CC1引腳53的電壓LCC1、及CC2引腳55的電壓LCC2如何。因此，內部時脈源515產生時脈訊號CLK且遮罩電路511供應時脈訊號CLK至邏輯電路517，且因此，第三開關訊號SW在高位準與低位準之間切換或震盪。因此，第一泛用型串列匯流排電力傳輸裝置100可使用第三開關訊號SW來執行雙重用途埠。
如在圖8中所示，在情形2（CASE2）中，在第四泛用型串列匯流排電力傳輸裝置400尚未連接至或附接至第一泛用型串列匯流排電力傳輸裝置100時，內部暫存器507輸出自低位準L變至高位準H的運作模式訊號LPM。
由於運作模式訊號LPM處於高位準H，因此D型正反器505的重設被釋放。然而，在第四泛用型串列匯流排電力傳輸裝置400尚未連接至第一泛用型串列匯流排電力傳輸裝置100時，VBUS引腳51的電壓LVBUS處於低位準L，且CC1引腳53的電壓LCC1及CC2引腳55的電壓LCC2兩者均處於高位準H。在該些條件下，第一偵測訊號DET1處於低位準L，且第二偵測訊號DET2及第三偵測訊號DET3兩者均處於高位準H。因此，第二反及閘電路502輸出具有低位準L的訊號OUT1，且或閘電路503輸出具有低位準L的偵測訊號OUT2。由於具有低位準L的偵測訊號OUT2輸入至D型正反器505的時脈端CL，D型正反器505的輸出訊號Q維持於低位準L且D型正反器505的反相輸出訊號QB維持於高位準H。
第一反及閘電路509因應於具有高位準H的運作模式訊號LPM以及D型正反器505的具有高位準H的反相輸出訊號QB而輸出具有低位準L的賦能訊號EN，且因此，類比電路513被去能且內部時脈源515被去能。內部時脈源515停止產生內部時脈訊號CKL。由於遮罩電路511將直流訊號（即，非雙態觸變時脈訊號）輸出至邏輯電路517，因此邏輯電路517不產生雙態觸變的第三開關訊號SW。因此，第一泛用型串列匯流排電力傳輸裝置100進入低電源模式，且不對雙重用途埠執行操作。
因此，在情形2中，類比電路513及內部時脈源515被去能，遮罩電路511輸出直流訊號，邏輯電路517輸出直流訊號，且因此在第一泛用型串列匯流排電力傳輸裝置100中消耗的電源可減少。
如在圖3中所示，在情形3（CASE3）中，當第四泛用型串列匯流排電力傳輸裝置400連接至第一泛用型串列匯流排電力傳輸裝置100時，即，當附接事件發生時，假設內部暫存器507輸出維持於高位準H的運作模式訊號LPM。此時，假設運作模式訊號LPM按照情形1（CASE1）®情形2（CASE2）®情形3（CASE3）的次序改變。
由於第四泛用型串列匯流排電力傳輸裝置400連接至或附接至第一泛用型串列匯流排電力傳輸裝置100，因此VBUS引腳51的電壓LVBUS或第一偵測訊號DET1自低位準變遷至高位準。
當VBUS引腳51的電壓LVBUS或第一偵測訊號DET1處於高位準時，或閘電路503輸出具有高位準的偵測訊號OUT2，而無論CC1引腳53的電壓LCC1及CC2引腳55的電壓LCC2如何。由於具有高位準H的偵測訊號OUT2供應至D型正反器505的時脈端CK，因此輸出具有高位準（H=1）的輸入資料作為輸出訊號Q，且輸出具有低位準L的反相輸出訊號QB。第一反及閘電路509因應於具有高位準H的運作模式訊號LPM及具有低位準L的反相輸出訊號QB而輸出具有高位準H的賦能訊號EN。亦即，第一泛用型串列匯流排電力傳輸裝置100自低電源模式返回至正常模式。
類比電路513因應於具有高位準H的賦能訊號EN而被賦能。此外，內部時脈源515因應於具有高位準H的賦能訊號EN而產生時脈訊號CLK。遮罩電路511供應內部時脈訊號CLK至邏輯電路517。邏輯電路517產生因應於雙態觸變的內部時脈訊號CLK而進行雙態觸變的第三開關訊號SW。因此，第一泛用型串列匯流排電力傳輸裝置100可因應於第三開關訊號SW而對雙重用途埠執行操作。
承上所述，假設運作模式訊號LPM按照情形1（CASE1）®情形4（CASE4）®情形5（CASE5）的次序改變。情形4（CASE4）中的第一泛用型串列匯流排電力傳輸裝置100的運作相同於情形2（CASE2）中的第一泛用型串列匯流排電力傳輸裝置100的運作。亦即，由於情形4（CASE4）中的D型正反器505的反相輸出訊號QB處於高位準H，因此賦能訊號EN處於低位準。因此，第一泛用型串列匯流排電力傳輸裝置100的運作模式為低電源模式。
在情形5（CASE5）中，當第四泛用型串列匯流排電力傳輸裝置400連接至以低電源模式運作的第一泛用型串列匯流排電力傳輸裝置100時，即當附接事件發生時，假設內部暫存器507輸出維持於高位準H的運作模式訊號LPM。
由於第四泛用型串列匯流排電力傳輸裝置400連接至第一泛用型串列匯流排電力傳輸裝置100，因此CC1引腳53及CC2引腳55中的至少一者的電壓（LCC1及/或LCC2）或偵測訊號DET2及DET3中的至少一者自高位準變遷至低位準。
當CC1引腳53及CC2引腳55中的至少一者的電壓（LCC1及/或LCC2）或偵測訊號DET2及DET3中的至少一者處於低位準L時，或閘電路503輸出具有高位準H的偵測訊號OUT2，而無論VBUS引腳51的電壓LVBUS如何。
由於具有高位準H的偵測訊號OUT2供應至D型正反器505的時脈端CK，因此輸出具有高位準（H=1）的輸入資料作為輸出訊號Q，且輸出具有低位準L的反相輸出訊號QB。第一反及閘電路509因應於具有高位準H的運作模式訊號LPM及具有低位準L的反相輸出訊號QB而輸出具有高位準H的賦能訊號EN。亦即，第一泛用型串列匯流排電力傳輸裝置100自低電源模式自動返回至正常模式。
類比電路513因應於具有高位準H的賦能訊號EN而被賦能。此外，內部時脈源515因應於具有高位準H的賦能訊號EN而產生內部時脈訊號CLK。遮罩電路511供應內部時脈訊號CLK至邏輯電路517。邏輯電路517因應於雙態觸變的時脈訊號CLK而產生進行雙態觸變的第三開關訊號SW。因此，第一泛用型串列匯流排電力傳輸裝置100可因應於第三開關訊號SW而對雙重用途埠執行操作。
圖9是闡述圖3中所示第一泛用型串列匯流排電力傳輸裝置100的運作的流程圖。參考圖1至圖9，如同自情形1（CASE1）至情形2（CASE2）的變遷或自情形1（CASE1）至情形4（CASE4）的變遷一般，第一泛用型串列匯流排電力傳輸裝置100自正常模式進入低電源模式（S110）。
當第一泛用型串列匯流排電力傳輸裝置100的運作模式為低電源模式時，控制電路107停止對雙重用途埠進行雙態觸變，即停止產生雙態觸變的第三開關訊號SW（S120）。
當第四泛用型串列匯流排電力傳輸裝置400連接至以低電源模式運作的第一泛用型串列匯流排電力傳輸裝置100（在S130中為是）時，控制電路107產生雙重用途埠的雙態觸變，即雙態觸變的第三開關訊號SW（S140）。當第四泛用型串列匯流排電力傳輸裝置400不連接至以低電源模式運作的第一泛用型串列匯流排電力傳輸裝置100（在S130中為否）時，控制電路107繼續執行步驟120。
如上所述，進入低電源模式（或以低電源模式運作）的泛用型串列匯流排電力傳輸裝置在根據與另一泛用型串列匯流排電力傳輸裝置的連接而發生的附接事件發生之前停止為雙重用途埠產生時脈訊號CLK。所述泛用型串列匯流排電力傳輸裝置根據附接事件的發生而自低電源模式自動返回至正常模式，且所述泛用型串列匯流排電力傳輸裝置在正常模式中為雙重用途埠產生時脈訊號CLK。
先前技術的泛用型串列匯流排電力傳輸裝置在附接事件發生之前為雙重用途埠產生時脈訊號。因此，先前技術的泛用型串列匯流排電力傳輸裝置消耗大量電源。然而，根據本發明概念實施例的以低電源模式運作的泛用型串列匯流排電力傳輸裝置在附接事件發生之前停止為雙重用途埠產生時脈訊號CLK，藉此減少泛用型串列匯流排電力傳輸裝置中所消耗的電源。
根據本發明概念示例性實施例的泛用型串列匯流排電力傳輸裝置的時脈訊號產生器可在低電源模式中且在附接事件發生之前停止為雙重用途埠（DRP）產生時脈訊號，且在附接事件發生之後開始為雙重用途埠產生時脈訊號。
另外，所述泛用型串列匯流排電力傳輸裝置可在低電源模式中且在附接事件發生之前對類比電路去能，且在附接事件發生之後對類比電路賦能。
因此，所述泛用型串列匯流排電力傳輸裝置可在低電源模式中且在附接事件發生之前對時脈訊號產生器及類比電路去能，且減少時脈訊號產生器及類比電路中的每一者中所消耗的靜電流（static current），藉此延長為泛用型串列匯流排電力傳輸裝置供電的電池的壽命。
儘管已示出及闡述了本一般發明概念的幾個實施例，然而熟習此項技術者應理解，可在不背離一般發明概念的原理及精神條件下對該些實施例作出改變，所述一般發明概念的範圍在隨附申請專利範圍及其等效範圍中界定。
10‧‧‧第一線材
20‧‧‧第二線材
30‧‧‧接地線
51、61‧‧‧VBUS引腳
53、63‧‧‧CC1引腳
55、65‧‧‧CC2引腳
100‧‧‧第一泛用型串列匯流排電力傳輸裝置
101、101’‧‧‧泛用型串列匯流排C型介面
103‧‧‧中央處理單元/第一開關電路
103-1‧‧‧第一開關
103-2‧‧‧第二開關
104‧‧‧電池
105‧‧‧電源管理積體電路/第二開關電路
105-1‧‧‧第三開關
105-2‧‧‧第四開關
107‧‧‧控制電路
109‧‧‧記憶體裝置
120‧‧‧第一插塞
130‧‧‧第一包覆成形件
140‧‧‧纜線
150‧‧‧第二包覆成形件
160‧‧‧第二插塞
200‧‧‧第二泛用型串列匯流排電力傳輸裝置
300‧‧‧第三泛用型串列匯流排電力傳輸裝置
400‧‧‧第四泛用型串列匯流排電力傳輸裝置
500‧‧‧賦能訊號產生器
501A、501B‧‧‧偵測電路
502‧‧‧第二反及閘電路
503‧‧‧或閘電路
505‧‧‧D型正反器
507‧‧‧內部暫存器
507-1‧‧‧第一引腳
507-2‧‧‧第二引腳
509‧‧‧第一反及閘電路
511‧‧‧遮罩電路
513‧‧‧類比電路
515‧‧‧內部時脈源
517‧‧‧邏輯電路
1201、1202‧‧‧泛用型串列匯流排C型纜線總成
5010‧‧‧第一偵測電路
5011‧‧‧第二偵測電路
5012‧‧‧第三偵測電路
A1～A12、B1～B12、CC1、CC2、GND、VBUS‧‧‧引腳
CASE1‧‧‧情形1
CASE2‧‧‧情形2
CASE3‧‧‧情形3
CASE4‧‧‧情形4
CASE5‧‧‧情形5
CK‧‧‧時脈端
CLK‧‧‧內部時脈訊號
CLR‧‧‧重設端
CTR1‧‧‧第一控制訊號
CTR2‧‧‧第二控制訊號
D‧‧‧輸入端
DET1‧‧‧第一偵測訊號
DET2‧‧‧第二偵測訊號
DET3‧‧‧第三偵測訊號
EN‧‧‧賦能訊號
H‧‧‧高位準
L‧‧‧低位準
LCC1、LCC2、LVBUS、VCONN‧‧‧電壓
LPM‧‧‧運作模式訊號
M1‧‧‧第一金屬氧化物半導體場效電晶體
M2‧‧‧第二金屬氧化物半導體場效電晶體
OUT1、OUT3‧‧‧輸出訊號
OUT2‧‧‧偵測訊號
Q‧‧‧輸出訊號
QB‧‧‧反相輸出端/反相輸出訊號
Ra‧‧‧電阻器
Rd‧‧‧下拉電阻器
Rp‧‧‧上拉電阻器
S110、S120、S130、S140‧‧‧步驟
SW‧‧‧第三開關訊號
SW1‧‧‧第一開關訊號
SW1-1、SW1-2、SW2-1、SW2-2‧‧‧開關
SW2‧‧‧第二開關訊號
VBUS_SRC‧‧‧源電壓
VBUS_SNK‧‧‧接收點電壓
圖1A、圖1B、及圖1C示意性地示出包括泛用型串列匯流排電力傳輸裝置的系統。 圖2示出在圖1A至圖1C中所示的泛用型串列匯流排C型插座介面。 圖3是根據本發明概念的示例性實施例的泛用型串列匯流排電力傳輸裝置的方塊圖，所述泛用型串列匯流排電力傳輸裝置在低電源模式中且在附接事件發生之前停止為雙重用途埠（DRP）產生時脈訊號，且在附接事件發生之後開始為雙重用途埠產生時脈訊號。 圖4是雙重用途埠的開關訊號的波形。 圖5是在圖3中所示的控制電路的方塊圖。 圖6是在圖5中所示的賦能訊號產生器的實施例的圖。 圖7示出在圖3中所示的第一泛用型串列匯流排電力傳輸裝置的運作模式。 圖8示出在圖3中所示的第一泛用型串列匯流排電力傳輸裝置中所使用的訊號的運作時序圖。 圖9是闡述圖3中所示的第一泛用型串列匯流排電力傳輸裝置的運作的流程圖。
51‧‧‧VBUS引腳
53‧‧‧CC1引腳
55‧‧‧CC2引腳
107‧‧‧控制電路
500‧‧‧賦能訊號產生器
501A‧‧‧偵測電路
502‧‧‧第二反及閘電路
503‧‧‧或閘電路
505‧‧‧D型正反器
507‧‧‧內部暫存器
507-1‧‧‧第一引腳
507-2‧‧‧第二引腳
509‧‧‧第一反及閘電路
511‧‧‧遮罩電路
513‧‧‧類比電路
515‧‧‧內部時脈源
517‧‧‧邏輯電路
CC1、CC2、VBUS‧‧‧引腳
CK‧‧‧時脈端
CLK‧‧‧內部時脈訊號
CLR‧‧‧重設端
D‧‧‧輸入端
EN‧‧‧賦能訊號
LCC1、LCC2、LVBUS‧‧‧電壓
LPM‧‧‧運作模式訊號
OUT1、OUT3‧‧‧輸出訊號
OUT2‧‧‧偵測訊號
Q‧‧‧輸出訊號
QB‧‧‧反相輸出端/反相輸出訊號
SW‧‧‧第三開關訊號

Claims (25)

  1. 一種泛用型串列匯流排（USB）電力傳輸裝置，包括： 時脈訊號產生器，被配置成在附接事件發生之前同時所述泛用型串列匯流排電力傳輸裝置以低電源模式運作時，停止為雙重用途埠（DRP）產生時脈訊號，且被配置成在所述附接事件發生之後開始為所述雙重用途埠產生所述時脈訊號。
  2. 如申請專利範圍第1項所述的泛用型串列匯流排電力傳輸裝置，更包括類比電路，所述類比電路在所述附接事件發生之前被去能且在所述附接事件發生之後被賦能。
  3. 如申請專利範圍第1項所述的泛用型串列匯流排電力傳輸裝置，更包括： 泛用型串列匯流排C型介面，包括VBUS引腳、配置通道1（CC1）引腳、及配置通道2（CC2）引腳；以及 賦能訊號產生器，被配置成偵測所述VBUS引腳、所述CC1引腳、及所述CC2引腳中的至少一者的電壓的變化，並根據所述偵測的結果而產生指示所述附接事件是否發生的賦能訊號， 其中所述時脈訊號產生器被配置成因應於所述賦能訊號而停止產生所述時脈訊號或者開始產生所述時脈訊號。
  4. 如申請專利範圍第3項所述的泛用型串列匯流排電力傳輸裝置，其中所述賦能訊號產生器被配置成在泛用型串列匯流排C型纜線總成連接至所述泛用型串列匯流排C型介面之後偵測所述VBUS引腳的電壓的上升變化，且因應於此而啟用所述賦能訊號，且 其中所述時脈訊號產生器被配置成因應於所述賦能訊號被啟用而開始產生所述時脈訊號。
  5. 如申請專利範圍第3項所述的泛用型串列匯流排電力傳輸裝置，其中所述賦能訊號產生器被配置成在泛用型串列匯流排C型纜線總成連接至所述泛用型串列匯流排C型介面之後偵測所述CC1引腳或所述CC2引腳的電壓的下降變化，且因應於此而啟用所述賦能訊號，且 所述時脈訊號產生器被配置成因應於所述賦能訊號被啟用而產生所述時脈訊號。
  6. 如申請專利範圍第3項所述的泛用型串列匯流排電力傳輸裝置，更包括因應於所述賦能訊號而被賦能或去能的類比電路。
  7. 如申請專利範圍第3項所述的泛用型串列匯流排電力傳輸裝置，其中所述賦能訊號產生器包括： 偵測電路，被配置成偵測所述VBUS引腳、所述CC1引腳、及所述CC2引腳中的至少一者的電壓的變化，且因應於此而輸出偵測訊號； D型正反器，包括被連接成接收所述偵測訊號的時脈端、被連接成接收輸入資料的輸入端、被配置成輸出鎖存資料的反相輸出端、及被連接成接收運作模式訊號的重設端；以及 第一反及閘電路，被配置成對所述運作模式訊號及所述反相輸出端的輸出訊號實行反及運算，並因應於此而產生所述賦能訊號。
  8. 如申請專利範圍第7項所述的泛用型串列匯流排電力傳輸裝置，更包括被配置成儲存所述運作模式訊號的值的暫存器。
  9. 如申請專利範圍第7項所述的泛用型串列匯流排電力傳輸裝置，其中所述偵測電路包括： 第一偵測電路，被配置成偵測所述VBUS引腳的電壓的變化； 第二偵測電路，被配置成偵測所述CC1引腳的電壓的變化； 第三偵測電路，被配置成偵測所述CC2引腳的電壓的變化； 第二反及閘電路，被配置成接收所述第二偵測電路的輸出訊號及所述第三偵測電路的輸出訊號；以及 或閘電路，被配置成對所述第一偵測電路的輸出訊號及所述第二反及閘電路的輸出訊號實行或運算，且因應於此而輸出所述偵測訊號。
  10. 如申請專利範圍第9項所述的泛用型串列匯流排電力傳輸裝置，更包括： 傳送控制電路，被配置成因應於所述賦能訊號而控制所述時脈訊號的傳送；以及 邏輯電路，被配置成因應於所述傳送控制電路的輸出訊號而運作。
  11. 一種行動裝置，包括： 應用處理器； 泛用型串列匯流排C型介面，用於與所述應用處理器通訊；以及 控制電路，連接至所述泛用型串列匯流排C型介面， 其中所述控制電路包括時脈訊號產生器，所述時脈訊號產生器被配置成在附接事件發生之前且在低電源模式中停止為雙重用途埠（DRP）產生時脈訊號，且在所述附接事件發生之後開始為所述雙重用途埠產生所述時脈訊號。
  12. 如申請專利範圍第11項所述的行動裝置，其中所述泛用型串列匯流排C型介面包括VBUS引腳、配置通道1（CC1）引腳、及配置通道（CC2）引腳， 其中所述控制電路更包括賦能訊號產生器，所述賦能訊號產生器被配置成偵測所述VBUS引腳、所述CC1引腳、及所述CC2引腳中的至少一者的電壓的變化，並根據所述偵測的結果而產生指示所述附接事件是否發生的賦能訊號，且 其中所述時脈訊號產生器被配置成因應於所述賦能訊號而停止產生所述時脈訊號或者開始產生所述時脈訊號。
  13. 如申請專利範圍第12項所述的行動裝置，其中所述賦能訊號產生器被配置成在泛用型串列匯流排C型纜線總成連接至所述VBUS引腳之後偵測所述VBUS引腳的電壓的上升變化，且因應於此而啟用所述賦能訊號，且 其中所述時脈訊號產生器被配置成因應於所述賦能訊號被啟用而開始產生所述時脈訊號。
  14. 如申請專利範圍第12項所述的行動裝置，其中所述賦能訊號產生器被配置成在泛用型串列匯流排C型纜線總成連接至所述CC1引腳及所述CC2引腳中的至少一者之後偵測所述CC1引腳及所述CC2引腳中的至少一者的電壓的下降變化，且因應於此而啟用所述賦能訊號，且 所述時脈訊號產生器被配置成因應於被啟用的所述賦能訊號而產生所述時脈訊號。
  15. 如申請專利範圍第12項所述的行動裝置，其中所述賦能訊號產生器包括： 偵測電路，被配置成偵測所述VBUS引腳、所述CC1引腳、及所述CC2引腳中的至少一者的電壓的變化，且因應於此而輸出偵測訊號； D型正反器，包括被連接成接收所述偵測訊號的時脈端、被連接成接收輸入資料的輸入端、被配置成輸出鎖存資料的反相輸出端、及被連接成接收運作模式訊號的重設端；以及 反及閘電路，被配置成對所述運作模式訊號及所述反相輸出端的輸出訊號實行反及運算，並因應於此而產生所述賦能訊號。
  16. 如申請專利範圍第15項所述的行動裝置，其中所述控制電路更包括被配置成儲存所述運作模式訊號的值的暫存器。
  17. 如申請專利範圍第15項所述的行動裝置，其中所述偵測電路包括： 第一偵測電路，被配置成偵測所述VBUS引腳的電壓的變化； 第二偵測電路，被配置成偵測所述CC1引腳的電壓的變化； 第三偵測電路，被配置成偵測所述CC2引腳的電壓的變化； 第二反及閘電路，被配置成接收所述第二偵測電路的輸出訊號及所述第三偵測電路的輸出訊號；以及 或閘電路，被配置成對所述第一偵測電路的輸出訊號及所述第二反及閘電路的輸出訊號實行或運算，且因應於此而輸出所述偵測訊號。
  18. 如申請專利範圍第15項所述的行動裝置，更包括： 傳送控制電路，被配置成因應於所述賦能訊號而控制所述時脈訊號的傳送；以及 邏輯電路，被配置成因應於所述傳送控制電路的輸出訊號而運作。
  19. 一種裝置，包括： 泛用型串列匯流排C型介面，用於經由泛用型串列匯流排纜線總成將所述裝置與第二裝置進行連接，所述泛用型串列匯流排纜線總成包括附接至至少一個插塞的纜線，其中所述泛用型串列匯流排C型介面包括一或多個開關，所述一或多個開關用於將所述泛用型串列匯流排C型介面作為雙重用途埠（DRP）進行操作；以及 控制電路，被配置成控制所述一或多個開關， 其中所述控制電路被配置成在所述泛用型串列匯流排C型介面處於低電源模式的同時在所述第二裝置附接至所述泛用型串列匯流排C型介面之後產生用於對所述泛用型串列匯流排C型介面的所述開關中的至少一者進行開關的開關訊號，且被配置成在所述第二裝置附接至所述泛用型串列匯流排C型介面之前且在所述泛用型串列匯流排C型介面處於所述低電源模式的同時禁止產生所述開關訊號及禁止對所述開關中的所述至少一者進行開關。
  20. 如申請專利範圍第19項所述的裝置，其中所述裝置更包括被配置成輸出時脈訊號的內部時脈源，其中所述控制電路包括： 賦能訊號產生器，被配置成產生賦能訊號，其中所述賦能訊號產生器被配置成在所述第二裝置附接至所述泛用型串列匯流排C型介面之前且當所述泛用型串列匯流排C型介面處於所述低電源模式時產生處於被禁用狀態的所述賦能訊號，且被配置成在所述第二裝置附接至所述泛用型串列匯流排C型介面之後產生處於被啟用狀態的所述賦能訊號， 遮罩電路，被配置成接收所述時脈訊號及所述賦能訊號，並因應於此而在所述賦能訊號被啟用時輸出所述時脈訊號、以及在所述賦能訊號被禁用時禁止輸出所述時脈訊號，以及 邏輯電路，被配置成因應於自所述遮罩電路接收到所述時脈訊號而產生所述開關訊號，以及當所述遮罩電路禁止輸出所述時脈訊號時禁止產生所述開關訊號。
  21. 如申請專利範圍第20項所述的裝置，其中所述內部時脈源被配置成因應於所述賦能訊號而停止產生所述時脈訊號或者開始產生所述時脈訊號。
  22. 如申請專利範圍第20項所述的裝置，其中所述泛用型串列匯流排C型介面包括VBUS引腳、配置通道1（CC1）引腳、及配置通道2（CC2）引腳，且 其中所述賦能訊號產生器被配置成偵測所述VBUS引腳、所述CC1引腳、及所述CC2引腳中的至少一者的電壓的變化，並根據所述偵測的結果而產生所述賦能訊號。
  23. 如申請專利範圍第22項所述的裝置，其中所述賦能訊號產生器被配置成在泛用型串列匯流排C型纜線總成連接至所述泛用型串列匯流排C型介面之後偵測所述VBUS引腳的電壓的上升變化，且因應於此而啟用所述賦能訊號。
  24. 如申請專利範圍第22項所述的裝置，其中所述賦能訊號產生器被配置成在泛用型串列匯流排C型纜線總成連接至所述泛用型串列匯流排C型介面之後偵測所述CC1引腳或所述CC2引腳的電壓的下降變化，且因應於此而啟用所述賦能訊號。
  25. 如申請專利範圍第22項所述的裝置，其中所述賦能訊號產生器包括： 偵測電路，被配置成偵測所述VBUS引腳、所述CC1引腳、及所述CC2引腳中的至少一者的電壓的變化，且因應於此而輸出偵測訊號； D型正反器，包括被連接成接收所述偵測訊號的時脈端、被連接成接收輸入資料的輸入端、被配置成輸出鎖存資料的反相輸出端、及被連接成接收運作模式訊號的重設端；以及 第一反及閘電路，被配置成對所述運作模式訊號及所述反相輸出端的輸出訊號實行反及運算，並因應於此而產生所述賦能訊號。
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