[go: up one dir, main page]

TW201807808A - 記憶體單元及記憶體陣列 - Google Patents

記憶體單元及記憶體陣列 Download PDF

Info

Publication number
TW201807808A
TW201807808A TW105140221A TW105140221A TW201807808A TW 201807808 A TW201807808 A TW 201807808A TW 105140221 A TW105140221 A TW 105140221A TW 105140221 A TW105140221 A TW 105140221A TW 201807808 A TW201807808 A TW 201807808A
Authority
TW
Taiwan
Prior art keywords
transistor
gate
coupled
potential
fuse
Prior art date
Application number
TW105140221A
Other languages
English (en)
Other versions
TWI602282B (zh
Inventor
吳孟益
翁偉哲
陳信銘
Original Assignee
力旺電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 力旺電子股份有限公司 filed Critical 力旺電子股份有限公司
Application granted granted Critical
Publication of TWI602282B publication Critical patent/TWI602282B/zh
Publication of TW201807808A publication Critical patent/TW201807808A/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/10—Arrangements for interconnecting storage elements electrically, e.g. by wiring for interconnecting capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/24—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H10B20/25—One-time programmable ROM [OTPROM] devices, e.g. using electrically-fusible links

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Logic Circuits (AREA)

Abstract

記憶體陣列包含複數個記憶體單元，每一記憶體單元包含第一選擇電晶體、第一接續閘極電晶體、反熔絲電晶體、第二接續閘極電晶體及第二選擇電晶體。第二接續閘極電晶體及第二選擇電晶體會與第一接續閘極電晶體及第一選擇電晶體以反熔絲電晶體為中心互相對成排列。透過兩個接續閘極電晶體及兩個選擇電晶體所形成的對稱路徑，就能夠減少記憶體單元中電晶體的閘極寬度以及電晶體之間的隔離結構，進而減少記憶體陣列所需的晶片面積。

Description

記憶體單元及記憶體陣列
本發明係有關於一種記憶體陣列，尤其係指一種小面積的一次性可編程記憶體陣列。
非揮發性記憶體是一種能夠在沒有電源的情況下，保存所儲存之資訊的記憶體。常見的非揮發性記憶體包含磁帶、光碟片、快閃記憶體及其他以半導體製程實作的記憶體。根據記憶體所能夠編程寫入的次數不同，非揮發性記憶體可區分為多次可編程(multi-time programmable，MTP)記憶體及一次性可編程(one-time programmable，OTP)記憶體。
第1圖為先前技術之一次性可編程記憶體陣列10的示意圖，記憶體陣列10包含複數個記憶體單元100。每一個記憶體單元100包含選擇電晶體110、接續閘極電晶體120及反熔絲電晶體130。選擇電晶體110可用來選擇進行編程寫入的記憶體單元。為了避免在寫入記憶體單元100的過程中，選擇記憶體110因接收到高壓而崩潰，接續閘極電晶體120可設置於反熔絲電晶體130及選擇電晶體110之間。當對記憶體單元100進行寫入時，反熔絲電晶體130將會被擊穿而具有金氧半電容的功能，如此一來，內容為邏輯1的資料就會被寫入一次性可編程記憶體單元100中。
然而，在一次性可編程記憶體單元100的佈局中，兩個記憶體單元100是分別設置於相異的主動區中。同時，根據半導體製程佈局的設計規定(design rule)，為了製程的穩定性，在兩個主動區之間必須設置隔離結構，例如冗餘多晶矽PO及擴散層邊界多晶矽PODE。相似地，在記憶體陣列10中，所有記憶體單元100都會設置在各自獨立的主動區中。因此記憶體陣列的佈局中到處都需設置冗餘的隔離結構，而大大地增加記憶體陣列10所需的晶片面積。
本發明之一實施例提供一種記憶體單元，記憶體單元包含第一選擇電晶體、第一接續閘極電晶體、反熔絲電晶體、第二接續閘極電晶體及第二選擇電晶體。
第一選擇電晶體具有第一端、第二端及閘極端，第一選擇電晶體之第一端耦接於位元線，而第一選擇電晶體之閘極端耦接於字元線。第一接續閘極電晶體具有第一端、第二端及閘極端，第一接續閘極電晶體之第一端耦接於第一選擇電晶體之第二端，而第一接續閘極電晶體之閘極端耦接於接續控制線。反熔絲電晶體具有第一端、第二端及閘極端，反熔絲電晶體之第一端耦接於第一接續閘極電晶體之第二端，而反熔絲電晶體之閘極端耦接於反熔絲控制線。第二接續閘極電晶體具有第一端、第二端及閘極端，第二接續閘極電晶體之第一端耦接於反熔絲電晶體之第二端，而第二接續閘極電晶體之閘極端耦接於接續控制線。第二選擇電晶體具有第一端、第二端及閘極端，第二選擇電晶體之第一端耦接於第二接續閘極電晶體之第二端，第二選擇電晶體之第二端耦接於位元線，而第二選擇電晶體之閘極端耦接於字元線。
本發明之一實施例提供一種記憶體陣列，記憶體陣列包含複數個記憶體單元，每一記憶體單元包含第一選擇電晶體、第一接續閘極電晶體、反熔絲電晶體、第二接續閘極電晶體及第二選擇電晶體。
第一選擇電晶體具有第一端、第二端及閘極端，第一選擇電晶體之第一端耦接於位元線，而第一選擇電晶體之閘極端耦接於字元線。第一接續閘極電晶體具有第一端、第二端及閘極端，第一接續閘極電晶體之第一端耦接於第一選擇電晶體之第二端，而第一接續閘極電晶體之閘極端耦接於接續控制線。反熔絲電晶體具有第一端、第二端及閘極端，反熔絲電晶體之第一端耦接於第一接續閘極電晶體之第二端，而反熔絲電晶體之閘極端耦接於反熔絲控制線。第二接續閘極電晶體具有第一端、第二端及閘極端，第二接續閘極電晶體之第一端耦接於反熔絲電晶體之第二端，而第二接續閘極電晶體之閘極端耦接於接續控制線。第二選擇電晶體具有第一端、第二端及閘極端，第二選擇電晶體之第一端耦接於第二接續閘極電晶體之第二端，第二選擇電晶體之第二端耦接於位元線，而第二選擇電晶體之閘極端耦接於字元線。設置於相同一行之記憶體單元設置於相同之一主動區。
第2圖為本發明一實施例之記憶體陣列20的示意圖。記憶體陣列20包含MxN個記憶體單元2001,1 至200M,N ，M及N為正整數。每一記憶體單元2001,1 至200M,N 包含第一選擇電晶體210、第一接續閘極電晶體220、反熔絲電晶體230、第二接續閘極電晶體240及第二選擇電晶體250。
每一記憶體單元2001,1 至200M,N 具有相似的結構及操作原理。舉例來說，記憶體單元2001,1 之第一選擇電晶體210具有第一端、第二端及閘極端，第一選擇電晶體210之第一端耦接於位元線BL1 ，第一選擇電晶體210之閘極端耦接於字元線WL1 。記憶體單元2001,1 之第一接續閘極電晶體220具有第一端、第二端及閘極端，第一接續閘極電晶體220之第一端耦接於第一選擇電晶體210之第二端，而第一接續閘極電晶體220之閘極端耦接於接續控制線FL。記憶體單元2001,1 之反熔絲電晶體230具有第一端、第二端及閘極端，反熔絲電晶體230之第一端耦接於第一接續閘極電晶體220之第二端，而反熔絲電晶體230之閘極端耦接於反熔絲控制線AF1 。記憶體單元2001,1 之第二接續閘極電晶體240具有第一端、第二端及閘極端，第二接續閘極電晶體240之第一端耦接於反熔絲電晶體230之第二端，而第二接續閘極電晶體240之閘極端耦接於接續控制線FL。記憶體單元2001,1 之第二選擇電晶體250具有第一端、第二端及閘極端，第二選擇電晶體250之第一端耦接於第二接續閘極電晶體240之第二端，第二選擇電晶體250之第二端耦接於位元線BL1 ，而第二選擇電晶體250之閘極端耦接於字元線WL1 。
由於記憶體單元2001,1 之第一選擇電晶體210及第二選擇電晶體250會耦接至相同的字元線WL1 ，因此記憶體單元2001,1 之第一選擇電晶體210及第二選擇電晶體250會同步操作。同樣的，由於記憶體單元2001,1 之第一接續閘極電晶體220及第二接續閘極電晶體240會耦接至相同的接續控制線FL，因此記憶體單元2001,1 之第一接續閘極電晶體220及第二接續閘極電晶體240會同步操作。
此外，在第2圖中，位於同一列的記憶體單元可耦接至相同的反熔絲控制線、相同的接續控制線、相同的字元線以及相異的位元線。舉例來說，記憶體單元2001,1 至2001,N 設置於同一列，而記憶體單元2001,1 至2001,N 耦接至相同的反熔絲控制線AF1 、相同的接續控制線FL及相同的字元線WL1 。此外，記憶體單元2001,1 耦接至位元線BL1 ，而記憶體單元2001,N 則耦接至位元線BLN 。相似的，記憶體單元200M,1 至200M,N 設置於同一列，而記憶體單元200M,1 至200M,N 耦接至相同的反熔絲控制線AFM 、相同的接續控制線FL及相同的字元線WLM 。此外，記憶體單元200M,1 耦接至位元線BL1 ，而記憶體單元200M,N 則耦接至位元線BLN 。
再者，設置於相同一行的記憶體單元可耦接至相異的反熔絲控制線、相異的字元線、相同的接續控制線及相同的位元線。舉例來說，記憶體單元2001,1 至200M,1 設置於同一行，記憶體單元2001,1 耦接至反熔絲控制線AF1 及字元線WL1 ，而記憶體單元200M,1 耦接至反熔絲控制線AFM 及字元線WLM 。此外，記憶體單元2001,1 及記憶體單元200M,1 耦接至相同的接續控制線FL及相同的位元線BL1 。相似的，記憶體單元2001,N 至200M,N 設置於同一行，記憶體單元2001,N 耦接至反熔絲控制線AF1 及字元線WL1 ，而記憶體單元200M,N 耦接至反熔絲控制線AFM 及字元線WLM 。此外，記憶體單元2001,N 及記憶體單元200M,N 耦接至相同的接續控制線FL及相同的位元線BLN 。在本實施例中，記憶體單元2001,1 至200M,N 皆耦接至相同的接續控制線FL，然而記憶體單元2001,1 至200M,N 仍然能夠透過其他控制線保持各自獨立的運作。雖然位於相異列的記憶體單元會耦接至相異的反熔絲控制線，亦即如第2圖所示，然而在本發明的部分實施例中，反熔絲控制線AF1 至AFM 也可彼此相耦接並同步操作。第3圖說明記憶體單元2001,1 至200M,N 在記憶體單元2001,1 的寫入操作期間所接收到的電壓。在記憶體單元2001,1 的寫入操作期間，字元線WL1 處於第一電位V1至第二電位V2的範圍內，接續控制線FL處於第二電位V2至第三電位V3的範圍內，反熔絲控制線AF1 處於第三電位V3，而位元線VL1 則處於第四電位V4。
第三電位V3大於第二電位V2，第二電位V2大於第一電位V1，且第一電位V1大於第四電位V4。在部分的實施例中，以16奈米製程所製造的記憶體陣列為例，第三電位V3可為5伏特，第二電位V2可為1.8伏特，第一電位V1可為0.8伏特，而第四電位V4可為接地電位。然而在其他的實施例中，若記憶體陣列是以其他製程製造，則第三電位V3、第二電位V2、第一電位V1及第四電位V4也可能為其他的電壓值以符合實際的需求。
在記憶體單元2001,1 的寫入操作期間，記憶體單元2001,1 之第一選擇電晶體210、第一接續閘極電晶體220、第二接續閘極電晶體240及第二選擇電晶體250會被導通。因此記憶體單元2001,1 的反熔絲電晶體230會被反熔絲控制線AF1 及位元線BL1 之間的巨大電位差，亦即第三電位V3與第四電位V4之間的電位差，給擊穿。
此外，在記憶體單元2001,1 的寫入操作期間，與記憶體單元2001,1 設置於相同一列之記憶體單元2001,N 則不應被寫入。因此，耦接至未被選定之記憶體單元2001,N 之位元線BLN 可處於第一電位V1。在此情況下，施加在記憶體單元2001,N 之反熔絲電晶體230的電位差將不足以擊穿記憶體單元2001,N 之反熔絲電晶體230，因此記憶體單元2001,N 不會被寫入。
再者，在記憶體單元2001,1 的寫入操作期間，與記憶體單元2001,1 設置於相同一行之記憶體單元200M,1 也不應被寫入。因此，耦接至未被選定之記憶體單元200M,1 之字元線WLM 可處於第四電位V4，而耦接至未被選定之記憶體單元200M,1 之反熔絲控制線AFM 可處於第四電位V4。在此情況下，由於反熔絲控制線AFM 會處於低電位，因此記憶體單元200M,1 將不會被寫入。
儘管反熔絲控制線AF1 的電位可能會與其他反熔絲控制線的電位不同，如同第3圖所示在記憶體單元2001,1 的寫入操作期間，反熔絲控制線AFM 的電位即與反熔絲控制線AF1 的電位不同，然而在本發明的部分實施例中，反熔絲控制線AF1 至AFM 也可以設定為相同的電位。也就是說，反熔絲控制線AF1 至AFM 可彼此互相耦接並同步操作。在此情況下，由於字元線WLM 仍會處於第四電位V4，因此未被選定的記憶體單元200M,1 仍然不會被寫入。此外，其他與記憶體單元2001,1 設置於相異行之未被選定的記憶體單元，例如記憶體單元200M,N ，則可根據操作記憶體單元2001,N 相同的方式來操作。
第4圖說明記憶體單元2001,1 至200M,N 在記憶體單元2001,1 的讀取操作期間所接收到的電壓。在記憶體單元2001,1 的讀取操作期間，字元線WL1 處於第一電位V1，接續控制線FL處於第一電位V1，反熔絲控制線AF1 可處於第一電位V1至第二電位V2的範圍內，而位元線BL1 則處於第四電位V4。在此情況下，記憶體單元2001,1 之第一選擇電晶體210、第一接續閘極電晶體220、第二接續閘極電晶體240及第二選擇電晶體250都會被導通，因此儲存在記憶體單元2001,1 之反熔絲電晶體230的資料就可透過位元線BL1 讀出。
此外，在記憶體單元2001,1 的讀取操作期間，與記憶體單元2001,1 設置於相同一列的記憶體單元2001,N 並未不會讀取。因此，在記憶體單元2001,1 的讀取操作期間，耦接至未被選定之記憶體單元2001,N 的位元線BLN 可處於第一電位V1。在此情況下，記憶體單元2001,N 的第一選擇電晶體210、第一接續閘極電晶體220、第二接續閘極電晶體240及第二選擇電晶體250會被截止，因此儲存在記憶體單元2001,N 之反熔絲電晶體230的資料就不會從位元線BLN 讀出。
再者，在記憶體單元2001,1 的讀取操作期間，與記憶體單元2001,1 設置於相同一行的記憶體單元200M,1 也不會被讀取。因此，在記憶體單元2001,1 的讀取操作期間，耦接至未被選定之記憶體單元200M,1 的字元線WLM 可處於第四電位V4，而耦接至未被選定之記憶體單元200M,1 的反熔絲控制元線AFM 可處於第四電位V4。在此情況下，記憶體單元200M,1 的第一選擇電晶體210及第二選擇電晶體250會被截止，因此儲存在記憶體單元200M,1 之反熔絲電晶體230的資料就不會從位元線BL1 讀出。
此外，雖然反熔絲控制線AF1 的電位可能會與其他反熔絲控制線的電位不同，如同第4圖所示在記憶體單元2001,1 的讀取操作期間，反熔絲控制線AFM 的電位即與反熔絲控制線AF1 的電位不同，然而在本發明的部分實施例中，反熔絲控制線AF1 至AFM 也可以設定為相同的電位。也就是說，反熔絲控制線AF1 至AFM 可彼此互相耦接並同步操作。在此情況下，由於字元線WLM 仍會處於第四電位V4，因此未被選定的記憶體單元200M,1 仍然不會被讀取。此外，其他與記憶體單元2001,1 設置於相異行之未被選定的記憶體單元，例如記憶體單元200M,N ，則可根據操作記憶體單元2001,N 相同的方式來操作。
在部分實施例中，記憶體陣列可以支援反向讀取操作以讀取記憶體單元中所儲存的資料。第5圖說明記憶體單元2001,1 至200M,N 在記憶體單元2001,1 的反向讀取操作期間所接收到的電壓。在記憶體單元2001,1 的反向讀取操作期間，字元線WL1 處於第一電位V1至第二電位V2的範圍，接續控制線FL處於第一電位V1至第二電位V2的範圍，反熔絲控制線AF1 可處於第四電位V4，而位元線BL1 則處於第一電位V1至第二電位V2。在此情況下，記憶體單元2001,1 之第一選擇電晶體210、第一接續閘極電晶體220、第二接續閘極電晶體240及第二選擇電晶體250都會被導通，因此儲存在記憶體單元2001,1 之反熔絲電晶體230的資料就可透過位元線BL1 讀出。
此外，在記憶體單元2001,1 的反向讀取操作期間，與記憶體單元2001,1 設置於相同一列的記憶體單元2001,N 並不會被讀取。因此，在記憶體單元2001,1 的反向讀取操作期間，耦接至未被選定之記憶體單元2001,N 的位元線BLN 可處於第四電位V4。在此情況下，記憶體單元2001,N 的第一選擇電晶體210、第一接續閘極電晶體220、第二接續閘極電晶體240及第二選擇電晶體250會被截止，因此儲存在記憶體單元2001,N 之反熔絲電晶體230的資料就不會從位元線BLN 讀出。
再者，在記憶體單元2001,1 的反向讀取操作期間，與記憶體單元2001,1 設置於相同一行的記憶體單元200M,1 也不會被讀取。因此，在記憶體單元2001,1 的反向讀取操作期間，耦接至未被選定之記憶體單元200M,1 的字元線WLM 可處於第四電位V4，而耦接至未被選定之記憶體單元200M,1 的反熔絲控制元線AFM 可處於第四電位V4。在此情況下，記憶體單元200M,1 的第一選擇電晶體210及第二選擇電晶體250會被截止，因此儲存在記憶體單元200M,1 之反熔絲電晶體230的資料就不會從位元線BL1 讀出。
此外，在本發明的部分實施例中，在記憶體單元2001,1 的反向讀取操作期間，反熔絲控制線AF1 至AFM 也可以彼此互相耦接並同步操作。在此情況下，由於字元線WLM 仍會處於第四電位V4，因此未被選定的記憶體單元200M,1 仍然不會被讀取。此外，其他與記憶體單元2001,1 設置於相異行之未被選定的記憶體單元，例如記憶體單元200M,N ，則可根據操作記憶體單元2001,N 相同的方式來操作。
由於第一選擇電晶體210及第一接續閘極電晶體220會與第二選擇電晶體250及第二接續閘極電晶體240同步操作，因此自記憶體陣列20中每一個記憶體單元2001,1 至200M,N 所產生的讀取電流都可經由兩條不同的路徑流入對應的位元線。也因此，第一選擇電晶體210的閘極寬度、第二選擇電晶體250的閘極寬度、第一接續閘極電晶體220的閘極寬度及第二接續閘極電晶體240的閘極寬度可小於先前技術中的選擇電晶體110的閘極寬度，而不會影響到記憶體單元的驅動能力。舉例來說，當將第一選擇電晶體210、第二選擇電晶體250、第一接續閘極電晶體220及第二接續閘極電晶體240的閘極寬度減少百分之五十時，由第一選擇電晶體210與第一接續閘極電晶體220以及第二接續閘極電晶體240與第二選擇電晶體250所形成的兩條電流路徑仍然可以維持與先前技術相同的驅動能力(產生相同大小的讀取電流)。
第6圖為本發明一實施例之記憶體陣列20之記憶體單元2001,1 及2002,1 的結構示意圖。記憶體單元2001,1 及2002,1 具有相同的結構。第7圖為記憶體陣列20之記憶體單元2001,1 及2002,1 的布局示意圖。
在第6圖中，第一選擇電晶體210另具有第一源極/汲極延伸區214耦接於第一選擇電晶體210之第一端212，以及第二源極/汲極延伸區216耦接於第一選擇電晶體210之第二端218。第一源極/汲極延伸區214及第二源極/汲極延伸區216皆設置於第一選擇電晶體210之閘極端210G的下方。
第一接續閘極電晶體220另具有第一源極/汲極延伸區224耦接於第一接續閘極電晶體220之第一端222，以及第二源極/汲極延伸區226耦接於第一接續閘極電晶體220之第二端228。第一源極/汲極延伸區224及第二源極/汲極延伸區226皆設置於第一接續閘極電晶體220之閘極端220G的下方。
反熔絲電晶體230另具有第一源極/汲極延伸區234耦接於反熔絲電晶體230之第一端232，以及第二源極/汲極延伸區236耦接於反熔絲電晶體230之第二端238，第一源極/汲極延伸區234及第二源極/汲極延伸區236皆設置於反熔絲電晶體230之閘極端230G下方。
第二接續閘極電晶體240另具有第一源極/汲極延伸區246耦接於第二接續閘極電晶體240之第二端248，以及第二源極/汲極延伸區244耦接於第二接續閘極電晶體240之第一端242。第一源極/汲極延伸區246及第二源極/汲極延伸區244皆設置於第二接續閘極電晶體240之閘極端240G的下方。
第二選擇電晶體250另具有第一源極/汲極延伸區254耦接於第二選擇電晶體250之第一端252，及第二源極/汲極延伸區256耦接於第二選擇電晶體250之第二端258。第一源極/汲極延伸區254及第二源極/汲極延伸區256皆設置於第二選擇電晶體250之閘極端250G的下方。
由於記憶體單元2001,1 之第一選擇電晶體210的第一端212及第二選擇電晶體250的第二端258都會耦接至位元線BL1 ，記憶體單元2001,1 可與其他同樣耦接至位元線BL1 的記憶體單元設置在相同的主動區AA。換言之，設置於相同一行的記憶體單元可皆設置於相同的主動區。舉例來說，由於記憶體單元2002,1 至200M,1 皆耦接至相同的位元線BL1 ，記憶體單元2002,1 至200M,1 皆可與記憶體單元2001,1 設置於相同的主動區AA。
透過共用相同的主動區，就能夠免除大部分的隔離結構，例如免除先前技術所使用的冗餘多晶矽或擴散層邊界多晶矽。雖然每一個記憶體單元2001,1 至200M,1 中可能較先前技術之記憶體單元100包含更多的電晶體，然而第一選擇電晶體210、第二選擇電晶體250、第一接續閘極電晶體220及第二接續閘極電晶體240的閘極寬度皆可小於先前技術之選擇電晶體110及接續閘極電晶體120的閘極寬度。因此，記憶體陣列20的整體晶片面積仍然能夠顯著地減小。舉例來說，第7圖所示之第一選擇電晶體210、第二選擇電晶體250、第一接續閘極電晶體220及第二接續閘極電晶體240的閘極寬度W200 可設計成第2圖所示之選擇電晶體110及接續閘極電晶體120之閘極寬度W100 的百分之五十。在此情況下，記憶體陣列20的面積可較先前技術之記憶體陣列縮小百分之三十，且不會減弱驅動能力。
在本發明的部分實施例中，第一選擇電晶體210、第一接續閘極電晶體220、第二接續閘極電晶體240及第二選擇電晶體250可為N型金氧半電晶體，且反熔絲電晶體230可利用金氧半電容形成。在此情況下，第一選擇電晶體210的第一端212及第二端218、第一接續閘極電晶體220的第一端222及第二端228、反熔絲電晶體230的第一端232及第二端238、第二接續閘極電晶體240的第一端242及第二端248及第二選擇電晶體250的第一端252及第二端258皆可為N型參雜的源極/汲極。此外，源極/汲極延伸區214、216、224、226、234、236、244、246、254及256可皆為參雜濃度較源極/汲極低的N型參雜區域。
源極/汲極延伸區能夠降低穿透效應(punch through effect)帶來的影響。由於每一記憶體單元2001,1 至200M,N 的兩條電流路徑皆是由第一選擇電晶體210及第二選擇電晶體250、第一接續閘極電晶體220及第二接續閘極電晶體240所控制，因此即便在未設置第一源極/汲極延伸區234及第二源極/汲極延伸區236的情況下，反熔絲電晶體230兩側的接續電晶體及選擇電晶體仍然能夠避免反熔絲電晶體230受到穿透效應。
第8圖為本發明一實施例之記憶體單元300的結構示意圖。記憶體單元300與記憶體單元2001,1 具有相似的結構。兩者的差異主要在於，記憶體單元300包含第一選擇電晶體210、第一接續閘極電晶體320、反熔絲電晶體330、第二接續閘極電晶體340及第二選擇電晶體250。
第一接續閘極電晶體320包含第一源極/汲極延伸區224耦接於第一接續閘極電晶體320之第一端222，但與第一接續閘極電晶體220不同的是，第一接續閘極電晶體320不包含第二源極/汲極延伸區226。反熔絲電晶體330則不包含第一源極/汲極延伸區234及第二源極/汲極延伸區236。第二接續閘極電晶體340包含第一源極/汲極延伸區246耦接於第二接續閘極電晶體340之第二端248，但與第二接續閘極電晶體240不同的是，第二接續閘極電晶體340不包含第二源極/汲極延伸區244。
透過移除靠近反熔絲電晶體330附近的源極/汲極延伸區，就能夠減少記憶體單元300之反熔絲電晶體330所產生的接面漏電流，進而減少記憶體單元300的電流損耗。
由於記憶體單元300之第一選擇電晶體210之第一端212及第二選擇電晶體250的第二端258仍都會耦接至位元線BL1 ，因此記憶體單元300仍然可以與其他耦接至相同位元線BL1 的記憶體單元設置於相同的主動區。也就是說，設置於相同一行之記憶體單元仍然可以設置在相同的主動區。如此一來，當使用記憶體單元300來替代記憶體陣列20中之記憶體單元2001,1 至200M,N 時，記憶體陣列的整體面積仍小於先前技術之記憶體陣列的面積。
此外，在部分實施例中，部分的源極/汲極延伸區可由變形源極/汲極延伸區取代，變形源極/汲極延伸區的參雜濃度會較源極/汲極延伸區更低。第9圖為本發明一實施例之記憶體單元400的結構示意圖。記憶體單元400與記憶體單元2001,1 具有相似的結構。兩者的差異主要在於，記憶體單元400包含第一選擇電晶體210、第一接續閘極電晶體420、反熔絲電晶體430、第二接續閘極電晶體440及第二選擇電晶體250。
第一接續閘極電晶體420包含第一源極/汲極延伸區224耦接於第一接續閘極電晶體420之第一端222，以及變形源極/汲極延伸區426耦接於第一接續閘極電晶體420之第二端228。第一源極/汲極延伸區224及變形源極/汲極延伸區426皆設置於第一接續閘極電晶體420之閘極端220G的下方。
反熔絲電晶體430包含變形源極/汲極延伸區434耦接於反熔絲電晶體430的第一端232及第二端238。變形源極/汲極延伸區434可設置於反熔絲電晶體430的閘極端230G的下方。
第二接續閘極電晶體440包含第一源極/汲極延伸區246耦接於第二接續閘極電晶體440之第二端248，以及變形源極/汲極延伸區444耦接於第二接續閘極電晶體440的第一端242。第一源極/汲極延伸區246及變形源極/汲極延伸區444皆設置於第二接續閘極電晶體440的閘極端240G的下方。
在此情況下，反熔絲電晶體430可形成為反熔絲變容。此外，由於記憶體單元400之第一選擇電晶體210之第一端212及第二選擇電晶體250的第二端258仍都會耦接至位元線BL1 ，因此記憶體單元400仍然可以與其他耦接至相同位元線BL1 的記憶體單元設置於相同的主動區。也就是說，設置於相同一行之記憶體單元仍然可以設置在相同的主動區。如此一來，當使用記憶體單元400來替代記憶體陣列20中之記憶體單元2001,1 至200M,N 時，記憶體陣列的整體面積仍小於先前技術之記憶體陣列的面積。
第10圖為為本發明一實施例之記憶體單元500的結構示意圖。記憶體單元500與記憶體單元2001,1 具有相似的結構。兩者的差異主要在於，記憶體單元500包含第一選擇電晶體210、第一接續閘極電晶體520、反熔絲電晶體530、第二接續閘極電晶體540及第二選擇電晶體250。
在第10圖中，第一接續閘極520之第二端228、反熔絲電晶體530之第一端232及第二端238，以及第二接續閘極電晶體540之第一端242可皆設置於井區W1。在部分實施例中，第一選擇電晶體210、第一接續閘極電晶體520、反熔絲電晶體530、第二接續閘極電晶體540及第二選擇電晶體250可由N型金氧半電晶體形成，而井區W1則可為N型井。
在此情況下，反熔絲電晶體530可形成為反熔絲電容。此外，由於記憶體單元500之第一選擇電晶體210之第一端212及第二選擇電晶體250的第二端258仍都會耦接至位元線BL1 ，因此記憶體單元500仍然可以與其他耦接至相同位元線BL1 的記憶體單元設置於相同的主動區。也就是說，設置於相同一行之記憶體單元仍然可以設置在相同的主動區。如此一來，當使用記憶體單元500來替代記憶體陣列20中之記憶體單元2001,1 至200M,N 時，記憶體陣列的整體面積仍小於先前技術之記憶體陣列的面積。
再者，在記憶體陣列20中，第一選擇電晶體210之閘極端210G之閘極氧化層的厚度、第一接續閘極電晶體220之閘極端220G之閘極氧化層的厚度、反熔絲電晶體230之閘極端230G之閘極氧化層的厚度、第二選擇電晶體240之閘極端240G之閘極氧化層的厚度，及第二接續閘極電晶體250之閘極端250G之閘極氧化層的厚度實質上皆可相同。
然而，在本發明的部分實施例中，由於選擇電晶體與接續閘極電晶體都可能會接收到外部訊號，因此選擇電晶體與接續閘極電晶體可利用能夠耐高壓之輸入輸出裝置的製程來製作，而反熔絲電晶體則可利用耐壓較低之核心裝置的製程來製作。在此情況下，選擇電晶體與接續閘極電晶體之閘極端的閘極氧化層厚度就會大於反熔絲電晶體之閘極端的閘極氧化層厚度。
第11圖為本發明一實施例之記憶體單元600的結構示意圖。記憶體單元600與記憶體單元2001,1 具有相似的結構。兩者的差異主要在於，記憶體單元600包含第一選擇電晶體610、第一接續閘極電晶體620、反熔絲電晶體630、第二接續閘極電晶體640及第二選擇電晶體650。第一選擇電晶體610之閘極端之閘極氧化層的厚度、第一接續閘極電晶體620之閘極端之閘極氧化層的厚度、第二接續閘極電晶體640之閘極端之閘極氧化層的厚度及第二選擇電晶體650之閘極端之閘極氧化層的厚度可實質上皆相同，且大於反熔絲電晶體630之閘極端之閘極氧化層的厚度。在本發明的部分實施例中，相較於記憶體單元2001,1 ，記憶體單元600可在高電位訊號的情況下操作。
綜上所述，由於本發明之實施例所提供的記憶體單元可以經由兩條不同的路徑耦接至位元線，因此每個記憶體單元內之電晶體的閘極寬度都能夠減少，且耦接至相同位元線的記憶體單元都能夠設置在相同的主動區中。如此一來，使用本發明之實施例所提供之記憶體單元的記憶體陣列就能夠顯著的減少所需的面積同時也不會影響記憶體的驅動能力。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10、20‧‧‧記憶體陣列
100、2001,1至200M,N、300、400、500、600‧‧‧記憶體單元
110、210、250、610、650‧‧‧選擇電晶體
120、220、240、320、340、420、440、520、540、620、640‧‧‧接續閘極電晶體
130、230、330、430、530、630‧‧‧反熔絲電晶體
AA1、AA2、AA‧‧‧主動區
PO‧‧‧冗餘多晶矽
PODE‧‧‧擴散層邊界多晶矽
W100、W200‧‧‧閘極寬度
WL1、WLM‧‧‧字元線
FL‧‧‧接續控制線
AF1、AFM‧‧‧反熔絲控制線
BL1、BLN‧‧‧位元線
V1‧‧‧第一電位
V2‧‧‧第二電位
V3‧‧‧第三電位
V4‧‧‧第四電位
210G、220G、230G、240G、250G‧‧‧電晶體之閘極端
212、222、232、242、252‧‧‧電晶體之第一端
214、224、234、244、254、216、226、236、246、256‧‧‧電晶體之源極/汲極延伸區
218、228、238、248、258‧‧‧電晶體之第二端
426、444、434‧‧‧電晶體之變形源極/汲極延伸區
W1‧‧‧井區
第1圖為先前技術之一次性可編程記憶體陣列的示意圖。 第2圖為本發明一實施例之記憶體陣列的示意圖。 第3圖說明第2圖之記憶體單元在寫入操作期間所接收到的訊號電壓。 第4圖說明第2圖之記憶體單元在讀取操作期間所接收到的訊號電壓。 第5圖說明第2圖之記憶體單元在反向讀取操作期間所接收到的訊號電壓。 第6圖為本發明一實施例之第2圖之記憶體單元的結構示意圖。 第7圖為第6圖之記憶體單元的布局示意圖。 第8圖為本發明另一實施例之記憶體單元的結構示意圖。 第9圖為本發明另一實施例之記憶體單元的結構示意圖。 第10圖為本發明另一實施例之記憶體單元的結構示意圖。 第11圖為本發明另一實施例之記憶體單元的結構示意圖。
20‧‧‧記憶體陣列
2001,1至200M,N‧‧‧記憶體單元
210、250‧‧‧選擇電晶體
220、240‧‧‧接續閘極電晶體
230‧‧‧反熔絲電晶體
WL1、WLM‧‧‧字元線
FL‧‧‧接續控制線
AF1、AFM‧‧‧反熔絲控制線
BL1、BLN‧‧‧位元線

Claims (34)

  1. 一種記憶體單元，包含： 一第一選擇電晶體，具有一第一端耦接於一位元線，一第二端，及一閘極端耦接於一字元線； 一第一接續閘極電晶體，具有一第一端耦接於該第一選擇電晶體之該第二端，一第二端，及一閘極端耦接於一接續控制線； 一反熔絲電晶體，具有一第一端耦接於該第一接續閘極電晶體之該第二端，一第二端，及一閘極端耦接於一反熔絲控制線； 一第二接續閘極電晶體，具有一第一端耦接於該反熔絲電晶體之該第二端，一第二端，及一閘極端耦接於該接續控制線；及 一第二選擇電晶體，具有一第一端耦接於該第二接續閘極電晶體之該第二端，一第二端耦接於該位元線，及一閘極端耦接於該字元線。
  2. 如請求項1所述之記憶體單元，其中： 該第一選擇電晶體另具有一第一源極/汲極延伸區耦接於該第一選擇電晶體之該第一端，及一第二源極/汲極延伸區耦接於該第一選擇電晶體之該第二端，該第一源極/汲極延伸區及該第二源極/汲極延伸區皆設置於該第一選擇電晶體之該閘極端的下方； 該第一接續閘極電晶體另具有一第一源極/汲極延伸區設置於該第一接續閘極電晶體之該閘極端的下方，且耦接於該第一接續閘極電晶體之該第一端； 該第二接續閘極電晶體另具有一第一源極/汲極延伸區設置於該第二接續閘極電晶體之該閘極端的下方，且耦接於該第二接續閘極電晶體之該第二端；及 該第二選擇電晶體另具有一第一源極/汲極延伸區耦接於該第二選擇電晶體之該第一端，及一第二源極/汲極延伸區耦接於該第二選擇電晶體之該第二端，該第一源極/汲極延伸區及該第二源極/汲極延伸區皆設置於該第二選擇電晶體之該閘極端的下方。
  3. 如請求項2所述之記憶體單元，其中該反熔絲電晶體係為一金氧半電容。
  4. 如請求項2所述之記憶體單元，其中： 該第一接續閘極電晶體另具有一第二源極/汲極延伸區設置於該第一接續閘極電晶體之該閘極端的下方，且耦接於該第一接續閘極電晶體之該第二端； 該反熔絲電晶體另具有一第一源極/汲極延伸區耦接於該反熔絲電晶體之該第一端，及一第二源極/汲極延伸區耦接於該反熔絲電晶體之該第二端，該第一源極/汲極延伸區及該第二源極/汲極延伸區皆設置於該反熔絲電晶體之該閘極端下方；及 該第二接續閘極電晶體另具有一第二源極/汲極延伸區設置於該第二接續閘極電晶體之該閘極端的下方，且耦接於該第二接續閘極電晶體之該第一端。
  5. 如請求項4所述之記憶體單元，其中該反熔絲電晶體係為一金氧半電容。
  6. 如請求項2所述之記憶體單元，其中： 該第一接續閘極電晶體另具有一變形源極/汲極延伸區設置於該第一接續閘極電晶體之該閘極端的下方，且耦接於該第一接續閘極電晶體之該第二端； 該反熔絲電晶體另具有一變形源極/汲極延伸區設置於該反熔絲電晶體之該閘極端下方，且耦接於該反熔絲電晶體之該第一端及該第二端；及 該第二接續閘極電晶體另具有一變形源極/汲極延伸區設置於該第二接續閘極電晶體之該閘極端的下方，且耦接於該第二接續閘極電晶體之該第一端。
  7. 如請求項6所述之記憶體單元，其中該反熔絲電晶體係為一反熔絲變容。
  8. 如請求項2所述之記憶體單元，其中： 該第一接續閘極電晶體之該第二端、該反熔絲電晶體之該第一端及該第二端，及該第二接續閘極電晶體之該第一端皆設置於一井區。
  9. 如請求項8所述之記憶體單元，其中： 該第一選擇電晶體、該第一接續閘極電晶體、該第二選擇電晶體及該第二接續閘極電晶體皆係利用N型金氧半場效電晶體形成；及 該井區係為N型井。
  10. 如請求項8所述之記憶體單元，其中該反熔絲電晶體係為一反熔絲變容。
  11. 如請求項1所述之記憶體單元，其中該第一選擇電晶體之該閘極端之一閘極氧化層的厚度、該第一接續閘極電晶體之該閘極端之一閘極氧化層的厚度、該反熔絲電晶體之該閘極端之一閘極氧化層的厚度、該第二選擇電晶體之該閘極端之一閘極氧化層的厚度，及該第二接續閘極電晶體之該閘極端之一閘極氧化層的厚度實質上皆相同。
  12. 如請求項1所述之記憶體單元，其中該第一選擇電晶體之該閘極端之一閘極氧化層的厚度、該第一接續閘極電晶體之該閘極端之一閘極氧化層的厚度、該第二選擇電晶體之該閘極端之一閘極氧化層的厚度，及該第二接續閘極電晶體之該閘極端之一閘極氧化層的厚度實質上相同且大於該反熔絲電晶體之該閘極端之一閘極氧化層的厚度。
  13. 一種記憶體陣列，包含複數個記憶體單元，每一記憶體單元包含： 一第一選擇電晶體，具有一第一端耦接於一位元線，一第二端，及一閘極端耦接於一字元線； 一第一接續閘極電晶體，具有一第一端耦接於該第一選擇電晶體之該第二端，一第二端，及一閘極端耦接於一接續控制線； 一反熔絲電晶體，具有一第一端耦接於該第一接續閘極電晶體之該第二端，一第二端，及一閘極端耦接於一反熔絲控制線； 一第二接續閘極電晶體，具有一第一端耦接於該反熔絲電晶體之該第二端，一第二端，及一閘極端耦接於該接續控制線；及 一第二選擇電晶體，具有一第一端耦接於該第二接續閘極電晶體之該第二端，一第二端耦接於該位元線，及一閘極端耦接於該字元線； 其中設置於相同一行之記憶體單元係設置於相同之一主動區。
  14. 如請求項13所述之記憶體陣列，其中： 該第一選擇電晶體另具有一第一源極/汲極延伸區耦接於該第一選擇電晶體之該第一端，及一第二源極/汲極延伸區耦接於該第一選擇電晶體之該第二端，該第一源極/汲極延伸區及該第二源極/汲極延伸區皆設置於該第一選擇電晶體之該閘極端的下方； 該第一接續閘極電晶體另具有一第一源極/汲極延伸區設置於該第一接續閘極電晶體之該閘極端的下方，且耦接於該第一接續閘極電晶體之該第一端； 該第二接續閘極電晶體另具有一第一源極/汲極延伸區設置於該第二接續閘極電晶體之該閘極端的下方，且耦接於該第二接續閘極電晶體之該第二端；及 該第二選擇電晶體另具有一第一源極/汲極延伸區耦接於該第二選擇電晶體之該第一端，及一第二源極/汲極延伸區耦接於該第二選擇電晶體之該第二端，該第一源極/汲極延伸區及該第二源極/汲極延伸區皆設置於該第二選擇電晶體之該閘極端的下方。
  15. 如請求項14所述之記憶體陣列，其中該反熔絲電晶體係為一金氧半電容。
  16. 如請求項14所述之記憶體陣列，其中： 該第一接續閘極電晶體另具有一第二源極/汲極延伸區設置於該第一接續閘極電晶體之該閘極端的下方，且耦接於該第一接續閘極電晶體之該第二端； 該反熔絲電晶體另具有一第一源極/汲極延伸區耦接於該反熔絲電晶體之該第一端，及一第二源極/汲極延伸區耦接於該反熔絲電晶體之該第二端，該第一源極/汲極延伸區及該第二源極/汲極延伸區皆設置於該反熔絲電晶體之該閘極端下方；及 該第二接續閘極電晶體另具有一第二源極/汲極延伸區設置於該第二接續閘極電晶體之該閘極端的下方，且耦接於該第二接續閘極電晶體之該第一端。
  17. 如請求項16所述之記憶體陣列，其中該反熔絲電晶體係為一金氧半電容。
  18. 如請求項14所述之記憶體陣列，其中： 該第一接續閘極電晶體另具有一變形源極/汲極延伸區設置於該第一接續閘極電晶體之該閘極端的下方，且耦接於該第一接續閘極電晶體之該第二端； 該反熔絲電晶體另具有一變形源極/汲極延伸區設置於該反熔絲電晶體之該閘極端下方，且耦接於該反熔絲電晶體之該第一端及該第二端；及 該第二接續閘極電晶體另具有一變形源極/汲極延伸區設置於該第二接續閘極電晶體之該閘極端的下方，且耦接於該第二接續閘極電晶體之該第一端。
  19. 如請求項18所述之記憶體陣列，其中該反熔絲電晶體係為一反熔絲變容。
  20. 如請求項14所述之記憶體陣列，其中： 該第一接續閘極電晶體之該第二端、該反熔絲電晶體之該第一端及該第二端，及該第二接續閘極電晶體之該第一端皆設置於一井區。
  21. 如請求項20所述之記憶體陣列，其中： 該第一選擇電晶體、該第一接續閘極電晶體、該第二選擇電晶體及該第二接續閘極電晶體皆係利用N型金氧半場效電晶體形成；及 該井區係為N型井。
  22. 如請求項21所述之記憶體陣列，其中該反熔絲電晶體係為一反熔絲變容。
  23. 如請求項13所述之記憶體陣列，其中該第一選擇電晶體之該閘極端之一閘極氧化層的厚度、該第一接續閘極電晶體之該閘極端之一閘極氧化層的厚度、該反熔絲電晶體之該閘極端之一閘極氧化層的厚度、該第二選擇電晶體之該閘極端之一閘極氧化層的厚度，及該第二接續閘極電晶體之該閘極端之一閘極氧化層的厚度實質上皆相同。
  24. 如請求項13所述之記憶體陣列，其中該第一選擇電晶體之該閘極端之一閘極氧化層的厚度、該第一接續閘極電晶體之該閘極端之一閘極氧化層的厚度、該第二選擇電晶體之該閘極端之一閘極氧化層的厚度，及該第二接續閘極電晶體之該閘極端之一閘極氧化層的厚度實質上相同且大於該反熔絲電晶體之該閘極端之一閘極氧化層的厚度。
  25. 如請求項13所述之記憶體陣列，其中： 設置於相同一列之記憶體單元係耦接於相同之一反熔絲控制線、相同之一接續控制線、相同之一字元線及相異之複數條位元線；及 設置於相同一行之記憶體單元係耦接於相異之複數條反熔絲控制線、相異之複數條字元線、相同之該接續控制線及相同之一位元線。
  26. 如請求項25所述之記憶體陣列，其中： 在該記憶體單元之一寫入操作期間： 該字元線係處於一第一電位至一第二電位的一範圍內； 該接續控制線係處於該第二電位至一第三電位的一範圍內； 該反熔絲控制線係處於該第三電位；及 該位元線係處於一第四電位；及 該第三電位大於該第二電位，該第二電位大於該第一電位，且該第一電位大於該第四電位。
  27. 如請求項26所述之記憶體陣列，其中： 在該記憶體單元之該寫入操作期間： 耦接於一未選定之記憶體單元之一位元線係處於該第一電位，且該未選定之記憶體單元係與該記憶體單元設置於相同之一列。
  28. 如請求項26所述之記憶體陣列，其中： 在該記憶體單元之該寫入操作期間： 耦接於一未選定之記憶體單元之一字元線係處於該第四電位，且該未選定之記憶體單元係與該記憶體單元設置於相同之一行；及 耦接於該未選定之記憶體單元之一反熔絲控制線係處於該第四電位。
  29. 如請求項25所述之記憶體陣列，其中： 在該記憶體單元之一讀取操作期間： 該字元線係處於一第一電位； 該接續控制線係處於該第一電位； 該反熔絲控制線係處於該第一電位至該第二電位之一範圍；及 該位元線係處於一第四電位；及 該第二電位大於該第一電位，且該第一電位大於該第四電位。
  30. 如請求項29所述之記憶體陣列，其中： 在該記憶體單元之該讀取操作期間： 耦接於一未選定之記憶體單元之一位元線係處於該第一電位，且該未選定之記憶體單元係與該記憶體單元設置於相同之一列。
  31. 如請求項29所述之記憶體陣列，其中： 在該記憶體單元之該讀取操作期間： 耦接於一未選定之記憶體單元之一字元線係處於該第四電位，且該未選定之記憶體單元係與該記憶體單元設置於相同之一行；及 耦接於該未選定之記憶體單元之一反熔絲控制線係處於該第四電位。
  32. 如請求項25所述之記憶體陣列，其中： 在該記憶體單元之一反向讀取操作期間： 該字元線係處於一第一電位至一第二電位之一範圍； 該接續控制線係處於該第一電位至該第二電位之一範圍； 該反熔絲控制線係處於一第四電位；及 該位元線係處於該第一電位至該第二電位之一範圍；及 該第二電位大於該第一電位，且該第一電位大於該第四電位。
  33. 如請求項32所述之記憶體陣列，其中： 在該記憶體單元之該反向讀取操作期間： 耦接於一未選定之記憶體單元之一位元線係處於該第四電位，且該未選定之記憶體單元係與該記憶體單元設置於相同之一列。
  34. 如請求項32所述之記憶體陣列，其中： 在該記憶體單元之該反向讀取操作期間： 耦接於一未選定之記憶體單元之一字元線係處於該第四電位，且該未選定之記憶體單元係與該記憶體單元設置於相同之一行；及 耦接於該未選定之記憶體單元之一反熔絲控制線係處於該第四電位。
TW105140221A 2015-09-10 2016-12-06 記憶體單元及記憶體陣列 TWI602282B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201562216378P 2015-09-10 2015-09-10
US15/246,555 2016-08-25
US15/246,555 US9620176B2 (en) 2015-09-10 2016-08-25 One-time programmable memory array having small chip area

Publications (2)

Publication Number Publication Date
TWI602282B TWI602282B (zh) 2017-10-11
TW201807808A true TW201807808A (zh) 2018-03-01

Family

ID=58237089

Family Applications (3)

Application Number Title Priority Date Filing Date
TW105139353A TWI601144B (zh) 2015-09-10 2016-11-30 記憶體裝置及操作記憶體裝置的方法
TW105140221A TWI602282B (zh) 2015-09-10 2016-12-06 記憶體單元及記憶體陣列
TW106100098A TWI610305B (zh) 2015-09-10 2017-01-04 電源供應電壓切換電路

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW105139353A TWI601144B (zh) 2015-09-10 2016-11-30 記憶體裝置及操作記憶體裝置的方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW106100098A TWI610305B (zh) 2015-09-10 2017-01-04 電源供應電壓切換電路

Country Status (4)

Country Link
US (3) US9620176B2 (zh)
JP (1) JP6205036B1 (zh)
CN (1) CN107785053B (zh)
TW (3) TWI601144B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI896896B (zh) * 2021-07-14 2025-09-11 聯華電子股份有限公司 一次性可編程記憶胞及其製造方法

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10109364B2 (en) * 2015-10-21 2018-10-23 Avago Technologies General Ip (Singapore) Pte. Ltd. Non-volatile memory cell having multiple signal pathways to provide access to an antifuse of the memory cell
US10090027B2 (en) * 2016-05-25 2018-10-02 Ememory Technology Inc. Memory system with low read power
US10395745B2 (en) 2016-10-21 2019-08-27 Synposys, Inc. One-time programmable bitcell with native anti-fuse
US10446562B1 (en) * 2017-01-10 2019-10-15 Synopsys, Inc. One-time programmable bitcell with partially native select device
JP2018160295A (ja) * 2017-03-22 2018-10-11 東芝メモリ株式会社 半導体記憶装置
US10276239B2 (en) * 2017-04-27 2019-04-30 Ememory Technology Inc. Memory cell and associated array structure
US10090309B1 (en) * 2017-04-27 2018-10-02 Ememory Technology Inc. Nonvolatile memory cell capable of improving program performance
EP3407383B1 (en) * 2017-05-25 2020-11-18 eMemory Technology Inc. Non-volatile memory and method for programming and reading a memory array having the same
TWI644314B (zh) * 2017-12-14 2018-12-11 旺宏電子股份有限公司 記憶體裝置及其操作方法
US11380693B2 (en) * 2018-08-20 2022-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including anti-fuse cell structure
US10847236B2 (en) 2018-10-17 2020-11-24 Ememory Technology Inc. Memory cell with a sensing control circuit
TWI665847B (zh) * 2018-11-20 2019-07-11 聯陽半導體股份有限公司 電源切換系統
US10956361B2 (en) 2018-11-29 2021-03-23 International Business Machines Corporation Processor core design optimized for machine learning applications
US11163528B2 (en) 2018-11-29 2021-11-02 International Business Machines Corporation Reformatting matrices to improve computing efficiency
US10884918B2 (en) 2019-01-28 2021-01-05 International Business Machines Corporation System implementation of one-time programmable memories
US10924112B2 (en) * 2019-04-11 2021-02-16 Ememory Technology Inc. Bandgap reference circuit
CN110388996B (zh) * 2019-09-03 2021-05-28 广东电网有限责任公司 一种巴克豪森信号特征获取方法、装置、终端及存储介质
US11397695B2 (en) * 2019-10-22 2022-07-26 Micron Technology, Inc. Configurable memory termination
US11296096B2 (en) * 2019-11-08 2022-04-05 Zhuhai Chuangfeixin Technology Co., Ltd. Antifuse OTP structure with hybrid junctions
US10984878B1 (en) * 2020-02-11 2021-04-20 Taiwan Semiconductor Manufacturing Company, Ltd One-time programmable memory bit cell
US11189356B2 (en) 2020-02-27 2021-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. One-time-programmable memory
CN113540045A (zh) * 2020-04-15 2021-10-22 合肥晶合集成电路股份有限公司 一种反熔丝电路
TWI747528B (zh) * 2020-09-28 2021-11-21 億而得微電子股份有限公司 小面積低電壓反熔絲元件與陣列
US20220158631A1 (en) * 2020-11-16 2022-05-19 Micron Technology, Inc. Sub-threshold current reduction circuit switches and related apparatuses and methods
US11783905B2 (en) * 2020-12-18 2023-10-10 Ememory Technology Inc. Anti-fuse memory device, memory array, and programming method of an anti-fuse memory device for preventing leakage current and program disturbance
CN116710874A (zh) * 2021-03-12 2023-09-05 华为技术有限公司 存储设备及其供电控制方法、电子设备
US12380957B2 (en) * 2021-04-30 2025-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device, layout, and method
US20220359545A1 (en) * 2021-05-07 2022-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory devices with dielectric fin structures
US11763875B2 (en) * 2021-05-26 2023-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Second word line combined with Y-MUX signal in high voltage memory program
US11799480B1 (en) * 2021-12-03 2023-10-24 Synopsys, Inc. Scalable supply multiplexer circuit
US12477724B2 (en) 2022-05-12 2025-11-18 Ememory Technology Inc. Antifuse-type one time programming memory cell with gate-all-around transistor
EP4303921A4 (en) * 2022-05-25 2024-01-10 Changxin Memory Technologies, Inc. ANTI-MEL BOND STRUCTURE, ANTI-MEL BOND ARRANGEMENT AND MEMORY
CN117409838A (zh) * 2022-07-04 2024-01-16 长鑫存储技术有限公司 反熔丝单元结构、反熔丝阵列及其操作方法以及存储器
US12277981B2 (en) * 2022-07-04 2025-04-15 Changxin Memory Technologies, Inc. Anti-fuse cell structure, anti-fuse array, operation method for anti-fuse array, and memory
US12414293B2 (en) 2023-03-20 2025-09-09 Ememory Technology Inc. Antifuse-type one time programming memory with forksheet transistors

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6480419B2 (en) * 2001-02-22 2002-11-12 Samsung Electronics Co., Ltd. Bit line setup and discharge circuit for programming non-volatile memory
US6462984B1 (en) * 2001-06-29 2002-10-08 Intel Corporation Biasing scheme of floating unselected wordlines and bitlines of a diode-based memory array
US6765427B1 (en) * 2002-08-08 2004-07-20 Actel Corporation Method and apparatus for bootstrapping a programmable antifuse circuit
US7215043B2 (en) 2003-12-30 2007-05-08 Ememory Technology Inc. Power supply voltage switch circuit
US7511982B2 (en) * 2004-05-06 2009-03-31 Sidense Corp. High speed OTP sensing scheme
JP2006311507A (ja) 2005-03-28 2006-11-09 Matsushita Electric Ind Co Ltd 電源スイッチ回路
US7312636B2 (en) * 2006-02-06 2007-12-25 Mosaid Technologies Incorporated Voltage level shifter circuit
US7593248B2 (en) * 2006-11-16 2009-09-22 Aptina Imaging Corporation Method, apparatus and system providing a one-time programmable memory device
US7701245B1 (en) 2007-10-26 2010-04-20 Xilinx, Inc. Enhanced voltage regulation with power supply disable capability for low-power operation
US8922247B2 (en) * 2007-11-14 2014-12-30 Arm Limited Power controlling integrated circuit and retention switching circuit
US7586802B2 (en) 2008-02-07 2009-09-08 Macronix International Co. Ltd. Memory, bit-line pre-charge circuit and bit-line pre-charge method
KR101102776B1 (ko) * 2008-02-13 2012-01-05 매그나칩 반도체 유한회사 비휘발성 메모리 소자의 단위 셀 및 이를 구비한 비휘발성메모리 소자
US20100027340A1 (en) * 2008-07-31 2010-02-04 Ercole Rosario Di Iorio Pattern dependent string resistance compensation
KR101076079B1 (ko) 2009-02-02 2011-10-21 주식회사 하이닉스반도체 페이지 버퍼 회로 및 불휘발성 메모리 소자
US8749292B2 (en) * 2010-04-22 2014-06-10 Freescale Semiconductor, Inc. Voltage level shifter having a first operating mode and a second operating mode
KR101119343B1 (ko) * 2010-04-29 2012-03-06 주식회사 하이닉스반도체 반도체 메모리 장치의 프로그램 방법
TW201203253A (en) * 2010-07-06 2012-01-16 Maxchip Electronics Corp One time programmable memory and the manufacturing method and operation method thereof
KR101152403B1 (ko) 2010-07-07 2012-06-05 에스케이하이닉스 주식회사 비휘발성 메모리 및 이의 동작방법
KR101115756B1 (ko) * 2011-09-23 2012-03-06 권의필 고집적 프로그램이 가능한 비휘발성 메모리 및 그 제조 방법
KR20130034533A (ko) 2011-09-28 2013-04-05 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US8786371B2 (en) * 2011-11-18 2014-07-22 Skyworks Solutions, Inc. Apparatus and methods for voltage converters
US8681528B2 (en) * 2012-08-21 2014-03-25 Ememory Technology Inc. One-bit memory cell for nonvolatile memory and associated controlling method
US9281074B2 (en) * 2013-05-16 2016-03-08 Ememory Technology Inc. One time programmable memory cell capable of reducing leakage current and preventing slow bit response
KR101523138B1 (ko) * 2013-09-04 2015-05-26 주식회사 동부하이텍 프로그램 가능한 메모리
US9508396B2 (en) * 2014-04-02 2016-11-29 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory
US9362001B2 (en) * 2014-10-14 2016-06-07 Ememory Technology Inc. Memory cell capable of operating under low voltage conditions
KR102227554B1 (ko) * 2014-11-18 2021-03-16 에스케이하이닉스 주식회사 안티퓨즈 오티피 셀어레이 및 그 동작방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI896896B (zh) * 2021-07-14 2025-09-11 聯華電子股份有限公司 一次性可編程記憶胞及其製造方法

Also Published As

Publication number Publication date
TWI601144B (zh) 2017-10-01
CN107785053B (zh) 2020-04-24
TW201810278A (zh) 2018-03-16
US9620176B2 (en) 2017-04-11
US20170076757A1 (en) 2017-03-16
US9824727B2 (en) 2017-11-21
TWI610305B (zh) 2018-01-01
US20170077920A1 (en) 2017-03-16
TWI602282B (zh) 2017-10-11
JP6205036B1 (ja) 2017-09-27
JP2018032460A (ja) 2018-03-01
CN107785053A (zh) 2018-03-09
TW201812780A (zh) 2018-04-01
US20170076765A1 (en) 2017-03-16
US9685203B2 (en) 2017-06-20

Similar Documents

Publication Publication Date Title
TWI602282B (zh) 記憶體單元及記憶體陣列
JP5788559B2 (ja) ワンタイム・プログラマブル・メモリセル、該メモリセルを含むメモリアレイのプログラム方法及び読み込み方法
TWI613654B (zh) 記憶體單元及記憶體陣列
JP4280302B2 (ja) 抵抗変化型不揮発性記憶装置
JP4855851B2 (ja) 半導体記憶装置
US10153288B2 (en) Double metal layout for memory cells of a non-volatile memory
TWI689932B (zh) 半導體記憶裝置
US11222923B2 (en) Resistance variable memory
JP2009199713A5 (zh)
WO2010147029A1 (ja) 半導体デバイス
JP5259376B2 (ja) 半導体記憶装置
US20150348631A1 (en) Nonvolatile memory, nonvolatile programmable logic switch including nonvolatile memory, and nonvolatile programmable logic circuit
EP3288037B1 (en) Memory array having a small chip area
JP6200983B2 (ja) ワンタイムプログラマブルメモリセル、該メモリセルを含むメモリアレイのプログラム方法及び読み込み方法
JP2016129081A (ja) 再構成可能な回路
CN115331723B (zh) 快速读写otp嵌入式存储器
US9786382B1 (en) Semiconductor device and memory element
JP2012043970A (ja) 半導体装置、メモリ装置への書込方法、メモリ装置からの読出方法、及び半導体装置の製造方法
CN109256170B (zh) 存储单元及存储阵列
TW202240592A (zh) 記憶體裝置
JP2012185893A (ja) 不揮発性半導体記憶装置
KR102342535B1 (ko) 이-퓨즈 셀 및 이를 포함하는 비휘발성 메모리 장치