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TW201806131A - 用於半導體裝置之結合ｓａｄｐ鰭片及其製造方法 - Google Patents

用於半導體裝置之結合ｓａｄｐ鰭片及其製造方法 Download PDF

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TW201806131A
TW201806131A TW106100050A TW106100050A TW201806131A TW 201806131 A TW201806131 A TW 201806131A TW 106100050 A TW106100050 A TW 106100050A TW 106100050 A TW106100050 A TW 106100050A TW 201806131 A TW201806131 A TW 201806131A
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艾瑞克 史考特 柯爾斯
古拉梅 伯奇
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格羅方德半導體公司
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Abstract

半導體胞元包括基材、以及含至少五個實質平行鰭片之陣列，此等鰭片係以實質均等鰭寬布置於該基材上。陣列內至少一對相鄰鰭片間包括預定最小間隔距離。陣列具有用於n型半導體裝置之第一n型鰭片、及用於p型半導體裝置之第一p型鰭片。該第一p型鰭片係與該第一n型鰭片相鄰而置並且以預定第一n至p距離與該第一n型鰭片相隔。該第一n至p距離大於該最小間隔距離，並且小於該鰭寬加兩倍該最小間隔距離的總和。

Description

用於半導體裝置之結合SADP鰭片及其製造方法
本發明係關於半導體裝置及其製作方法。更具體地說，本發明係關於用於半導體裝置之組合式自對準雙圖案化及其製造方法。
已就超高密度積體電路開發諸如電晶體、電容器及類似物等半導體裝置之製作技術，其圖案化解析度已超越習知的微影(其一般受限於約80nm間距)。自對準多重圖案化係一種此類高解析度圖案化技術。目前的多重圖案化技術就商業生產考量而言，係一種稱為自對準四圖案化(SAQP)之方法，其係商用常見的自對準雙圖案化(SADP)技巧之外推。
SAQP的理論最小規則間距使用習知微影技巧約為20奈米(nm)，這會造成問題。此外，鰭式場效電晶體(FinFET)中的諸鰭片間的可變間距或可變間隔非常難以達到SAQP的要求。此狀況在間距(即半導體裝置結構中的諸重複特徵間的距離)小於或等於32nm時尤甚。更具體地說，當諸鰭片間的間隔等於或小於24nm時，在含五或更 多個鰭片之陣列內的諸鰭片間利用習知的SAQP達到可變間隔的難度更高。
利用兼具n型與p型鰭片之鰭片陣列之各種半導體裝置在製作時，會因缺乏可變性而造成非常大的問題。這是因為n型鰭片與p型鰭片間的最小間隔距離(n至p間隔距離)必然大於一對n型鰭片間的距離，因此，鰭片陣列需要有某種程度的可變性、或不必要地讓尺寸變大。兼需n型與p型FinFET之此類裝置係靜態隨機存取記憶體(SRAM)胞元及其它類似邏輯胞元。
因此，需要一種可利用標準微影使間距更加可變之半導體裝置製作方法。需要能夠將此技術應用到所具鰭片間距等於或小於32nm之半導體裝置、以及應用到所具鰭片間隔等於或小於24nm之半導體裝置。具體需要能夠應用此技術製作SRAM胞元。另外，需要一種間距可達20nm或以下之半導體裝置製作方法。
再者，實質需要有在大量鰭片中切割單一鰭片而不會破壞鄰接鰭片的能力。隨著鰭片間距比例縮放，就大致等於或小於32nm之間距而言，這尤其具有挑戰性。
本發明藉由提供一種半導體胞元或類似結構及其施作方法，提供優於先前技術的優點及替代方案。此半導體胞元之製作即使是在鰭片間隔等於或小於24nm、或鰭片陣列大的情況下，也可使用標準微影在陣列中 的諸鰭片間達到更加可變的間隔。另外，本發明能夠在含三個或更多個鰭片之鰭片陣列中切割諸鰭片。這可藉由連續的鰭片形成與切割程序來實現，其可兼用於SRAM類胞元及隨機邏輯胞元。
根據本發明其中一或多項態樣之半導體胞元包括基材、以及含至少五個實質平行鰭片之陣列，此等鰭片係以實質均等鰭寬布置於該基材上。陣列內至少一對相鄰鰭片間包括預定最小間隔距離。陣列亦包括用於n型半導體裝置之第一n型鰭片、及用於p型半導體裝置之第一p型鰭片。該第一p型鰭片係與該第一n型鰭片相鄰而置並且以預定第一n至p距離與該第一n型鰭片相隔。該第一n至p距離大於該最小間隔距離，並且小於該鰭寬加兩倍該最小間隔距離的總和。
根據本發明其中一或多項態樣之方法包括提供結構，該結構包括布置於基材上方之硬罩層、及布置於該硬罩層上方之第一心軸層。將第一心軸陣列圖案化到該第一心軸層內。在該等第一心軸之側壁上形成第一間隔物陣列。布置位在該第一間隔物陣列上方之圖案層、布置位在該圖案層上方之蝕刻終止層、以及布置位在該蝕刻終止層上方之第二心軸層。將第二心軸陣列圖案化到該第二心軸層內。在該等第二心軸之側壁上形成第二間隔物陣列。將該第二間隔物陣列蝕刻到該圖案層內，使得該等第二間隔物與該等第一間隔物組合，該等第一與第二間隔物就置於該硬罩層上之鰭片陣列形成圖案。將該圖案蝕刻到 該基材內以形成該鰭片陣列。
10、100‧‧‧結構
12、22、129、162‧‧‧間隔物層
14、118、154‧‧‧心軸
16、104‧‧‧硬罩層
18、102‧‧‧基材
20、24、26、28、30、130、164‧‧‧間隔物
32、36‧‧‧間隔
34‧‧‧空間
40、202‧‧‧SRAM胞元
42、44、56、58‧‧‧n型鰭片
46、48、50、52、54‧‧‧鰭片
60、62、64‧‧‧橫切口
80‧‧‧模組流程圖
82、84、86、88、90、92、94、96、98‧‧‧模組
106、148‧‧‧心軸層
108、134、146、170‧‧‧蝕刻終止層
110‧‧‧硬罩子層
112‧‧‧第二硬罩子層
120、138、150、174‧‧‧光阻層
122、136、152、172‧‧‧BARC層
124、156‧‧‧心軸寬度
126、158‧‧‧心軸間隔
127、131、166‧‧‧平均間距
132、168‧‧‧平坦化層
139、176‧‧‧定標區段
142、178‧‧‧所選擇區段
143、179‧‧‧切口
144‧‧‧圖案層
160‧‧‧心軸間距
180‧‧‧鰭片圖案
190、192、194、196、198、200‧‧‧鰭片
194A、194B、194C、196A、196B‧‧‧鰭片部分
204‧‧‧最小間隔距離
206‧‧‧距離
208‧‧‧p至p距離
搭配附圖經由以下詳細說明將會更完全理解本發明，其中：第1A圖係中間製造階段中之半導體結構先前技術SAQP製造方法之例示性具體實施例的側視圖，該結構在微影圖案化心軸陣列上方保形布置有第一間隔物層；第1B圖係先前技術第1A圖在心軸之側壁上形成有第一間隔物的側視圖；第1C圖係先前技術第1B圖已移除心軸的側視圖；第1D圖係先前技術第1C圖以第二間隔物層保形塗佈第一間隔物的側視圖；第1E圖係先前技術第1D圖在第一間隔物之側壁上形成有第二間隔物的側視圖；第1F圖係先前技術第1E圖已移除第一間隔物的側視圖；第2圖係先前技術SRAM胞元的俯視圖；第3圖根據本發明，係用以形成可變間隔半導體胞元或類似結構之方法的模組流程圖；第4A圖根據本發明，係用於一結構之諸層初始堆疊的側視圖，該結構包括基材、硬罩層、第一心軸層及第一蝕刻終止層； 第4B圖根據本發明，係第4A圖的透視圖；第5圖根據本發明，係第4B圖將第一心軸圖案化到第一光阻層內的側視圖；第6圖根據本發明，係第5圖將第一心軸蝕刻到第一心軸層內的側視圖；第7圖根據本發明，係第6圖以第一間隔物層保形塗佈第一心軸的側視圖；第8圖根據本發明，係第7圖在第一心軸之側壁上形成有第一間隔物的側視圖；第9圖根據本發明，係第8圖已移除第一心軸的側視圖；第10A圖係第9圖具有第一平坦化層、第二蝕刻終止層及第二光阻層布置於其上的側視圖，其中根據本發明曝露第二蝕刻終止層之定標區段；第10B圖根據本發明，係第10A圖的透視圖；第11圖根據本發明，係第10A圖已曝露且移除第一間隔物所選擇區段的側視圖；第12圖根據本發明，係第11圖已移除第一平坦化層、第一間隔物上方布置有圖案層、及其上布置有第二心軸層的側視圖；第13圖根據本發明，係第12圖於其上圖案化有第二心軸的側視圖；第14圖根據本發明，係第13圖將第二心軸 蝕刻到第二心軸層內的側視圖；第15圖根據本發明，係第14圖以第二間隔物層保形塗佈第二心軸的側視圖；第16圖根據本發明，係第15圖在第二心軸之側壁上形成有第二間隔物的側視圖；第17圖根據本發明，係第16圖已移除第二心軸的側視圖；第18A圖係第17圖具有第二平坦化層、第四蝕刻終止層及第二光阻層布置於其上的側視圖，其中根據本發明曝露第四蝕刻終止層之定標區段；第18B圖根據本發明，係第18A圖的透視圖；第19圖根據本發明，係第18A圖已曝露且移除第二間隔物所選擇區段的側視圖；第20圖根據本發明，係第19圖已移除第二平坦化層的側視圖；第21圖根據本發明，係第20圖將第二間隔物蝕刻到圖案層內以形成鰭片圖案的側視圖；第22圖根據本發明，係第21圖將第一圖案蝕刻到硬罩層內的側視圖；以及第23圖根據本發明，係第22圖將圖案蝕刻到基材內以形成SRAM胞元的側視圖。
現將說明某些例示性具體實施例以便整體 理解本文所揭示方法、系統及裝置其結構、功能、製造及使用之原理。附圖中繪示這些具體實施例之一或多項實施例。所屬技術領域中具有通常知識者將會理解本文中具體所述、及附圖中所示之方法、系統及裝置乃非限制性例示性具體實施例，而且本發明之範疇僅由申請專利範圍來界定。搭配一項例示性具體實施例所示或所述之特徵可與其它具體實施例之特徵組合。此類修改及變動的用意是要被包括於本發明之範疇內。
第1A至1F圖繪示半導體製作之典型先前技術SAQP方法。第2圖繪示包括n型、p型鰭片及虛設鰭片之典型先前技術SRAM胞元。
請參閱第1A至1F圖，所示為SAQP製作之先前技術循序方法的例示性具體實施例。從第1A圖開始，在中間製造階段中，結構10在具有預定線密度與間距之微影圖案化心軸14之陣列上方保形(conformally)布置有第一間隔物層12。在此例示性具體實施例中，心軸係布置於硬罩層16上方，而硬罩層16係布置於基材18上方。
請參閱第1B圖，接著第一間隔物層12係被非等向性蝕刻而在心軸14之側壁上形成第一間隔物20之第一陣列。請參閱第1C圖，接著移除心軸14，然後將間隔物20之第一陣列非等向性蝕刻到硬罩層16內。到此為止，此程序流程與典型SADP程序無異。由於各心軸14有兩個間隔物20，因此線密度加倍而間距則減為一半。
從第1D圖開始，在間隔物20之第一陣列 上方重複SAQP程序流程之第一部分。亦即，在間隔物20之第一陣列上方布置第二間隔物層22。接著，請參閱第1E圖，第二間隔物層22係被非等向性蝕刻而形成間隔物24、26、28及30之第二陣列。最後，請參閱第1F圖，接著移除間隔物20之第一陣列，僅留下間隔物20至30之第二陣列，此間隔物20至30之第二陣列將被當作圖案以將鰭片蝕刻到基材18內。由於各心軸14現有四個間隔物24至30，所以線密度變為四倍，且間距已變原始心軸14的四分之一。
要注意的重點是，心軸14的寬度及諸心軸間的間隔是SAQP程序中的唯二可變參數。第一與第二間隔物層12與22的厚度無法在沉積程序期間局部調整，而且也不被視為跨佈晶圓的可變參數。如此，含四個間隔物24至30之群組的任一側之間隔32在本文中稱為阿伐空間(α)，因為其係藉由諸心軸14間的間隔來控制而可變。另外，間隔物26與28間的間隔36在本文中稱為伽瑪空間(γ)，因為其係藉由心軸14的寬度來控制而同樣可變。然而，位於間隔物24與26間、及間隔物28與30間的此對空間34在本文中稱為貝他空間(β)，其係剛性固定。
因此，藉由SAQP程序所產生之任何鰭片陣列中的每一個其它空間都是固定式貝他空間34。此剛性由於鰭片陣列數目更大(例如：數千或更多)且尺寸更小(例如：諸鰭片間的間隔低於24nm)而更加成為問題。結果是，半導體裝置之先前技術胞元具有典型以等距離分隔之鰭片 陣列。諸鰭片間(舉例如：當n型鰭型與p型鰭片相鄰時)若需要可變性，則一般會插置犧牲虛設鰭片且之後在製造期間移除。然而，使用此類犧牲虛設鰭片會造成先前技術胞元在尺寸方面不必要地變大。
請參閱第2圖，所示係使用習知SAQP程序製作之典型先前技術SRAM胞元40之一例示性具體實施例。SRAM胞元一般係隨機存取記憶體，只要有供應電力，便在記憶體中保留資料位元。SRAM典型為用在個人電腦、工作站、路由器、週邊設備及類似物中。
SRAM胞元40包括四個n型鰭片42、44、56及58用於四個n型FinFET(本文中稱為nFET)。SRAM胞元40亦包括兩個p型鰭片48及52用於兩個p型FinFET(本文中稱為pFET)。鰭片46、50及54如本文中更詳細之闡釋，其係將會在形成FinFET之前被移除的犧牲虛設鰭片。
SRAM胞元40中之各位元係分別儲存於與兩個n型/p型相鄰鰭片44、48及52、56相關聯之兩個nFET/pFET相鄰對中，其中此等FinFET係互連在一起以形成一對交叉耦合的反相器。與剩餘的兩個n型鰭片42、58相關聯之剩餘的兩個nFET的作用在於控制讀取及寫入操作期間對反相器之存取。
所屬技術領域中具有通常知識者認為具有nFET與pFET之各種互連組合的SRAM胞元有數種其它可能組態。然而，各SRAM胞元必須具有至少一個nFET與 一個pFET相鄰，兩者係以預定n至p距離相隔。
在此例示性具體實施例中，鰭片42至58(在等於或小於正或負4nm之容限內)具有8nm之固定鰭寬，並且以24nm之等距離相隔以提供32nm之平均間距。因為鰭片42至58係以此一小距離相隔，因此使用SAQP程序製作此等鰭片。結果是，使鰭片42至58分開之每一個其它空間都是固定式貝他空間34。另外，阿伐32與伽瑪36空間在諸固定式貝他空間32間交替。如此，就含至少五個實質平行鰭片(例如：鰭片42至50、鰭片46至54或鰭片50至58)之任何陣列而言，將會有至少兩個固定式貝他空間34連至一個阿伐空間32及一個伽瑪空間36。
由於固定式貝他空間34引進剛性，加上以這樣小的尺度調整阿伐32與伽瑪36空間有難度，而且在整個超高密度積體電路邏輯整合大量此類SRAM胞元與許多其它裝置會增加複雜度，因此，使用習知的SAQP方法製作間隔可變的SRAM胞元根本不具有成本效益，技術上也不可行。此外，即使固定式貝他空間34所引進的剛性就含至少五個平行鰭片之陣列而言變為顯著，其中仍存在各種不同類型的阿伐32、貝他34及伽瑪36空間，此剛性隨著陣列中之鰭片數目增加到5個以上而快速變大。結果，鰭片42至58係製作成具有均等寬度，而且在整個SRAM胞元40各處以等距離隔開。
然而，由於諸摻質類型間的結構差異及與n型及p型FinFET相關聯之磊晶源極/汲極區的關係，n型鰭 片與相鄰p型鰭片間就功能所需的最小距離將會一直大於一對n型鰭片間所需要的最小距離。因此，為了在SRAM胞元40內的諸鰭片間引進某種可變間隔，係於中間處理階段在各n型/p型鰭片組合(44、48與52、56)間布置虛設鰭片46及54。因此，可藉由單純地移除虛設鰭片，將各n型/p型鰭片對間的n至p距離施作成大於與一對n型鰭片相關聯的最小間隔距離。更具體地說，一旦移除虛設鰭片46及54，SRAM胞元40中的n至p間隔距離將會等於或大於鰭寬(此例中為8nm)加上兩倍最小間隔距離(此例中為24nm)的總和。
除了因為n型與p型鰭片間的結構差異而有鰭片間隔可變性的需要，因為通常必須在SRAM胞元40之p型鰭片上施作橫切口60、62及64而對於鰭片間隔可變性的需求也同樣重要。然而，微影容限使得不截割相鄰鰭片便無法可靠地以這樣小的尺寸在鰭片中將切口圖案化。如此，亦將虛設鰭片(在此例中為鰭片50)插置於任何p型鰭片對(在此例中為鰭片48與52)之間。
因此，在SRAM胞元40的例子中，就胞元的六個主動鰭片42、44、48、52、56及58而言，需要有三個虛設鰭片46、50及54才能容許n型至p型鰭片結構差異，並且容許不用截割相鄰鰭片便能切割諸p型鰭片。有問題的是，使用虛設鰭片46、50及54會使鰭片數目增加，並且增大SRAM胞元40的總體尺寸，幅度有50個百分比之多。亦即，因此，需要提供一種不使用虛設鰭片也 可在n型至p型鰭片對、p型鰭片對與n型鰭片對間達成可變性的方法。這樣的需求在SRAM胞元或類似物中尤其重要。
第3至23圖根據本發明，繪示施作可變間隔半導體胞元或類似結構之方法及器具的各項例示性具體實施例。本發明提供比習知SAQP程序更可變的參數，因此，以具有成本效益且技術可行的方式達到鰭片陣列內之間隔可變性的目的。更具體地說，本發明不需要使用虛設鰭片也能達成可變性。另外，可應用於含五個或更多個鰭片之陣列，具有等於或小於24nm之最小鰭片間隔、及/或等於或小於32nm之最小間距。
請參閱第3圖，模組流程圖80中所示為根據本發明用於形成可變間隔半導體胞元之方法及器具之高階概述的例示性具體實施例。模組流程圖80包括九個單獨模組82、84、86、88、90、92、94、96及98，其中各模組包括將會在本文中詳細描述的數個方法步驟。簡言之，此等模組可說明如下：
‧模組82：初始堆疊積累。(包括第4A及4B圖中所示的步驟)：在此模組中，提供結構100。結構100包括布置於基材102上方之至少一硬罩層104、及布置於硬罩層104上方之第一心軸層106。
‧模組84：第一心軸圖案化。(包括第5至6圖中所示的步驟)：在此模組中，將第一心軸108之陣列圖案化到該第一心軸層106內。
‧模組86：第一間隔物形成。(包括第7至9圖中所示的步驟)：在此模組中，在該等第一心軸之側壁上形成第一間隔物陣列。
‧模組88(視需要的)：第一切口形成。(包括第10A至11圖中所示的步驟)：此模組包括於第一間隔物陣列上方布置第一平坦化層。接著將該第一平坦化層圖案化以曝露該第一間隔物陣列之至少一所選擇之第一間隔物。接著，將第一切口蝕刻到已曝露之第一間隔物內。
‧模組90：堆疊重建。(包括第12圖中所示的步驟)：此模組包括於第一間隔物陣列上方沉積圖案層。在該圖案層上方布置蝕刻終止層。在該蝕刻終止層上方布置第二心軸層。
‧模組92：第二心軸圖案化。(包括第13至14圖中所示的步驟)：此模組包括將第二心軸陣列圖案化到該第二心軸層內。
‧模組94：第二間隔物形成。(包括第15至17圖中所示的步驟)：此模組包括在該等第二心軸之側壁上形成第二間隔物陣列。
‧模組96(視需要的)：第二切口形成。(包括第18A至19圖中所示的步驟)：此模組包括於第二間隔物陣列上方布置第二平坦化層。接著將該第二平坦化層圖案化以曝露該第一間隔物陣列之至少一所選擇之第二間隔物。接著，將第二切口蝕刻到已曝露之第二間隔物內。
‧模組98：將鰭片圖案化到基材內。(包括第20至23圖 中所示的步驟)：此模組包括將該第二間隔物陣列蝕刻到該圖案層內，使得該等第二間隔物與該等第一間隔物組合，其中該等第一與第二間隔物形成圖案以用於置於硬罩層104上之鰭片陣列。接著，將該圖案蝕刻到該基材102內以形成該鰭片陣列。
模組82：初始堆疊積累。(第4A及4B圖)
此模組細述結構100中諸層初始堆疊之積累，包括心軸層106。
請參閱第4A及4B圖，介紹根據本發明之積體電路裝置其半導體胞元結構100在中間製造階段之一例示性具體實施例的簡化圖。半導體胞元結構100包括其上布置有硬罩層104之基材102。硬罩層104上方布置第一心軸層106，而第一心軸層106上方可布置第一蝕刻終止層108。
基材102可由任何適當的半導體材料所組成，諸如矽、矽鍺或類似者。需要硬罩層104才能將鰭片陣列(圖未示)蝕刻到基材102內。雖然需要至少一個硬罩層104，但硬罩層104仍可由數個層所組成。在此例示性具體實施例中，硬罩層104係由第一硬罩子層110及第二硬罩子層112所組成。第一硬罩子層110可以是二氧化矽(SiO2)或類似物。第二硬罩子層112可以是氮化矽(SiN)或類似物，其係藉由低壓化學氣相沉積(LPCVD)程序來沉積。
第一心軸層106可以是旋塗硬罩(SOH)材料，諸如非晶碳(aC)或非晶矽(aSi)。第一蝕刻終止層108 可以是氮氧化矽(SiON)或類似物。
模組84：第一心軸圖案化。(第5至6圖)
此模組詳述用以將第一心軸118之陣列圖案化到心軸層106內所需的步驟。
請參閱第5圖，在第一蝕刻終止層108上方布置至少一第一光阻層120。然而，更可能的是，在第一蝕刻終止層108上方布置第一底端抗反射塗料(BARC)層122，並且在第一BARC層122上方布置第一光阻層120。接著透過眾所周知的微影技巧，將第一心軸118圖案化到第一光阻層120內。
在本具體實施例中，第一心軸就128nm之平均間距127，具有64nm之第一心軸寬度124、及64nm之第一心軸間隔126。然而，要注意的重點是，第一心軸寬度124及間隔126為可變參數，其可用於控制半導體胞元之鰭片陣列內的可變間隔。如此，諸心軸118並非必須是等間隔或等寬度。
請參閱第6圖，接著，將第一心軸118自第一光阻層120非等向性蝕刻到第一心軸層106內。此非等向性蝕刻程序可以是反應性離子蝕刻程序。為求清楚，本文中諸如間隔物、心軸等自原始特徵起向下蝕刻任何特徵若其具有與原始特徵相同之形式及功能，將會稱為此類原始特徵。然而，眾所周知的是，向下蝕刻之特徵將會是原始特徵之轉移，並且將會由蝕刻程序中所涉及各層之殘留物所組成。更具體地說，在第一心軸118的情況下，原始 第一心軸118係被蝕刻到阻劑層120及BARC層122內並由阻劑層120及BARC層122所組成。然而，向下蝕刻之第一心軸118可由第一蝕刻終止層108與第一心軸層106所組成。
模組86：第一間隔物形成。(第7至9圖)
此模組詳述用以在心軸118之側壁上形成第一間隔物所需的步驟。
請參閱第7圖，在第一心軸118上方保形塗佈第一間隔物層128。第一間隔物層可以是氧化物層(諸如SiO2)，並且可藉由原子層沉積(ALD)程序塗佈於第一心軸118上方。
請參閱第8圖，非等向性蝕刻第一間隔物層128以在第一心軸118之側壁上形成第一間隔物130。由於每一個心軸118有兩個間隔物130，所以諸第一間隔物130間的平均間距131為諸第一心軸118間的間距127(第5圖看最清楚)之一半。
請參閱第9圖，接著移除第一心軸118，僅將第一間隔物130留置於硬罩層104上。心軸118可用數種眾所周知的程序的任何一種來移除，諸如濕蝕刻程序、RIE程序或類似者。
另外，雖然是將第8及9圖展示為兩個單獨步驟，但兩者通常仍可用相同的程序來完成。舉例而言，可運用RIE蝕刻程序先以第一類型之氣體蝕刻第一間隔物130，接著可在相同程序期間引進第二類型之氣體將第一心 軸118移除。
模組88(視需要的)：第一切口形成。(第10A至11圖)
此視需要的模組詳述一種將至少一第一切口蝕刻到第一間隔物130內之方法。
請參閱第10A及10B圖，在第一間隔物130之陣列上方布置第一平坦化層132，並且在第一平坦化層132上方布置第二蝕刻終止層134。
第一平坦化層132可由如同第一心軸層106之SOH材料所組成(例如：非晶碳或非晶矽)。如此，布置第一平坦化層132前，能夠不需要先移除第一心軸118。然而，處理期間可能某種程度硬化或破壞心軸118，因而希望完全移除第一心軸118，並且始於最近沉積之平坦化層132。
接著，在第二蝕刻終止層134上方布置第二BARC層136及第二光阻層138。然後圖案化光阻層138及BARC層136以曝露第二蝕刻終止層134之至少一個定標區段139。如可於第10B圖最清楚看出，在此特定具體實施例中，已圖案化光阻層138及BARC層136以曝露兩個定標區段139。
請參閱第11圖，接著圖案化第二蝕刻終止層134及第一平坦化層132以曝露第一間隔物130之陣列之第一間隔物130之至少一所選擇區段142(此特定具體實施例中有兩個所選擇區段142)。然後將至少一第一切口143(此例中有一對第一切口143，第23圖之鰭片圖案180 中看最清楚)蝕刻到第一間隔物130已曝露之所選擇區段142內，以移除已曝露之所選擇區段142。
在本具體實施例中，此對第一切口143(遭受移除之所選擇區段142)將定標之第一間隔物130區分成三個間隔物部分。該定標間隔物可在稍後針對p型FinFET或類似的p型半導體裝置而被用於形成p型鰭片。另外，第一切口143可以是具有各種不同長度之複數個間隔物上的複數個切口。要注意的重點是，此尺度之間距尺寸(此例中為64nm)大到足以不用截割相鄰間隔物也能容許微影圖案化單一已曝露的間隔物130。
模組90：堆疊重建。(第12圖)
此模組詳細重建堆疊層以包括第二心軸層148。
請參閱第12圖，藉由眾所周知的程序將第一平坦化層132及第二蝕刻終止層134移除以曝露第一間隔物130之陣列。接著，在第一間隔物130之陣列上方布置最近平坦化的圖案層144。在圖案層144上方布置第三蝕刻終止層146，並且在第三蝕刻終止層146上方布置第二心軸層148。圖案層144及第二心軸層148可以是非晶矽、非晶碳或類似物。第三蝕刻終止層146可以是SiON或類似物。
模組92：第二心軸圖案化。(第13至14圖)
此模組詳述將第二心軸154之陣列圖案化到該第二心軸層148內。
請參閱第13圖，在第二心軸層148上方布 置第三光阻層150、並視需要地布置第三BARC層152。接著透過眾所周知的微影技巧，將第二心軸154圖案化到第三光阻層150內。
在本具體實施例中，第二心軸就128nm之平均第二心軸間距160，具有64nm之第二心軸寬度156、及64nm之第二心軸間隔158。然而，要注意的重點是，第二心軸寬度156及間隔158係可變參數，其可用於控制半導體胞元之鰭片陣列內的可變間隔。如此，諸第二心軸154並非必須是等間隔或等寬度。要注意的重點是，相對於原始第一心軸118之位置的第二心軸154之位置也是可變參數，其可用於控制半導體胞元之諸鰭片間的間隔。
有助益的是，將本發明與如參照先前技術第1圖所述習知的SAQP程序相比較時，可看出習知的SAQP程序僅有兩個用以控制鰭片間隔之可變參數，而本發明用以做同一件事的可變參數多達五個。亦即，在習知SAQP程序中，這兩個可變參數為單一心軸陣列之寬度、以及單一心軸陣列間的間隔。
相比之下，在本發明中，第一心軸118之第一心軸寬度124與第一心軸間隔126、第二心軸154之第二心軸寬度156與第二心軸間隔158、以及介於第一118與第二154心軸間的相對位置係含五個可變參數之集合。此含五個可變參數之集合可用於就半導體胞元在鰭片陣列之諸鰭片間提供可變鰭片間隔。
結果是，根據本發明之程序就半導體胞元 之諸鰭片間的間隔提供更為連續且更具有成本效益的可變性。本發明即使在小尺度也維持此可變性，例如：諸鰭片間的間隔等於或小於24nm、鰭片具有等於或小於8nm之寬度(其中鰭寬具有等於或小於正或負4nm之容限)、以及鰭片陣列具有等於或小於32nm之間距。另外，對於虛設鰭片的需求得以避免。
此外，本發明維持含五個或更多個鰭片之陣列中的可變性。這是因為，不像此陣列中每個其它空間係非可變貝他空間的先前技術SAQP方法(像第2圖中所示的貝他空間34)，本發明之五個可變參數對此陣列中幾乎每一個空間都提供連續可變性。
請參閱第14圖，接著，將第二心軸154非等向性蝕刻到第二心軸層148內。此非等向性蝕刻程序可以是反應性離子蝕刻程序。
模組94：第二間隔物形成。(第15至17圖)
此模組詳述在第二心軸154之側壁中形成第二間隔物陣列。
請參閱第15圖，在第二心軸154上方保形塗佈第二間隔物層162。第二間隔物層162可以是氧化物層(諸如SiO2)，並且可藉由原子層沉積(ALD)程序塗佈於第二心軸154上方。
請參閱第16圖，第二間隔物層162係被非等向性蝕刻而在第二心軸154之側壁上形成第二間隔物164。由於每一個第二心軸154有兩個第二間隔物164，所 以諸第二間隔物164間的平均間距166為諸第二心軸154間的間距160(第13圖看最清楚)之一半。
請參閱第17圖，接著移除第二心軸154，僅將第二間隔物164留置於第三蝕刻終止層146上。心軸154可用數種眾所周知的程序的任何一種來移除，諸如濕蝕刻程序、RIE程序或類似者。
另外，雖然是將第16及17圖展示為兩個單獨步驟，但兩者通常可用相同的程序來完成。舉例而言，可運用RIE蝕刻程序先以第一類型之氣體蝕刻第二間隔物164，接著可在相同程序期間引進第二類型之氣體以移除第二心軸154。
模組96(視需要的)：第二切口形成。(第18A至19圖)
此視需要的模組詳述一種將至少一第二切口蝕刻到第二間隔物164內之方法。
請參閱第18A及18B圖，在第二間隔物164之陣列上方布置第二平坦化層168，並且在第二平坦化層168上方布置第四蝕刻終止層170。
第二平坦化層168可由與第二心軸層148相同之SOH材料所組成(例如：非晶碳或非晶矽)。如此，在布置第二平坦化層168之前，能夠不需要先移除第二心軸154。然而，因為第二心軸154在處理期間可能受到某種程度的硬化或破壞，所以希望完全移除心軸154，並且從最近沉積之第二平坦化層168開始。
接著，在第四蝕刻終止層170上方布置第四 BARC層172及第四光阻層174。然後圖案化第四光阻層174及第四BARC層172以曝露第四蝕刻終止層170之至少一個定標區段176。
請參閱第19圖，接著圖案化第四蝕刻終止層170及第二平坦化層168以曝露第二間隔物164之陣列之第二間隔物164之至少一所選擇區段178。然後將至少一第二切口179(第23圖之鰭片圖案180中看最清楚)蝕刻到第二間隔物164已曝露之所選擇區段178內以移除已曝露之所選擇區段178。
在本具體實施例中，第二切口179(遭受移除之區段178)將定標之第二間隔物164區分成兩個間隔物部分。定標間隔物164可在以後針對p型FinFET或類似的p型半導體裝置而被用於形成p型鰭片。另外，該第二切口可以是具有各種不同長度之複數個間隔物上的複數個切口。
要注意的重點是，此尺度之間距尺寸(此例中為64nm)大到足以不用截割相鄰間隔物也能容許微影圖案化單一已曝露間隔物164。要注意的重點是，第一切口143(第一間隔物130遭受移除之所選擇區段142)及間隔物130之第一陣列係藉由第三蝕刻終止層146來保留。再者，分別形成第一切口143及第二切口179之模組88及96中所述的方法能夠甚至針對等於或小於32nm之鰭片間距，不用破壞鄰接的鰭片也能在大量鰭片中切割單一鰭片。
模組98：將鰭片圖案化到基材內。(第20至23圖)
此模組詳述使第一130與第二164間隔物交錯以在圖案層144中形成圖案、以及後續使用該圖案將鰭片蝕刻到基材102內。
請參閱第20圖，接著移除第二平坦化層168及第四蝕刻終止層170，僅將第二間隔物164留置於第三蝕刻終止層146上。第二平坦化層168及第四蝕刻終止層170可用數種眾所周知的程序的任何一種來移除，諸如濕蝕刻程序、RIE程序或類似者。
請參閱第21圖，接著，將第二間隔物164之陣列非等向性蝕刻到圖案層144內，使得第二間隔物164與第一間隔物130組合。第一130與第二164間隔物現就置於硬罩層104上之鰭片陣列形成鰭片圖案180。此非等向性蝕刻程序可以是反應性離子蝕刻程序。為求清楚，現在被蝕刻到圖案層144上並布置於硬罩層104上方之第二間隔物164係如此指稱，因為此等第二間隔物具有如同原始第二間隔物164之形式及功能，其係布置於第三蝕刻終止層146上方。然而，眾所周知的是，藉由非等向性蝕刻程序，現位在硬罩層104上之第二間隔物164係原始第二間隔物164之轉移，並且將會由涉及蝕刻程序之各層的殘留物所組成。更具體地說，現位在硬罩層104上之第二間隔物164可由原始第二間隔物164、第三蝕刻終止層146及圖案層144之殘留物所組成。
要注意的重點是，可採用數種不同方式組合第一130與第二164間隔物以形成鰭片圖案180。舉例 來說，但非限制，可在特定群組或任何其組合中交錯、交替、配置第一130與第二164間隔物。再者，可組合第一130與第二164間隔物以形成鰭片圖案180，其尺寸範圍係從小至兩個鰭片到數百個鰭片及更多鰭片。
請參閱第22圖，接著，鰭片圖案180係透過硬罩層104之兩個子層110、112而非等向性向下蝕刻。此圖案現布置於基材102上，而且準備被用於在基材102內形成鰭片。
請參閱第23圖，所示係將鰭片圖案180蝕刻到基材102內以形成鰭片190、192、194、196、198及200(即190至200)之陣列。在本具體實施例中，鰭片190至200之陣列形成半導體SRAM胞元202。
SRAM胞元202與先前技術SRAM胞元40類似之處係在於有交替之n型鰭片對及p型鰭片對。具體而言，鰭片190、192、198及200為n型鰭片，而鰭片194與196為p型鰭片。另外，切口係布置於p型鰭片194中，其將鰭片194區分成三個鰭片部分194A、194B及194C。還有，切口179係布置於p型鰭片196中，其將鰭片196區分成兩個鰭片部分196A與196B。所有鰭片190至200都具有均等鰭寬。在此特定具體實施例中，鰭寬係設為8nm，容限等於或小於正或負4nm。
如先前技術SRAM胞元40，最小間隔距離204係諸n型鰭片對間的n間距離，其係就此特定具體實施例設為24nm。亦即，n型鰭片對190/192與198/200間 有24nm之最小間隔距離。此n至p間隔距離係相鄰之n型與p型鰭片對192/194與196/198間的距離，其必須大於最小間隔距離204。
然而，與先前技術SRAM胞元40不同的是，SRAM胞元202之諸鰭片190至200間的空間都不固定。這是因為用於在SRAM胞元202之諸鰭片190至200中任一者間的可變鰭片間隔的含五個可變參數之集合所致。如參照模組92就特殊性所述，這五個可變參數為：a. 第一心軸118之第一心軸寬度124；b. 第一心軸118之第一心軸間隔126；c. 第二心軸154之第二心軸寬度156；d. 第二心軸154之第二心軸間隔158；以及e. 第一118與第二154心軸間的相對位置。
因此，相較於先前技術SRAM胞元40，SRAM胞元202中的n至p距離可設成更小。更具體地說，因為SRAM胞元40必須透過形成及移除犧牲虛設鰭片達到其鰭片間隔可變性，所以SRAM胞元40中的n至p間隔必須等於或大於鰭寬加兩倍最小間隔距離的總和(其在本具體實施例中，合計達56nm加或減4nm)。相比之下，SRAM胞元202之n至p距離206並不受限，而且可設定為較小，諸如最小間隔距離的1.5倍(其在本具體實施例中，合計達36nm)。
此外，諸p型鰭片194/196間的p至p距離208大致上亦大於諸n型鰭片間的最小間隔距離204。在先 前技術SRAM胞元40中，因為先前技術SRAM胞元40僅可經由虛設鰭片移除達到間隔可變性，所以此p至p距離也會必須等於或大於鰭寬加兩倍最小間隔距離的總和。再次地，相比之下，SRAM胞元202中的p至p距離可設為較小。
雖然已參照特定具體實施例說明本發明，應了解的是，仍可在所述發明概念之精神與範疇內施作許多變更。因此，本發明之用意不在於限制所述具體實施例，而是要具有以下申請專利範圍內容所界定的完全範疇。
100‧‧‧結構
102‧‧‧基材
143、179‧‧‧切口
180‧‧‧鰭片圖案
190、192、194、196、198、200‧‧‧鰭片
194A、194B、194C、196A、196B‧‧‧鰭片部分
202‧‧‧SRAM胞元
204‧‧‧最小間隔距離
206‧‧‧距離
208‧‧‧p至p距離

Claims (20)

  1. 一種半導體胞元，其包含：基材；以及含至少五個實質平行鰭片之陣列，該等鰭片以實質均等鰭寬布置於該基材上，該陣列內至少一對相鄰鰭片間包括預定最小間隔距離，該陣列包括：用於n型半導體裝置之第一n型鰭片，以及用於p型半導體裝置之第一p型鰭片，該第一p型鰭片係與該第一n型鰭片相鄰而置並且以預定第一n至p距離與該第一n型鰭片相隔，其中該第一n至p距離大於該最小間隔距離，並且小於該鰭寬加兩倍該最小間隔距離的總和。
  2. 如申請專利範圍第1項所述之半導體胞元，其中，該第一p型鰭片包括穿過該第一p型鰭片的橫切口。
  3. 如申請專利範圍第1項所述之半導體胞元，其中，該陣列包含：包括該第一n型鰭片之第一對n型鰭片；以及包括該第一p型鰭片之第一對p型鰭片；其中介於該第一對n型鰭片之諸鰭片間的距離實質為該最小間隔距離，以及其中介於該第一對n型鰭片與該第一對p型鰭片間的距離為該第一n至p距離。
  4. 如申請專利範圍第3項所述之半導體胞元，其中，該陣列具有以該等實質均等鰭寬布置於該基材上的至少六 個實質平行鰭片，該陣列包含：與該第一對p型鰭片相鄰而置並以預定第二n至p距離與該第一對p型鰭片相隔之第二對n型鰭片；其中介於該第二對n型鰭片之諸鰭片間的距離實質係該最小間隔距離，以及其中該第二n至p距離小於該鰭寬加兩倍該最小間隔距離的總和。
  5. 如申請專利範圍第1項所述之半導體胞元，其中，該半導體胞元為靜態隨機存取記憶體(SRAM)胞元。
  6. 如申請專利範圍第1項所述之半導體，其中，該最小間隔距離等於或小於24nm。
  7. 如申請專利範圍第1項所述之半導體，其中，該鰭寬等於或小於8nm，該鰭寬具有不大於正或負4nm之容限。
  8. 如申請專利範圍第1項所述之半導體，其中，該第一n至p距離小於56nm。
  9. 一種方法，其包含：提供結構，該結構包括布置於基材上方之硬罩層、及布置於該硬罩層上方之第一心軸層；將第一心軸陣列圖案化到該第一心軸層內；在該等第一心軸之側壁上形成第一間隔物陣列；布置位在該第一間隔物陣列上方之圖案層、位在該圖案層上方之蝕刻終止層、及位在該蝕刻終止層上方之第二心軸層；將第二心軸陣列圖案化到該第二心軸層內； 在該等第二心軸之側壁上形成第二間隔物陣列；將該第二間隔物陣列蝕刻到該圖案層內，使得該等第二間隔物與該等第一間隔物組合，該等第一與第二間隔物就置於該硬罩層上之鰭片陣列形成圖案；以及將該圖案蝕刻到該基材內以形成該鰭片陣列。
  10. 如申請專利範圍第9項所述之方法，其中，該等第一心軸之第一心軸寬度與第一心軸間隔、該等第二心軸之第二心軸寬度與第二心軸間隔、及介於該等第一與第二心軸間的相對位置係含五個可變參數之集合，該方法包含：利用該含五個可變參數之集合在該鰭片陣列之諸鰭片間提供可變鰭片間隔。
  11. 如申請專利範圍第9項所述之方法，其包含：於該第一間隔物陣列上方布置該圖案層之步驟前，先在該第一間隔物陣列上方布置第一平坦化層；圖案化該第一平坦化層以曝露該第一間隔物陣列之第一間隔物之所選擇區段；以及將第一切口蝕刻到該第一間隔物已曝露之所選擇區段內。
  12. 如申請專利範圍第11項所述之方法，其包含於布置第一平坦化層之步驟前，先移除該等第一心軸。
  13. 如申請專利範圍第11項所述之方法，其包含自該第一間隔物就p型半導體裝置形成p型鰭片。
  14. 如申請專利範圍第9項所述的方法，其包含： 於將該第二間隔物陣列蝕刻到該圖案層內之步驟前，先在該等第二間隔物上方布置第二平坦化層；圖案化該第二平坦化層以曝露該第二間隔物陣列之已選擇第二間隔物；以及將第二切口蝕刻到該已曝露第二間隔物內。
  15. 如申請專利範圍第14項所述之方法，其包含於布置第二平坦化層之步驟前，先移除該等第二心軸。
  16. 如申請專利範圍第14項所述之方法，其包含自該第二間隔物就p型半導體裝置形成p型鰭片。
  17. 如申請專利範圍第9項所述之方法，其中，藉由該蝕刻步驟形成之該鰭片陣列包含：含至少五個實質平行鰭片之陣列，該等鰭片以實質均等鰭寬布置於該基材上，該鰭片陣列內至少一對相鄰鰭片間包括預定最小間隔距離，該鰭片陣列包括：用於n型半導體裝置之第一n型鰭片，以及用於p型半導體裝置之第一p型鰭片，該第一p型鰭片係與該第一n型鰭片相鄰而置並且以預定第一n至p距離與該第一n型鰭片相隔，其中該第一n至p距離大於該最小間隔距離，並且小於該鰭寬加兩倍該最小間隔距離的總和。
  18. 如申請專利範圍第17項所述之方法，其中，藉由該蝕刻步驟形成之該鰭片陣列包含：包括該第一n型鰭片之第一對n型鰭片；以及包括該第一p型鰭片之第一對p型鰭片； 其中介於該第一對n型鰭片之諸鰭片間的距離實質為該最小間隔距離，以及其中介於該第一對n型鰭片與該第一對p型鰭片間的距離為該第一n至p距離。
  19. 如申請專利範圍第17項所述之方法，其中：該最小間隔距離等於或小於24nm；以及該鰭寬等於或小於8nm，該鰭寬具有不大於正或負4nm之容限。
  20. 如申請專利範圍第16項所述之方法，其中，藉由該蝕刻步驟形成之該鰭片陣列包含用於靜態隨機存取記憶體(SRAM)胞元之鰭片陣列。
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