[go: up one dir, main page]

JP4339946B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP4339946B2
JP4339946B2 JP00253699A JP253699A JP4339946B2 JP 4339946 B2 JP4339946 B2 JP 4339946B2 JP 00253699 A JP00253699 A JP 00253699A JP 253699 A JP253699 A JP 253699A JP 4339946 B2 JP4339946 B2 JP 4339946B2
Authority
JP
Japan
Prior art keywords
insulating film
interlayer insulating
film
metal
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP00253699A
Other languages
English (en)
Other versions
JP2000208616A (ja
Inventor
哲也 上田
英二 玉岡
信雄 青井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP00253699A priority Critical patent/JP4339946B2/ja
Priority to US09/479,243 priority patent/US6455436B1/en
Publication of JP2000208616A publication Critical patent/JP2000208616A/ja
Priority to US10/222,855 priority patent/US6780779B2/en
Application granted granted Critical
Publication of JP4339946B2 publication Critical patent/JP4339946B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H10W20/069
    • H10P50/73
    • H10W20/063
    • H10W20/0633
    • H10W20/0693
    • H10W20/071
    • H10W20/083
    • H10W20/087
    • H10W20/098
    • H10W20/42

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、多層配線を有する半導体装置の製造方法に関するものである。
【0002】
【従来の技術】
近年めざましく進歩した半導体プロセス技術によって配線及び半導体素子における超微細化及び高集積化が可能になったので、ULSIの高性能化が進んできた。
【0003】
しかしながら、配線の集積化に伴って、配線における信号の遅延がデバイスのスピードを律するようになってきた。
【0004】
このため、0.25μm世代以降のULSIにおいては、層間絶縁膜の材料としては、従来のSiO2 (比誘電率ε=4.3)に代わって、比誘電率が低い材料、例えば比誘電率の低いフッ素がドーピングされたSiOF(ε=3.5)又は、有機物を含んだSiO:C(ε=2.8〜3.2)(以下、有機SOGと称する。)が使用されようとしている。
【0005】
以下、特開平9−82799号公報に示されている有機SOGを使用して配線間の低誘電率化を図った半導体装置の製造方法について、図34(a)〜(e)を参照しながら説明する。
【0006】
まず、図34(a)に示すように、半導体基板10の上に、500nmの膜厚を有するアルミニウム合金膜を堆積した後、該アルミニウム合金膜の上にプラズマCVD法により200nmの膜厚を有する第1のSiOF膜(フッ素が6原子%含まれており、比誘電率は3である。)を堆積する。次に、レジストパターンをマスクとして第1のSiOF膜をパターニングしてマスクパターン12を形成した後、レジストパターンを除去し、その後、マスクパターン12を用いてアルミニウム合金膜をパターニングして下層配線11(最小配線間隔は300nmである。)を形成する。
【0007】
次に、図34(b)に示すように、プラズマCVD法により半導体基板10の上に全面に亘って100nmの膜厚を有する第2のSiOF膜13(フッ素が6原子%含まれており、比誘電率は3である。)を堆積した後、該第2のSiOF膜13の上に750nmの膜厚を有する有機SOG膜14(比誘電率は3である。)を堆積し、その後、該有機SOG膜14を局部的に平坦化する。
【0008】
次に、図34(c)に示すように、非結晶性の酸化セリウムが分散してなるpH9の研磨剤を用いるCMP法により有機SOG膜14を全面的に平坦化して、第1の層間絶縁膜14Aを形成する。この場合、CMP法は有機SOG膜14における下層配線11の上側の部分が除去されるまで行なうが、第2のSiOF膜13がエッチングストッパーになるので、下層配線11は露出しない。
【0009】
次に、図34(d)に示すように、プラズマ化学気相成長法により半導体基板10の上に全面に亘ってシリコン酸化膜からなる第2の層間絶縁膜15を堆積する。
【0010】
次に、図34(e)に示すように、第2の層間絶縁膜15にビアホール15aを形成した後、第2の層間絶縁膜15の上に、ビアホール15aを介して下層配線11と接続する上層配線16を形成する。
【0011】
このような各工程により得られた半導体装置において、下層配線11の最小配線間隔の部分における配線間の寄生容量を測定したところ、誘電率は3であって、寄生容量は小さいことが確認できた。
【0012】
【発明が解決しようとする課題】
しかしながら、前記従来の半導体装置の製造方法において、下層配線11の配線幅とビアホール15aの径とが同一寸法になるように設計され、且つビアホール15aを形成するためのフォトリソグラフィー工程においてアライメントずれが生じた場合には、以下に示すような問題が発生する。
【0013】
図35は、アライメントずれが生じた場合のビアホール17の構造を示しており、アライメントずれが発生すると、エッチングは下層配線11の上面から外れて、第2のSiOF膜13及び第1の層間絶縁膜14Aにまで進行する。このため、ビアホール17と下層配線11との接触面積が低減するのみならず、ビアホール17のアスペクト比が大きくなってしまう。ビアホール17のアスペクト比が大きくなると、上層配線16(図34(e)を参照)を堆積する工程において、上層配線16に空洞が形成されてしまうと共に、第1の層間絶縁膜14Aを構成する有機SOG膜からガスが発生してしまうので、ビアコンタクト不良が発生するという問題が発生する。
【0014】
前記に鑑み、本発明は、金属配線の配線幅と、該金属配線の上面と接続されるビアホールの径とが同一寸法に設計される半導体装置の製造方法において、ビアホールを形成するためのマスクパターンにアライメントずれが発生しても、ビアコンタクトが金属配線に対して位置ずれしないようにすることを目的とする。
【0015】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る第1の半導体装置の製造方法は、半導体基板上に形成された絶縁膜の上に、第1の金属膜及び第1の層間絶縁膜を順次堆積する工程と、第1の層間絶縁膜の上に第1の金属配線形成領域をマスクする第1のマスクパターンを形成した後、該第1のマスクパターンを用いて第1の層間絶縁膜及び第1の金属膜をエッチングすることにより、第1の層間絶縁膜に開口部を形成すると共に、第1の金属膜からなる第1の金属配線を形成する工程と、第1の層間絶縁膜の開口部に、第1の層間絶縁膜と異なる材料からなる第2の層間絶縁膜を充填する工程と、第1の層間絶縁膜及び第2の層間絶縁膜の上に、ビアホール形成領域にビア用開口部を有する第2のマスクパターンを形成する工程と、第2のマスクパターンを用いると共に、第1の層間絶縁膜に対するエッチングレートが第2の層間絶縁膜に対するエッチングレートよりも速いエッチング条件で第1の層間絶縁膜をエッチングすることにより、第2の層間絶縁膜に、第1の金属配線を露出させるビアホールを形成する工程と、第1の層間絶縁膜及び第2の層間絶縁膜の上に第2の金属膜をビアホールが充填されるように堆積する工程と、第2の金属膜の上に第3の層間絶縁膜を堆積する工程と、第3の層間絶縁膜の上に第2の金属配線形成領域をマスクする第3のマスクパターンを形成した後、該第3のマスクパターンを用いて第3の層間絶縁膜及び第2の金属膜をエッチングすることにより、第3の層間絶縁膜に開口部を形成すると共に、第2の金属膜からなる第2の金属配線を形成する工程と、第2の金属配線同士の間及び第3の層間絶縁膜の開口部に第4の層間絶縁膜を充填する工程とを備えている。
【0016】
第1の半導体装置の製造方法によると、第1のマスクパターンを用いて第1の層間絶縁膜及び第1の金属膜をエッチングして、第1の層間絶縁膜に開口部を形成すると共に第1の金属膜からなる第1の金属配線を形成するため、第1の層間絶縁膜の開口部の幅は第1の金属配線の配線幅と等しくなるので、第1の層間絶縁膜の開口部に充填される第2の層間絶縁膜の間隔は第1の金属配線の配線幅と等しくなる。
【0017】
このため、ビア用開口部を有する第2のマスクパターンを用いると共に、第1の層間絶縁膜に対するエッチングレートが第2の層間絶縁膜に対するエッチングレートよりも速いエッチング条件で第1の層間絶縁膜をエッチングして、第2の層間絶縁膜にビアホールを形成すると、ビアホールにおける配線方向に垂直な方向の径は、第2のマスクパターンのビア用開口部の径及び第1の金属配線の配線幅のいずれよりも小さくなるので、ビアホールに第2の金属膜を充填して得られるビアコンタクトは第1の金属配線の上から外れることはない。
【0018】
第1の半導体装置の製造方法において、第1の層間絶縁膜は無機成分を主成分とする材料からなると共に、第2の層間絶縁膜は有機成分を主成分とする材料からなることが好ましい。
【0019】
第1の半導体装置の製造方法において、第2の層間絶縁膜の比誘電率は第1の層間絶縁膜の比誘電率よりも低いことが好ましい。
【0020】
第1の半導体装置の製造方法において、第2のマスクパターンは、金属材料からなるハードマスクであることが好ましい。
【0021】
第1の半導体装置の製造方法において、ビア用開口部の平面形状はビアホールの平面形状よりも大きいことが好ましい。
【0022】
本発明に係る第2の半導体装置の製造方法は、半導体基板上に形成された絶縁膜の上に、第1の金属膜及び第1の層間絶縁膜を順次堆積する工程と、第1の層間絶縁膜の上に第1の金属配線形成領域をマスクする第1のマスクパターンを形成した後、該第1のマスクパターンを用いて第1の層間絶縁膜及び第1の金属膜をエッチングすることにより、第1の層間絶縁膜に開口部を形成すると共に、第1の金属膜からなる第1の金属配線を形成する工程と、第1の金属配線同士の間及び第1の層間絶縁膜の開口部に、第1の層間絶縁膜と異なる材料からなる第2の層間絶縁膜を充填する工程と、第1の層間絶縁膜及び第2の層間絶縁膜の上に絶縁性材料からなる犠牲膜を堆積する工程と、犠牲膜の上に、第2の金属配線形成領域をマスクする第2のマスクパターンを形成した後、該第2のマスクパターンを用いて犠牲膜をエッチングすることにより、犠牲膜からなる配線状パターンを形成する工程と、配線状パターン同士の間に第3の層間絶縁膜を充填する工程と、配線状パターン及び第3の層間絶縁膜の上に、ビアホール形成領域にビア用開口部を有する第3のマスクパターンを形成した後、該第3のマスクパターンを用いると共に、配線状パターンに対するエッチングレートが第3の層間絶縁膜に対するエッチングレートよりも速く且つ第1の層間絶縁膜に対するエッチングレートが第2の層間絶縁膜に対するエッチングレートよりも速いエッチング条件で配線状パターン及び第1の層間絶縁膜をエッチングすることにより、第2の層間絶縁膜に、第1の金属配線を露出させるビアホールを形成する工程と、配線状パターンを除去して、第3の層間絶縁膜に配線用開口部を形成する工程と、第2の層間絶縁膜のビアホール及び第3の層間絶縁膜の配線用開口部に第2の金属膜を充填して、該第2の金属膜からなるビアコンタクト及び第2の金属配線を同時に形成する工程とを備えている。
【0023】
第2の半導体装置の製造方法によると、第1のマスクパターンを用いて第1の層間絶縁膜及び第1の金属膜をエッチングして、第1の層間絶縁膜に開口部を形成すると共に第1の金属膜からなる第1の金属配線を形成するため、第1の層間絶縁膜の開口部の幅は第1の金属配線の配線幅と等しくなるので、第1の層間絶縁膜の開口部に充填される第2の層間絶縁膜の間隔は第1の金属配線の配線幅と等しくなる。
【0024】
このため、ビア用開口部を有する第3のマスクパターンを用いると共に、第1の層間絶縁膜に対するエッチングレートが第2の層間絶縁膜に対するエッチングレートよりも速いエッチング条件で第1の層間絶縁膜をエッチングして、第2の層間絶縁膜にビアホールを形成すると、ビアホールにおける配線方向に垂直な方向の径は、第3のマスクパターンのビア用開口部の径及び第1の金属配線の配線幅のいずれよりも小さくなるので、ビアホールに第2の金属膜を充填して得られるビアコンタクトは第1の金属配線の上から外れることはない。
【0025】
また、第2の金属配線形成領域をマスクする第2のマスクパターンを用いて犠牲膜をエッチングして配線状パターンを形成した後、該配線状パターン同士の間に第3の層間絶縁膜を充填するため、該第3の層間絶縁膜同士の間隔は第2の金属配線形成領域の幅と一致するので、第3の層間絶縁膜に形成される配線用開口部の幅は必然的に第2の金属配線形成領域の幅と一致する。このため、第3の層間絶縁膜の配線用開口部に第2の金属膜を充填すると埋め込み配線からなる第2の金属配線が得られる。
【0026】
第2の半導体装置の製造方法において、第1の層間絶縁膜は無機成分を主成分とする材料からなると共に、第2の層間絶縁膜及び第3の層間絶縁膜は有機成分を主成分とする材料からなることが好ましい。
【0027】
第2の半導体装置の製造方法において、第2の層間絶縁膜及び第3の層間絶縁膜の各比誘電率は第1の層間絶縁膜の比誘電率よりも低いことが好ましい。
【0028】
第2の半導体装置の製造方法において、第3のマスクパターンは、金属材料からなるハードマスクであることが好ましい。
【0029】
第2の半導体装置の製造方法において、ビア用開口部の平面形状はビアホールの平面形状よりも大きいことが好ましい。
【0030】
本発明に係る第3の半導体装置の製造方法は、半導体基板上に形成された絶縁膜の上に、第1の金属膜及び第1の層間絶縁膜を順次堆積する工程と、第1の層間絶縁膜の上に第1の金属配線形成領域をマスクする第1のマスクパターンを形成した後、該第1のマスクパターンを用いて第1の層間絶縁膜及び第1の金属膜をエッチングすることにより、第1の層間絶縁膜に開口部を形成すると共に、第1の金属膜からなる第1の金属配線を形成する工程と、第1の金属配線同士の間及び第1の層間絶縁膜の開口部に、第1の層間絶縁膜と異なる材料からなる第2の層間絶縁膜を充填する工程と、第1の層間絶縁膜及び第2の層間絶縁膜の上に、第2の金属膜及び第3の層間絶縁膜を順次堆積する工程と、第3の層間絶縁膜の上に第2の金属配線形成領域をマスクする第2のマスクパターンを形成した後、該第2のマスクパターンを用いて第3の層間絶縁膜及び第2の金属膜をエッチングすることにより、第3の層間絶縁膜に開口部を形成すると共に、第2の金属膜からなる第2の金属配線を形成する工程と、第2の金属配線同士の間及び第3の層間絶縁膜の開口部に第4の層間絶縁膜を充填する工程と、第3の層間絶縁膜及び第4の層間絶縁膜の上に、ビアホール形成領域にビア用開口部を有する第3のマスクパターンを形成する工程と、第3のマスクパターンを用いると共に、第3の層間絶縁膜に対するエッチングレートが第4の層間絶縁膜に対するエッチングレートよりも速いエッチングレートで第3の層間絶縁膜をエッチングすることにより、第4の層間絶縁膜にビア用開口部を形成する工程と、第3のマスクパターンを用いて第2の金属配線に対してエッチングを行なうことにより、第2の金属配線にビア用開口部を形成する工程と、第3のマスクパターンを用いて、第1の層間絶縁膜に対するエッチングレートが第2の層間絶縁膜に対するエッチングレートよりも速いエッチングレートで第1の層間絶縁膜をエッチングすることにより、第2の層間絶縁膜に、第1の金属配線を露出させるビアホールを形成する工程と、第2の層間絶縁膜のビアホール及び第2の金属配線のビア用開口部に第3の金属膜を充填して、該第3の金属膜からなるビアコンタクトを形成すると共に、第3の金属膜によってビアコンタクトと第2の金属配線とを接続する工程と、第4の層間絶縁膜のビア用開口部に埋め込み用絶縁膜を充填する工程とを備えている。
【0031】
第3の半導体装置の製造方法によると、第1のマスクパターンを用いて第1の層間絶縁膜及び第1の金属膜をエッチングして、第1の層間絶縁膜に開口部を形成すると共に第1の金属膜からなる第1の金属配線を形成するため、第1の層間絶縁膜の開口部の幅は第1の金属配線の配線幅と等しくなるので、第1の層間絶縁膜の開口部に充填される第2の層間絶縁膜の間隔は第1の金属配線の配線幅と等しくなる。
【0032】
このため、ビア用開口部を有する第3のマスクパターンを用いると共に、第1の層間絶縁膜に対するエッチングレートが第2の層間絶縁膜に対するエッチングレートよりも速いエッチング条件で第1の層間絶縁膜をエッチングして、第2の層間絶縁膜にビアホールを形成すると、ビアホールにおける配線方向に垂直な方向の径は、第3のマスクパターンのビア用開口部の径及び第1の金属配線の配線幅のいずれよりも小さくなるので、ビアホールに第2の金属膜を充填してビアコンタクトを形成すると、ビアコンタクトは第1の金属配線の上から外れることはない。
【0033】
また、第3のマスクパターンを用いて、第2の金属配線にビア用開口部を形成すると共に第2の層間絶縁膜にビアホールを形成した後、これらビアホール及びビア用開口部に第3の金属膜を充填して、コンタクトを形成すると共に第2の金属配線を接続するため、ビアコンタクトと第2の金属配線とを同時に形成することができる。
【0034】
第3の半導体装置の製造方法において、第1の層間絶縁膜は無機成分を主成分とする材料からなると共に、第2の層間絶縁膜及び第4の層間絶縁膜は有機成分を主成分とする材料からなることが好ましい。
【0035】
第3の半導体装置の製造方法において、第2の層間絶縁膜及び第4の層間絶縁膜の各比誘電率は第1の層間絶縁膜の比誘電率よりも低いことが好ましい。
【0036】
第3の半導体装置の製造方法において、第3のマスクパターンは、金属材料からなるハードマスクであることが好ましい。
【0037】
第3の半導体装置の製造方法において、ビア用開口部の平面形状はビアホールの平面形状よりも大きいことが好ましい。
【0038】
【発明の実施の形態】
(第1の実施形態)
以下、本発明の第1の実施形態に係る半導体装置の製造方法について図1〜図8を参照しながら説明する。尚、図1〜図8において、(a)は(b)におけるA−A線の断面構造を示し、(b)は平面構造を示している。
【0039】
まず、図1(a)、(b)に示すように、図示していない半導体能動素子が形成されている半導体基板100の上に全面に亘って2.0μmの膜厚を有する絶縁膜101を形成した後、スパッタリング法又は電解めっき法により、絶縁膜101の上に、銅膜とTaN等のタンタル合金膜との積層膜からなり0.5μmの膜厚を有する第1の金属膜102を堆積する。その後、第1の金属膜102の上に1.0μmの膜厚を有する第1のシリコン酸化膜103を堆積した後、該第1のシリコン酸化膜103の上に、第1層の配線形成領域に開口部を有する第1のレジストパターン104を形成する。
【0040】
次に、図2(a)、(b)に示すように、第1のレジストパターン104をマスクとして、低温下でCF系のエッチングガスを用いて第1のシリコン酸化膜103に対してエッチングを行なって第1の層間絶縁膜103Aを形成した後、高温下でCl系のエッチングガスを用いて第1の金属膜102に対して絶縁膜101が露出するまでエッチングを行なって、配線間隙105を有する第1の金属配線102Aを形成し、その後、第1のレジストパターン104を除去する。
【0041】
次に、図3(a)、(b)に示すように、スピンコーター法又はプラズマCVD法により半導体基板100の上に全面に亘って有機膜を堆積した後、該有機膜における第1の金属配線102Aの上に露出している部分をCMP法により除去することによって、第1の金属配線102Aの配線間隙105に有機膜からなる第2の層間絶縁膜106を充填する。有機膜の材料としては、例えば有機ポリシロキサン又はフッ素を含む有機物等を用いることができる。これらの材料からなる有機膜は、第1のシリコン酸化膜103(第1の層間絶縁膜103A)よりも比誘電率が低いこと、及びCF系のエッチングガスに対するエッチングレートが第1のシリコン酸化膜103よりも低いことが特徴である。第2の層間絶縁膜106の比誘電率が低いので、第1の金属配線102Aの配線間容量は低減する。
【0042】
次に、図4(a)、(b)に示すように、半導体基板100の上に全面に亘って、第2のシリコン酸化膜107及び窒化チタン膜108を順次堆積した後、窒化チタン膜108の上に、リソグラフィ法によりビア用開口部110を有する第2のレジストパターン109を形成する。
【0043】
次に、図5(a)、(b)に示すように、第2のレジストパターン109をマスクとしてCl系のエッチングガスを用いて窒化チタン膜108にエッチングを行なって、ビア用開口部110を窒化チタン膜108に転写することにより、ビア用開口部110を有するハードマスク108Aを形成した後、第2のレジストパターン109を除去する。
【0044】
次に、図6(a)、(b)に示すように、ハードマスク108AをマスクとしてCF系のエッチングガスを用いて第2のシリコン酸化膜107及び第1の層間絶縁膜103Aに対して連続的にエッチングを行なって、第1の層間絶縁膜103Aにビアホール111を形成する。この場合、第2の層間絶縁膜106と第1の層間絶縁膜103Aとは材料が異なるため、第2の層間絶縁膜106はCF系のエッチングガスではエッチングされにくいので、第2のシリコン酸化膜107に選択的にビア用開口部110を形成することができると共に、第1の層間絶縁膜103Aに、互いに隣接する2つのビアホール111を同時に形成することができる。この場合、ビア用開口部110のA−A線方向の寸法としては、2つの第1の金属配線102Aの配線幅Wと、第1の金属配線102Aの配線間隙と、両側のクリアランスσとの合計寸法に設定しておくことによって、第2のレジストパターン109ひいてはハードマスク108Aにアライメントずれが発生しても、第1の金属配線102Aの上にビアホール111を確実に形成することができるので、リソグラフィにおける露光マージンが拡大する。
【0045】
次に、図7(a)、(b)に示すように、スパッタリング法又は電解めっき法により、半導体基板100の上に全面に亘って、銅膜とTaN等のタンタル合金膜との積層膜からなり0.5μmの膜厚を有する第2の金属膜112をビアホール111が充填されるように堆積する。その後、第2の金属膜112の上に1.0μmの膜厚を有する第3のシリコン酸化膜113を堆積した後、該第3のシリコン酸化膜113の上に、第2層の配線形成領域に開口部を有する第3のレジストパターン114を形成する。
【0046】
次に、図8(a)、(b)に示すように、第3のレジストパターン114をマスクとして、低温下でCF系のエッチングガスを用いて第3のシリコン酸化膜113に対してエッチングを行なって、ビアホールを有する第3の層間絶縁膜113Aを形成した後、高温下でCl系のエッチングガスを用いて第2の金属膜112に対してエッチングを行なって第2の金属配線112Aを形成する。その後、第3のレジストパターン114を除去した後、半導体基板100の上に全面に亘って、例えば有機ポリシロキサン又はフッ素を含む有機物等からなる有機膜を堆積した後、該有機膜における第3の層間絶縁膜113Aの上に露出している部分をCMP法により除去することによって、第2の金属配線112Aの配線間隙及び第3の層間絶縁膜113Aのビアホールに有機膜からなる第4の層間絶縁膜115を充填する。
【0047】
尚、前述の各工程を繰り返すことによって、多層配線構造を有する半導体装置を製造することができる。
【0048】
第1の実施形態によると、第1の金属配線102A同士の間には、第1の層間絶縁膜103A(第1のシリコン酸化膜103)よりも比誘電率が低い有機膜からなる第2の層間絶縁膜106が充填されていると共に、第2の金属配線112A同士の間には、第3の層間絶縁膜113A(第3のシリコン酸化膜113)よりも比誘電率が低い有機膜からなる第4の層間絶縁膜115が充填されているため、第1の金属配線102A及び第2の金属配線112Aにおける配線間容量を低減できる。また、第1の金属配線102Aと第2の金属配線112Aとの間には有機膜よりも熱伝導性に優れている第1の層間絶縁膜103A(第1のシリコン酸化膜103)が介在しているため、第1の金属配線102A及び第2の金属配線112Aに発生した熱の放散が容易である。
【0049】
また、第1の実施形態によると、ビア用開口部110を有するハードマスク108Aを用いて第2のシリコン酸化膜107及び第1の層間絶縁膜103Aに対してエッチングを行なって、第1の層間絶縁膜103Aにビアホール111を形成するため、ビアホール111をセルフアライメントによって形成することができる。この場合、第2のレジストパターン109に形成されるビア用開口部110の大きさを第1の金属配線102Aの配線幅よりも大きくしておくことによって、第2のレジストパターン109ひいてはハードマスク108Aにアライメントずれが生じても、ビアホール111を第1の金属配線102Aの上に確実に形成することができる。
(第2の実施形態)
以下、本発明の第2の実施形態に係る半導体装置の製造方法について、図9〜図9〜図20を参照しながら説明する。尚、図9〜図20においては、(a)は(c)におけるA−A線の断面構造を示し、(b)は(c)におけるB−B線の断面構造を示し、(c)は平面構造を示している。
【0050】
まず、図9(a)〜(c)に示すように、図示していない半導体能動素子が形成されている半導体基板200の上に全面に亘って2.0μmの膜厚を有する絶縁膜201を形成した後、スパッタリング法又は電解めっき法により、絶縁膜201の上に、銅膜とTaN等のタンタル合金膜との積層膜からなり0.5μmの膜厚を有する第1の金属膜202を堆積する。その後、第1の金属膜202の上に1.0μmの膜厚を有する第1のシリコン酸化膜203を堆積した後、該第1のシリコン酸化膜203の上に、第1層の配線形成領域に開口部を有する第1のレジストパターン204を形成する。
【0051】
次に、図10(a)〜(c)に示すように、第1のレジストパターン204をマスクとして、低温下でCF系のエッチングガスを用いて第1のシリコン酸化膜203に対してエッチングを行なって第1の層間絶縁膜203Aを形成した後、高温下でCl系のエッチングガスを用いて第1の金属膜202に対して絶縁膜201が露出するまでエッチングを行なって、第1の配線間隙205を有する第1の金属配線202Aを形成し、その後、第1のレジストパターン204を除去する。
【0052】
次に、図11(a)〜(c)に示すように、スピンコーター法又はプラズマCVD法により半導体基板200の上に全面に亘って有機膜からなる第2の層間絶縁膜206を堆積した後、該第2の層間絶縁膜206における第1の金属配線202Aの上に露出している部分をCMP法により除去する。第2の層間絶縁膜206を構成する有機膜の材料としては、例えば有機ポリシロキサン又はフッ素を含む有機物等を用いることができる。これらの材料からなる有機膜は、第1のシリコン酸化膜203(第1の層間絶縁膜203A)よりも比誘電率が低いこと、及びCF系のエッチングガスに対するエッチングレートが第1のシリコン酸化膜203よりも低いことが特徴である。第2の層間絶縁膜206の比誘電率が低いので、第1の金属配線202Aの配線間容量は低減する。
【0053】
次に、図12(a)〜(c)に示すように、半導体基板200の上に全面に亘って、例えば窒化シリコン膜からなる第1のストッパー膜207及び例えばシリコン酸化膜からなる犠牲膜208を順次堆積した後、該犠牲膜208の上に、第2層の配線間隙となる領域に開口部を有する第2のレジストパターン209を形成する。
【0054】
次に、図13(a)〜(c)に示すように、第2のレジストパターン209をマスクとすると共に第1のストッパー膜207をエッチングストッパーとして犠牲膜208に対してエッチングを行なって、第2の配線間隙210を有する配線状パターン208Aを形成した後、第2のレジストパターン209を除去する。尚、配線状パターン208Aは将来的には第2の金属配線に置き換わる。
【0055】
次に、図14(a)〜(c)に示すように、スピンコーター法又はプラズマCVD法により半導体基板200の上に全面に亘って有機膜からなる第3の層間絶縁膜211を堆積した後、該第3の層間絶縁膜211における配線状パターン208Aの上に露出している部分をCMP法により除去して、第3の層間絶縁膜211の上面を配線状パターン208Aの上面と面一にする。第3の層間絶縁膜211の材料としては、第2の層間絶縁膜206と同様、例えば有機ポリシロキサン又はフッ素を含む有機物等を用いることができる。
【0056】
次に、図15(a)〜(c)に示すように、半導体基板200の上に全面に亘って、例えば窒化シリコン膜からなる第2のストッパー膜212及び窒化チタン膜213を順次堆積した後、該窒化チタン膜213の上に、ビア用開口部216を有する第3のレジストパターン214を形成する。
【0057】
次に、図16(a)〜(c)に示すように、第3のレジストパターン214をマスクとすると共に第2のストッパー膜212をエッチングストッパーとして窒化チタン膜213に対してエッチングを行なって、ビア用開口部216が転写されたハードマスク213Aを形成する。
【0058】
次に、図17(a)〜(c)に示すように、ハードマスク213AをマスクとしてCF系のエッチングガスを用いて、第2のストッパー膜212、配線状パターン208A、第1のストッパー膜207及び第1の層間絶縁膜203Aに対して順次エッチングを行なって、第1の層間絶縁膜203A及び第2の層間絶縁膜206にビアホール217を形成する。この場合、第3のレジストパターン214のビア用開口部216の径W3 を、第1の金属配線202Aの配線幅W1 及び第2の金属配線215A(図20(a)〜(c)を参照)の配線幅W2 に対して両側にクリアランスσを有する大きさに設定しておくことによって、リソグラフィ工程におけるアライメントずれを吸収できる。また、エッチング工程においては、有機膜からなる第3の層間絶縁膜211及び第2の層間絶縁膜206の各開口部側壁がサイドのエッチングストッパーとなるので、第1の金属配線202Aの上に、W1 ×W2 の径を有するビアホール217をセルフアライメントによって確実に形成することができる。
【0059】
次に、図18(a)〜(c)に示すように、ハードマスク213Aを金属膜用のエッチングガスを用いて除去した後、配線状パターン208Aを第1のストッパー膜207Aをエッチングストッパーとしてエッチングを行なうことにより、配線状パターン208Aを除去する。この場合、第3の層間絶縁膜211は、有機膜からなるため、金属膜用のエッチングガスに対してエッチング耐性を有しているので、第3の層間絶縁膜211の形状は良好に維持される。
【0060】
次に、図示は省略しているが、ビアホール217を含む半導体基板200の上に全面に亘って、膜厚が極めて薄いTaN膜からなる密着層及び銅膜からなるシード層を形成した後、図19(a)〜(c)に示すように、電解めっき法により銅膜215をビアホール217に充填されるように堆積する。
【0061】
次に、図20(a)〜(c)に示すように、銅膜215における第3の層間絶縁膜211の上に露出している部分をCMP法によって除去すると、デュアルダマシン構造を有する第2の金属配線215Aが得られる。
【0062】
第2の実施形態によると、第1の金属配線202A同士の間に有機膜からなる比誘電率の低い第2の層間絶縁膜206が介在していると共に、第2の金属配線215A同士の間に有機膜からなる比誘電率の低い第3の層間絶縁膜211が介在しているため、第1の金属配線202A及び第2の金属配線215Aにおける配線間の容量を低減することができる。また、第1の金属配線202Aと第2の金属配線215Aとの間には有機膜よりも熱伝導性に優れている第1の層間絶縁膜203A(第1のシリコン酸化膜203)が介在しているため、第1の金属配線202A及び第2の金属配線215Aに発生した熱の放散が容易である。
【0063】
また、第2の実施形態によると、ビア用開口部216を有するハードマスク213Aをマスクとして、第2のストッパー膜221、配線状パターン208A、第1のストッパー膜207及び第1の層間絶縁膜203Aに対して順次エッチングを行なって、第1の層間絶縁膜203A及び第2の層間絶縁膜206にビアホール217を形成するため、ビアホール217をセルフアライメントによって形成することができる。この場合、第3のレジストパターン214に形成されるビア用開口部216の大きさを第1の金属配線202Aの配線幅及び後工程で形成される第2の金属配線215Aの配線幅よりも大きくしておくことによって、第3のレジストパターン214にアライメントずれが生じても、ビアホール217を第1の金属配線202Aの上に確実に形成することができる。
(第3の実施形態)
以下、本発明の第3の実施形態に係る半導体装置の製造方法について、図21〜図33を参照しながら説明する。尚、図21〜図33においては、(a)は(c)におけるA−A線の断面構造を示し、(b)は(c)におけるB−B線の断面構造を示し、(c)は平面構造を示している。
【0064】
まず、図21(a)〜(c)に示すように、図示していない半導体能動素子が形成されている半導体基板300の上に全面に亘って2.0μmの膜厚を有する絶縁膜301を形成した後、スパッタリング法又は電解めっき法により、絶縁膜301の上に、銅膜とTaN等のタンタル合金膜との積層膜からなり0.5μmの膜厚を有する第1の金属膜302を堆積する。その後、第1の金属膜302の上に1.0μmの膜厚を有する第1のシリコン酸化膜303を堆積した後、該第1のシリコン酸化膜303の上に、第1層の配線形成領域に開口部を有する第1のレジストパターン304を形成する。
【0065】
次に、第1のレジストパターン304をマスクとして、第1のシリコン酸化膜303に対して低温下でCF系のエッチングガスを用いるエッチングを行なった後、第1の金属膜302に対して高温下でCl系のエッチングガスを用いるエッチングを行なうことにより、図22(a)〜(c)に示すように、第1のシリコン酸化膜303からなる第1の層間絶縁膜303A及び第1の配線間隙305を有する第1の金属配線302Aを形成し、その後、第1のレジストパターン304を除去する。
【0066】
次に、図23(a)〜(c)に示すように、スピンコーター法又はプラズマCVD法により半導体基板300の上に全面に亘って有機膜からなる第2の層間絶縁膜306を堆積した後、該第2の層間絶縁膜306における第1の金属配線302Aの上に露出している部分をCMP法により除去する。第2の層間絶縁膜306を構成する有機膜の材料としては、例えば有機ポリシロキサン又はフッ素を含む有機物等を用いることができる。これらの材料からなる有機膜は、第1のシリコン酸化膜303(第1の層間絶縁膜303A)よりも比誘電率が低いこと、及びCF系のエッチングガスに対するエッチングレートが第1のシリコン酸化膜303よりも低いことが特徴である。第2の層間絶縁膜306の比誘電率が低いので、第1の金属配線302Aの配線間容量は低減する。
【0067】
次に、図24(a)〜(c)に示すように、半導体基板300の上に全面に亘って、シリコン窒化膜からなる第1のストッパー膜307、銅膜とTaN等のタンタル合金膜との積層膜からなり0.5μmの膜厚を有する第2の金属膜308、及び1.0μmの膜厚を有する第2のシリコン酸化膜309を順次堆積した後、第2のシリコン酸化膜309の上に、第2層の配線形成領域に開口部を有する第2のレジストパターン310を形成する。
【0068】
次に、図25(a)〜(c)に示すように、第2のレジストパターン310をマスクとして、第2のシリコン酸化膜309に対してエッチングを行なって第3の層間絶縁膜309Aを形成した後、第2の金属膜308に対して第1のストッパー膜307をエッチングストッパーとしてエッチングを行なって、第2の配線間隙311を有する第2の金属配線308Aを形成し、その後、第2のレジストパターン310を除去する。
【0069】
次に、図26(a)〜(c)に示すように、スピンコーター法又はプラズマCVD法により半導体基板300の上に全面に亘って有機膜からなる第4の層間絶縁膜312を堆積した後、該第4の層間絶縁膜312における第3の層間絶縁膜309Aの上に露出している部分をCMP法により除去して、第4の層間絶縁膜312の上面を第3の層間絶縁膜309Aの上面と面一にする。第4の層間絶縁膜312を構成する有機膜の材料としては、例えば有機ポリシロキサン又はフッ素を含む有機物等を用いることができる。その後、第3の層間絶縁膜309A及び第4の層間絶縁膜312の上に全面に亘って、シリコン窒化膜からなる第2のストッパー膜313、第1の窒化チタン膜314、シリコン窒化膜からなる第3のストッパー膜315及び第2の窒化チタン膜316を順次堆積した後、第2の窒化チタン膜316の上に、ビア用開口部320を有する第3のレジストパターン317を形成する。
【0070】
次に、図27(a)〜(c)に示すように、第3のレジストパターン317をマスクとして、第2の窒化チタン膜316、第3のストッパー膜315及び第1の窒化チタン膜314に対して第2のストッパー膜313をエッチングストッパーとするエッチングを順次行なって、第2のハードマスク316A、パターン化された第3のストッパー膜315A及び第1のハードマスク314Aを形成した後、第3のレジストパターン317を除去する。
【0071】
次に、図28(a)〜(c)に示すように、第2のハードマスク316Aをマスクとすると共にシリコン酸化膜用のエッチングガスを用いて、第2のストッパー膜313及び第3の層間絶縁膜309Aに対してエッチングを行なって、パターン化された第2のストッパー膜313Aを形成すると共に第3の層間絶縁膜309Aにビア用開口部320を転写する。このエッチング工程は第2の金属配線308Aの上面が露出したときに終了する。また、第4の層間絶縁膜312は有機膜からなるため、シリコン酸化膜用のエッチングガスによりエッチングされにくいので、第4の層間絶縁膜312は良好な形状を維持している。
【0072】
次に、図29(a)〜(c)に示すように、パターン化された第3のストッパー膜315Aをマスクとすると共に金属膜用のエッチングガスを用いて第2の金属配線308Aに対してエッチングを行なって、第2の金属配線308Aにビア用開口部320を転写する。このエッチング工程において、パターン化された第3のストッパー膜315Aの上に存在していた第2のハードマスク316Aは除去される。
【0073】
次に、図30(a)〜(c)に示すように、第1のハードマスク314Aをマスクとすると共にシリコン酸化膜用のエッチングガスを用いて、第1のストッパー膜307及び第1の層間絶縁膜303Aに対してエッチングを行なって、パターン化された第1のストッパー膜307Aを形成すると共に、第1の層間絶縁膜303Aにビアホール321を形成する。このエッチング工程は第1の金属配線302Aの上面が露出したときに終了する。また、第2の層間絶縁膜306は有機膜からなるため、シリコン酸化膜用のエッチングガスによりエッチングされにくいので、第2の層間絶縁膜306は良好な形状を維持している。このエッチング工程において、第1のハードマスク314Aの上に存在していたパターン化された第1のストッパー膜315Aは除去される。この場合、第3のレジストパターン317のビア用開口部320の径W3 を、第1の金属配線302Aの配線幅W1 及び第2の金属配線308Aの配線幅W2 に対して両側にクリアランスσを有する大きさに設定しておくことによって、リソグラフィ工程におけるアライメントずれを吸収できる。また、エッチング工程においては、有機膜からなる第4の層間絶縁膜312及び第2の層間絶縁膜306の各開口部側壁がサイドのエッチングストッパーとなるので、第1の金属配線302Aの上に、W1 ×W2 の径を有するビアホール321をセルフアライメントによって確実に形成することができる。
【0074】
次に、図示は省略しているが、ビアホール321を含む半導体基板300の上に全面に亘って、膜厚が極めて薄いTaN膜からなる密着層及び銅膜からなるシード層を形成した後、図31(a)〜(c)に示すように、電解めっき法により銅膜318をビアホール321に充填されるように堆積する。これにより、第1の金属配線302Aと第2の金属配線308Aとが銅膜318によって接続されると共に、第2の金属配線308A同士も銅膜318によって接続される。尚、電解めっき法により銅膜318を堆積する方法に代えて、TiN系材料を下地膜とするブランケット法によってタングステン膜を堆積してもよい。
【0075】
次に、図32(a)〜(c)に示すように、金属膜用のエッチングガスを用いて、銅膜318及び第1のハードマスク314Aに対して、銅膜318の上面が第2の金属配線308Aの上面と一致するまでエッチングを行なって、銅膜318からなるビアコンタクト318Aを形成する。
【0076】
次に、図33(a)〜(c)に示すように、半導体基板300の上に全面に亘って埋め戻し用絶縁膜319を堆積した後、該埋め戻し用絶縁膜318におけるパターン化された第2のストッパー膜313Aの上に露出している部分をCMP法により除去して、埋め戻し用絶縁膜318を平坦化する。
【0077】
尚、その後、前述の各工程を繰り返すことによって、3層以上の多層配線構造を有する半導体装置を製造することができる。
【0078】
第3の実施形態によると、第1の金属配線302A同士の間に有機膜からなる比誘電率の低い第2の層間絶縁膜306が介在していると共に、第2の金属配線308A同士の間に有機膜からなる比誘電率の低い第4の層間絶縁膜312が介在しているため、第1の金属配線302A及び第2の金属配線308Aにおける配線間の容量を低減することができる。また、第1の金属配線302Aと第2の金属配線308Aとの間には有機膜よりも熱伝導性に優れている第1の層間絶縁膜303A(第1のシリコン酸化膜303)が介在しているため、第1の金属配線302A及び第2の金属配線308Aに発生した熱の放散が容易である。
【0079】
また、第3の実施形態によると、ビア用開口部320を有する第1のハードマスク314Aをマスクとして第1の層間絶縁膜303Aに対してエッチングを行なって、第1の層間絶縁膜303Aにビアホール321を形成するため、ビアホール321をセルフアライメントによって形成することができる。この場合、第3のレジストパターン317に形成されるビア用開口部320の大きさを第1の金属配線302Aの配線幅及び後工程で形成される第2の金属配線308Aの配線幅よりも大きくしておくことによって、第3のレジストパターン317ひいては第1のハードマスク314A及び第2のハードマスク316Aにアライメントずれが生じても、ビアホール321を第1の金属配線302Aの上に確実に形成することができる。
【0080】
【発明の効果】
第1の半導体装置の製造方法によると、第2の層間絶縁膜に形成されるビアホールにおける配線方向に垂直な方向の径は、第2のマスクパターンのビア用開口部の径及び第1の金属配線の配線幅のいずれよりも小さくなるため、第1の金属配線の配線幅とビアホールの径とが同一寸法に設計される場合において、第2のマスクパターンにアライメントずれが発生しても、ビアコンタクトが第1の金属配線の上から外れることはない。
【0081】
従って、第1の半導体装置の製造方法によると、ビアホールのアスペクト比の増大を抑制できるため、ビアコンタクトに空洞ができなくなるので、ビアコンタクトにコンタクト不良が発生する事態を回避できる。
【0082】
第1の半導体装置の製造方法において、第1の層間絶縁膜が無機成分を主成分とする材料からなると共に第2の層間絶縁膜が有機成分を主成分とする材料からなると、第1の金属配線同士の間には有機成分を主成分とし比誘電率の低い層間絶縁膜が介在しているため、第1の金属配線における配線間容量を低減することができると共に、第1の金属配線と第2の金属配線との間には熱伝導性に優れた無機成分を主成分とする層間絶縁膜が介在しているため、第1及び第2の金属配線における熱放散性が向上する。また、第1の層間絶縁膜に対するエッチングレートが第2の層間絶縁膜に対するエッチングレートよりも速いエッチング条件の設定が容易になる。
【0083】
第1の半導体装置の製造方法において、第2の層間絶縁膜の比誘電率が第1の層間絶縁膜の比誘電率よりも低いと、第1の金属配線同士の間に比誘電率の低い層間絶縁膜が介在することになるため、第1の金属配線における配線間容量を低減することができる。
【0084】
第1の半導体装置の製造方法において、第2のマスクパターンが金属材料からなるハードマスクであると、第2のマスクパターンに第1の層間絶縁膜及び第2の層間絶縁膜に対するエッチング選択性を持たせることが容易になるので、第1の層間絶縁膜に対するエッチングレートが第2の層間絶縁膜に対するエッチングレートよりも速いエッチング条件の設定が容易になる。
【0085】
第1の半導体装置の製造方法において、ビア用開口部の平面形状がビアホールの平面形状よりも大きいと、第2のマスクパターンにアライメントずれが発生しても、ビアコンタクトの径が第1の金属配線の配線幅よりも小さくなる事態を回避できる。
【0086】
第2の半導体装置の製造方法によると、第2の層間絶縁膜に形成されるビアホールにおける配線方向に垂直な方向の径は、第3のマスクパターンのビア用開口部の径及び第1の金属配線の配線幅のいずれよりも小さくなるため、第1の金属配線の配線幅とビアホールの径とが同一寸法に設計される場合において、第2のマスクパターンにアライメントずれが発生しても、ビアコンタクトが第1の金属配線の上から外れることはないので、ビアホールのアスペクト比の増大を抑制でき、これによって、ビアコンタクト不良の発生を回避できる。
【0087】
また、第3の層間絶縁膜の配線用開口部に第2の金属膜を充填すると、埋め込み配線からなる第2の金属配線が得られるので、ビアコンタクトが第1の金属配線の上から外れることのないデュアルダマシン構造を有する埋め込み配線をセルフアライメントにより形成することができる。
【0088】
第2の半導体装置の製造方法において、第1の層間絶縁膜が無機成分を主成分とする材料からなると共に、第2の層間絶縁膜及び第3の層間絶縁膜が有機成分を主成分とする材料からなると、第1の金属配線同士の間及び第2の金属配線同士の間には、いずれも有機成分を主成分とし比誘電率の低い層間絶縁膜が介在しているため、第1の金属配線及び第2の金属配線における配線間容量を低減することができると共に、第1の金属配線と第2の金属配線との間には熱伝導性に優れた無機成分を主成分とする層間絶縁膜が介在しているため、第1及び第2の金属配線における熱放散性が向上する。また、第1の層間絶縁膜に対するエッチングレートが第2の層間絶縁膜に対するエッチングレートよりも速いエッチング条件の設定が容易になる。
【0089】
第2の半導体装置の製造方法において、第2の層間絶縁膜及び第3の層間絶縁膜の各比誘電率が第1の層間絶縁膜の比誘電率よりも低いと、第1の金属配線同士の間及び第2の金属配線同士の間に比誘電率の低い層間絶縁膜が介在することになるため、第1の金属配線及び第2の金属配線における配線間容量を低減することができる。
【0090】
第2の半導体装置の製造方法において、第3のマスクパターンが金属材料からなるハードマスクであると、第3のマスクパターンに第1の層間絶縁膜及び第2の層間絶縁膜に対するエッチング選択性を持たせることが容易になるので、第1の層間絶縁膜に対するエッチングレートが第2の層間絶縁膜に対するエッチングレートよりも速いエッチング条件の設定が容易になる。
【0091】
第2の半導体装置の製造方法において、ビア用開口部の平面形状がビアホールの平面形状よりも大きいと、第3のマスクパターンにアライメントずれが発生しても、ビアコンタクトの径が第1の金属配線の配線幅よりも小さくなる事態を回避できる。
【0092】
第3の半導体装置の製造方法によると、第2の層間絶縁膜に形成されるビアホールにおける配線方向に垂直な方向の径は、第3のマスクパターンのビア用開口部の径及び第1の金属配線の配線幅のいずれよりも小さくなるため、第1の金属配線の配線幅とビアホールの径とが同一寸法に設計される場合において、第2のマスクパターンにアライメントずれが発生しても、ビアコンタクトが第1の金属配線の上から外れることはないので、ビアホールのアスペクト比の増大を抑制でき、これによって、ビアコンタクト不良の発生を回避できる。
【0093】
また、第3のマスクパターンを用いて形成される、第2の層間絶縁膜のビアホール及び第2の金属配線のビア用開口部に第3の金属膜を充填すると、コンタクトが形成されると共に第2の金属配線が接続されるため、ビアコンタクトが第1の金属配線の上から外れることのないデュアルダマシン構造を有する埋め込み配線をセルフアライメントにより形成することができると共に、第3のマスクパターンを形成する工程以降の各工程を繰り返し行なうことによって、3層以上の多層配線構造を有する半導体装置を確実に製造することができる。
【0094】
第3の半導体装置の製造方法において、第1の層間絶縁膜が無機成分を主成分とする材料からなると共に、第2の層間絶縁膜及び第4の層間絶縁膜が有機成分を主成分とする材料からなると、第1の金属配線同士の間及び第2の金属配線同士の間には、いずれも有機成分を主成分とし比誘電率の低い層間絶縁膜が介在しているため、第1の金属配線及び第2の金属配線における配線間容量を低減することができると共に、第1の金属配線と第2の金属配線との間には熱伝導性に優れた無機成分を主成分とする層間絶縁膜が介在しているため、第1及び第2の金属配線における熱放散性が向上する。また、第1の層間絶縁膜に対するエッチングレートが第2の層間絶縁膜に対するエッチングレートよりも速いエッチング条件の設定が容易になる。
【0095】
第3の半導体装置の製造方法において、第2の層間絶縁膜及び第4の層間絶縁膜の各比誘電率が第1の層間絶縁膜の比誘電率よりも低いと、第1の金属配線同士の間及び第2の金属配線同士の間に比誘電率の低い層間絶縁膜が介在することになるため、第1の金属配線及び第2の金属配線における配線間容量を低減することができる。
【0096】
第3の半導体装置の製造方法において、第3のマスクパターンが金属材料からなるハードマスクであると、第3のマスクパターンに第1の層間絶縁膜及び第2の層間絶縁膜に対するエッチング選択性を持たせることが容易になるので、第1の層間絶縁膜に対するエッチングレートが第2の層間絶縁膜に対するエッチングレートよりも速いエッチング条件の設定が容易になる。
【0097】
第3の半導体装置の製造方法において、ビア用開口部の平面形状はビアホールの平面形状よりも大きいと、第3のマスクパターンにアライメントずれが発生しても、ビアコンタクトの径が第1の金属配線の配線幅よりも小さくなる事態を回避できる。
【図面の簡単な説明】
【図1】(a)及び(b)は第1の実施形態に係る半導体装置の製造方法の一工程を示し、(a)は(b)におけるA−A線の断面図であり、(b)は平面図である。
【図2】(a)及び(b)は第1の実施形態に係る半導体装置の製造方法の一工程を示し、(a)は(b)におけるA−A線の断面図であり、(b)は平面図である。
【図3】(a)及び(b)は第1の実施形態に係る半導体装置の製造方法の一工程を示し、(a)は(b)におけるA−A線の断面図であり、(b)は平面図である。
【図4】(a)及び(b)は第1の実施形態に係る半導体装置の製造方法の一工程を示し、(a)は(b)におけるA−A線の断面図であり、(b)は平面図である。
【図5】(a)及び(b)は第1の実施形態に係る半導体装置の製造方法の一工程を示し、(a)は(b)におけるA−A線の断面図であり、(b)は平面図である。
【図6】(a)及び(b)は第1の実施形態に係る半導体装置の製造方法の一工程を示し、(a)は(b)におけるA−A線の断面図であり、(b)は平面図である。
【図7】(a)及び(b)は第1の実施形態に係る半導体装置の製造方法の一工程を示し、(a)は(b)におけるA−A線の断面図であり、(b)は平面図である。
【図8】(a)及び(b)は第1の実施形態に係る半導体装置の製造方法の一工程を示し、(a)は(b)におけるA−A線の断面図であり、(b)は平面図である。
【図9】(a)〜(c)は第2の実施形態に係る半導体装置の製造方法の一工程を示し、(a)は(c)におけるA−A線の断面図であり、(b)は(c)におけるB−B線の断面図であり、(c)は平面図である。
【図10】(a)〜(c)は第2の実施形態に係る半導体装置の製造方法の一工程を示し、(a)は(c)におけるA−A線の断面図であり、(b)は(c)におけるB−B線の断面図であり、(c)は平面図である。
【図11】(a)〜(c)は第2の実施形態に係る半導体装置の製造方法の一工程を示し、(a)は(c)におけるA−A線の断面図であり、(b)は(c)におけるB−B線の断面図であり、(c)は平面図である。
【図12】(a)〜(c)は第2の実施形態に係る半導体装置の製造方法の一工程を示し、(a)は(c)におけるA−A線の断面図であり、(b)は(c)におけるB−B線の断面図であり、(c)は平面図である。
【図13】(a)〜(c)は第2の実施形態に係る半導体装置の製造方法の一工程を示し、(a)は(c)におけるA−A線の断面図であり、(b)は(c)におけるB−B線の断面図であり、(c)は平面図である。
【図14】(a)〜(c)は第2の実施形態に係る半導体装置の製造方法の一工程を示し、(a)は(c)におけるA−A線の断面図であり、(b)は(c)におけるB−B線の断面図であり、(c)は平面図である。
【図15】(a)〜(c)は第2の実施形態に係る半導体装置の製造方法の一工程を示し、(a)は(c)におけるA−A線の断面図であり、(b)は(c)におけるB−B線の断面図であり、(c)は平面図である。
【図16】(a)〜(c)は第2の実施形態に係る半導体装置の製造方法の一工程を示し、(a)は(c)におけるA−A線の断面図であり、(b)は(c)におけるB−B線の断面図であり、(c)は平面図である。
【図17】(a)〜(c)は第2の実施形態に係る半導体装置の製造方法の一工程を示し、(a)は(c)におけるA−A線の断面図であり、(b)は(c)におけるB−B線の断面図であり、(c)は平面図である。
【図18】(a)〜(c)は第2の実施形態に係る半導体装置の製造方法の一工程を示し、(a)は(c)におけるA−A線の断面図であり、(b)は(c)におけるB−B線の断面図であり、(c)は平面図である。
【図19】(a)〜(c)は第2の実施形態に係る半導体装置の製造方法の一工程を示し、(a)は(c)におけるA−A線の断面図であり、(b)は(c)におけるB−B線の断面図であり、(c)は平面図である。
【図20】(a)〜(c)は第2の実施形態に係る半導体装置の製造方法の一工程を示し、(a)は(c)におけるA−A線の断面図であり、(b)は(c)におけるB−B線の断面図であり、(c)は平面図である。
【図21】(a)〜(c)は第3の実施形態に係る半導体装置の製造方法の一工程を示し、(a)は(c)におけるA−A線の断面図であり、(b)は(c)におけるB−B線の断面図であり、(c)は平面図である。
【図22】(a)〜(c)は第3の実施形態に係る半導体装置の製造方法の一工程を示し、(a)は(c)におけるA−A線の断面図であり、(b)は(c)におけるB−B線の断面図であり、(c)は平面図である。
【図23】(a)〜(c)は第3の実施形態に係る半導体装置の製造方法の一工程を示し、(a)は(c)におけるA−A線の断面図であり、(b)は(c)におけるB−B線の断面図であり、(c)は平面図である。
【図24】(a)〜(c)は第3の実施形態に係る半導体装置の製造方法の一工程を示し、(a)は(c)におけるA−A線の断面図であり、(b)は(c)におけるB−B線の断面図であり、(c)は平面図である。
【図25】(a)〜(c)は第3の実施形態に係る半導体装置の製造方法の一工程を示し、(a)は(c)におけるA−A線の断面図であり、(b)は(c)におけるB−B線の断面図であり、(c)は平面図である。
【図26】(a)〜(c)は第3の実施形態に係る半導体装置の製造方法の一工程を示し、(a)は(c)におけるA−A線の断面図であり、(b)は(c)におけるB−B線の断面図であり、(c)は平面図である。
【図27】(a)〜(c)は第3の実施形態に係る半導体装置の製造方法の一工程を示し、(a)は(c)におけるA−A線の断面図であり、(b)は(c)におけるB−B線の断面図であり、(c)は平面図である。
【図28】(a)〜(c)は第3の実施形態に係る半導体装置の製造方法の一工程を示し、(a)は(c)におけるA−A線の断面図であり、(b)は(c)におけるB−B線の断面図であり、(c)は平面図である。
【図29】(a)〜(c)は第3の実施形態に係る半導体装置の製造方法の一工程を示し、(a)は(c)におけるA−A線の断面図であり、(b)は(c)におけるB−B線の断面図であり、(c)は平面図である。
【図30】(a)〜(c)は第3の実施形態に係る半導体装置の製造方法の一工程を示し、(a)は(c)におけるA−A線の断面図であり、(b)は(c)におけるB−B線の断面図であり、(c)は平面図である。
【図31】(a)〜(c)は第3の実施形態に係る半導体装置の製造方法の一工程を示し、(a)は(c)におけるA−A線の断面図であり、(b)は(c)におけるB−B線の断面図であり、(c)は平面図である。
【図32】(a)〜(c)は第3の実施形態に係る半導体装置の製造方法の一工程を示し、(a)は(c)におけるA−A線の断面図であり、(b)は(c)におけるB−B線の断面図であり、(c)は平面図である。
【図33】(a)〜(c)は第3の実施形態に係る半導体装置の製造方法の一工程を示し、(a)は(c)におけるA−A線の断面図であり、(b)は(c)におけるB−B線の断面図であり、(c)は平面図である。
【図34】(a)〜(e)は従来の半導体装置の製造方法の各工程を示す断面図である。
【図35】従来の半導体装置の製造方法の問題点を説明する断面図である。
【符号の説明】
100 半導体基板
101 絶縁膜
102 第1の金属膜
102A 第1の金属配線
103 第1のシリコン酸化膜
103A 第1の層間絶縁膜
104 第1のレジストパターン(第1のマスクパターン)
105 配線間隙
106 第2の層間絶縁膜
107 第2のシリコン酸化膜
108 窒化チタン膜
108A ハードマスク(第2のマスクパターン)
109 第2のレジストパターン
110 ビア用開口部
111 ビアホール
112 第2の金属膜
112A 第2の金属配線
113 第3のシリコン酸化膜
113A 第3の層間絶縁膜
114 第3のレジストパターン(第3のマスクパターン)
115 第4の層間絶縁膜
200 半導体基板
201 絶縁膜
202 第1の金属膜
202A 第1の金属配線
203 第1のシリコン酸化膜
203A 第1の層間絶縁膜
204 第1のレジストパターン(第1のマスクパターン)
205 第1の配線間隙
206 第2の層間絶縁膜
207 第1のエッチングストッパー
208 犠牲膜
208A 配線状パターン
209 第2のレジストパターン(第2のマスクパターン)
210 第2の配線間隙
211 第3の層間絶縁膜
212 第2のストッパー膜
213 窒化チタン膜
213A ハードマスク(第3のマスクパターン)
214 第3のレジストパターン
215 銅膜
215A 第2の金属配線
216 ビア用開口部
217 ビアホール
300 半導体基板
301 絶縁膜
302 第2の金属膜
302A 第1の金属配線
303 第1のシリコン酸化膜
303A 第1の層間絶縁膜
304 第1のレジストパターン(第1のマスクパターン)
305 第1の配線間隙
306 第2の層間絶縁膜
307 第1のストッパー膜
307A パターン化された第1のストッパー膜
308 第2の金属膜
308A 第2の金属配線
309 第2のシリコン酸化膜
309A 第3の層間絶縁膜
310 第2のレジストパターン(第2のマスクパターン)
311 第2の配線間隙
312 第4の層間絶縁膜
313 第2のストッパー膜
313A パターン化された第2のストッパー膜
314 第1の窒化チタン膜
314A 第1のハードマスク(第3のマスクパターン)
315 第3のストッパー膜
315A パターン化された第3のストッパー膜
316 第2の窒化チタン膜
316A 第2のハードマスク(第3のマスクパターン)
317 第3のレジストパターン
318 銅膜
318A ビアコンタクト
319 埋め戻し用絶縁膜
320 ビア用開口部
321 ビアホール

Claims (15)

  1. 半導体基板上に形成された絶縁膜の上に、第1の金属膜及び第1の層間絶縁膜を順次堆積する工程と、
    前記第1の層間絶縁膜の上に第1の金属配線形成領域をマスクする第1のマスクパターンを形成した後、該第1のマスクパターンを用いて前記第1の層間絶縁膜及び第1の金属膜をエッチングすることにより、前記第1の層間絶縁膜に開口部を形成すると共に、前記第1の金属膜からなる第1の金属配線を形成する工程と、
    前記第1の層間絶縁膜の開口部に、前記第1の層間絶縁膜と異なる材料からなる第2の層間絶縁膜を充填する工程と、
    前記第1の層間絶縁膜及び第2の層間絶縁膜の上に、ビアホール形成領域にビア用開口部を有する第2のマスクパターンを形成する工程と、
    前記第2のマスクパターンを用いると共に、前記第1の層間絶縁膜に対するエッチングレートが前記第2の層間絶縁膜に対するエッチングレートよりも速いエッチング条件で前記第1の層間絶縁膜をエッチングすることにより、前記第2の層間絶縁膜に、前記第1の金属配線を露出させるビアホールを形成する工程と、
    前記第1の層間絶縁膜及び第2の層間絶縁膜の上に第2の金属膜を前記ビアホールが充填されるように堆積する工程と、
    前記第2の金属膜の上に第3の層間絶縁膜を堆積する工程と、
    前記第3の層間絶縁膜の上に第2の金属配線形成領域をマスクする第3のマスクパターンを形成した後、該第3のマスクパターンを用いて前記第3の層間絶縁膜及び第2の金属膜をエッチングすることにより、前記第3の層間絶縁膜に開口部を形成すると共に、前記第2の金属膜からなる第2の金属配線を形成する工程と、
    前記第2の金属配線同士の間及び前記第3の層間絶縁膜の開口部に第4の層間絶縁膜を充填する工程とを備えていることを特徴とする半導体装置の製造方法。
  2. 前記第1の層間絶縁膜は無機成分を主成分とする材料からなると共に、前記第2の層間絶縁膜は有機成分を主成分とする材料からなることを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記第2の層間絶縁膜の比誘電率は前記第1の層間絶縁膜の比誘電率よりも低いことを特徴とする請求項1に記載の半導体装置の製造方法。
  4. 前記第2のマスクパターンは、金属材料からなるハードマスクであることを特徴とする請求項1に記載の半導体装置の製造方法。
  5. 前記ビア用開口部の平面形状は前記ビアホールの平面形状よりも大きいことを特徴とする請求項1に記載の半導体装置の製造方法。
  6. 半導体基板上に形成された絶縁膜の上に、第1の金属膜及び第1の層間絶縁膜を順次堆積する工程と、
    前記第1の層間絶縁膜の上に第1の金属配線形成領域をマスクする第1のマスクパターンを形成した後、該第1のマスクパターンを用いて前記第1の層間絶縁膜及び第1の金属膜をエッチングすることにより、前記第1の層間絶縁膜に開口部を形成すると共に、前記第1の金属膜からなる第1の金属配線を形成する工程と、
    前記第1の金属配線同士の間及び前記第1の層間絶縁膜の開口部に、前記第1の層間絶縁膜と異なる材料からなる第2の層間絶縁膜を充填する工程と、
    前記第1の層間絶縁膜及び第2の層間絶縁膜の上に絶縁性材料からなる犠牲膜を堆積する工程と、
    前記犠牲膜の上に、第2の金属配線形成領域をマスクする第2のマスクパターンを形成した後、該第2のマスクパターンを用いて前記犠牲膜をエッチングすることにより、前記犠牲膜からなる配線状パターンを形成する工程と、
    前記配線状パターン同士の間に第3の層間絶縁膜を充填する工程と、
    前記配線状パターン及び第3の層間絶縁膜の上に、ビアホール形成領域にビア用開口部を有する第3のマスクパターンを形成した後、該第3のマスクパターンを用いると共に、前記配線状パターンに対するエッチングレートが前記第3の層間絶縁膜に対するエッチングレートよりも速く且つ前記第1の層間絶縁膜に対するエッチングレートが前記第2の層間絶縁膜に対するエッチングレートよりも速いエッチング条件で前記配線状パターン及び第1の層間絶縁膜をエッチングすることにより、前記第2の層間絶縁膜に、前記第1の金属配線を露出させるビアホールを形成する工程と、
    前記配線状パターンを除去して、前記第3の層間絶縁膜に配線用開口部を形成する工程と、
    前記第2の層間絶縁膜のビアホール及び前記第3の層間絶縁膜の配線用開口部に第2の金属膜を充填して、該第2の金属膜からなるビアコンタクト及び第2の金属配線を同時に形成する工程とを備えていることを特徴とする半導体装置の製造方法。
  7. 前記第1の層間絶縁膜は無機成分を主成分とする材料からなると共に、前記第2の層間絶縁膜及び第3の層間絶縁膜は有機成分を主成分とする材料からなることを特徴とする請求項6に記載の半導体装置の製造方法。
  8. 前記第2の層間絶縁膜及び第3の層間絶縁膜の各比誘電率は前記第1の層間絶縁膜の比誘電率よりも低いことを特徴とする請求項6に記載の半導体装置の製造方法。
  9. 前記第3のマスクパターンは、金属材料からなるハードマスクであることを特徴とする請求項6に記載の半導体装置の製造方法。
  10. 前記ビア用開口部の平面形状は前記ビアホールの平面形状よりも大きいことを特徴とする請求項6に記載の半導体装置の製造方法。
  11. 半導体基板上に形成された絶縁膜の上に、第1の金属膜及び第1の層間絶縁膜を順次堆積する工程と、
    前記第1の層間絶縁膜の上に第1の金属配線形成領域をマスクする第1のマスクパターンを形成した後、該第1のマスクパターンを用いて前記第1の層間絶縁膜及び第1の金属膜をエッチングすることにより、前記第1の層間絶縁膜に開口部を形成すると共に、前記第1の金属膜からなる第1の金属配線を形成する工程と、
    前記第1の金属配線同士の間及び前記第1の層間絶縁膜の開口部に、前記第1の層間絶縁膜と異なる材料からなる第2の層間絶縁膜を充填する工程と、
    前記第1の層間絶縁膜及び第2の層間絶縁膜の上に、第2の金属膜及び第3の層間絶縁膜を順次堆積する工程と、
    前記第3の層間絶縁膜の上に第2の金属配線形成領域をマスクする第2のマスクパターンを形成した後、該第2のマスクパターンを用いて前記第3の層間絶縁膜及び第2の金属膜をエッチングすることにより、前記第3の層間絶縁膜に開口部を形成すると共に、前記第2の金属膜からなる第2の金属配線を形成する工程と、
    前記第2の金属配線同士の間及び前記第3の層間絶縁膜の開口部に第4の層間絶縁膜を充填する工程と、
    前記第3の層間絶縁膜及び第4の層間絶縁膜の上に、ビアホール形成領域にビア用開口部を有する第3のマスクパターンを形成する工程と、
    前記第3のマスクパターンを用いると共に、前記第3の層間絶縁膜に対するエッチングレートが前記第4の層間絶縁膜に対するエッチングレートよりも速いエッチングレートで前記第3の層間絶縁膜をエッチングすることにより、前記第4の層間絶縁膜にビア用開口部を形成する工程と、
    前記第3のマスクパターンを用いて前記第2の金属配線に対してエッチングを行なうことにより、前記第2の金属配線にビア用開口部を形成する工程と、
    前記第3のマスクパターンを用いて、前記第1の層間絶縁膜に対するエッチングレートが前記第2の層間絶縁膜に対するエッチングレートよりも速いエッチングレートで前記第1の層間絶縁膜をエッチングすることにより、前記第2の層間絶縁膜に、前記第1の金属配線を露出させるビアホールを形成する工程と、
    前記第2の層間絶縁膜のビアホール及び前記第2の金属配線のビア用開口部に第3の金属膜を充填して、該第3の金属膜からなるビアコンタクトを形成すると共に、前記第3の金属膜によって前記ビアコンタクトと前記第2の金属配線とを接続する工程と、
    前記第4の層間絶縁膜のビア用開口部に埋め込み用絶縁膜を充填する工程とを備えていることを特徴とする半導体装置の製造方法。
  12. 前記第1の層間絶縁膜は無機成分を主成分とする材料からなると共に、前記第2の層間絶縁膜及び第4の層間絶縁膜は有機成分を主成分とする材料からなることを特徴とする請求項11に記載の半導体装置の製造方法。
  13. 前記第2の層間絶縁膜及び第4の層間絶縁膜の各比誘電率は前記第1の層間絶縁膜の比誘電率よりも低いことを特徴とする請求項11に記載の半導体装置の製造方法。
  14. 前記第3のマスクパターンは、金属材料からなるハードマスクであることを特徴とする請求項11に記載の半導体装置の製造方法。
  15. 前記ビア用開口部の平面形状は前記ビアホールの平面形状よりも大きいことを特徴とする請求項11に記載の半導体装置の製造方法。
JP00253699A 1999-01-08 1999-01-08 半導体装置の製造方法 Expired - Fee Related JP4339946B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP00253699A JP4339946B2 (ja) 1999-01-08 1999-01-08 半導体装置の製造方法
US09/479,243 US6455436B1 (en) 1999-01-08 2000-01-07 Method of fabricating semiconductor device
US10/222,855 US6780779B2 (en) 1999-01-08 2002-08-19 Method of fabricating semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP00253699A JP4339946B2 (ja) 1999-01-08 1999-01-08 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2000208616A JP2000208616A (ja) 2000-07-28
JP4339946B2 true JP4339946B2 (ja) 2009-10-07

Family

ID=11532112

Family Applications (1)

Application Number Title Priority Date Filing Date
JP00253699A Expired - Fee Related JP4339946B2 (ja) 1999-01-08 1999-01-08 半導体装置の製造方法

Country Status (2)

Country Link
US (2) US6455436B1 (ja)
JP (1) JP4339946B2 (ja)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3920590B2 (ja) * 2000-06-19 2007-05-30 株式会社東芝 半導体装置の製造方法
US6872666B2 (en) * 2002-11-06 2005-03-29 Intel Corporation Method for making a dual damascene interconnect using a dual hard mask
TW200504932A (en) * 2003-07-31 2005-02-01 Winbond Electronics Corp Dual-damascene opening structure, and fabrication method for dual-damascene interconnect
KR100660604B1 (ko) * 2005-04-21 2006-12-22 (주)웨이브닉스이에스피 금속 박편을 이용한 수동 소자 및 반도체 패키지의제조방법
US20100081273A1 (en) * 2008-09-30 2010-04-01 Powerchip Semiconductor Corp. Method for fabricating conductive pattern
JP5121792B2 (ja) * 2009-08-06 2013-01-16 株式会社東芝 半導体装置の製造方法
KR102398664B1 (ko) * 2016-01-26 2022-05-16 삼성전자주식회사 반도체 소자의 제조 방법
US9779943B2 (en) * 2016-02-25 2017-10-03 Globalfoundries Inc. Compensating for lithographic limitations in fabricating semiconductor interconnect structures
US9691626B1 (en) 2016-03-22 2017-06-27 Globalfoundries Inc. Method of forming a pattern for interconnection lines in an integrated circuit wherein the pattern includes gamma and beta block mask portions
US9818623B2 (en) 2016-03-22 2017-11-14 Globalfoundries Inc. Method of forming a pattern for interconnection lines and associated continuity blocks in an integrated circuit
US9691775B1 (en) 2016-04-28 2017-06-27 Globalfoundries Inc. Combined SADP fins for semiconductor devices and methods of making the same
US10515822B2 (en) * 2016-06-20 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for preventing bottom layer wrinkling in a semiconductor device
US9818640B1 (en) 2016-09-21 2017-11-14 Globalfoundries Inc. Apparatus and method of forming self-aligned cuts in a non-mandrel line of an array of metal lines
US9786545B1 (en) 2016-09-21 2017-10-10 Globalfoundries Inc. Method of forming ANA regions in an integrated circuit
US9818641B1 (en) 2016-09-21 2017-11-14 Globalfoundries Inc. Apparatus and method of forming self-aligned cuts in mandrel and a non-mandrel lines of an array of metal lines
KR102462439B1 (ko) * 2016-10-18 2022-11-01 삼성전자주식회사 반도체 소자의 제조 방법
US9852986B1 (en) 2016-11-28 2017-12-26 Globalfoundries Inc. Method of patterning pillars to form variable continuity cuts in interconnection lines of an integrated circuit
US9812351B1 (en) 2016-12-15 2017-11-07 Globalfoundries Inc. Interconnection cells having variable width metal lines and fully-self aligned continuity cuts
US10002786B1 (en) 2016-12-15 2018-06-19 Globalfoundries Inc. Interconnection cells having variable width metal lines and fully-self aligned variable length continuity cuts
US10043703B2 (en) 2016-12-15 2018-08-07 Globalfoundries Inc. Apparatus and method for forming interconnection lines having variable pitch and variable widths
US9887127B1 (en) 2016-12-15 2018-02-06 Globalfoundries Inc. Interconnection lines having variable widths and partially self-aligned continuity cuts
US10615117B2 (en) 2016-12-29 2020-04-07 Intel Corporation Self-aligned via
US11069610B2 (en) * 2019-10-15 2021-07-20 Micron Technology, Inc. Methods for forming microelectronic devices with self-aligned interconnects, and related devices and systems
EP3982399A1 (en) 2020-10-06 2022-04-13 Imec VZW A method for producing an interconnect via
US12224237B2 (en) * 2021-05-24 2025-02-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a via and a metal wiring for a semiconductor device
EP4145498A1 (en) * 2021-09-07 2023-03-08 Imec VZW Staggered interconnection structure
EP4276901A1 (en) * 2022-04-27 2023-11-15 Samsung Electronics Co., Ltd. Integrated circuit devices including metal lines spaced apart from metal vias, and related fabrication methods
US12347774B2 (en) 2022-04-27 2025-07-01 Samsung Electronics Co., Ltd. Integrated circuit devices including metal lines spaced apart from metal vias, and related fabrication methods

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5274263A (en) * 1991-01-28 1993-12-28 Texas Instruments Incorporated FET structure for use in narrow bandgap semiconductors
US5146674A (en) * 1991-07-01 1992-09-15 International Business Machines Corporation Manufacturing process of a high density substrate design
US5414221A (en) * 1991-12-31 1995-05-09 Intel Corporation Embedded ground plane and shielding structures using sidewall insulators in high frequency circuits having vias
US5886410A (en) * 1996-06-26 1999-03-23 Intel Corporation Interconnect structure with hard mask and low dielectric constant materials
US5798568A (en) * 1996-08-26 1998-08-25 Motorola, Inc. Semiconductor component with multi-level interconnect system and method of manufacture
US5920790A (en) * 1997-08-29 1999-07-06 Motorola, Inc. Method of forming a semiconductor device having dual inlaid structure
US6162587A (en) * 1998-12-01 2000-12-19 Advanced Micro Devices Thin resist with transition metal hard mask for via etch application
US6413803B1 (en) * 1999-10-25 2002-07-02 Taiwan Semiconductor Manufacturing Company Design and process for a dual gate structure

Also Published As

Publication number Publication date
JP2000208616A (ja) 2000-07-28
US20030003741A1 (en) 2003-01-02
US6780779B2 (en) 2004-08-24
US6455436B1 (en) 2002-09-24

Similar Documents

Publication Publication Date Title
JP4339946B2 (ja) 半導体装置の製造方法
KR100265771B1 (ko) 감광성 폴리머를 사용하는 듀얼 다마신 공정에 의한 금속 배선형성방법
US6323118B1 (en) Borderless dual damascene contact
JP2002313910A (ja) 半導体装置とその製造方法
JP3700460B2 (ja) 半導体装置およびその製造方法
JP3461761B2 (ja) 半導体装置の製造方法
JP3988592B2 (ja) 半導体装置の製造方法
JP2000269325A (ja) 半導体装置およびその製造方法
JP2737979B2 (ja) 半導体装置
JP2004079924A (ja) 半導体装置
JP2948588B1 (ja) 多層配線を有する半導体装置の製造方法
JPH0817918A (ja) 半導体装置及びその製造方法
JP3212929B2 (ja) 半導体装置の製造方法
KR20050073890A (ko) 반도체 장치의 배선 구조체 및 그 형성 방법
KR20010009036A (ko) 반도체장치의 배선 및 그 연결부 형성방법
JP4492982B2 (ja) 多層配線を有する半導体装置の製造方法
JP4211198B2 (ja) 半導体装置の製造方法
KR100548548B1 (ko) 플러그 형성 후에 층간 절연막을 증착하는 다층 금속배선의 형성 방법
KR100497776B1 (ko) 반도체 소자의 다층배선 구조 제조방법
JP2004022694A (ja) 半導体装置の製造方法
KR100198653B1 (ko) 반도체 소자의 금속배선방법
KR20040077307A (ko) 다마신 금속 배선 형성방법
JP2004072018A (ja) 半導体装置及びその製造方法
JP2001160591A (ja) 半導体装置及びその製造方法
JPH08316309A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051017

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20071015

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090331

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090521

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090609

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090703

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120710

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120710

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130710

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees