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TW201806086A - 積體電路裝置及其製造方法 - Google Patents

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TW201806086A
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河大元
洪炳鶴
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三星電子股份有限公司
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Abstract

一種積體電路裝置包括：多個通道區，在主動區中彼此間隔開；多個源極/汲極區；絕緣結構，位於所述主動區上，所述絕緣結構界定多個閘極空間；第一閘極堆疊結構，位於所述閘極空間中的第一閘極空間中，所述第一閘極堆疊結構包括第一功函數含金屬層；以及隔離堆疊結構，位於所述閘極空間中與所述閘極空間中的所述第一閘極空間相鄰的第二閘極空間中，所述隔離堆疊結構具有與所述第一閘極堆疊結構不同的堆疊結構且被配置成與所述主動區的一部分電性隔離。另外，本發明亦提供一種製造積體電路裝置的方法。

Description

積體電路裝置及其製造方法
本發明概念是有關於積體電路裝置以及製造此種裝置的方法，且更具體而言，是有關於包括場效電晶體的積體電路裝置及其製造方法。
隨著電子技術的持續發展，半導體裝置變得更加高度積體化，且半導體裝置中所包括的單獨電路元件的大小減小。因此，需要減小相鄰電晶體之間的隔離區的大小以有利於提高積體密度。
本發明概念提供一種具有以下結構的積體電路裝置，所述結構在容許達成所期望的效能的同時容許相鄰電晶體之間的隔離區具有減小的面積。
本發明概念亦提供一種製造積體電路裝置的方法，所述方法能夠使用簡化製程提供用於使相鄰電晶體絕緣的隔離區。
根據本發明概念的態樣，提供一種積體電路裝置，所述積體電路裝置包括：鰭型主動區，在基板上在第一方向上延伸；多個導電性堆疊結構，沿與所述第一方向交叉的第二方向彼此平行地延伸；以及多個源極/汲極區，位於所述鰭型主動區上，其中所述多個導電性堆疊結構包括：閘極堆疊結構，包括第一導電性金屬氮化物層且具有第一有效功函數；以及隔離堆疊結構，相鄰於所述閘極堆疊結構，包括第二導電性金屬氮化物層並具有與所述第一有效功函數不同的第二有效功函數，所述第二導電性金屬氮化物層包含與所述第一導電性金屬氮化物層中所包含的金屬氮化物相同的金屬氮化物且具有與所述第一導電性金屬氮化物層不同的厚度。
根據本發明概念的另一態樣，提供一種積體電路裝置，所述積體電路裝置包括：主動區，位於基板上；多個通道區，在所述主動區中彼此間隔開；多個源極/汲極區，位於所述基板上；絕緣結構，位於所述主動區上，所述絕緣結構界定多個閘極空間；第一閘極堆疊結構，位於所述閘極空間中的第一閘極空間中，所述第一閘極堆疊結構包括第一功函數含金屬層；以及隔離堆疊結構，位於所述閘極空間中的第二閘極空間中，所述閘極空間中的所述第二閘極空間與所述閘極空間中的所述第一閘極空間相鄰，所述隔離堆疊結構具有與所述第一閘極堆疊結構不同的堆疊結構且被配置成與所述主動區的一部分電性隔離。
根據本發明概念的進一步態樣，提供一種積體電路裝置，所述積體電路裝置包括：主動區，位於基板上；第一通道區及第二通道區，在所述主動區中彼此間隔開；第一閘極堆疊結構，在所述第一通道區之上延伸；第二閘極堆疊結構，在所述第二通道區之上延伸；隔離堆疊結構，定位於所述第一閘極堆疊結構與所述第二閘極堆疊結構之間，所述隔離堆疊結構具有與所述第一閘極堆疊結構及所述第二閘極堆疊結構不同的有效功函數，其中所述隔離堆疊結構被配置成在包括第一閘極堆疊結構的第一電晶體以及包括第二閘極堆疊結構的第二電晶體的正常運作期間作為隔離區的作用。
根據本發明概念的進一步態樣，提供一種製造積體電路裝置的方法：所述方法包括：在主動區上形成絕緣結構，所述絕緣結構界定多個閘極空間；在所述閘極空間中的第一閘極空間中形成閘極堆疊結構，所述閘極堆疊結構包括第一導電性金屬氮化物層且具有第一有效功函數；以及在所述閘極空間中與所述閘極空間中的所述第一閘極空間相鄰的第二閘極空間中形成隔離堆疊結構，所述隔離堆疊結構包括第二導電性金屬氮化物層且具有與所述第一有效功函數不同的第二有效功函數，所述第二導電性金屬氮化物層包含與所述第一導電性金屬氮化物層中所包含的金屬氮化物相同的金屬氮化物且具有與所述第一導電性金屬氮化物層不同的厚度。
根據本發明概念，所述積體電路裝置容許用於達成穩定絕緣的隔離區具有減小的面積，從而在小的區域內表現出所期望的效能。
另外，根據所述製造積體電路裝置的方法，根據本發明概念，可與形成電晶體的閘極的製程同時地提供穩定隔離區，而無需增加單獨的繁瑣製程來提供用於使主動區部分地絕緣的隔離區。因此，可簡化製造積體電路裝置的製程，且可有利於用於達成有效絕緣的隔離區的排列設計。
為了能夠理解本發明的上述及其他特徵及優點，下文詳細闡述附具有圖的若干示例性實施例。
以下，將參考附圖來闡述本發明概念的某些實施例。通篇說明書中，相同組件將由相同參考編號標示，且將不對相同組件予以重複贅述。
圖1是說明根據本發明概念某些實施例的積體電路裝置100的平面佈局圖。圖2是沿圖1所示線2-2'截取的剖視圖。圖3是分別沿圖1所示線3A-3A'、線3B-3B'及線3C-3C'截取的一系列剖視圖。
參考圖1至圖3，積體電路裝置100包括：鰭型主動區FA，在第一方向（X方向）上延伸；多個通道區CH，位於鰭型主動區FA中，通道區CH沿所述第一方向彼此間隔開；以及多個源極/汲極區172，其中源極/汲極區172設置於通道區CH中的每一者的兩側上。絕緣間隔壁162形成於鰭型主動區FA中的通道區CH上且界定多個閘極空間GS1、GS2、GS3。中間閘極介電質164覆蓋源極/汲極區172。絕緣間隔壁162及中間閘極介電質164可構成界定所述多個閘極空間GS1、GS2、GS3的絕緣結構。
閘極空間GS1、閘極空間GS2及閘極空間GS3可在與第一方向交叉的第二方向（Y方向）上延伸。閘極空間GS1、閘極空間GS2及閘極空間GS3的數目可等於通道區CH的數目。在第一閘極空間GS1中形成有第一閘極堆疊結構GLA，且在與第一閘極空間GS1相鄰的第二閘極空間GS2中形成有隔離堆疊結構SL。在第三閘極空間GS3中形成有第二閘極堆疊結構GLB。第三閘極空間GS3相鄰於第二閘極空間GS2且與第一閘極空間GS1相對。
在所述多個閘極空間GS1、GS2及GS3中形成有絕緣覆蓋層180，絕緣覆蓋層180覆蓋第一閘極堆疊結構GLA的頂表面及第二閘極堆疊結構GLB的頂表面以及隔離堆疊結構SL的頂表面。
第一閘極堆疊結構GLA與第二閘極堆疊結構GLB可具有相同的結構。隔離堆疊結構SL可具有與第一閘極堆疊結構GLA及第二閘極堆疊結構GLB不同的堆疊結構。隔離堆疊結構SL可使位於隔離堆疊結構SL的相對兩側上的鰭型主動區FA的某些部分彼此電性隔離。鰭隔離區FS的寬度可取決於隔離堆疊結構SL的寬度。
在鰭型主動區FA與第一閘極堆疊結構GLA及第二閘極堆疊結構GLB交叉的點處可分別形成有第一電晶體TR1及第二電晶體TR2。
在某些實施例中，在圖1至圖3中示出的基板110的區域可為其中有邏輯裝置的邏輯區域或形成有記憶體裝置的記憶體區域。邏輯區域可包括包含例如電晶體、暫存器等多個電路元件的各種邏輯胞元作為執行所期望的邏輯功能的標準胞元，例如計數器、緩衝器等。記憶體區域可包括例如靜態隨機存取記憶體（static random access memory，SRAM）區域、動態隨機存取記憶體（dynamic random access memory，DRAM）區域、磁性隨機存取記憶體（magnetic random access memory，MRAM）區域、電阻式隨機存取記憶體（resistive random access memory，RRAM）區域或相變隨機存取記憶體（phase-change random access memory，PRAM）區域。
在一個實例中，在圖1至圖3中示出的基板110的部分可為N型金屬氧化物半導體（N-type metal oxide semiconductor，NMOS）電晶體區域，且在通道區CH中可形成有N型通道。在另一實例中，在圖1至圖3中示出的基板110的部分可為P型金屬氧化物半導體（P-type metal oxide semiconductor，PMOS）電晶體區域，且在通道區CH中可形成有P型通道。在某些實施例中，在圖1至圖3中示出的基板110的部分可為被施加相對高的運作電壓的高電壓N型金屬氧化物半導體電晶體區域或P型金屬氧化物半導體電晶體區域。在其他實施例中，在圖1至圖3中示出的基板110的部分可為被施加相對低的運作電壓的低電壓N型金屬氧化物半導體電晶體區域或P型金屬氧化物半導體電晶體區域。此處，高電壓電晶體可指運作電壓為1伏特或大於1伏特的電晶體，而低電壓電晶體可指運作電壓小於1伏特的電晶體。
如圖1至圖3所示，第一閘極堆疊結構GLA及第二閘極堆疊結構GLB以及第一閘極堆疊結構GLA與第二閘極堆疊結構GLB之間的隔離堆疊結構SL可以規則的節距排列（即，任兩個相鄰堆疊結構均間隔相同的距離）且彼此平行地延伸。在某些實施例中，第一閘極堆疊結構GLA及第二閘極堆疊結構GLB中的每一者在第一方向（X方向）上的寬度GW可等於隔離堆疊結構SL的寬度SW。在某些實施例中，第一閘極堆疊結構GLA及第二閘極堆疊結構GLB以及隔離堆疊結構SL各自的高度HA、高度HB及高度HC可彼此相等。
在圖1至圖3中，儘管在隔離堆疊結構SL的相對兩側上分別排列有一個第一閘極堆疊結構GLA及一個第二閘極堆疊結構GLB，但本發明概念並非僅限於此。在某些實施例中，在鰭型主動區FA上在隔離堆疊結構SL的至少一側上可排列有多個第一閘極堆疊結構GLA或多個第二閘極堆疊結構GLB。在其他實施例中，多個隔離堆疊結構SL可在鰭型主動區FA上沿第二方向（Y方向）彼此平行地延伸，且在所述多個隔離堆疊結構SL中的每兩個隔離堆疊結構SL之間可排列有至少一個第一閘極堆疊結構GLA或至少一個第二閘極堆疊結構GLB。亦可在第一方向（X方向）、第二方向（Y方向）及/或與第一方向及第二方向垂直的第三方向（Z方向）中的任何方向上重複上述結構以形成更大的裝置。
鰭型主動區FA在第三方向（Z方向）上自基板110突起。第三方向（Z方向）可垂直於基板110的主平面110M。鰭型主動區FA包括基本區BA及通道區CH，基本區BA具有被裝置隔離層112覆蓋的側壁，通道區CH自基本區BA的相應部分向上（即，在Z方向上）延伸。通道區CH可在裝置隔離層112的頂表面之上向上延伸。
閘極堆疊結構GLA及閘極堆疊結構GLB以及隔離堆疊結構SL中的每一者均與通道區CH中的相應的一個通道區CH相關聯。第一閘極堆疊結構GLA包括第一介面層142A，第一介面層142A覆蓋鰭型主動區FA的與第一閘極堆疊結構GLA相關聯的通道區CH。第一閘極絕緣層144A及第一導電性堆疊結構152A堆疊於第一介面層142A上且覆蓋鰭型主動區FA的與第一閘極堆疊結構GLA相關聯的通道區CH的頂表面及兩個側壁。第二閘極堆疊結構GLB包括第二介面層142B、第二閘極絕緣層144B及第二導電性堆疊結構152B，第二介面層142B覆蓋鰭型主動區FA的與第二閘極堆疊結構GLB相關聯的通道區CH，第二閘極絕緣層144B及第二導電性堆疊結構152B堆疊於第二介面層142B上且覆蓋鰭型主動區FA的與第二閘極堆疊結構GLB相關聯的通道區CH的頂表面及兩個側壁。
鰭隔離區FS中的隔離堆疊結構SL包括第三介面層142C，第三介面層142C覆蓋鰭型主動區FA的與隔離堆疊結構SL相關聯的通道區CH。第三閘極絕緣層144C及隔離導電性堆疊結構154堆疊於第三介面層142C上且覆蓋鰭型主動區FA的與隔離堆疊結構SL相關聯的通道區CH的頂表面及兩個側壁。
第一導電性堆疊結構152A及第二導電性堆疊結構152B可構成具有使相應的第一電晶體TR1及第二電晶體TR2能夠正常運作的結構的正常閘極。第一閘極堆疊結構GLA及第二閘極堆疊結構GLB可具有相應的有效功函數，以達成在相應的第一電晶體TR1及第二電晶體TR2的正常運作中所使用的目標臨限電壓。第一閘極堆疊結構GLA與第二閘極堆疊結構GLB可具有彼此相同的結構。
另一方面，鰭隔離區FS中的隔離堆疊結構SL可具有與第一閘極堆疊結構GLA及第二閘極堆疊結構GLB的有效功函數不同的有效功函數。為達成此目的，隔離導電性堆疊結構154可具有與第一閘極堆疊結構GLA及第二閘極堆疊結構GLB的堆疊結構不同的堆疊結構。
在一個實例中，當第一電晶體TR1及第二電晶體TR2中的每一者為N型金屬氧化物半導體電晶體且第一閘極堆疊結構GLA及第二閘極堆疊結構GLB具有處於約4.1電子伏特至約4.5電子伏特範圍內的有效功函數時，隔離堆疊結構SL可具有約4.8電子伏特或大於4.8電子伏特的有效功函數。在另一實例中，當第一電晶體TR1及第二電晶體TR2中的每一者為P型金屬氧化物半導體電晶體且第一閘極堆疊結構GLA及第二閘極堆疊結構GLB具有處於約4.8電子伏特至約5.2電子伏特範圍內的有效功函數時，隔離堆疊結構SL可具有約4.5電子伏特或小於4.5電子伏特的有效功函數。因此，以隔離堆疊結構SL作為閘極的電晶體可構成具有較第一電晶體TR1及第二電晶體TR2的運作所需要的臨限電壓高的臨限電壓的異常電晶體。因此，當第一電晶體TR1及第二電晶體TR2導通時，以隔離堆疊結構SL作為閘極的異常電晶體可不被導通且可不用作電晶體。
第一導電性堆疊結構152A及第二導電性堆疊結構152B以及隔離導電性堆疊結構154中的每一者可包括功函數含金屬層。然而，第一閘極堆疊結構GLA及第二閘極堆疊結構GLB中所包括的功函數含金屬層的材料及/或厚度可與隔離堆疊結構SL中所包括的功函數含金屬層的材料及/或厚度不同。另外，第一導電性堆疊結構152A及第二導電性堆疊結構152B以及隔離導電性堆疊結構154中的每一者可包括填充功函數含金屬層上方的空間的間隙填充含金屬層。功函數含金屬層可包含選自鈦、鎢、釕、鈮、鉬、鉿、鎳、鈷、鉑、鐿、鋱、鏑、鉺及鈀中的至少一種金屬。在某些實施例中，間隙填充含金屬層可包括鎢層或鋁層。在某些實施例中，第一導電性堆疊結構152A及第二導電性堆疊結構152B以及隔離導電性堆疊結構154中的每一者可包括TiAlC/TiN/W堆疊結構、TiN/TaN/TiAlC/TiN/W堆疊結構或TiN/TaN/TiN/TiAlC/TiN/W堆疊結構，但本發明概念並非僅限於此。
下文將參考圖4至圖14更詳細地闡述具有第一閘極堆疊結構GLA及第二閘極堆疊結構GLB以及隔離堆疊結構SL的各種設計的本發明概念的實施例。
基板110可包含例如矽或鍺等半導體或例如SiGe、SiC、GaAs、InAs或InP等化合物半導體。基板110可包括導電區，例如雜質摻雜阱或雜質摻雜結構。可藉由對基板110的一部分進行蝕刻來形成鰭型主動區FA，且鰭型主動區FA可包含與基板110相同的材料。
裝置隔離層112可包括氧化物層、氮化物層或其組合。在某些實施例中，裝置隔離層112可包括用於對通道區CH施加應力的絕緣襯墊（圖中未示出）以及覆蓋所述絕緣襯墊的間隙填充絕緣層（圖中未示出）。絕緣層對通道區CH施加應力，從而提高通道區CH中的載子遷移率。舉例而言，當在通道區CH中形成N型通道時，可在鰭型主動區FA的側壁上形成用於施加抗張應力（tensile stress）的絕緣襯墊。當在通道區CH中形成P型通道時，可在鰭型主動區FA的側壁上形成用於施加壓縮應力的絕緣襯墊。用於施加抗張應力或壓縮應力的絕緣襯墊可包含SiN、SiON、SiBN、SiC、SiC:H、SiCN、SiCN:H、SiOCN、SiOCN:H、SiOC、SiO2 、多晶矽或其組合。間隙填充絕緣層可包括氧化物層。舉例而言，間隙填充絕緣層可包含氟矽酸鹽玻璃（fluoride silicate glass，FSG）、未摻雜矽酸鹽玻璃（undoped silicate glass，USG）、硼磷矽酸鹽玻璃（borophosphosilicate glass，BPSG）、磷矽酸鹽玻璃（phosphosilicate glass，PSG）、可流動氧化物（flowable oxide，FOX）、電漿增強型正矽酸四乙酯（plasma enhanced tetraethylorthosilicate，PE-TEOS）或東燃矽氮烷（tonen silazene，TOSZ），但並非僅限於此。
第一介面層142A、第二介面層142B及第三介面層142C可包括介電常數為約9或小於9的低介電常數介電材料層，例如氧化矽層、氮氧化矽層、氧化鎵層、氧化鍺層或其組合。在某些其他實施例中，第一介面層142A、第二介面層142B及第三介面層142C可包含矽酸鹽、矽酸鹽與氧化矽層的組合或矽酸鹽與氮氧化矽層的組合。在某些實施例中，第一介面層142A、第二介面層142B及第三介面層142C可具有約5埃至約20埃的厚度，但並非僅限於此。在某些實施例中，第一介面層142A、第二介面層142B及第三介面層142C中的每一者可具有相同的成分。在某些實施例中，第一介面層142A、第二介面層142B及第三介面層142C中的至少一者可被省略。
在某些實施例中，第一閘極絕緣層144A、第二閘極絕緣層144B及第三閘極絕緣層144C中的每一者可包括氧化矽層、高介電常數介電層或其組合。高介電常數介電層包含的材料的介電常數可較氧化矽層包含的材料的介電常數大。舉例而言，第一閘極絕緣層144A、第二閘極絕緣層144B及第三閘極絕緣層144C可具有約10至約25的介電常數。高介電常數介電層可包含選自氧化鉿、氮氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化銥、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅及其組合中的材料，但並非僅限於此。第一閘極絕緣層144A、第二閘極絕緣層144B及第三閘極絕緣層144C可具有彼此相同的堆疊結構，抑或可具有彼此不同的堆疊結構。
可在鰭型主動區FA上在第一閘極堆疊結構GLA及第二閘極堆疊結構GLB的兩側上以及在隔離堆疊結構SL的兩側上形成源極/汲極區172。源極/汲極區172可包括位於鰭型主動區FA的某些部分中的雜質離子植入區、在鰭型主動區FA中的多個凹陷區R1上磊晶生長的半導體磊晶圖案或其組合。源極/汲極區172中的每一者可包括例如磊晶生長矽層、磊晶生長SiC層或多個磊晶生長SiGe層。當第一電晶體TR1及第二電晶體TR2為N型金屬氧化物半導體電晶體時，源極/汲極區172可包括磊晶生長矽層或磊晶生長SiC層，且可包含N型雜質。當第一電晶體TR1及第二電晶體TR2為P型金屬氧化物半導體電晶體時，源極/汲極區172可包括磊晶生長SiGe層且可包含P型雜質。
絕緣間隔壁162可包括氮化矽層、SiOCN層、SiCN層或其組合。中間閘極介電質164可包括氧化矽層。絕緣覆蓋層180可包括氮化矽層、SiOCN層、SiCN層或其組合。
圖4至圖14是說明根據具有圖1至圖3所示積體電路裝置100的閘極堆疊結構GLA及閘極堆疊結構GLB以及隔離堆疊結構SL的各種設計的本發明概念某些實施例的積體電路裝置100A、積體電路裝置100B、積體電路裝置100C、積體電路裝置100D、積體電路裝置100E、積體電路裝置100F、積體電路裝置100G、積體電路裝置100H、積體電路裝置100I、積體電路裝置100J及積體電路裝置100K的示例性結構的剖視圖。在圖4至圖14中，與圖1至圖3相同的參考編號標示相同的結構，且將省略其說明。
將參考圖4至圖14主要闡述閘極堆疊結構GL1、閘極堆疊結構GL2及閘極堆疊結構GL3以及隔離堆疊結構SL1、隔離堆疊結構SL2、隔離堆疊結構SL3、隔離堆疊結構SL4、隔離堆疊結構SL5、隔離堆疊結構SL6、隔離堆疊結構SL7、隔離堆疊結構SL8及隔離堆疊結構SL9，閘極堆疊結構GL1、閘極堆疊結構GL2及閘極堆疊結構GL3中的每一者均構成第一電晶體TR1，隔離堆疊結構SL1、隔離堆疊結構SL2、隔離堆疊結構SL3、隔離堆疊結構SL4、隔離堆疊結構SL5、隔離堆疊結構SL6、隔離堆疊結構SL7、隔離堆疊結構SL8及隔離堆疊結構SL9中的每一者均構成鰭隔離區FS。為方便起見，圖4至圖14僅示出根據本發明概念實施例的積體電路裝置的第一電晶體TR1及隔離堆疊結構SL的設計。應理解，圖4至圖14中所示的積體電路裝置中的每一者可更包括圖1至圖3中所示的第二電晶體TR2，且第二電晶體TR2可具有與圖4至圖14中所示實施例中的每一者中的第一電晶體TR1實質上相同的配置。
參考圖4，在積體電路裝置100A中，第一電晶體TR1的閘極堆疊結構GL1包括導電性堆疊結構210A。導電性堆疊結構210A包括覆蓋第一閘極絕緣層144A的第一功函數含金屬層212A。構成鰭隔離區FS的隔離堆疊結構SL1包括導電性堆疊結構210B。導電性堆疊結構210B包括覆蓋第三閘極絕緣層144C的第二功函數含金屬層212B。第二功函數含金屬層212B可包含與第一功函數含金屬層212A相同的材料。第一功函數含金屬層212A與第二功函數含金屬層212B可具有彼此不同的厚度。
當源極/汲極區172中的每一者包含N型雜質且第一電晶體TR1為N型金屬氧化物半導體電晶體時，第二功函數含金屬層212B的厚度可大於第一功函數含金屬層212A的厚度。
在某些實施例中，第一功函數含金屬層212A及第二功函數含金屬層212B可為包含金屬氮化物的P型金屬氧化物半導體功函數含金屬層。舉例而言，第一功函數含金屬層212A及第二功函數含金屬層212B可包含TiN、TaN或其組合。
閘極堆疊結構GL1可更包括第三功函數含金屬層216A及第一間隙填充含金屬層218A，第三功函數含金屬層216A及第一間隙填充含金屬層218A按照此所述順序覆蓋第一功函數含金屬層212A。隔離堆疊結構SL1可更包括第四功函數含金屬層216B及第二間隙填充含金屬層218B，第四功函數含金屬層216B及第二間隙填充含金屬層218B按照此所述順序覆蓋第二功函數含金屬層212B。
第三功函數含金屬層216A與第四功函數含金屬層216B可包含彼此相同的材料，且可具有彼此相同的厚度。第三功函數含金屬層216A及第四功函數含金屬層216B可為N型金屬氧化物半導體功函數調整含金屬層。舉例而言，第三功函數含金屬層216A及第四功函數含金屬層216B可包含TiAlC、TiAlN或其組合。
第一間隙填充含金屬層218A可填充閘極空間GS1中第三功函數含金屬層216A上方剩餘的空間。第二間隙填充含金屬層218B可填充閘極空間GS2中第四功函數含金屬層216B上方剩餘的空間。在具有相同寬度及高度的閘極空間GS1及閘極空間GS2中，隔離堆疊結構SL1中所包括的第二功函數含金屬層212B的厚度大於閘極堆疊結構GL1中所包括的第一功函數含金屬層212A的厚度，且因此第二間隙填充含金屬層218B的厚度可小於第一間隙填充含金屬層218A的厚度。第一間隙填充含金屬層218A及第二間隙填充含金屬層218B可包含例如鎢、鋁或其組合。
在圖4所示積體電路裝置100A中，閘極堆疊結構GL1可具有某一有效功函數，以使得第一電晶體TR1將具有N型金屬氧化物半導體電晶體的正常運作所需要的目標臨限電壓，例如自約4.1電子伏特至約4.5電子伏特範圍中選擇的有效功函數。包括隔離堆疊結構SL1的電晶體可具有較N型金屬氧化物半導體電晶體的正常運作所需要的目標臨限電壓高的臨限電壓，且為此，隔離堆疊結構SL1可具有較閘極堆疊結構GL1的有效功函數高的有效功函數。舉例而言，隔離堆疊結構SL1可具有約4.8電子伏特或大於4.8電子伏特的有效功函數，但並非僅限於此。由於隔離堆疊結構SL1具有較閘極堆疊結構GL1高的有效功函數，因此包括隔離堆疊結構SL1的電晶體不運作，且當第一電晶體TR1作為N型金屬氧化物半導體電晶體而正常運作時可在鰭型主動區FA中作為隔離區的作用。
參考圖5，積體電路裝置100B具有與圖4所示積體電路裝置100A大部分相同的配置。然而，在積體電路裝置100B中，與圖4所示隔離堆疊結構SL1不同，隔離堆疊結構SL2可更包括位於第三閘極絕緣層144C與第二功函數含金屬層212B之間的含鑭層222。含鑭層222可包括La2 O3 層，但並非僅限於此。
在積體電路裝置100B中，包括隔離堆疊結構SL2的電晶體包括含鑭層222，且因此可具有較包括圖4所示隔離堆疊結構SL1的電晶體高的臨限電壓。因此，當第一電晶體TR1作為N型金屬氧化物半導體電晶體而正常運作時，包括隔離堆疊結構SL2的電晶體不運作且可在鰭型主動區FA中作為隔離區的作用。
在圖6所示積體電路裝置100C中，構成第一電晶體TR1的閘極堆疊結構GL2包括導電性堆疊結構310A。導電性堆疊結構310A包括覆蓋第一閘極絕緣層144A的第一功函數含金屬層312A。構成鰭隔離區FS的隔離堆疊結構SL3包括導電性堆疊結構310B。導電性堆疊結構310B包括覆蓋第三閘極絕緣層144C的第二功函數含金屬層312B。第二功函數含金屬層312B包含與第一功函數含金屬層312A相同的材料，且具有較第一功函數含金屬層312A的厚度小的厚度。此處，源極/汲極區172中的每一者可包含P型雜質，且第一電晶體TR1可為P型金屬氧化物半導體電晶體。
在某些實施例中，第一功函數含金屬層312A及第二功函數含金屬層312B可為包含金屬氮化物的P型金屬氧化物半導體功函數調整含金屬層。舉例而言，第一功函數含金屬層312A及第二功函數含金屬層312B可包含TiN、TaN或其組合。
閘極堆疊結構GL2可更包括第三功函數含金屬層316A及第一間隙填充含金屬層318A，第三功函數含金屬層316A及第一間隙填充含金屬層318A按照此所述順序覆蓋第一功函數含金屬層312A。隔離堆疊結構SL3可更包括第四功函數含金屬層316B及第二間隙填充含金屬層318B，第四功函數含金屬層316B及第二間隙填充含金屬層318B按照此所述順序覆蓋第二功函數含金屬層312B。第三功函數含金屬層316A及第四功函數含金屬層316B可分別具有與以上參考圖4所述的第三功函數含金屬層216A及第四功函數含金屬層216B大部分相同的配置。第一間隙填充含金屬層318A可填充閘極空間GS1中第三功函數含金屬層316A上方剩餘的空間。第二間隙填充含金屬層318B可填充閘極空間GS2中第四功函數含金屬層316B上方剩餘的空間。在具有相同寬度及高度的閘極空間GS1及閘極空間GS2中，閘極堆疊結構GL2中所包括的第一功函數含金屬層312A的厚度大於隔離堆疊結構SL3中所包括的第二功函數含金屬層312B的厚度，且因此第一間隙填充含金屬層318A的厚度可小於第二間隙填充含金屬層318B的厚度。第一間隙填充含金屬層318A及第二間隙填充含金屬層318B的細節與以上參考圖4所述的第一間隙填充含金屬層218A及第二間隙填充含金屬層218B的細節大部分相同。
在積體電路裝置100C中，閘極堆疊結構GL2可具有某一有效功函數以使第一電晶體TR1具有P型金屬氧化物半導體電晶體的正常運作所需要的目標臨限電壓，例如選自約4.8電子伏特至約5.2電子伏特範圍的有效功函數。另一方面，包括隔離堆疊結構SL3的電晶體可具有較P型金屬氧化物半導體電晶體的正常運作所需要的目標臨限電壓高的臨限電壓。為達成此目的，構成鰭隔離區FS的隔離堆疊結構SL3可具有較閘極堆疊結構GL2的有效功函數低的有效功函數。舉例而言，隔離堆疊結構SL3可具有約4.5電子伏特或小於4.5電子伏特的有效功函數，但並非僅限於此。由於隔離堆疊結構SL3具有較閘極堆疊結構GL2低的有效功函數，因此包括隔離堆疊結構SL3的電晶體不運作且可當第一電晶體TR1作為P型金屬氧化物半導體電晶體正常運作時在鰭型主動區FA中作為隔離區的作用。
參考圖7，積體電路裝置100D具有與圖6所示積體電路裝置100C大部分相同的配置。然而，在圖7所示積體電路裝置100D中，隔離堆疊結構SL4具有導電性堆疊結構310C。與圖6所示隔離堆疊結構SL3的導電性堆疊結構310B不同，導電性堆疊結構310C可不包括P型金屬氧化物半導體功函數調整含金屬層。因此，可直接在第三閘極絕緣層144C上形成第四功函數含金屬層316B。
由於在積體電路裝置100D中，隔離堆疊結構SL4不包括P型金屬氧化物半導體功函數調整含金屬層，因此在鰭隔離區FS中包括隔離堆疊結構SL4的電晶體可具有較包括圖6所示隔離堆疊結構SL3的電晶體高的臨限電壓。
參考圖8，積體電路裝置100E具有與圖4所示積體電路裝置100A大部分相同的配置。然而，圖8所示積體電路裝置100E具有閘極堆疊結構GL3。閘極堆疊結構GL3的導電性堆疊結構210C不包括P型金屬氧化物半導體功函數調整含金屬層。因此，可直接在第一閘極絕緣層144A上形成第三功函數含金屬層216A。
在積體電路裝置100E中，由於閘極堆疊結構GL3不包括P型金屬氧化物半導體功函數調整含金屬層，因此圖8所示積體電路裝置100E的第一電晶體TR1可以較圖4所示積體電路裝置100A的第一電晶體TR1低的臨限電壓運作。在鰭隔離區FS中包括隔離堆疊結構SL1的電晶體具有較積體電路裝置100E的第一電晶體TR1的正常運作所需要的目標臨限電壓高的臨限電壓，且因此包括隔離堆疊結構SL1的電晶體不運作，且可當第一電晶體TR1作為低壓N型金屬氧化物半導體電晶體正常運作時作為鰭型主動區FA的隔離區的作用。
在某些實施例中，第三功函數含金屬層216A及第四功函數含金屬層216B可包含TiAlC、TiAlN或其他含鋁金屬氮化物或者其組合，且可具有彼此不同的鋁含量。為進一步增大在鰭隔離區FS中包括隔離堆疊結構SL1的電晶體的臨限電壓與使第一電晶體TR作為N型金屬氧化物半導體電晶體正常運作的目標臨限電壓之間的差，第四功函數含金屬層216B中的鋁含量可低於第三功函數含金屬層216A中的鋁含量。舉例而言，第三功函數含金屬層216A中的鋁含量可介於約12%原子百分比至約15%原子百分比範圍內，且第四功函數含金屬層216B中的鋁含量可為約10%原子百分比或小於10%原子百分比，但並非僅限於此。
參考圖9，積體電路裝置100F具有與圖8所示積體電路裝置100E大部分相同的配置。然而，與圖8所示積體電路裝置100E的隔離堆疊結構SL1不同，圖9所示積體電路裝置100F的隔離堆疊結構SL2更包括位於第三閘極絕緣層144C與第二功函數含金屬層212B之間的含鑭層222。
積體電路裝置100F包括包含含鑭層222的隔離堆疊結構SL2，且因此在鰭隔離區FS中包括隔離堆疊結構SL2的電晶體可具有較包括圖8所示隔離堆疊結構SL1的電晶體高的臨限電壓。
參考圖10，積體電路裝置100G具有與圖6所示積體電路裝置100C大部分相同的配置。然而，圖10所示積體電路裝置100G包括隔離堆疊結構SL5。隔離堆疊結構SL5的導電性堆疊結構410B包括鋁含量高於第三功函數含金屬層316A的第四功函數含金屬層416B而非圖6所示第四功函數含金屬層316B。此種設計進一步增大在鰭隔離區FS中包括隔離堆疊結構SL5的電晶體的臨限電壓與使第一電晶體TR1作為P型金屬氧化物半導體電晶體正常運作的目標臨限電壓之間的差。舉例而言，第三功函數含金屬層316A中的鋁含量可介於約12%原子百分比至約15%原子百分比範圍內，且第四功函數含金屬層416B中的鋁含量可為約20%原子百分比或大於20%原子百分比，但並非僅限於此。
隔離堆疊結構SL5包括鋁含量高於第三功函數含金屬層316A的第四功函數含金屬層416B，且因此包括隔離堆疊結構SL5的電晶體可具有較使第一電晶體TR1作為P型金屬氧化物半導體電晶體正常運作所需要的目標臨限電壓高的臨限電壓。因此，當第一電晶體TR1作為P型金屬氧化物半導體電晶體正常運作時，包括隔離堆疊結構SL5的電晶體不運作，且可在鰭型主動區FA中作為隔離區的作用。
參考圖11，積體電路裝置100H具有與圖7所示積體電路裝置100D大部分相同的配置。然而，圖11所示積體電路裝置100H包括隔離堆疊結構SL6。隔離堆疊結構SL6的導電性堆疊結構410C包括鋁含量高於第三功函數含金屬層316A的第四功函數含金屬層416B而非圖7所示第四功函數含金屬層316B。因此，當第一電晶體TR1作為P型金屬氧化物半導體電晶體正常運作時，包括隔離堆疊結構SL6的電晶體不運作，且可在鰭型主動區FA中作為隔離區的作用。
參考圖12，積體電路裝置100I具有與圖4所示積體電路裝置100A大部分相同的配置。然而，在圖12所示積體電路裝置100I中，鰭隔離區FS中的隔離堆疊結構SL7的第三介面層142C的厚度T2可大於閘極堆疊結構GL1的第一介面層142A的厚度T1。
由於隔離堆疊結構SL7的第三介面層142C的厚度T2大於用作N型金屬氧化物半導體電晶體的第一電晶體T1的第一介面層142A的厚度T1，因此包括隔離堆疊結構SL7的電晶體的臨限電壓可高於第一電晶體TR1的臨限電壓。
參考圖13，積體電路裝置100J具有與圖4所示積體電路裝置100A大部分相同的配置。然而，在圖13所示積體電路裝置100J中，鰭隔離區FS中的隔離堆疊結構SL8更包括位於第三介面層142C與第三閘極絕緣層144C之間的含氟層250。
由於隔離堆疊結構SL8包括含氟層250，因此包括隔離堆疊結構SL8的電晶體的臨限電壓可高於用作N型金屬氧化物半導體電晶體的第一電晶體TR1的臨限電壓。
參考圖14，積體電路裝置100K具有與圖4所示積體電路裝置100A大部分相同的配置。然而，圖14所示積體電路裝置100K包括被摻雜有矽原子的第二功函數含金屬層512B而非圖4所示的第二功函數含金屬層21B。
更詳細而言，在積體電路裝置100K中，儘管閘極堆疊結構GL1的第一功函數含金屬層212A與隔離堆疊結構SL9的第二功函數含金屬層512B包含相同的導電金屬氮化物，但第二功函數含金屬層512B被選擇性地摻雜有矽原子；而第一功函數含金屬層212A不被摻雜矽原子且因此不含矽原子。舉例而言，第一功函數含金屬層212A可包含TiN或TaN，而第二功函數含金屬層512B可包含TiNSi或TaNSi。另外，第二功函數含金屬層512B可具有較第一功函數含金屬層212A大的厚度。
由於隔離堆疊結構SL9包括被摻雜有矽原子的第二功函數含金屬層512B，因此包括隔離堆疊結構SL9的電晶體的臨限電壓可高於用作N型金屬氧化物半導體電晶體的第一電晶體TR1的臨限電壓。
以下，將詳細闡述根據本發明概念某些實施例的製造積體電路裝置的方法。
圖15A至圖18B是說明根據本發明概念某些實施例的一種製造積體電路裝置的方法的一系列順序製程的剖視圖。具體而言，圖15A、圖16A、圖17A及圖18A是說明積體電路裝置的與沿圖1所示線2-2'截取的橫截面的一部分對應的局部區域的剖視圖，且圖15B、圖16B、圖17B及圖18B是說明積體電路裝置的與沿線3A-3A'及線3B-3B'截取的橫截面對應的局部區域的剖視圖。將參考圖15A至圖18B來闡述一種製造圖1至圖3所示積體電路裝置100的方法。
參考圖15A及圖15B，對基板110的某些區域進行蝕刻，藉此形成鰭型主動區FA，鰭型主動區FA自基板110的主平面110M向上（Z方向）突起且在一個方向（X方向）上延伸。
基板110可具有金屬氧化物半導體（metal oxide semiconductor，MOS）區域。舉例而言，基板110可具有P型金屬氧化物半導體區域或N型金屬氧化物半導體區域。舉例而言，基板110的在圖15A及圖15B中示出的一部分可為用於形成一種導電類型電晶體（即，P型金屬氧化物半導體電晶體或N型金屬氧化物半導體電晶體）的區域。
在基板110上形成絕緣層，且所述絕緣層覆蓋鰭型主動區FA。對所述絕緣層執行回蝕製程以形成裝置隔離層112。鰭型主動區FA可自裝置隔離層112的頂表面向上突起。為了形成裝置隔離層112，可使用電漿增強型化學氣相沈積（plasma enhanced chemical vapor deposition，PECVD）製程、高密度電漿化學氣相沈積（high density plasma CVD，HDP CVD）製程、電感耦合電漿化學氣相沈積（inductively coupled plasma CVD，ICP CVD）製程、電容器耦合電漿化學氣相沈積（capacitor coupled plasma，CCP CVD）製程、可流動化學氣相沈積（flowable chemical vapor deposition，FCVD）製程或旋轉塗佈製程。
參考圖16A及圖16B，在鰭型主動區FA上形成多個虛設閘極結構DGS。虛設閘極結構DGS在第二方向（Y方向）上延伸以與鰭型主動區FA交叉。
虛設閘極結構DGS中的每一者可包括虛設閘極絕緣層D614、虛設閘極線D616及虛設閘極覆蓋層D618，虛設閘極絕緣層D614、虛設閘極線D616及虛設閘極覆蓋層D618按照此所述順序堆疊於鰭型主動區FA上。在某些實施例中，虛設閘極絕緣層D614可包含氧化矽。虛設閘極線D616可包含多晶矽。虛設閘極覆蓋層D618可包含氧化矽、氮化矽及氮氧化矽中的至少一者。
接下來，在每一虛設閘極結構DGS的兩個側壁上形成絕緣間隔壁162。為了形成絕緣間隔壁162，可使用原子層沈積（atomic layer deposition，ALD）製程或化學氣相沈積製程。
接下來，藉由對鰭型主動區FA的在虛設閘極結構DGS的兩側上暴露出的某些部分進行蝕刻來形成多個凹陷區R1。藉由利用磊晶生長製程在凹陷區R1中形成半導體層來形成多個源極/汲極區172。源極/汲極區172的頂表面可位於較鰭型主動區FA的頂表面高的水平高度處，但並非僅限於此。源極/汲極區172的沿Y-Z平面切割的橫截面形狀可為圓形、橢圓形或多邊形（例如四邊形、五邊形或六邊形）。
接下來，形成覆蓋源極/汲極區172的中間閘極介電質164。
在某些實施例中，為了形成中間閘極介電質164，可將絕緣層形成為足以覆蓋源極/汲極區172、虛設閘極結構DGS及絕緣間隔壁162的厚度。接著，可將包括所述絕緣層的所得結構平坦化以暴露出虛設閘極覆蓋層D618的頂表面，藉此形成具有平坦化頂表面的中間閘極介電質164。
參考圖17A及圖17B，自圖16A及圖16B所示結構移除虛設閘極結構DGS，藉此形成多個閘極空間GS1及閘極空間GS2。藉由閘極空間GS1及閘極空間GS2可將絕緣間隔壁162、鰭型主動區FA及裝置隔離層112暴露出。
為了移除虛設閘極結構DGS，可使用濕式蝕刻製程。為了執行濕式蝕刻製程，可使用包含硝酸（HNO3 ）、經稀釋氟酸（diluted fluoric acid，DHF）、NH4 OH、氫氧化四甲基銨（tetramethylammonium hydroxide，TMAH）、氫氧化鉀（potassium hydroxide，KOH）或其組合，但並非僅限於此。
參考圖18A及圖18B，形成第一介面層142A及第三介面層142C、第一閘極絕緣層144A及第三閘極絕緣層144C、第一導電性堆疊結構152A以及隔離導電性堆疊結構154以填充閘極空間GS1及閘極空間GS2，藉此形成分別填充閘極空間GS1及閘極空間GS2的第一閘極堆疊結構GLA及隔離堆疊結構SL。
為了形成第一介面層142A及第三介面層142C，可將被所述多個閘極空間GS1及閘極空間GS2暴露出的鰭型主動區FA的某些部分氧化。第一介面層142A及第三介面層142C可藉由此種氧化製程同時地形成。第一閘極絕緣層144A及第三閘極絕緣層144C、第一導電性堆疊結構152A以及隔離導電性堆疊結構154可被形成為在填充閘極空間GS1及閘極空間GS2的同時覆蓋中間閘極介電質164的頂表面。可藉由原子層沈積製程、化學氣相沈積製程或物理氣相沈積（physical vapor deposition，PVD）製程同時地形成第一閘極絕緣層144A及第三閘極絕緣層144C。可藉由原子層沈積製程、化學氣相沈積製程、物理氣相沈積製程、金屬有機原子層沈積（metal organic ALD，MOALD）製程或金屬有機化學氣相沈積（metal organic CVD，MOCVD）製程來形成第一導電性堆疊結構152A及隔離導電性堆疊結構154中的每一者。接下來，移除第一閘極絕緣層144A、第三閘極絕緣層144C、第一導電性堆疊結構152A及隔離導電性堆疊結構154的不需要的部分，以空出閘極空間GS1及閘極空間GS2的上部部分且暴露出中間閘極介電質164的頂表面。可在閘極空間GS1及閘極空間GS2的上部部分中形成絕緣覆蓋層180，且絕緣覆蓋層180可覆蓋第一閘極堆疊結構GLA及隔離堆疊結構SL。
在不背離本發明概念的精神及範圍的條件下，第一閘極堆疊結構GLA可具有以上參考圖4至圖14所述的閘極堆疊結構GL1、閘極堆疊結構GL2及閘極堆疊結構GL3以及自其修改及改變的閘極堆疊結構中的一者。換言之，儘管圖18A至圖18B中的閘極堆疊結構被示出為包括第一介面層142A、第一閘極絕緣層144A及第一導電性堆疊結構152A，然而應理解，可將第一閘極堆疊結構GLA形成為具有上述閘極堆疊結構GL1、閘極堆疊結構GL2及閘極堆疊結構GL3中的任一者。同樣地，在不背離本發明概念的精神及範圍的條件下，隔離堆疊結構SL可具有參考圖4至圖14所述的隔離堆疊結構SL1、隔離堆疊結構SL2、隔離堆疊結構SL3、隔離堆疊結構SL4、隔離堆疊結構SL5、隔離堆疊結構SL6、隔離堆疊結構SL7、隔離堆疊結構SL8及隔離堆疊結構SL9以及自其修改及改變的隔離堆疊結構中的任一者。
儘管已參考圖15A至圖18B闡述了製造圖1至圖3所示積體電路裝置100的方法，但在不背離本發明概念的精神及範圍的條件下可藉由本發明概念的各種潤飾及改變來製造圖4至圖14所示積體電路裝置100A至積體電路裝置100K以及具有自其修改及改變的各種結構的積體電路裝置。
圖19A至圖19C是說明一種製造圖4所示積體電路裝置100A的方法的一系列順序製程的示意性剖視圖。在圖19A至圖19C中，與圖1至圖4相同的參考編號標示相同的元件，且因此將省略其說明。
參考圖19A，使用與參考圖17A及圖17B所述相同的方法來形成閘極空間GS1及閘極空間GS2，然後在閘極空間GS1及閘極空間GS2中形成第一介面層142A及第三介面層142C以及第一閘極絕緣層144A及第三閘極絕緣層144C。接下來，在第一閘極絕緣層144A及第三閘極絕緣層144C上形成第一導電層712。第一導電層712的在第一閘極絕緣層144A上形成的部分可具有與第一導電層712的在第三閘極絕緣層144C上形成的部分相同的厚度。第一導電層712的在閘極空間GS1內形成的一部分可為第一功函數含金屬層212A。
參考圖19B，儘管以遮罩圖案M1來覆蓋閘極空間GS1及環繞閘極空間GS1的區，但在將成為鰭隔離區FS的閘極空間GS2中的第一導電層712上形成覆蓋第一導電層712的第二導電層714，藉此形成包括第一導電層712及第二導電層714的第二功函數含金屬層212B。在某些實施例中，第一導電層712與第二導電層714可包含相同的材料。
參考圖19C，移除遮罩圖案M1，且然後分別在第一功函數含金屬層212A及第二功函數含金屬層212B上將第三功函數含金屬層216A及第四功函數含金屬層216B形成為具有相同的厚度。接下來，可形成第一間隙填充含金屬層218A及第二間隙填充含金屬層218B以分別填充閘極空間GS1及閘極空間GS2中剩餘的空間。
接下來，在與參考圖18A及圖18B所述的方法相似的方法中，移除第一閘極絕緣層144A及第三閘極絕緣層144C、第一功函數含金屬層212A及第二功函數含金屬層212B、第三功函數含金屬層216A及第四功函數含金屬層216B以及第一間隙填充含金屬層218A及第二間隙填充含金屬層218B的不需要的部分，藉此形成分別填充閘極空間GS1及閘極空間GS2的閘極堆疊結構GL1及隔離堆疊結構SL1（參見圖4）。
為了製造圖5所示積體電路裝置100B，可使用與參考圖19A至圖19C闡述的方法相似的方法。然而，在參考圖19A所述的製程中，在沈積第一導電層712之前且在形成第一閘極絕緣層144A及第三閘極絕緣層144C之後，可選擇性地僅在閘極空間GS2及環繞閘極空間GS2的區中形成含鑭層222。接下來，在含鑭層222上形成第一導電層712，然後執行圖19A至圖19C所示製程。
為了製造圖6所示積體電路裝置100C，可使用與參考圖19A至圖19C所述的方法相似的方法。然而，閘極空間GS2中的第二功函數含金屬層312B可具有較閘極空間GS1中的第一功函數含金屬層312A小的厚度。
為了製造圖7所示積體電路裝置100D，可使用與參考圖19A至圖19C所述的方法相似的方法。然而，在如參考圖19A所述於閘極空間GS1及閘極空間GS2中形成第一介面層142A及第三介面層142C以及第一閘極絕緣層144A及第三閘極絕緣層144C之後，可僅在閘極空間GS1中而不在閘極空間GS2中形成第一功函數含金屬層312A。接下來，可同時地形成覆蓋閘極空間GS1中的第一功函數含金屬層312A的第三功函數含金屬層316A及覆蓋閘極空間GS2中的第三閘極絕緣層144C的第四功函數含金屬層316B，且接著可同時地形成分別覆蓋第三功函數含金屬層316A及第四功函數含金屬層316B的第一間隙填充含金屬層318A及第二間隙填充含金屬層318B。
為了製造圖8所示積體電路裝置100E，可使用與參考圖19A至圖19C所述的製程以及圖7所示積體電路裝置100D的製造製程相似的製程。亦即，不在閘極空間GS1中的第一閘極絕緣層144A上形成第一功函數含金屬層212A，而是可直接在第一閘極絕緣層144A上形成第三功函數含金屬層216A。
另外，可使用與圖8所示積體電路裝置100E的製造製程以及圖5所示積體電路裝置100B的製造製程相似的製程來製造圖9中所示且包括包含含鑭層222的隔離堆疊結構SL2的積體電路裝置100E。
為了製造圖10所示積體電路裝置100G，可參考對圖6所示積體電路裝置100C的製造方法的說明。為了製造圖11所示積體電路裝置100H，可參考對圖7所示積體電路裝置100D的製造方法的說明。為了製造積體電路裝置100G及積體電路裝置100H，可藉由單獨製程依序形成第三功函數含金屬層316A及鋁含量高於第三功函數含金屬層316A的第四功函數含金屬層416B。舉例而言，可藉由原子層沈積製程或化學氣相沈積製程來形成第三功函數含金屬層316A及第四功函數含金屬層416B中的每一者，且可將在形成第四功函數含金屬層416B的製程中所供應的鋁來源的流速控制成大於在形成第三功函數含金屬層316A的製程中所供應的鋁來源的流速。可按照任何順序來形成第三功函數含金屬層316A及具有較高鋁含量的第四功函數含金屬層416B。
為了製造圖12所示積體電路裝置100I，可使用下文將參考圖20A及圖20B闡述的氧離子植入製程。
圖20A及圖20B是說明一種製造圖12所示積體電路裝置100I的方法的一系列順序製程的示意性剖視圖。在圖20A及圖20B中，與在圖1至圖19C中相同的參考編號標示相同的構件，且將省略其說明。
參考圖20A，以與參考圖17A及圖17B所述相同的方法，形成閘極空間GS1及閘極空間GS2，然後在相應的閘極空間GS1及閘極空間GS2中形成第一介面層142A及第三介面層142C以及第一閘極絕緣層144A及第三閘極絕緣層144C。
參考圖20B，在以遮罩圖案M2 覆蓋閘極空間GS1及環繞閘極空間GS1的區的同時，將氧離子802植入將成為鰭隔離區FS的閘極空間GS2中。
在某些實施例中，為了將氧離子802植入閘極空間GS2中，可在將覆蓋閘極空間GS2的內壁的第三閘極絕緣層144C暴露至氧電漿氣氛的同時執行退火製程。經由閘極空間GS2植入的氧離子802可擴散穿過第三閘極絕緣層144C且被收集於第三閘極絕緣層144C與第三介面層142C之間的介面處。在此介面處收集的氧離子802可促進第三介面層142C的一部分藉由退火製程來氧化，且可藉由氧化來增大第三介面層142C的厚度。因此，第三介面層142C的厚度T2可大於第一介面層142A的厚度T1。
接下來，自圖20B所示結構移除遮罩圖案M2，且使用與參考圖19A至圖19C所述的方法相似的方法，按照此處所述順序在第一閘極絕緣層144A及第三閘極絕緣層144C上形成具有不同厚度的第一功函數含金屬層212A與第二功函數含金屬層212B、具有相同厚度的第三功函數含金屬層216A與第四功函數含金屬層216B以及第一間隙填充含金屬層218A及第二間隙填充含金屬層218B，藉此形成分別填充閘極空間GS1及閘極空間GS2的閘極堆疊結構GL1及隔離堆疊結構SL7（參見圖12）。
為了製造圖13所示積體電路裝置100J，可使用氟離子植入製程。
參考圖21進行更詳細說明，可與參考圖20A所述的方法相似地，在閘極空間GS1及閘極空間GS2中形成第一介面層142A及第三介面層142C以及第一閘極絕緣層144A及第三閘極絕緣層144C，然後在以遮罩圖案M3覆蓋閘極空間GS1及環繞閘極空間GS1的區的同時將氟離子804植入至將成為鰭隔離區FS的閘極空間GS2中。
在某些實施例中，為了將氟離子804植入閘極空間GS2中，可在將覆蓋閘極空間GS2的內壁的第三閘極絕緣層144C暴露至含氟氣體氣氛的同時執行電漿處理或熱處理。含氟氣體可包含例如SF6 。
經由閘極空間GS2植入的氟離子804可擴散穿過第三閘極絕緣層144C且被收集於第三閘極絕緣層144C與第三介面層142C之間的介面處，且因此，可在第三閘極絕緣層144C與第三介面層142C之間形成含氟層250。
接下來，移除遮罩圖案M3，且以與參考圖19A至圖19C所述的方法相似的方法，按照此處所述順序在第一閘極絕緣層144A及第三閘極絕緣層144C上形成具有不同厚度的第一功函數含金屬層212A與第二功函數含金屬層212B、具有相同厚度的第三功函數含金屬層216A與第四功函數含金屬層216B以及第一間隙填充含金屬層218A及第二間隙填充含金屬層218B，藉此形成分別填充閘極空間GS1及閘極空間GS2的閘極堆疊結構GL1及隔離堆疊結構SL8（參見圖13）。
在用於製造圖14所示積體電路裝置100K的實例中，可使用矽烷（SiH4 ）浸漬製程。
參考圖22進行更詳細說明，以與參考圖19A及圖19B所述相同的方法，在閘極空間GS1及閘極空間GS2中形成第一介面層142A及第三介面層142C、第一閘極絕緣層144A及第三閘極絕緣層144C以及第一功函數含金屬層212A及第二功函數含金屬層212B。然後，以遮罩圖案M1覆蓋閘極空間GS1及環繞閘極空間GS1的區中的第一功函數含金屬層212A，且將欲成為鰭隔離區FS的閘極空間GS2中的第二功函數含金屬層212B暴露出。可以矽烷912對被暴露的第二功函數含金屬層212B（參見圖19B）進行處理。為了以矽烷912進行處理，可以約500毫升/分鐘（sccm）至約1000毫升/分鐘的流速向第二功函數含金屬層212B的被暴露的表面供應矽烷912約10秒至約1分鐘。
作為矽烷處理的結果，矽原子被納入第二功函數含金屬層212B中以形成第二功函數含金屬層512B，第二功函數含金屬層512B被摻雜有來自第二功函數含金屬層212B的矽原子。
接下來，可移除遮罩圖案M1，且可按照此處所述順序來形成覆蓋相應閘極空間GS1及閘極空間GS2中的第二功函數含金屬層212B及第二功函數含金屬層512B的第三功函數含金屬層216A及第四功函數含金屬層216B以及第一間隙填充含金屬層218A及第二間隙填充含金屬層218B，藉此形成分別填充閘極空間GS1及閘極空間GS2的閘極堆疊結構GL1及隔離堆疊結構SL9（參見圖14）。
儘管已參考圖1至圖22闡述了包括具有三維結構化通道的鰭式場效電晶體的積體電路裝置及其製造方法，但可在不背離本發明概念的精神及範圍條件下藉由本發明概念的各種潤飾及改變來提供包括具有根據本發明概念的特徵的平面金屬氧化物半導體場效電晶體的積體電路裝置。
應理解，當稱一元件（例如層、區或基板）位於另一元件「上」時，所述元件可直接位於所述另一元件上，抑或亦可存在中間元件。相比之下，當稱一元件「直接」位於另一元件「上」時，則不存在中間元件。用於闡述各元件之間關係的其他用詞（即，「位於…之間」對「直接位於…之間」、「相鄰」對「直接相鄰」等）應以相同的方式加以解釋。
在本文中可能使用例如「在…下方」或「在…上方」或者「上部」或「下部」等相對性用語來闡述一個元件、層或區與圖中所說明的另一元件、層或區之間的關係。應理解，該些用語旨在囊括除圖中所示定向之外的元件的不同定向。
應理解，儘管在本文中可能使用「第一」、「第二」等用語來闡述各種元件，但該些元件不應受限於該些用語。該些用語僅用於區分各個元件。舉例而言，在不背離本發明的範圍的條件下，第一元件可被稱為第二元件，且相似地，第二元件亦可被稱為第一元件。本文所用的用語「及/或」包括相關聯列出項中一或多個項的任意及所有組合。
以上參考作為本發明理想化實施例（及中間結構）的示意性剖視圖闡述了本發明的實施例。為清晰起見，可誇大圖式中的層及區的厚度。另外，預期存在由於例如製造技術及/或容差而引起的相對於圖示形狀的變化。因此，本發明的實施例不應被視為僅限於本文所說明的區的具體形狀而是包括例如因製造所引起的形狀的偏差。
熟習此項技術者應理解，在不背離本發明的精神或範圍的條件下可對本發明的結構做出各種潤飾及變化。鑒於上述內容，預期本發明覆蓋本發明的潤飾及變化，只要所述潤飾及變化處於以下申請專利範圍及其等效範圍的範圍內即可。
2-2'、3A-3A'、3B-3B'、3C-3C'：線 100、100A、100B、100C、100D、100E、100F、100G、100H、100I、100J、100K‧‧‧積體電路裝置
110‧‧‧基板
110M‧‧‧主平面
112‧‧‧裝置隔離層
142A‧‧‧第一介面層
142B‧‧‧第二介面層
142C‧‧‧第三介面層
144A‧‧‧第一閘極絕緣層
144B‧‧‧第二閘極絕緣層
144C、244C‧‧‧第三閘極絕緣層
152A‧‧‧第一導電性堆疊結構
152B‧‧‧第二導電性堆疊結構
154‧‧‧隔離導電性堆疊結構
162‧‧‧絕緣間隔壁
164‧‧‧中間閘極介電質
172‧‧‧源極/汲極區
180‧‧‧絕緣覆蓋層
210A、210B、210C、410B、410C、510B‧‧‧導電性堆疊結構
212A、312A‧‧‧第一功函數含金屬層
212B、312B、512B‧‧‧第二功函數含金屬層
216A、316A‧‧‧第三功函數含金屬層
216B、316B、416B‧‧‧第四功函數含金屬層
218A、318A‧‧‧第一間隙填充含金屬層
218B、318B‧‧‧第二間隙填充含金屬層
222‧‧‧含鑭層
250‧‧‧含氟層
310A、310B、310C‧‧‧導電性堆疊結構
712‧‧‧第一導電層
714‧‧‧第二導電層
802‧‧‧氧離子
804‧‧‧氟離子
912‧‧‧矽烷
BA‧‧‧基本區
CH‧‧‧通道區
D614‧‧‧虛設閘極絕緣層
D616‧‧‧虛設閘極線
D618‧‧‧虛設閘極覆蓋層
DGS‧‧‧虛設閘極結構
FA‧‧‧鰭型主動區
FS‧‧‧鰭隔離區
GL1、GL2、GL3‧‧‧閘極堆疊結構
GLA‧‧‧第一閘極堆疊結構/閘極堆疊結構
GLB‧‧‧第二閘極堆疊結構/閘極堆疊結構
GS1、GS2‧‧‧閘極空間
GS3‧‧‧第三閘極空間/閘極空間
GW、SW‧‧‧寬度
HA、HB、HC‧‧‧高度
M1、M2、M3‧‧‧遮罩圖案
R1‧‧‧凹陷區
SL、SL1、SL2、SL3、SL4、SL5、SL6、SL7、SL8、SL9‧‧‧隔離堆疊結構
T1、T2‧‧‧厚度
TR1‧‧‧第一電晶體
TR2‧‧‧第二電晶體
X、Y、Z‧‧‧方向
圖1是說明根據本發明概念實施例的積體電路裝置的主要配置的平面佈局圖。 圖2是沿圖1所示線2-2'截取的剖視圖。 圖3是分別沿圖1所示線3A-3A'、線3B-3B'及線3C-3C'截取的一系列剖視圖。 圖4至圖14是說明根據本發明概念各種實施例的積體電路裝置的閘極堆疊結構及隔離堆疊結構的剖視圖。 圖15A至圖18B是說明根據本發明概念實施例的一種製造積體電路裝置的方法的剖視圖，具體而言，圖15A、圖16A、圖17A及圖18A是沿圖1所示線2-2'的一部分截取的剖視圖，且圖15B、圖16B、圖17B及圖18B是沿圖1所示線3A-3A'及線3B-3B'的相應部分截取的剖視圖。 圖19A至圖19C是說明根據本發明概念其他實施例的一種製造積體電路裝置的方法的剖視圖。 圖20A及圖20B是說明根據本發明概念進一步實施例的一種製造積體電路裝置的方法的剖視圖。 圖21是說明根據本發明概念又一些實施例的一種製造積體電路裝置的方法的剖視圖。 圖22是說明根據本發明概念再一些實施例的一種製造積體電路裝置的方法的剖視圖。
2-2'、3A-3A'、3B-3B'、3C-3C'‧‧‧線
100‧‧‧積體電路裝置
FA‧‧‧鰭型主動區
FS‧‧‧鰭隔離區
GLA‧‧‧第一閘極堆疊結構/閘極堆疊結構
GLB‧‧‧第二閘極堆疊結構/閘極堆疊結構
SL‧‧‧隔離堆疊結構
TR1‧‧‧第一電晶體
TR2‧‧‧第二電晶體
X、Y、Z‧‧‧方向

Claims (25)

  1. 一種積體電路裝置，包括： 基板； 鰭型主動區，在所述基板上沿第一方向延伸； 多個導電性堆疊結構，位於所述鰭型主動區上且沿與所述第一方向交叉的第二方向彼此平行地延伸；以及 多個源極/汲極區，位於所述鰭型主動區上， 其中所述多個導電性堆疊結構包括： 閘極堆疊結構，包括第一導電性金屬氮化物層且具有第一有效功函數；以及 隔離堆疊結構，相鄰於所述閘極堆疊結構，包括第二導電性金屬氮化物層並具有與所述第一有效功函數不同的第二有效功函數，所述第二導電性金屬氮化物層包含與所述第一導電性金屬氮化物層中所包含的金屬氮化物相同的金屬氮化物，且所述第二導電性金屬氮化物層的厚度與所述第一導電性金屬氮化物層的厚度不同。
  2. 如申請專利範圍第1項所述的積體電路裝置，其中所述第二導電性金屬氮化物層的厚度大於所述第一導電性金屬氮化物層的厚度，且所述第二有效功函數高於所述第一有效功函數。
  3. 如申請專利範圍第1項所述的積體電路裝置，其中所述第二導電性金屬氮化物層的厚度小於所述第一導電性金屬氮化物層的厚度，且所述第二有效功函數低於所述第一有效功函數。
  4. 如申請專利範圍第1項所述的積體電路裝置，其中所述隔離堆疊結構更包括位於所述鰭型主動區與所述第二導電性金屬氮化物層之間的含鑭層。
  5. 如申請專利範圍第1項所述的積體電路裝置，其中所述第一導電性金屬氮化物層實質上不含矽原子，且所述第二導電性金屬氮化物層被摻雜有矽原子。
  6. 如申請專利範圍第1項所述的積體電路裝置，其中所述閘極堆疊結構更包括覆蓋所述第一導電性金屬氮化物層的第一含鋁層；所述隔離堆疊結構更包括覆蓋所述第二導電性金屬氮化物層的第二含鋁層；且所述第二含鋁層中的第二鋁含量不同於所述第一含鋁層中的第一鋁含量。
  7. 如申請專利範圍第1項所述的積體電路裝置，其中所述閘極堆疊結構更包括： 第一介面層及第一閘極絕緣層，位於所述鰭型主動區與所述第一導電性金屬氮化物層之間， 所述隔離堆疊結構更包括第二介面層及第二閘極絕緣層，所述第二介面層及所述第二閘極絕緣層位於所述鰭型主動區與所述第二導電性金屬氮化物層之間，且 所述第二介面層的厚度大於所述第一介面層的厚度。
  8. 如申請專利範圍第1項所述的積體電路裝置，其中所述閘極堆疊結構更包括第一介面層及第一閘極絕緣層，所述第一介面層及所述第一閘極絕緣層位於所述鰭型主動區與所述第一導電性金屬氮化物層之間，且 所述隔離堆疊結構更包括第二介面層、含氟層及第二閘極絕緣層，所述第二介面層、所述含氟層及所述第二閘極絕緣層位於所述鰭型主動區與所述第二導電性金屬氮化物層之間。
  9. 一種積體電路裝置，包括： 主動區，位於基板上； 多個通道區，在所述主動區中彼此間隔開； 多個源極/汲極區，位於所述基板上； 絕緣結構，位於所述主動區上，所述絕緣結構界定多個閘極空間； 第一閘極堆疊結構，位於所述閘極空間中的第一閘極空間中，所述第一閘極堆疊結構包括第一功函數含金屬層；以及 隔離堆疊結構，位於所述閘極空間中的第二閘極空間中，所述閘極空間中的所述第二閘極空間與所述閘極空間中的所述第一閘極空間相鄰，所述隔離堆疊結構具有與所述第一閘極堆疊結構不同的堆疊結構且被配置成與所述主動區的一部分電性隔離。
  10. 如申請專利範圍第9項所述的積體電路裝置，其中所述隔離堆疊結構包括第二功函數含金屬層，所述第二功函數含金屬層包含與所述第一功函數含金屬層相同的材料且具有與所述第一功函數含金屬層不同的厚度。
  11. 如申請專利範圍第9項所述的積體電路裝置，其中所述隔離堆疊結構包括第三功函數含金屬層，所述第三功函數含金屬層包含與所述第一功函數含金屬層不同的材料，且所述隔離堆疊結構不包括與所述第一功函數含金屬層包含相同材料的層。
  12. 如申請專利範圍第9項所述的積體電路裝置，其中所述源極/汲極區中的每一者包含N型雜質， 所述隔離堆疊結構包括第三功函數含金屬層及第四功函數含金屬層，所述第三功函數含金屬層包含與所述第一功函數含金屬層相同的材料，所述第四功函數含金屬層位於所述通道區中的第一通道區與所述第三功函數含金屬層之間， 所述第一功函數含金屬層及所述第三功函數含金屬層是包含鋁原子的N型金屬氧化物半導體功函數調整含金屬層，且 所述第四功函數含金屬層是包含金屬氮化物的P型金屬氧化物半導體功函數調整含金屬層。
  13. 如申請專利範圍第9項所述的積體電路裝置，更包括： 第二閘極堆疊結構，位於所述閘極空間中的第三閘極空間中，所述第二閘極堆疊結構具有與所述第一閘極堆疊結構相同的結構， 其中所述閘極空間中的所述第三閘極空間相鄰於所述閘極空間的所述第二閘極空間且與所述閘極空間中的所述第一閘極空間相對。
  14. 如申請專利範圍第9項所述的積體電路裝置，其中所述第一閘極堆疊結構更包括第一含鋁導電層，所述第一含鋁導電層覆蓋所述第一功函數含金屬層， 所述隔離堆疊結構包括第二功函數含金屬層及覆蓋所述第二功函數含金屬層的第二含鋁導電層，所述第二功函數含金屬層包含與所述第一功函數含金屬層相同的材料且具有較所述第一功函數含金屬層的厚度小的厚度，且 所述第一含鋁導電層中的第一鋁含量不同於所述第二含鋁導電層中的第二鋁含量。
  15. 如申請專利範圍第9項所述的積體電路裝置，其中所述第一閘極堆疊結構更包括覆蓋所述第一功函數含金屬層的第一含鋁導電層；且所述隔離堆疊結構包括第二含鋁導電層，所述第二含鋁導電層具有較所述第一含鋁導電層中的第一鋁含量高的第二鋁含量。
  16. 如申請專利範圍第9項所述的積體電路裝置，其中所述第一閘極堆疊結構更包括第一介面層及位於所述第一介面層與所述第一功函數含金屬層之間的第一高介電常數介電層，所述第一介面層覆蓋所述通道區中的第一通道區，且 所述隔離堆疊結構包括第二介面層、第二功函數含金屬層及位於所述第二介面層與所述第二功函數含金屬層之間的第二高介電常數介電層，所述第二介面層覆蓋所述通道區中的第二通道區並具有較所述第一介面層大的厚度，且所述第二功函數含金屬層包含與所述第一功函數含金屬層相同的材料且具有與所述第一功函數含金屬層不同的厚度。
  17. 如申請專利範圍第9項所述的積體電路裝置，其中所述隔離堆疊結構包括：介面層，覆蓋所述通道區中的第一通道區；高介電常數介電層，覆蓋所述介面層；含氟層，位於所述介面層與所述高介電常數介電層之間；以及第二功函數含金屬層，位於所述高介電常數介電層上，所述第二功函數含金屬層包含與所述第一功函數含金屬層相同的材料且具有與所述第一功函數含金屬層不同的厚度。
  18. 如申請專利範圍第9項所述的積體電路裝置，其中所述第一功函數含金屬層包含不含矽原子的第一導電性金屬氮化物，且所述隔離堆疊結構包括含有第二導電性金屬氮化物的導電層，所述第二導電性金屬氮化物包含與所述第一導電性金屬氮化物中所含的金屬相同的金屬且被摻雜有矽原子。
  19. 一種製造積體電路裝置的方法，所述方法包括： 在主動區上形成絕緣結構，所述絕緣結構界定多個閘極空間； 在所述閘極空間中的第一閘極空間中形成閘極堆疊結構，所述閘極堆疊結構包括第一導電性金屬氮化物層且具有第一有效功函數；以及 在所述閘極空間中與所述閘極空間中的所述第一閘極空間相鄰的第二閘極空間中形成隔離堆疊結構，所述隔離堆疊結構包括第二導電性金屬氮化物層且具有與所述第一有效功函數不同的第二有效功函數，所述第二導電性金屬氮化物層包含與所述第一導電性金屬氮化物層中所包含的金屬氮化物相同的金屬氮化物且具有與所述第一導電性金屬氮化物層不同的厚度。
  20. 如申請專利範圍第19項所述的製造積體電路裝置的方法，其中形成所述隔離堆疊結構包括形成具有較所述第一導電性金屬氮化物層的厚度大的厚度的所述第二導電性金屬氮化物層。
  21. 如申請專利範圍第19項所述的製造積體電路裝置的方法，其中形成所述隔離堆疊結構包括形成具有較所述第一導電性金屬氮化物層的厚度小的厚度的所述第二導電性金屬氮化物層。
  22. 如申請專利範圍第19項所述的製造積體電路裝置的方法，其中形成所述隔離堆疊結構包括： 在所述主動區上形成介面層； 在所述介面層上形成閘極絕緣層； 在所述閘極絕緣層上形成含鑭層；以及 在所述含鑭層上形成所述第二導電性金屬氮化物層。
  23. 如申請專利範圍第19項所述的製造積體電路裝置的方法，其中形成所述閘極堆疊結構包括：在所述閘極空間中的所述第一閘極空間中形成所述第一導電性金屬氮化物層；以及在所述閘極空間中的所述第一閘極空間中在所述第一導電性金屬氮化物層上形成第一含鋁層，且 形成所述隔離堆疊結構包括：在所述閘極空間中的所述第二閘極空間中形成所述第二導電性金屬氮化物層；以及在所述閘極空間中的所述第二閘極空間中在所述第二導電性金屬氮化物層上形成第二含鋁層， 其中所述第一含鋁層中的第一鋁含量不同於所述第二含鋁層中的第二鋁含量。
  24. 如申請專利範圍第19項所述的製造積體電路裝置的方法，其中形成所述閘極堆疊結構包括：在所述閘極空間中的所述第一閘極空間中形成第一介面層；以及在所述閘極空間中的所述第一閘極空間中在所述第一介面層上形成第一閘極絕緣層，且 形成所述隔離堆疊結構包括：與形成所述第一介面層的同時在所述閘極空間中的所述第二閘極空間中形成第二介面層；與形成所述第一閘極絕緣層的同時在所述閘極空間中的所述第二閘極空間中形成第二閘極絕緣層；以及在以遮罩圖案覆蓋所述第一閘極絕緣層的同時在所述閘極空間中的所述第二閘極空間中經由所述第二閘極絕緣層植入氧離子或氟離子。
  25. 如申請專利範圍第19項所述的製造積體電路裝置的方法，其中形成所述閘極堆疊結構包括：在所述閘極空間中的所述第一閘極空間中形成第一介面層；在所述閘極空間中的所述第一閘極空間中在所述第一介面層上形成第一閘極絕緣層；以及在所述閘極空間中的所述第一閘極空間中在所述第一閘極絕緣層上形成所述第一導電性金屬氮化物層，且 形成所述隔離堆疊結構包括：與形成所述第一介面層的同時在所述閘極空間中的所述第二閘極空間中形成第二介面層；與形成所述第一閘極絕緣層的同時在所述閘極空間中的所述第二閘極空間中形成第二閘極絕緣層；在所述閘極空間中的所述第一閘極空間中在所述第二閘極絕緣層上形成所述第二導電性金屬氮化物層；以及在以遮罩圖案覆蓋所述第一導電性金屬氮化物層的同時以矽原子摻雜所述第二導電性金屬氮化物層。
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