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TWI861911B - 用於環繞式閘極電晶體之替代金屬閘極整合 - Google Patents

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TWI861911B
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美商萬國商業機器公司
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Abstract

本發明提供具有單獨(亦即，非重疊)環繞式閘極替代金屬閘極之半導體裝置。在一個態樣中，一種半導體裝置包括：一晶圓；及位於該晶圓上之至少一第一極性之一第一電晶體(例如，一pFET)及一第二極性之一第二電晶體(例如一nFET)，其中該第一電晶體之一閘極電極及該第二電晶體之一閘極電極具有一單對豎直鄰接側壁。該第一電晶體及該第二電晶體之該等閘極電極中所採用之功函數設定金屬可不同，存在於該等閘極電極之下的閘極介電質之組成、厚度等亦可不同。亦提供一種製造本發明半導體裝置之方法。

Description

用於環繞式閘極電晶體之替代金屬閘極整合
本發明係關於環繞式閘極電晶體半導體裝置，且更尤其係關於具有半導體裝置之各別n通道及p通道場效電晶體所獨有之不同環繞式閘極替代金屬閘極的半導體裝置，及其製造技術。
非平面裝置架構有利地實現有益的設計特徵，諸如環繞式閘極場效電晶體技術。環繞式閘極設計甚至在縮放尺寸下提供增強效能。舉例而言，藉由圍繞通道包覆閘極，實現洩漏電流之顯著減小。
環繞式閘極架構通常涉及將相反極性之電晶體整合至同一裝置中，諸如p通道場效電晶體(pFET)及n通道場效電晶體(nFET)。然而，如此進行諸如在電晶體之閘極結構之形成期間呈現一些顯著的設計挑戰。
亦即，不同金屬可用於與nFET閘極相對之pFET閘極中，且反之亦然，以便實現各別閘極(pFET或nFET)之所要特性。習知整合流程涉及重疊nFET及nFET閘極金屬。舉例而言，在第一nFET類型之整合流程中，pFET閘極金屬堆疊於nFET電晶體中之nFET閘極金屬之頂部上。相反地，在第一pFET類型之整合流程中，nFET閘極金屬堆疊於pFET電晶體中之pFET閘極金屬之頂部上。
隨著裝置縮放，閘極尺寸減小。因此，當堆疊時，較薄閘極金屬在屏蔽相反極性閘極金屬之衝擊方面變得不太有效。舉例而言，較薄pFET閘極金屬無法完全屏蔽經堆疊nFET閘極金屬對pFET電晶體之衝擊，且反之亦然。
本發明提供具有各別n通道及p通道場效電晶體所獨有之單獨(亦即，非重疊)環繞式閘極替代金屬閘極的半導體裝置。在本發明之一個態樣中，提供一種半導體裝置。該半導體裝置包括：一晶圓；及位於該晶圓上之至少一第一極性之一第一電晶體(例如，一pFET)及一第二極性之一第二電晶體(例如，一nFET)，其中該第一電晶體之一閘極電極及該第二電晶體之一閘極電極具有一單對豎直鄰接側壁。
舉例而言，該單對豎直鄰接側壁可包括該第一電晶體之該閘極電極之直接接觸該第二電晶體之該閘極電極之一側壁B的一側壁A。由於其並不重疊，因此該第一電晶體之該閘極電極獨有地存在於該側壁A之與該側壁B相對之一側(A)，且該第二電晶體之該閘極電極獨有地存在於該側壁B之與該側壁A相對之一側(B)。
採用單獨/不同閘極電極有利地使得能夠在pFET及nFET電晶體中獨立地調諧閘極材料(或材料之組合)、厚度等。舉例而言，該第一電晶體之該閘極電極可包括至少一個第一功函數設定金屬，且該第二電晶體之該閘極電極可包括至少一個第二功函數設定金屬，其中該至少一個第一功函數設定金屬不同於該至少一個第二功函數設定金屬。相比之下，在pFET及nFET電晶體當中共用閘極材料之習知製造流程中，在其構造中始終存在一些重疊，其中功函數金屬及閘極電極自一個極性FET (例如，nFET)延伸至另一極性FET (例如，pFET)。
在本發明之另一態樣中，提供另一種半導體裝置。該半導體裝置包括：一晶圓；及位於該晶圓上之至少一第一極性之一第一電晶體及一第二極性之一第二電晶體，其中該第一電晶體包括一第一主動層堆疊及包圍該等第一主動層中之各者之一部分的一第一閘極電極，其中該第二電晶體包括一第二主動層堆疊及包圍該等第二主動層中之各者之一部分的一第二閘極電極，且其中該第一閘極電極及該第二閘極電極具有一單對豎直鄰接側壁。舉例而言，該單對豎直鄰接側壁可包括該第一閘極電極之直接接觸該第二閘極電極之一側壁B的一側壁A，其中該第一閘極電極獨有地存在於該側壁A之與該側壁B相對之一側(A)，且其中該第二閘極電極獨有地存在於該側壁B之與該側壁A相對之一側(B)。
在本發明之又一態樣中，提供又另一種半導體裝置。該半導體裝置包括：一晶圓；及位於該晶圓上之至少一第一極性之一第一電晶體及一第二極性之一第二電晶體，其中該第一電晶體包括一第一主動層堆疊、安置於該第一主動層堆疊上之一第一界面層、安置於該第一界面層上之一第一閘極介電質，及安置於該第一閘極介電質上且包圍該等第一主動層中之各者之一部分的一第一閘極電極，其中該第二電晶體包括一第二主動層堆疊、安置於該第二主動層堆疊上之一第二界面層、安置於該第二界面層上之一第二閘極介電質，及安置於該第二閘極介電質上且包圍該等第二主動層中之各者之一部分的一第二閘極電極，且其中該第一閘極電極及該第二閘極電極具有一單對豎直鄰接側壁。關於閘極材料之調諧，該第一界面層及/或該第一閘極介電質可具有與該第二界面層及/或該第二閘極介電質不同之一組成及/或厚度。舉例而言，該第一界面層及/或該第一閘極介電質可具有與該第二界面層及/或該第二閘極介電質不同之至少一種偶極摻雜劑。
在本發明之再另一態樣中，提供再另一種半導體裝置。該半導體裝置包括：一晶圓；及位於該晶圓上之至少一第一極性之一第一電晶體及一第二極性之一第二電晶體，其中該第一電晶體包括一第一主動層堆疊、包圍該等第一主動層中之各者之一部分的一第一閘極電極及在該第一閘極電極之下安置於該第一主動層堆疊上的一第一閘極介電質及一閘極介電質蓋兩者，其中該第二電晶體包括一第二主動層堆疊、包圍該等第二主動層中之各者之一部分的一第二閘極電極及在該第二閘極電極之下安置於該第二主動層堆疊上的一第二閘極介電質，且其中該第一閘極電極及該第二閘極電極具有一單對豎直鄰接側壁。在一個例示性實施例中，該閘極介電質蓋僅存在於該第一電晶體中。
在本發明之另一態樣中，提供一種製造一半導體裝置之方法。該方法包括：在一晶圓上形成至少一第一極性之一第一電晶體及一第二極性之一第二電晶體，其中該第一電晶體包括一第一閘極電極，其中該第二電晶體包括一第二閘極電極，且其中該第一閘極電極及該第二閘極電極具有一單對豎直鄰接側壁。在一個例示性實施例中，實施一種後閘極方法，其中首先在(第一電晶體之)第一裝置堆疊上方且接著在(第二電晶體之)第二裝置堆疊上方分別打開犧牲閘極硬遮罩及犧牲閘極。在替代實施例中，替代地採用全局犧牲硬遮罩開放階段。
將參考以下詳細描述及圖式獲得本發明之更完整理解以及本發明之其他特徵及優勢。
本文中提供具有半導體裝置之各別n通道及p通道場效電晶體(亦即，nFET及pFET電晶體)所獨有之不同(亦即，非豎直重疊之)環繞式閘極替代金屬閘極的半導體裝置。如下文將詳細地描述，本發明技術涉及選擇性地釋放第一極性之電晶體之通道，接著在(第一)通道上形成第一界面層/第一閘極介電質，及沈積第一犧牲占位器。接著重複該製程以釋放第二極性之電晶體之通道，接著在(第二)通道上形成第二界面層/第二閘極介電質，及沈積第二犧牲占位器。第一/第二犧牲占位器可接著個別地移除且用各別閘極金屬替代，而無需材料之任何堆疊或其他豎直重疊。
鑒於以上概述，現在藉助於參考圖1至圖26描述用於根據本發明技術製造具有不同(亦即，非重疊) pFET及nFET環繞式閘極替代金屬閘極之半導體裝置的例示性方法。圖1為示出本發明半導體裝置設計之總體佈局的自上而下圖。如圖1中所展示，本發明技術採用具有至少一個pFET及至少一個nFET之裝置架構。如將自以下描述變得顯而易見，pFET及nFET分別在製程流程中任意地選擇為第一極性及第二極性之電晶體。然而，此選擇僅作為非限制性實例進行，以便說明本發明技術。應理解，本發明製程不限於按任何特定次序製造pFET及nFET電晶體，且本文中涵蓋其中nFET及pFET分別為第一極性及第二極性之電晶體且以所描述之相同方式製造的實施例。
如下文將詳細地描述，pFET及nFET主動區域(在圖1中標記為『pFET』及『nFET』)將各自包括主動層堆疊。至少一個犧牲閘極將形成於pFET及nFET主動區域上方。如圖1中所展示，犧牲閘極正交於pFET及nFET主動區域而定向。如本文中所使用，術語『犧牲』係指在該製程之一個部分中使用，且接著稍後在半導體裝置之製造期間全部或部分移除的材料或結構。因此，如自圖1顯而易見，將在本發明實例中採用後閘極方法。藉由後閘極方法，在源極/汲極區之形成期間使用犧牲閘極作為占位器。犧牲閘極隨後在該製程中移除，且用裝置之最終閘極替代(本文中亦稱為『替代閘極』)。當替代閘極為金屬閘極時，其在本文中亦稱為『替代金屬閘極』。有利地，使用後閘極製程避免將諸如高κ介電質之替代閘極材料暴露於潛在之損害性條件，諸如在源極/汲極區形成期間經歷之高溫。因此，替代金屬閘極相對於pFET及nFET主動區域之定向將與犧牲閘極之定向相同。值得注意地，如將自以下描述變得顯而易見，犧牲閘極稍後將用單獨及不同(亦即，非重疊之) pFET及nFET替代金屬閘極替代，該等金屬閘極在彼此接觸時並不彼此豎直地重疊。
圖1進一步繪示將在以下諸圖中展示之橫截面圖之定向。舉例而言，如圖1中所展示，將在以下諸圖中展示之Y橫截面圖描繪穿過犧牲閘極之垂直於pFET及nFET主動區域之切面。X1橫截面圖描繪垂直於犧牲閘極之穿過nFET主動區域之切面。X2橫截面圖描繪垂直於犧牲閘極之穿過pFET主動區域之切面。
有利地，本發明技術使得能夠在pFET及nFET電晶體中完全單獨地調諧閘極介電質及替代金屬閘極材料(或材料之組合)、厚度等。舉例而言，如下文將詳細地描述，閘極介電材料、其厚度等可針對pFET相對於nFET電晶體變化，且反之亦然。類似地，不同金屬或金屬之不同組合、其厚度等可針對pFET相對於nFET電晶體變化，且反之亦然。相比之下，在閘極材料於pFET及nFET電晶體當中共用之習知製造流程中，其構造始終存在一些重疊。
如圖2A (Y橫截面圖)、圖2B (X1橫截面圖)及圖2C (X2橫截面圖)中所展示，該製程開始於在晶圓202上形成至少(第一)裝置堆疊204a及(第二)裝置堆疊204b (各裝置堆疊204a/b具有交替之犧牲層206a/b及主動層208a/b)，接著在裝置堆疊204a與204b之間於晶圓202中形成淺溝槽隔離區210，在裝置堆疊204a及204b上形成犧牲閘極氧化物212，使用犧牲閘極硬遮罩214在裝置堆疊204a及204b上(在犧牲閘極氧化物212上方)形成犧牲閘極216，沿著犧牲閘極硬遮罩214及犧牲閘極216形成介電間隔件218，沿著犧牲層206a/b形成內部間隔件220，沿著犧牲層206a/b及主動層208a/b在犧牲閘極216之相對側上形成pFET及nFET及源極/汲極區222p及222n，且將層間介電質224沈積至半導體裝置結構上。
根據例示性實施例，晶圓202為塊體半導體晶圓，諸如塊體矽(Si)、塊體鍺(Ge)、塊體矽鍺(SiGe)及/或塊體III-V半導體晶圓。替代地，晶圓202可為絕緣體上半導體(SOI)晶圓。SOI晶圓包括藉由埋入式絕緣體與底層基板分離之SOI層。當埋入式絕緣體為氧化物時，其在本文中亦稱為埋入式氧化物或BOX。SOI層可包括任何合適之半導體材料，諸如Si、Ge、SiGe及/或III-V半導體。此外，晶圓202可能已具有預建構結構(未展示)，諸如電晶體、二極體、電容器、電阻器、互連件、佈線等。
如上文所強調，裝置堆疊204a及204b中之各者包含在晶圓202上一者在另一者之上水平定向的交替之犧牲層206a/b及主動層208a/b。在一個例示性實施例中，犧牲層206a/b及主動層208a/b為奈米薄片。如本文中所使用之術語「奈米薄片」通常係指具有奈米級尺寸之薄片或層。此外，術語「奈米薄片」意謂涵蓋諸如奈米線之其他奈米級結構。舉例而言，術語「奈米薄片」可指具有較大寬度之奈米線，及/或術語「奈米線」可指具有較小寬度之奈米薄片，且反之亦然。在圖式中所描繪之非限制性實例中，裝置堆疊204a對應於將形成於晶圓202上之pFET電晶體，且裝置堆疊204b對應於將形成於晶圓202上之nFET電晶體。此外，此選擇為任意的。此外，為了清楚起見，本文中亦可參考晶圓202之將形成有pFET電晶體之區(亦即，晶圓202之pFET區，參見箭頭226)及晶圓202之將形成有nFET電晶體之區(亦即，晶圓202之nFET區，參見箭頭228)。
如下文將詳細地描述，將稍後在製程中移除犧牲層206a/b以准許形成半導體裝置之環繞式閘極組態。相比之下，主動層208a/b將保持處於適當位置且充當pFET及nFET電晶體之通道。值得注意地，圖式中所展示之犧牲層206a/b及主動層208a/b的數目僅作為實例提供以說明本發明技術。舉例而言，本文中涵蓋其中相較於所展示而存在更多或更少犧牲層206a/b及/或更多或更少主動層208a/b之實施例。根據例示性實施例，犧牲層206a/b中之各者及主動層208a/b中之各者使用磊晶生長製程沈積/形成於晶圓202上。根據例示性實施例，犧牲層206a/b中之各者及主動層208a/b中之各者具有約3奈米(nm)至約25 nm之厚度。
用於犧牲層206a/b及主動層208a/b之材料使得犧牲層206a/b可在製造期間選擇性地移除至主動層208a/b。舉例而言，根據例示性實施例，犧牲層206a/b各自由SiGe形成，而主動層208a/b由Si形成。諸如濕熱SC1、氣相氯化氫(HCl)、氣相三氟化氯(ClF 3)之蝕刻劑及其他反應性清潔製程(RCP)對於SiGe相對於Si之蝕刻具有選擇性。然而，此僅為可根據本發明技術採用之犧牲/主動材料之一個例示性組合。舉例而言，僅藉助於實例，可替代地實施相反組態，其中犧牲層206a/b各自由Si形成，且主動層208a/b各自由SiGe形成。
淺溝槽隔離區210用來隔離裝置堆疊204a及204b。為了形成淺溝槽隔離區210，在裝置堆疊204a與204b之間的晶圓202中圖案化溝槽。接著將諸如氧化物(其在本文中亦可通常稱為『淺溝槽隔離氧化物』)之介電質沈積至溝槽中，且填充溝槽，接著進行平坦化及凹陷。儘管圖式中未明確地展示，但襯裡(例如，熱氧化物或氮化矽(SiN))可在淺溝槽隔離氧化物之前沈積至溝槽中。合適之淺溝槽隔離氧化物包括但不限於氧化物低κ材料，諸如氧化矽(SiOx)，及/或氧化物超低κ層間介電質(ULK-ILD)材料，例如具有小於2.7之介電常數κ。合適之超低κ介電材料包括但不限於多孔有機矽酸鹽玻璃(pSiCOH)。可採用諸如化學氣相沈積(CVD)、原子層沈積(ALD)或物理氣相沈積(PVD)之製程來沈積淺溝槽隔離氧化物，其後可使用諸如化學機械研磨之製程來平坦化淺溝槽隔離氧化物。接著使用乾式或濕式蝕刻製程使淺溝槽隔離氧化物凹陷。
根據例示性實施例，犧牲閘極氧化物212形成於具有約1 nm至約3 nm之厚度的裝置堆疊204a及204b上。用於犧牲閘極氧化物212之合適材料包括但不限於SiOx。為了形成犧牲閘極216，首先在犧牲閘極氧化物212上方將犧牲閘極材料毯覆式沈積至裝置堆疊204a及204b上。合適之犧牲閘極材料包括但不限於多晶矽及/或非晶矽。可採用諸如CVD、ALD或PVD之製程來將犧牲閘極材料沈積至裝置堆疊204a及204b上。
犧牲閘極硬遮罩214接著形成於犧牲閘極材料上。用於犧牲閘極硬遮罩214之合適材料包括但不限於氮化矽(SiN)、二氧化矽(SiO 2)、氮化鈦(TiN)及/或氮氧化矽(SiON)。可採用標準微影及蝕刻技術來圖案化犧牲閘極硬遮罩214。藉由標準微影及蝕刻技術，可使用例如光阻/抗反射塗層/有機平坦化層之微影堆疊(未展示)來圖案化具有犧牲閘極216之佔據面積及位置的犧牲閘極硬遮罩214。替代地，犧牲閘極硬遮罩214可藉由其他合適技術形成，包括但不限於側壁影像轉印(SIT)、自對準雙重圖案化(SADP)、自對準四重圖案化(SAQP)及其他自對準多重圖案化(SAMP)。接著使用採用犧牲閘極硬遮罩214之蝕刻來將犧牲閘極材料圖案化至圖2A至圖2C中所展示之犧牲閘極216中。
為了形成介電間隔件218，首先在裝置堆疊204a及204b上方沈積介電間隔件材料，接著進行諸如反應性離子蝕刻之方向性(異向性)蝕刻製程以沿著犧牲閘極硬遮罩214及犧牲閘極216將介電間隔件材料圖案化至介電間隔件218中。合適之介電間隔件材料包括但不限於SiOx、碳化矽(SiC)、碳氧化矽(SiCO)、SiN、碳氮化矽硼(SiBCN)及/或碳氮氧化矽(SiOCN)，其可使用諸如CVD、ALD或PVD之製程來沈積。
為了形成內部間隔件220，執行選擇性橫向蝕刻以首先使犧牲層206a/b凹陷。此凹陷蝕刻沿著裝置堆疊204a及204b之側壁形成凹穴，接著用介電間隔件材料填充該等凹穴以在凹穴內形成內部間隔件220。內部間隔件220將用來自pFET及nFET源極/汲極區222p及222n偏移替代金屬閘極(參見下文)。如上文所提供，犧牲層206a/b可由SiGe形成。在彼情況下，SiGe選擇性非方向性(等向性)蝕刻製程可用於凹陷蝕刻。用於介電間隔件220之合適的介電間隔件材料包括但不限於氮化矽(SiN)、SiOx、SiC及/或SiCO。可採用諸如CVD、ALD或PVD之製程來將介電間隔件材料沈積至凹穴中，其後可使用諸如反應性離子蝕刻之等向性蝕刻製程來移除多餘間隔件材料。
根據例示性實施例，pFET及nFET源極/汲極區222p及222n各自由原位摻雜(亦即，在生長期間)或異位摻雜(例如經由離子植入)磊晶材料(諸如，磊晶Si、磊晶SiGe等)形成。用於pFET源極/汲極區222p之合適的p型摻雜劑包括但不限於硼(B)。用於nFET源極/汲極區222n之合適的n型摻雜劑包括但不限於磷(P)及/或砷(As)。在內部間隔件220沿著裝置堆疊204a及204b之側壁處於適當位置的情況下，僅沿著裝置堆疊204a及204b之側壁自主動層208a/b之末端模板化pFET及nFET源極/汲極區222p及222n之磊晶生長。
在形成pFET及nFET源極/汲極區222p及222n之後，將層間介電質224沈積至半導體裝置結構上。合適之層間介電質224材料包括但不限於氮化矽(SiN)、SiOC及/或氧化物低κ材料(諸如SiOx)及/或氧化物ULK-ILD材料(諸如pSiCOH)，其可使用諸如CVD、ALD或PVD之製程來沈積至半導體裝置結構上。在沈積之後，層間介電質224可使用諸如化學機械研磨之製程進行平坦化。
如圖3A (Y橫截面圖)、圖3B (X1橫截面圖)及圖3C (X2橫截面圖)中所展示，微影堆疊302用於在裝置堆疊204a上方選擇性地打開犧牲閘極硬遮罩214。雖然圖式中未明確地展示，如上文所描述，但微影堆疊302可含有層之組合，例如光阻/抗反射塗層/有機平坦化層。可採用方向性(亦即，異向性)蝕刻製程(諸如反應性離子蝕刻)來將圖案自微影堆疊302轉印至犧牲閘極硬遮罩214，藉此在裝置堆疊204a上方打開犧牲閘極硬遮罩214。在圖案化犧牲閘極硬遮罩214之後，移除微影堆疊302之剩餘部分。在此特定實例中，裝置堆疊204a對應於第一極性之電晶體，更具體而言，pFET電晶體。然而，如上文所強調，此pFET-第一製程流程僅為實例，且決不意欲將本發明技術限於任何給定製造次序。
如圖4A (Y橫截面圖)、圖4B (X1橫截面圖)及圖4C (X2橫截面圖)中所展示，犧牲閘極硬遮罩214之開口使得能夠自裝置堆疊204a選擇性地移除犧牲閘極216。如上文所提供，犧牲閘極216可由多晶矽及/或非晶矽形成。在彼情況下，可採用多晶矽及/或非晶矽選擇性蝕刻來自裝置堆疊204a移除犧牲閘極216。
如圖5A (Y橫截面圖)、圖5B (X1橫截面圖)及圖5C (X2橫截面圖)中所展示，自裝置堆疊204a移除犧牲閘極216暴露底層犧牲閘極氧化物212，接著亦自裝置堆疊204a移除犧牲閘極氧化物212。可採用氧化物選擇性蝕刻製程來移除犧牲閘極氧化物212。
如圖6A (Y橫截面圖)、圖6B (X1橫截面圖)及圖6C (X2橫截面圖)中所展示，接著將裝置堆疊204a中之現在暴露的犧牲層206a選擇性地移除至主動層208a。根據例示性實施例，犧牲層206a由SiGe形成，而主動層208a由Si形成。在彼情況下，可採用諸如濕熱SC1、氣相HCl、氣相ClF 3之蝕刻劑及/或其他反應性清潔製程來將犧牲層206a選擇性地移除至主動層208a。犧牲層206a之移除自裝置堆疊204a釋放主動層208a。如上文所強調，此等『經釋放』主動層208a將用於形成pFET電晶體之通道。值得注意地，在製程中之此點處，犧牲閘極氧化物212及犧牲閘極硬遮罩214/犧牲閘極216保持覆蓋裝置堆疊204b之犧牲層206b及主動層208b。
如圖7A (Y橫截面圖)、圖7B (X1橫截面圖)及圖7C (X2橫截面圖)中所展示，接下來將(第一)閘極介電質702及(第一)閘極介電質蓋704沈積至裝置堆疊204a之主動層208a上且包圍主動層208a，且將(第一)犧牲占位器706沈積於閘極介電質702/閘極介電質蓋704上方。如圖7A至圖7C中所展示，閘極介電質702及閘極介電質蓋704之沈積以此方式亦將此等材料沈積於裝置堆疊204a之下的晶圓202之暴露表面上，以及保持存在於裝置堆疊204b上方之犧牲閘極硬遮罩214/犧牲閘極216之頂部及側壁上。
參考圖7A中之放大圖700，在沈積閘極介電質702之前，首先較佳地在主動層208a上形成(第一)界面層701。使用界面層701改良通道/閘極介電質界面品質及通道載流子遷移率。用於界面層701之合適材料包括但不限於氧化物材料，諸如SiOx。根據例示性實施例，界面層701具有約0.5 nm至約3 nm及其間之範圍的厚度。
根據例示性實施例，pFET電晶體中之界面層701及/或閘極介電質702的厚度及/或組成不同於nFET電晶體中之界面層及/或閘極介電質的厚度及/或組成(參見下文)。舉例而言，可選偶極層710可在閘極介電質702之前沈積至界面層701上。後續可靠性退火(參見下文)亦將用來將一或多種金屬自偶極層710擴散至界面層701及閘極介電質702中。如此進行可用於調諧pFET電晶體相對於nFET電晶體之臨限電壓，或反之亦然。因此，裝置將具有不同pFET及nFET臨限電壓。用於偶極層710之合適金屬包括但不限於鑭(La)、釔(Y)、鎂(Mg)及/或鎵(Ga)。僅藉助於實例，偶極層710可具有約0.5埃(Å)至約30 Å之厚度。在可靠性退火(下文執行)之後，界面層701及閘極介電質702將各自含有至少一種偶極摻雜劑，例如La、Y、Mg及/或Ga。較佳地，在pFET與nFET界面層/閘極介電質中使用不同偶極摻雜劑以便實現不同臨限電壓。
另外，pFET電晶體中之界面層701及/或閘極介電質702可視情況自nFET電晶體中之界面層及/或閘極介電質(參見下文)接收不同處理(例如，氧化及氮化)以便改良裝置效能。舉例而言，根據例示性實施例，在沈積閘極介電質蓋704之前對界面層701及/或閘極介電質702執行氧化處理。如下文將詳細地描述，氮化處理較佳地僅針對nFET界面層/閘極介電質執行，而pFET界面層/閘極介電質保持無氮。
此外，即使使用相同材料(例如，HfO 2)作為pFET電晶體中之閘極介電質702且作為nFET電晶體中之閘極介電質，但本文中涵蓋其中用於nFET電晶體中之閘極介電質比用於pFET電晶體中之閘極介電質702更厚的實施例。舉例而言，如下文將詳細地描述，nFET閘極介電質之厚度較佳地大於pFET閘極介電質702之厚度約1 Å至約2 Å。
在一個例示性實施例中，閘極介電質702為高κ材料。如本文中所使用，術語「高κ」係指具有遠高於二氧化矽之介電常數的相對介電常數κ之材料(例如，氧化鉿(HfO 2)之介電常數κ=25，而SiO 2之介電常數為4)。合適之高κ閘極介電質包括但不限於氧化鉿(HfO 2)、氧化鑭(La 2O 3)、氧化鉿鑭(HfLaO 2)、氧化鉿鋯(HfZrO 2)及/或氧化鉿鋁(HfAlO 2)。可採用諸如CVD、ALD或PVD之製程來沈積閘極介電質702。根據例示性實施例，閘極介電質702具有約1 nm至約5 nm及其間之範圍的厚度。
用於閘極介電質蓋704之合適材料包括但不限於金屬氮化物，諸如氮化鈦(TiN)及/或氮化鉭(TaN)，其可使用諸如CVD、ALD或PVD之製程沈積。根據例示性實施例，閘極介電質蓋704具有約1 nm至約10 nm及其間之範圍的厚度。閘極介電質蓋704將用來在後續處理步驟期間(包括在稍後移除犧牲占位器706 (參見下文)期間)保護閘極介電質702。
用於犧牲占位器706之合適材料包括但不限於多晶矽及/或非晶矽。可採用諸如CVD、ALD或PVD之製程在閘極介電質702/閘極介電質蓋704上方沈積犧牲占位器706材料。如下文將詳細地描述，犧牲占位器706將稍後在製程中移除，且用功函數設定金屬及可選填充金屬替代以完成(在此情況下) pFET電晶體之替代金屬閘極。如圖7A至圖7C中所展示，犧牲占位器706甚至完全覆蓋裝置堆疊204b上方之閘極介電質702/閘極介電質蓋704。然而，後續研磨將自晶圓202之nFET區移除彼覆蓋層。
亦即，如圖8A (Y橫截面圖)、圖8B (X1橫截面圖)及圖8C (X2橫截面圖)中所展示，犧牲占位器706向下凹陷至介電質蓋704。犧牲占位器706之此凹陷可使用諸如化學機械研磨之製程來執行。現在自晶圓202之nFET區移除犧牲占位器706。
如圖9A (Y橫截面圖)、圖9B (X1橫截面圖)及圖9C (X2橫截面圖)中所展示，接下來將硬遮罩902沈積至晶圓202之nFET區中之閘極介電質蓋704上及晶圓202之pFET區中之犧牲占位器706上。如上文所提供，合適之硬遮罩材料包括但不限於SiN、SiO 2、TiN及/或SiON。根據例示性實施例，硬遮罩902具有約2 nm至約10 nm及其間之範圍的厚度。如下文將詳細地描述，硬遮罩902將用於自裝置堆疊204b移除犧牲閘極硬遮罩214、犧牲閘極216及犧牲閘極氧化物212 (在晶圓202之nFET區中)。
為此，如圖10A (Y橫截面圖)、圖10B (X1橫截面圖)及圖10C (X2橫截面圖)中所展示，首先在硬遮罩902上形成微影堆疊1002。雖然圖式中未明確地展示，如上文所描述，但微影堆疊1002可含有層之組合，例如光阻/抗反射塗層/有機平坦化層。
接下來，如圖11A (Y橫截面圖)、圖11B (X1橫截面圖)及圖11C (X2橫截面圖)中所展示，微影堆疊1002用於在裝置堆疊204b上方選擇性地打開硬遮罩902。可採用方向性(亦即，異向性)蝕刻製程(諸如反應性離子蝕刻)來將圖案自微影堆疊1002轉印至硬遮罩902，藉此在裝置堆疊204b上方打開硬遮罩902。在圖案化硬遮罩902之後，移除微影堆疊1002之剩餘部分。(經圖案化)硬遮罩902接著用於在裝置堆疊204b上方打開閘極介電質702及閘極介電質蓋704。可採用方向性(亦即，異向性)蝕刻製程(諸如反應性離子蝕刻)來圖案化閘極介電質702及閘極介電質蓋704。
現在暴露裝置堆疊204b上方之犧牲閘極硬遮罩214。如圖12A (Y橫截面圖)、圖12B (X1橫截面圖)及圖12C (X2橫截面圖)中所展示，接著移除犧牲閘極硬遮罩214。如上文所提供，犧牲閘極硬遮罩214可由氮化物及/或氧化物材料形成，諸如SiN、SiO 2、TiN及/或SiON。在彼情況下，可採用氮化物及/或氧化物選擇性方向性(亦即，異向性)蝕刻製程(諸如反應性離子蝕刻)來移除經暴露犧牲閘極硬遮罩214。值得注意地，取決於所使用之特定硬遮罩及間隔材料，及蝕刻之選擇性，可能出現介電間隔件218之一些侵蝕。參見例如圖12B。亦值得注意地，如圖12A中所展示，硬遮罩902、閘極介電質702及閘極介電質蓋704之任何突出皆可能導致犧牲閘極硬遮罩214之狹條保留。然而，在下一步驟中移除犧牲閘極硬遮罩214之彼狹條。
亦即，如圖13A (Y橫截面圖)、圖13B (X1橫截面圖)及圖13C (X2橫截面圖)中所展示，使用後續非方向性(亦即，等向性)蝕刻製程來移除犧牲閘極硬遮罩214之任何剩餘部分。合適之等向性蝕刻製程包括但不限於濕式化學蝕刻，諸如由乙二醇(HFEG)稀釋之氫氟酸(HF)。
犧牲閘極硬遮罩214之移除暴露底層犧牲閘極216，如圖14A (Y橫截面圖)、圖14B (X1橫截面圖)及圖14C (X2橫截面圖)中所展示，接著自裝置堆疊204b上方移除犧牲閘極216。如上文所提供，犧牲閘極216可由多晶矽及/或非晶矽形成。在彼情況下，可採用多晶矽及/或非晶矽選擇性蝕刻來自裝置堆疊204b移除犧牲閘極216。在移除犧牲閘極216之後，移除硬遮罩902之剩餘部分。
如圖15A (Y橫截面圖)、圖15B (X1橫截面圖)及圖15C (X2橫截面圖)中所展示，自裝置堆疊204b移除犧牲閘極216暴露底層犧牲閘極氧化物212，接著亦自裝置堆疊204b移除犧牲閘極氧化物212。可採用氧化物選擇性蝕刻製程來移除犧牲閘極氧化物212。
如圖16A (Y橫截面圖)、圖16B (X1橫截面圖)及圖16C (X2橫截面圖)中所展示，接著移除閘極介電質702及閘極介電質蓋704之經暴露部分(包括晶圓202之nFET區中沿著犧牲占位器706之側壁存在的閘極介電質702及閘極介電質蓋704之彼等部分)。因此，閘極介電質702及閘極介電質蓋704現在僅存在於晶圓202之pFET區中。如上文所提供，閘極介電質蓋704可由諸如TiN及/或TaN之金屬氮化物材料形成，而閘極介電質702可由諸如HfO 2及/或La 2O 3之氧化物材料形成。在彼情況下，可採用連續氮化物及氧化物選擇性蝕刻製程來分別移除閘極介電質蓋704及閘極介電質702。
如圖17A (Y橫截面圖)、圖17B (X1橫截面圖)及圖17C (X2橫截面圖)中所展示，接著將裝置堆疊204b中之現在暴露的犧牲層206b選擇性地移除至主動層208b。根據例示性實施例，犧牲層206b由SiGe形成，而主動層208b由Si形成。在彼情況下，可採用諸如濕熱SC1、氣相HCl、氣相ClF 3之蝕刻劑及/或其他反應性清潔製程來將犧牲層206b選擇性地移除至主動層208b。犧牲層206b之移除自裝置堆疊204b釋放主動層208b。如上文所強調，此等『經釋放』主動層208b將用於形成nFET電晶體之通道。
如圖18A (Y橫截面圖)、圖18B (X1橫截面圖)及圖18C (X2橫截面圖)中所展示，接下來將(第二)閘極介電質1802及(第二)閘極介電質蓋1804沈積至裝置堆疊204b之主動層208b上且包圍主動層208b，且將(第二)犧牲占位器1806沈積於閘極介電質1802/閘極介電質蓋1804上方。如圖18A至圖18C中所展示，閘極介電質1802及閘極介電質蓋1804之沈積以此方式亦將此等材料沈積於裝置堆疊204b之下的晶圓202之暴露表面上，以及保持存在於裝置堆疊204a上方之犧牲占位器706之頂部及側壁上。
參考圖18A中之放大圖1800，在沈積閘極介電質1802之前，首先較佳地在主動層208b上形成(第二)界面層1801。使用界面層1801改良通道/閘極介電質界面品質及通道載流子遷移率。用於界面層1801之合適材料包括但不限於氧化物材料，諸如SiOx。根據例示性實施例，界面層1801具有約0.5 nm至約3 nm及其間之範圍的厚度。
根據例示性實施例，nFET電晶體中之界面層1801及/或閘極介電質1802的厚度及/或組成不同於pFET電晶體中之界面層701及/或閘極介電質702的厚度及/或組成。舉例而言，可選偶極層1810可在閘極介電質1802之前沈積至界面層1801上。後續可靠性退火(參見下文)亦將用來將一或多種金屬自偶極層1810擴散至界面層1801及閘極介電質1802中。如此進行可用於調諧nFET電晶體相對於pFET電晶體之臨限電壓，或反之亦然。因此，裝置將具有不同nFET及pFET臨限電壓。用於偶極層1810之合適金屬包括但不限於La、Y、Mg及/或Ga。僅藉助於實例，偶極層1810可具有約0.5 Å至約30 Å之厚度。在可靠性退火(下文執行)之後，界面層1801及閘極介電質1802將各自含有至少一種偶極摻雜劑，例如La、Y、Mg及/或Ga。較佳地，在pFET與nFET界面層/閘極介電質中使用不同偶極摻雜劑以便實現不同臨限電壓。
另外，nFET電晶體中之界面層1801及/或閘極介電質1802可視情況自pFET電晶體中之界面層701及/或閘極介電質702接收不同處理(例如，氧化及氮化)以便改良裝置效能。舉例而言，根據例示性實施例，在沈積閘極介電質蓋1804之前對nFET電晶體中之界面層1801及/或閘極介電質1802執行氮化處理以提昇電容且藉此改良裝置效能。因此，在一個例示性實施例中，nFET界面層1801含有氮(N)以形成例如氮氧化矽(SiON)，而pFET界面層701為不含氮之SiO 2。
此外，即使使用相同材料(例如，HfO 2)作為nFET電晶體中之閘極介電質1802且作為pFET電晶體中之閘極介電質702，但本文中涵蓋其中用於nFET電晶體中之閘極介電質1802比用於pFET電晶體中之閘極介電質702更厚的實施例。舉例而言，如下文將詳細地描述，nFET閘極介電質1802之厚度較佳地大於pFET閘極介電質702之厚度約1 Å至約2 Å。
根據例示性實施例，閘極介電質1802為高κ材料，諸如HfO 2、La 2O 3、HfLaO 2、HfZrO 2及/或HfAlO 2。可採用諸如CVD、ALD或PVD之製程來沈積閘極介電質1802。根據例示性實施例，閘極介電質1802具有約1 nm至約5 nm及其間之範圍的厚度。如上文所強調，閘極介電質1802之組成可不同於閘極介電質702之組成。舉例而言，根據例示性實施例，(nFET)閘極介電質1802為HfLaO 2，而(pFET)閘極介電質702為HfZrO 2及/或HfAlOx。然而，值得注意地，分別採用不同pFET及nFET閘極介電質702及1802並非要求，且本文中涵蓋其中閘極介電質702及閘極介電質1802具有彼此相同之組成及/或厚度的實施例。
用於閘極介電質蓋1804之合適材料包括但不限於金屬氮化物，諸如TiN及/或TaN，其可使用諸如CVD、ALD或PVD之製程沈積。根據例示性實施例，閘極介電質蓋1804具有約1 nm至約10 nm及其間之範圍的厚度。閘極介電質蓋1804將用來在後續處理步驟期間(包括在移除犧牲占位器1806期間)保護閘極介電質1802。
用於犧牲占位器1806之合適材料包括但不限於多晶矽及/或非晶矽。可採用諸如CVD、ALD或PVD之製程在閘極介電質1802/閘極介電質蓋1804上方沈積犧牲占位器1806材料。如下文將詳細地描述，犧牲占位器1806將稍後在製程中移除，且用功函數設定金屬及可選填充金屬替代以完成(在此情況下) nFET電晶體之替代金屬閘極。
如圖19A (Y橫截面圖)、圖19B (X1橫截面圖)及圖19C (X2橫截面圖)中所展示，執行可靠性退火。根據例示性實施例，可靠性退火在約500℃至約1200℃及其間之範圍的溫度下執行，持續約1奈秒至約30秒及其間之範圍的持續時間。較佳地，在存在諸如但不限於氮氣之惰性氣體的情況下執行可靠性退火。如上文所強調，偶極層710及/或偶極層1810可視情況分別實施於pFET及nFET電晶體中。可靠性退火用來將一或多種金屬自偶極層710及/或偶極層1810分別擴散至界面層701/閘極介電質702及/或界面層1801/閘極介電質1802中。
如圖20A (Y橫截面圖)、圖20B (X1橫截面圖)及圖20C (X2橫截面圖)中所展示，接著自晶圓202之nFET區選擇性地移除犧牲占位器1806及閘極介電質蓋1804，從而暴露底層閘極介電質1802。如上文所提供，犧牲占位器1806可由多晶矽及/或非晶矽形成，且閘極介電質蓋1804可由諸如TiN及/或TaN之金屬氮化物材料形成。在彼情況下，可採用多晶矽及/或非晶矽選擇性蝕刻來移除犧牲占位器1806，接著進行氮化物選擇性蝕刻來移除閘極介電質蓋1804。如圖20A至圖20C中所展示，犧牲占位器706保持於晶圓202之pFET區中之裝置堆疊204a上方。
如圖21A (Y橫截面圖)、圖21B (X1橫截面圖)及圖21C (X2橫截面圖)中所展示，在閘極介電質1802上形成在環繞式閘極組態中包圍主動層208b中之各者之一部分的nFET閘極電極2102。如圖21A中之放大圖2104中所展示，nFET閘極電極2102包括安置於閘極介電質1802上之至少一個功函數設定金屬2106，及安置於功函數設定金屬2106上之可選(低電阻)填充金屬2108。
合適之(n型)功函數設定金屬2106包括但不限於氮化鈦(TiN)、氮化鉭(TaN)及/或含鋁(Al)之合金，諸如鋁化鈦(TiAl)、氮化鈦鋁(TiAlN)、碳化鈦鋁(TiAlC)、鋁化鉭(TaAl)、氮化鉭鋁(TaAlN)及/或碳化鉭鋁(TaAlC)，及/或含鈦(Ti)之合金，諸如碳化鈦(TiC)及/或鉭鈦(TaTi)。然而，值得注意地，此並非詳盡清單，且此等功函數設定金屬並不意謂一個極性之電晶體所獨有，例如，TiAlC可在nFET電晶體及pFET電晶體兩者中實施為功函數設定金屬，參見下文。可採用諸如CVD、ALD或PVD之製程來沈積功函數設定金屬2106。如下文將詳細地描述，nFET電晶體中之功函數設定金屬2106的厚度及/或組成可不同於pFET電晶體中之功函數設定金屬的厚度及/或組成(參見下文)。
合適之低電阻填充金屬2108包括但不限於W、鈷(Co)、釕(Ru)及/或Al。低電阻填充金屬2108可使用包括但不限於CVD、ALD、PVD、濺鍍、電鍍、蒸發、離子束沈積、電子束沈積、雷射輔助沈積、化學溶液沈積等製程或製程之組合來沈積。
因而，根據上文所描述之例示性實施例，nFET替代金屬閘極包括安置於裝置堆疊204b之主動層208b上(在晶圓202之nFET區中)的界面層1801、在界面層1801上方包圍主動層208b之閘極介電質1802，及安置於閘極介電質1802上之在環繞式閘極組態中包圍主動層208b中之各者之一部分的閘極電極2102。閘極電極2102包括安置於閘極介電質1802上之功函數設定金屬2106中的至少一者，及安置於功函數設定金屬2106上之可選(低電阻)填充金屬2108。
如圖21A至圖21C中所展示，所沈積nFET閘極電極2102在晶圓202之pFET區上方延伸。然而，接下來執行nFET閘極電極2102之凹陷以自晶圓202之pFET區移除覆蓋層。亦即，如圖22A (Y橫截面圖)、圖22B (X1橫截面圖)及圖22C (X2橫截面圖)中所展示，nFET閘極電極2102及閘極介電質1802向下凹陷至犧牲占位器706。可使用諸如化學機械研磨或反應性離子蝕刻之製程執行nFET閘極電極2102及閘極介電質1802之此凹陷。
自晶圓202之pFET區移除nFET閘極電極2102及閘極介電質1802暴露底層犧牲占位器706，如圖23A (Y橫截面圖)、圖23B (X1橫截面圖)及圖23C (X2橫截面圖)中所展示，接著選擇性地移除犧牲占位器706。如上文所提供，犧牲占位器706可由多晶矽及/或非晶矽形成。在彼情況下，可採用多晶矽及/或非晶矽選擇性蝕刻來移除犧牲占位器706。
如圖24A (Y橫截面圖)、圖24B (X1橫截面圖)及圖24C (X2橫截面圖)中所展示，接著移除在移除犧牲占位器706之後暴露的閘極介電質1802之部分，包括沿著nFET閘極電極2102之側壁的彼等部分。如上文所提供，閘極介電質1802可由HfO 2及/或La 2O 3形成。在彼情況下，可採用氧化物選擇性蝕刻製程來移除經暴露閘極介電質1802。
如圖25A (Y橫截面圖)、圖25B (X1橫截面圖)及圖25C (X2橫截面圖)中所展示，在閘極介電質702/閘極介電質蓋704上形成在環繞式閘極組態中包圍主動層208a中之各者之一部分的pFET閘極電極2502。為了清楚起見，當分別提及pFET閘極電極2502及nFET閘極電極2102時，本文中亦可使用術語『第一』及『第二』。如圖25A中之放大圖2504中所展示，pFET閘極電極2502包括安置於閘極介電質蓋704上之至少一個功函數設定金屬2506，及安置於功函數設定金屬2506上之可選(低電阻)填充金屬2508。為了清楚起見，當分別提及功函數設定金屬2506及功函數設定金屬2106時，本文中亦可使用術語『第一』及『第二』。
合適之(p型)功函數設定金屬2506包括但不限於TiN、TaN及/或鎢(W)。當用作p型功函數設定金屬時，TiN及TaN相對較厚(例如，大於約2 nm)。然而，在n型功函數設定堆疊中，極薄之TiN或TaN層(例如，小於約2 nm)亦可在含Al之合金下使用以改良諸如閘極洩漏電流之電學性質。因此，在上文給出之例示性n型及p型功函數設定金屬中存在一些重疊。可採用諸如CVD、ALD或PVD之製程來沈積功函數設定金屬2506。
值得注意地，如上文所強調，由於pFET與nFET替代金屬閘極之間的材料中不存在重疊，因此本發明技術有利地使得能夠在pFET及nFET電晶體中於組成、厚度等方面完全單獨地調諧閘極介電質及替代金屬閘極材料兩者(或材料之組合)。舉例而言，用於pFET電晶體中之功函數設定金屬2506完全不同於用於nFET電晶體中之彼等功函數設定金屬2106。功函數設定金屬2106及2506之此選擇性調諧亦可與界面層701及1801及/或閘極介電質702及1802之選擇耦合，該等界面層及/或閘極介電質對pFET及nFET電晶體係獨特的(在組成、厚度等方面)，如上文詳細地描述。即使在(nFET)功函數設定金屬2106及(pFET)功函數設定金屬2506中之一些相同的個例中，其亦並不自一個極性連續地延伸至另一極性。
根據例示性實施例，nFET電晶體中之功函數設定金屬2106在組成及/或厚度方面不同於pFET電晶體中之功函數設定金屬2506，且反之亦然。舉例而言，為了使用說明性非限制性實例，nFET電晶體中之功函數設定金屬2106及pFET電晶體中之功函數設定金屬2506兩者皆可包括TiAlC。然而，pFET中之TiAlC的厚度較佳地小於nFET中之TiAlC的厚度。此外，當用作pFET功函數設定金屬時，TiAlC中之Al的濃度較佳地低於當其用作nFET功函數設定金屬時的濃度。在另一非限制性實例中，可採用TiN/TiAlC/TiN作為nFET電晶體中之功函數設定金屬2106及pFET電晶體中之功函數設定金屬2506兩者。然而，當用作nFET電晶體中之功函數設定金屬2106時，可實施0.5 nm TiN/3 nm TiAlC/3 nm TiN，而當用作pFET電晶體中之功函數設定金屬2506時，可實施5 nm TiN/2 nm TiAlC/4 nm TiN。
合適之低電阻填充金屬2508包括但不限於W、Co、Ru及/或Al。低電阻填充金屬2508可使用包括但不限於CVD、ALD、PVD、濺鍍、電鍍、蒸發、離子束沈積、電子束沈積、雷射輔助沈積、化學溶液沈積等製程或製程之組合來沈積。
根據上文所描述之例示性實施例，pFET替代金屬閘極包括安置於裝置堆疊204a之主動層208a上(在晶圓202之pFET區中)的界面層701、在界面層701上方包圍主動層208a之閘極介電質702，及安置於閘極介電質702上之在環繞式閘極組態中包圍主動層208a中之各者之一部分的閘極電極2502。閘極電極2502包括安置於閘極介電質702上之功函數設定金屬2506中的至少一者，及安置於功函數設定金屬2506上之可選(低電阻)填充金屬2508。
如圖25A至圖25C中所展示，所沈積pFET閘極電極2502在晶圓202之nFET區上方延伸。然而，接下來執行pFET閘極電極2502之凹陷以自晶圓202之nFET區移除覆蓋層。亦即，如圖26A (Y橫截面圖)、圖26B (X1橫截面圖)及圖26C (X2橫截面圖)所展示，pFET閘極電極2502使用諸如化學機械研磨或反應性離子蝕刻之製程向下凹陷至nFET閘極電極2102。
如圖26A至圖26C中所展示，nFET閘極電極2102直接接觸pFET閘極電極2502。然而，值得注意地，nFET閘極電極2102及pFET閘極電極2502相對於彼此處於非豎直重疊位置，且因此並不自nFET連續地延伸至pFET。從另一角度來看，nFET閘極電極2102及pFET閘極電極2502具有單一且連續的一對豎直鄰接/直接接觸側壁(參見例如圖26A中之pFET閘極電極2502之側壁A及nFET閘極電極2102之側壁B)。值得注意地，由於其並不重疊，因此pFET閘極電極2502獨有地存在於側壁A之與側壁B相對之一側(A)，且nFET閘極電極2102獨有地存在於側壁B之與側壁A相對之一側(B)。若nFET閘極電極2102或pFET閘極電極2502中之材料中的任一者彼此豎直地重疊，則情況將並非如此，因為此將導致豎直接面及水平接面兩者。
此外，如例如圖26B至圖26C中所展示，pFET電晶體及nFET電晶體各自包括在pFET閘極電極2502及nFET閘極電極2102之相對側上的源極/汲極區222p及222n，及分別互連源極/汲極區222p及222n之主動層208a及208b的堆疊。值得注意地，pFET閘極電極2502及nFET閘極電極2102分別在環繞式閘極組態中包圍主動層208a及208b中之各者之一部分，其增強裝置效能。在pFET電晶體中，閘極介電質702及閘極介電質蓋704兩者在pFET閘極電極2502之下安置於主動層208a之堆疊上。在nFET電晶體中，閘極介電質1802在nFET閘極電極2102之下安置於主動層208b之堆疊上。因此，閘極介電質蓋704僅存在於pFET電晶體中。
在另一例示性實施例中，藉助於參考圖27至圖51，呈現涉及全局犧牲硬遮罩開放階段之替代製程流程。因此，在提供上文強調之與獨立閘極可調諧性相關之益處時，亦實現簡化圖案化方案。將在以下圖式中呈現相同的Y、X1及X2橫截面圖，且此等橫截面圖遵循圖1中所描繪之相同對應定向。
該製程以結合上文圖2A至圖2C之描述所描述的相同方式開始，亦即，在晶圓202上形成至少(第一)裝置堆疊204a及(第二)裝置堆疊204b (各裝置堆疊204a/b具有交替之犧牲層206a/b及主動層208a/b)，在裝置堆疊204a與204b之間於晶圓202中形成淺溝槽隔離區210，在裝置堆疊204a及204b上形成犧牲閘極氧化物212，使用犧牲閘極硬遮罩214在裝置堆疊204a及204b上(在犧牲閘極氧化物212上方)形成犧牲閘極216，沿著犧牲閘極硬遮罩214及犧牲閘極216形成介電間隔件218，沿著犧牲層206a/b形成內部間隔件220，沿著犧牲層206a/b及主動層208a/b在犧牲閘極216之相對側上形成pFET及nFET及源極/汲極區222p及222n，且將層間介電質224沈積至半導體裝置結構上。因此，圖27A至圖27C中所展示之內容遵循上文分別結合圖2A至圖2C之描述所描述的結構。值得注意地，類似結構在圖式中類似地編號。
然而，在此替代實施例中，在晶圓202之pFET區及nFET區兩者上方打開犧牲閘極硬遮罩214。亦即，如圖27A (Y橫截面圖)、圖27B (X1橫截面圖)及圖27C (X2橫截面圖)所展示，在圖案化犧牲閘極216之後完全移除犧牲閘極硬遮罩214。如上文所提供，犧牲閘極硬遮罩214可由氮化物及/或氧化物材料形成，諸如SiN、SiO 2、TiN及/或SiON。在彼情況下，可採用氮化物及/或氧化物選擇性方向性(亦即，異向性)蝕刻製程(諸如反應性離子蝕刻)來移除犧牲閘極硬遮罩214。如圖27A至圖27C中所展示，取決於所採用之蝕刻製程之選擇性，可能出現介電間隔件218之一些侵蝕。
如圖28A (Y橫截面圖)、圖28B (X1橫截面圖)及圖28C (X2橫截面圖)中所展示，在移除犧牲閘極硬遮罩214之後，在犧牲閘極216上形成遮蔽層2802。用於遮蔽層2802之合適材料包括但不限於非晶矽，其可使用諸如CVD、ALD或PVD之製程沈積。根據例示性實施例，遮蔽層2802具有約5 nm至約10 nm及其間之範圍的厚度。
如圖29A (Y橫截面圖)、圖29B (X1橫截面圖)及圖29C (X2橫截面圖)中所展示，在晶圓202之nFET區上方於遮蔽層2802上形成微影堆疊2902。雖然圖式中未明確地展示，如上文所描述，但微影堆疊2902可含有層之組合，例如光阻/抗反射塗層/有機平坦化層。
如圖30A (Y橫截面圖)、圖30B (X1橫截面圖)及圖30C (X2橫截面圖)中所展示，接著使用微影堆疊2902來在裝置堆疊204a上方選擇性地打開遮蔽層2802及犧牲閘極216。如上文所提供，遮蔽層2802及犧牲閘極216可皆由基於矽之材料形成，諸如用於遮蔽層2802之非晶矽，及用於犧牲閘極216之多晶矽及/或非晶矽。在彼情況下，可採用非晶矽及/或多晶矽選擇性蝕刻來打開遮蔽層2802及犧牲閘極216。
如圖31A (Y橫截面圖)、圖31B (X1橫截面圖)及圖31C (X2橫截面圖)中所展示，在圖案化遮蔽層2802及犧牲閘極216之後，移除微影堆疊2902之剩餘部分。現在暴露覆蓋裝置堆疊204a之犧牲閘極氧化物212。
如圖32A (Y橫截面圖)、圖32B (X1橫截面圖)及圖32C (X2橫截面圖)中所展示，接著亦自裝置堆疊204a選擇性地移除犧牲閘極氧化物212。可採用氧化物選擇性蝕刻製程來自裝置堆疊204a移除犧牲閘極氧化物212。
如圖33A (Y橫截面圖)、圖33B (X1橫截面圖)及圖33C (X2橫截面圖)中所展示，接著將裝置堆疊204a中之現在暴露的犧牲層206a選擇性地移除至主動層208a。根據例示性實施例，犧牲層206a由SiGe形成，而主動層208a由Si形成。在彼情況下，可採用諸如濕熱SC1、氣相HCl、氣相ClF 3之蝕刻劑及/或其他反應性清潔製程來將犧牲層206a選擇性地移除至主動層208a。犧牲層206a之移除自裝置堆疊204a釋放主動層208a。如上文所強調，此等『經釋放』主動層208a將用於形成pFET電晶體之通道。值得注意地，在製程中之此點處，犧牲閘極氧化物212及犧牲閘極硬遮罩214/犧牲閘極216保持覆蓋裝置堆疊204b之犧牲層206b及主動層208b。
如圖34A (Y橫截面圖)、圖34B (X1橫截面圖)及圖34C (X2橫截面圖)中所展示，接下來將(第一)閘極介電質3402及(第一)閘極介電質蓋3404沈積至裝置堆疊204a之主動層208a上且包圍主動層208a，且將(第一)犧牲占位器3406沈積於閘極介電質3402/閘極介電質蓋3404上方。如圖34A至圖34C中所展示，閘極介電質3402及閘極介電質蓋3404之沈積以此方式亦將此等材料沈積於裝置堆疊204a之下的晶圓202之暴露表面上，以及保持存在於裝置堆疊204b上方之遮蔽層2802/犧牲閘極216之頂部及側壁上。
參考圖34A中之放大圖3400，在沈積閘極介電質3402之前，(第一)界面層3401首先較佳地形成於主動層208a上。如上文所提供，使用界面層3401改良通道/閘極介電質界面品質及通道載流子遷移率。用於界面層3401之合適材料包括但不限於氧化物材料，諸如SiOx。根據例示性實施例，界面層3401具有約1 nm至約3 nm及其間之範圍的厚度。
根據例示性實施例，pFET電晶體中之界面層3401及/或閘極介電質3402的厚度及/或組成不同於nFET電晶體中之界面層及/或閘極介電質的厚度及/或組成(參見下文)。舉例而言，可選偶極層3410可在閘極介電質3402之前沈積至界面層3401上。後續可靠性退火(參見下文)亦將用來將一或多種金屬自偶極層3410擴散至界面層3401及閘極介電質3402中。如此進行可用於調諧pFET電晶體相對於nFET電晶體之臨限電壓，或反之亦然。因此，裝置將具有不同pFET及nFET臨限電壓。用於偶極層3410之合適金屬包括但不限於La、Y、Mg及/或Ga。僅藉助於實例，偶極層3410可具有約0.5 Å至約30 Å之厚度。在可靠性退火(下文執行)之後，界面層3401及閘極介電質3402將各自含有至少一種偶極摻雜劑，例如La、Y、Mg及/或Ga。較佳地，在pFET與nFET界面層/閘極介電質中使用不同偶極摻雜劑以便實現不同臨限電壓。
另外，pFET電晶體中之界面層3401及/或閘極介電質3402可視情況自nFET電晶體中之界面層及/或閘極介電質(參見下文)接收不同處理(例如，氧化及氮化)以便改良裝置效能。舉例而言，根據例示性實施例，在沈積閘極介電質蓋3404之前對界面層3401及/或閘極介電質3402執行氧化處理。如下文將詳細地描述，氮化處理較佳地僅針對nFET界面層/閘極介電質執行，而pFET界面層/閘極介電質保持無氮。
此外，即使使用相同材料(例如，HfO 2)作為pFET電晶體中之閘極介電質3402且作為nFET電晶體中之閘極介電質，但本文中涵蓋其中用於nFET電晶體中之閘極介電質比用於pFET電晶體中之閘極介電質3402更厚的實施例。舉例而言，如下文將詳細地描述，nFET閘極介電質之厚度較佳地大於pFET閘極介電質3402之厚度約1 Å至約2 Å。
在一個例示性實施例中，閘極介電質3402為高κ材料。如上文所提供，合適之高κ閘極介電質包括但不限於HfO 2、La 2O 3、HfLaO 2、HfZrO 2及/或HfAlO 2。可採用諸如CVD、ALD或PVD之製程來沈積閘極介電質3402。根據例示性實施例，閘極介電質3402具有約1 nm至約5 nm及其間之範圍的厚度。
用於閘極介電質蓋3404之合適材料包括但不限於金屬氮化物，諸如TiN及/或TaN，其可使用諸如CVD、ALD或PVD之製程沈積。根據例示性實施例，閘極介電質蓋3404具有約2 nm至約10 nm及其間之範圍的厚度。閘極介電質蓋3404將用來在後續處理步驟期間(包括在稍後移除犧牲占位器3406 (參見下文)期間)保護閘極介電質3402。
用於犧牲占位器3406之合適材料包括但不限於多晶矽及/或非晶矽。可採用諸如CVD、ALD或PVD之製程在閘極介電質3402/閘極介電質蓋3404上方沈積犧牲占位器3406材料。如下文將詳細地描述，犧牲占位器3406將稍後在製程中移除，且用功函數設定金屬及可選填充金屬替代以完成(在此情況下) pFET電晶體之替代金屬閘極。如圖34A至圖34C中所展示，犧牲占位器3406甚至完全覆蓋裝置堆疊204b上方之閘極介電質3402/閘極介電質蓋3404。然而，後續研磨將自晶圓202之nFET區移除彼覆蓋層。
亦即，如圖35A (Y橫截面圖)、圖35B (X1橫截面圖)及圖35C (X2橫截面圖)中所展示，犧牲占位器3406向下凹陷至閘極介電質蓋3404。犧牲占位器3406之此凹陷可使用諸如化學機械研磨之製程來執行。現在自晶圓202之nFET區移除犧牲占位器3406。
如圖36A (Y橫截面圖)、圖36B (X1橫截面圖)及圖36C (X2橫截面圖)中所展示，接下來將硬遮罩3602沈積至晶圓202之nFET區中之閘極介電質蓋3404上及晶圓202之pFET區中之犧牲占位器3406上。如上文所提供，合適之硬遮罩材料通常包括但不限於SiN、SiO 2、TiN及/或SiON。然而，在一個例示性實施中，硬遮罩3602由氮化物材料(例如，SiN、TiN及/或SiON)形成。如此進行將使得能夠稍後在該製程中選擇性移除(氧化物)閘極介電質3402，且隨後共同移除硬遮罩3602及閘極介電質蓋3404。根據例示性實施例，硬遮罩3602具有約2 nm至約10 nm及其間之範圍的厚度。如下文將詳細地描述，硬遮罩3602將用於自裝置堆疊204b移除犧牲閘極硬遮罩214、犧牲閘極216及犧牲閘極氧化物212 (在晶圓202之nFET區中)。
為此，如圖37A (Y橫截面圖)、圖37B (X1橫截面圖)及圖37C (X2橫截面圖)中所展示，首先在硬遮罩3602上形成微影堆疊3702。雖然圖式中未明確地展示，如上文所描述，但微影堆疊3702可含有層之組合，例如光阻/抗反射塗層/有機平坦化層。
接下來，如圖38A (Y橫截面圖)、圖38B (X1橫截面圖)及圖38C (X2橫截面圖)中所展示，微影堆疊3702用於在裝置堆疊204b上方選擇性地打開硬遮罩3602。可採用方向性(亦即，異向性)蝕刻製程(諸如反應性離子蝕刻)來將圖案自微影堆疊3702轉印至硬遮罩3602，藉此在裝置堆疊204b上方打開硬遮罩3602。在圖案化硬遮罩3602之後，移除微影堆疊3702之剩餘部分。(經圖案化)硬遮罩3602接著用於在裝置堆疊204b上方打開閘極介電質3402及閘極介電質蓋3404。可採用方向性(亦即，異向性)蝕刻製程(諸如反應性離子蝕刻)來圖案化閘極介電質3402及閘極介電質蓋3404。在圖案化閘極介電質3402及閘極介電質蓋3404之後，移除微影堆疊3702之剩餘部分。
現在暴露裝置堆疊204b上方之遮蔽層2802。如圖39A (Y橫截面圖)、圖39B (X1橫截面圖)及圖39C (X2橫截面圖)中所展示，接著移除裝置堆疊204b上方之剩餘遮蔽層2802，正如底層犧牲閘極216。如上文所提供，遮蔽層2802及犧牲閘極216可皆由基於矽之材料形成，諸如用於遮蔽層2802之非晶矽，及用於犧牲閘極216之多晶矽及/或非晶矽。在彼情況下，可採用非晶矽及/或多晶矽選擇性蝕刻來自裝置堆疊204b上方移除剩餘遮蔽層2802及犧牲閘極216。
如圖40A (Y橫截面圖)、圖40B (X1橫截面圖)及圖40C (X2橫截面圖)中所展示，自裝置堆疊204b移除犧牲閘極216暴露底層犧牲閘極氧化物212，接著亦自裝置堆疊204b移除犧牲閘極氧化物212。可採用氧化物選擇性蝕刻製程來移除犧牲閘極氧化物212。
如圖41A (Y橫截面圖)、圖41B (X1橫截面圖)及圖41C (X2橫截面圖)中所展示，接著移除閘極介電質3402之經暴露部分(包括晶圓202之nFET區中沿著犧牲占位器3406之側壁存在的閘極介電質3402之彼等部分)。如上文所提供，閘極介電質3402可由氧化物材料(諸如HfO 2及/或La 2O 3)形成。在彼情況下，可採用氧化物選擇性蝕刻製程來移除閘極介電質3402。
如圖42A (Y橫截面圖)、圖42B (X1橫截面圖)及圖42C (X2橫截面圖)中所展示，移除硬遮罩3602之剩餘部分，正如閘極介電質蓋3404之經暴露部分(包括晶圓202之nFET區中沿著犧牲占位器3406之側壁存在的閘極介電質蓋3404之彼等部分)。如圖42A至圖42C中所展示，閘極介電質3402及閘極介電質蓋3404現在僅存在於晶圓202之pFET區中。如上文所提供，在一個例示性實施中，硬遮罩3602及閘極介電質蓋3404兩者由氮化物材料形成。在彼情況下，可採用氮化物選擇性蝕刻製程來在單一步驟中移除硬遮罩3602及經暴露閘極介電質蓋3404。
如圖43A (Y橫截面圖)、圖43B (X1橫截面圖)及圖43C (X2橫截面圖)中所展示，接著將裝置堆疊204b中之現在暴露的犧牲層206b選擇性地移除至主動層208b。根據例示性實施例，犧牲層206b由SiGe形成，而主動層208b由Si形成。在彼情況下，可採用諸如濕熱SC1、氣相HCl、氣相ClF 3之蝕刻劑及/或其他反應性清潔製程來將犧牲層206b選擇性地移除至主動層208b。犧牲層206b之移除自裝置堆疊204b釋放主動層208b。如上文所強調，此等『經釋放』主動層208b將用於形成nFET電晶體之通道。
如圖44A (Y橫截面圖)、圖44B (X1橫截面圖)及圖44C (X2橫截面圖)中所展示，接下來將(第二)閘極介電質4402及(第二)閘極介電質蓋4404沈積至裝置堆疊204b之主動層208b上且包圍主動層208b，且將(第二)犧牲占位器4406沈積於閘極介電質4402/閘極介電質蓋4404上方。如圖44A至圖44C中所展示，閘極介電質4402及閘極介電質蓋4404之沈積以此方式亦將此等材料沈積於裝置堆疊204b之下的晶圓202之暴露表面上，以及存在於裝置堆疊204a上方之犧牲占位器3406之頂部及側壁上。
參考圖44A中之放大圖4400，在沈積閘極介電質4402之前，首先較佳地在主動層208b上形成(第二)界面層4401。使用界面層4401改良通道/閘極介電質界面品質及通道載流子遷移率。用於界面層4401之合適材料包括但不限於氧化物材料，諸如SiOx。根據例示性實施例，界面層4401具有約1 nm至約3 nm及其間之範圍的厚度。
根據例示性實施例，nFET電晶體中之界面層4401及/或閘極介電質4402的厚度及/或組成不同於pFET電晶體中之界面層3401及/或閘極介電質3402的厚度及/或組成。舉例而言，可選偶極層4410可在閘極介電質4402之前沈積至界面層4401上。後續可靠性退火(參見下文)亦將用來將一或多種金屬自偶極層4410擴散至界面層4401及閘極介電質4402中。如此進行可用於調諧nFET電晶體相對於pFET電晶體之臨限電壓，或反之亦然。因此，裝置將具有不同nFET及pFET臨限電壓。用於偶極層4410之合適金屬包括但不限於La、Y、Mg及/或Ga。僅藉助於實例，偶極層4410可具有約0.5 Å至約30 Å之厚度。在可靠性退火(下文執行)之後，界面層4401及閘極介電質4402將各自含有至少一種偶極摻雜劑，例如La、Y、Mg及/或Ga。較佳地，在pFET與nFET界面層/閘極介電質中使用不同偶極摻雜劑以便實現不同臨限電壓。
另外，nFET電晶體中之界面層4401及/或閘極介電質4402可視情況自pFET電晶體中之界面層3401及/或閘極介電質3402接收不同處理(例如，氧化及氮化)以便改良裝置效能。舉例而言，根據例示性實施例，在沈積閘極介電質蓋4404之前對nFET電晶體中之界面層4401及/或閘極介電質4402執行氮化處理以提昇電容且藉此改良裝置效能。因此，在一個例示性實施例中，nFET界面層4401含有氮(N)以形成例如SiON，而pFET界面層3401為不含氮之SiO 2。
此外，即使使用相同材料(例如，HfO 2)作為nFET電晶體中之閘極介電質4402且作為pFET電晶體中之閘極介電質3402，但本文中涵蓋其中用於nFET電晶體中之閘極介電質4402比用於pFET電晶體中之閘極介電質3402更厚的實施例。舉例而言，如下文將詳細地描述，nFET閘極介電質4402之厚度較佳地大於pFET閘極介電質3402之厚度約1 Å至約2 Å。
根據例示性實施例，閘極介電質4402為高κ材料，諸如HfO 2、La 2O 3、HfLaO 2、HfZrO 2及/或HfAlO 2，且具有約1 nm至約5 nm及其間之範圍的厚度。可採用諸如CVD、ALD或PVD之製程來沈積閘極介電質4402。如上文所強調，閘極介電質4402之組成可不同於閘極介電質3402之組成。舉例而言，根據例示性實施例，(nFET)閘極介電質4402為HfLaO 2，而(pFET)閘極介電質3402為HfZrO 2及/或HfAlOx。然而，值得注意地，分別採用不同pFET及nFET閘極介電質3402及4402並非要求，且本文中涵蓋其中閘極介電質3402及閘極介電質4402具有彼此相同之組成及/或厚度的實施例。
用於閘極介電質蓋4404之合適材料包括但不限於金屬氮化物，諸如TiN及/或TaN，其可使用諸如CVD、ALD或PVD之製程沈積。根據例示性實施例，閘極介電質蓋4404具有約2 nm至約10 nm及其間之範圍的厚度。閘極介電質蓋4404將用來保護閘極介電質4402。
如圖45A (Y橫截面圖)、圖45B (X1橫截面圖)及圖45C (X2橫截面圖)中所展示，執行可靠性退火。根據例示性實施例，可靠性退火在約500℃至約1200℃及其間之範圍的溫度下執行，持續約1奈秒至約30秒及其間之範圍的持續時間。較佳地，在存在諸如但不限於氮氣之惰性氣體的情況下執行可靠性退火。如上文所強調，偶極層3410及/或偶極層4410可視情況分別實施於pFET及nFET電晶體中。可靠性退火用來將一或多種金屬自偶極層3410及/或偶極層4410分別擴散至界面層3401/閘極介電質3402及/或界面層4401/閘極介電質4402中。
如圖46A (Y橫截面圖)、圖46B (X1橫截面圖)及圖46C (X2橫截面圖)中所展示，接著自晶圓202之nFET區選擇性地移除犧牲占位器4406及閘極介電質蓋4404，從而暴露底層閘極介電質4402。如上文所提供，犧牲占位器4406可由多晶矽及/或非晶矽形成，且閘極介電質蓋4404可由諸如TiN及/或TaN之金屬氮化物材料形成。在彼情況下，可採用多晶矽及/或非晶矽選擇性蝕刻來移除犧牲占位器4406，接著進行氮化物選擇性蝕刻來移除閘極介電質蓋4404。如圖46A至圖46C中所展示，犧牲占位器3406保持於晶圓202之pFET區中之裝置堆疊204a上方。
如圖47A (Y橫截面圖)、圖47B (X1橫截面圖)及圖47C (X2橫截面圖)中所展示，在閘極介電質4402上形成在環繞式閘極組態中包圍主動層208b中之各者之一部分的nFET閘極電極4702。如圖47A中之放大圖4704中所展示，nFET閘極電極4702包括安置於閘極介電質4402上之至少一個功函數設定金屬4706，及安置於功函數設定金屬4706上之可選(低電阻)填充金屬4708。
合適之(n型)功函數設定金屬4706包括但不限於TiN、TaN及/或含Al之合金，諸如TiAl、TiAlN、TiAlC、TaAl、TaAlN及/或TaAlC。然而，值得注意地，此並非詳盡清單，且此等功函數設定金屬並不意謂一個極性之電晶體所獨有，例如，TiAlC可在nFET電晶體及pFET電晶體兩者中實施為功函數設定金屬，參見下文。可採用諸如CVD、ALD或PVD之製程來沈積功函數設定金屬4706。如下文將詳細地描述，nFET電晶體中之功函數設定金屬4706的厚度及/或組成可不同於pFET電晶體中之功函數設定金屬的厚度及/或組成(參見下文)。
合適之低電阻填充金屬4708包括但不限於W、Co、Ru及/或Al。低電阻填充金屬4708可使用包括但不限於CVD、ALD、PVD、濺鍍、電鍍、蒸發、離子束沈積、電子束沈積、雷射輔助沈積、化學溶液沈積等製程或製程之組合來沈積。
因而，根據上文所描述之例示性實施例，nFET替代金屬閘極包括安置於裝置堆疊204b之主動層208b上(在晶圓202之nFET區中)的界面層4401、在界面層4401上方包圍主動層208b之閘極介電質4402，及安置於閘極介電質4402上之在環繞式閘極組態中包圍主動層208b中之各者之一部分的閘極電極4702。閘極電極4702包括安置於閘極介電質4402上之功函數設定金屬4706中的至少一者，及安置於功函數設定金屬4706上之可選(低電阻)填充金屬4708。
如圖47A至圖47C中所展示，所沈積nFET閘極電極4702在晶圓202之pFET區上方延伸。然而，接下來執行nFET閘極電極4702之凹陷以自晶圓202之pFET區移除覆蓋層。亦即，如圖48A (Y橫截面圖)、圖48B (X1橫截面圖)及圖48C (X2橫截面圖)中所展示，nFET閘極電極4702及閘極介電質4402向下凹陷至犧牲占位器3406。可使用諸如化學機械研磨或反應性離子蝕刻之製程執行nFET閘極電極4702及閘極介電質4402之此凹陷。
自晶圓202之pFET區移除nFET閘極電極4702及閘極介電質4402暴露底層犧牲占位器3406，如圖49A (Y橫截面圖)、圖49B (X1橫截面圖)及圖49C (X2橫截面圖)中所展示，接著選擇性地移除犧牲占位器3406，從而沿著nFET閘極電極4702之側壁暴露閘極介電質4402之部分，該等部分亦被移除。如上文所提供，犧牲占位器3406可由多晶矽及/或非晶矽形成，且閘極介電質4402可由HfO 2及/或La 2O 3形成。在彼情況下，可採用多晶矽及/或非晶矽選擇性蝕刻來移除犧牲占位器3406，接著進行氧化物選擇性蝕刻製程來移除經暴露閘極介電質4402。
如圖50A (Y橫截面圖)、圖50B (X1橫截面圖)及圖50C (X2橫截面圖)中所展示，在閘極介電質3402/閘極介電質蓋3404上形成在環繞式閘極組態中包圍主動層208a中之各者之一部分的pFET閘極電極5002。為了清楚起見，當分別提及pFET閘極電極5002及nFET閘極電極4702時，本文中亦可使用術語『第一』及『第二』。如圖50A中之放大圖5004中所展示，pFET閘極電極5002包括安置於閘極介電質蓋3404上之至少一個功函數設定金屬5006，及安置於功函數設定金屬5006上之可選(低電阻)填充金屬5008。為了清楚起見，當分別提及功函數設定金屬5006及功函數設定金屬4706時，本文中亦可使用術語『第一』及『第二』。
合適之(p型)功函數設定金屬5006包括但不限於TiN、TaN及/或W。當用作p型功函數設定金屬時，TiN及TaN相對較厚(例如，大於約2 nm)。然而，在n型功函數設定堆疊中，極薄之TiN或TaN層(例如，小於約2 nm)亦可在含Al之合金下使用以改良諸如閘極洩漏電流之電學性質。因此，在上文給出之例示性n型及p型功函數設定金屬中存在一些重疊。可採用諸如CVD、ALD或PVD之製程來沈積功函數設定金屬5006。
值得注意地，如上文所強調，由於pFET與nFET替代金屬閘極之間的材料中不存在重疊，因此本發明技術有利地使得能夠在pFET及nFET電晶體中於組成、厚度等方面完全單獨地調諧閘極介電質及替代金屬閘極材料兩者(或材料之組合)。舉例而言，用於pFET電晶體中之功函數設定金屬5006完全不同於用於nFET電晶體中之彼等功函數設定金屬4706。功函數設定金屬4706及5006之此選擇性調諧亦可與界面層3401及4401及/或閘極介電質3402及4402之選擇耦合，該等界面層及/或閘極介電質對pFET及nFET電晶體係獨特的(在組成、厚度等方面)，如上文詳細地描述。即使在(nFET)功函數設定金屬4706及(pFET)功函數設定金屬5006中之一些相同的個例中，其亦並不自一個極性連續地延伸至另一極性。
根據例示性實施例，nFET電晶體中之功函數設定金屬4706在組成及/或厚度方面不同於pFET電晶體中之功函數設定金屬5006，且反之亦然。舉例而言，為了使用說明性非限制性實例，nFET電晶體中之功函數設定金屬4706及pFET電晶體中之功函數設定金屬5006兩者皆可包括TiAlC。然而，pFET中之TiAlC的厚度較佳地小於nFET中之TiAlC的厚度。此外，當用作pFET功函數設定金屬時，TiAlC中之Al的濃度較佳地低於當其用作nFET功函數設定金屬時的濃度。在另一非限制性實例中，可採用TiN/TiAlC/TiN作為nFET電晶體中之功函數設定金屬4706及pFET電晶體中之功函數設定金屬5006兩者。然而，當用作nFET電晶體中之功函數設定金屬4706時，可實施0.5 nm TiN/3 nm TiAlC/3 nm TiN，而當用作pFET電晶體中之功函數設定金屬5006時，可實施5 nm TiN/2 nm TiAlC/4 nm TiN。
合適之低電阻填充金屬5008包括但不限於W、Co、Ru及/或Al。低電阻填充金屬5008可使用包括但不限於CVD、ALD、PVD、濺鍍、電鍍、蒸發、離子束沈積、電子束沈積、雷射輔助沈積、化學溶液沈積等製程或製程之組合來沈積。
根據上文所描述之例示性實施例，pFET替代金屬閘極包括安置於裝置堆疊204a之主動層208a上(在晶圓202之pFET區中)的界面層4401、在界面層4401上方包圍主動層208a之閘極介電質4402，及安置於閘極介電質4402上之在環繞式閘極組態中包圍主動層208a中之各者之一部分的閘極電極5002。閘極電極5002包括安置於閘極介電質4402上之功函數設定金屬5006中的至少一者，及安置於功函數設定金屬5006上之可選(低電阻)填充金屬5008。
如圖50A至圖50C中所展示，所沈積pFET閘極電極5002在晶圓202之nFET區上方延伸。然而，接下來執行pFET閘極電極5002之凹陷以自晶圓202之nFET區移除覆蓋層。亦即，如圖51A (Y橫截面圖)、圖51B (X1橫截面圖)及圖51C (X2橫截面圖)所展示，pFET閘極電極5002使用諸如化學機械研磨或反應性離子蝕刻之製程向下凹陷至nFET閘極電極4702。
如圖51A至圖51C中所展示，nFET閘極電極4702直接接觸pFET閘極電極5002。然而，值得注意地，nFET閘極電極4702及pFET閘極電極5002相對於彼此處於非豎直重疊位置，且因此並不自nFET連續地延伸至pFET。從另一角度來看，nFET閘極電極4702及pFET閘極電極5002具有單一且連續的一對豎直鄰接/直接接觸側壁(參見例如圖51A中之pFET閘極電極5002之側壁A及nFET閘極電極4702之側壁B)。值得注意地，由於其並不重疊，因此pFET閘極電極5002獨有地存在於側壁A之與側壁B相對之一側(A)，且nFET閘極電極4702獨有地存在於側壁B之與側壁A相對之一側(B)。若nFET閘極電極4702或pFET閘極電極5002中之材料中的任一者彼此豎直地重疊，則情況將並非如此，因為此將導致豎直接面及水平接面兩者。
此外，如例如圖51B至圖51C中所展示，pFET電晶體及nFET電晶體各自包括在pFET閘極電極5002及nFET閘極電極4702之相對側上的源極/汲極區222p及222n，及分別互連源極/汲極區222p及222n之主動層208a及208b的堆疊。值得注意地，pFET閘極電極5002及nFET閘極電極4702分別在環繞式閘極組態中包圍主動層208a及208b中之各者之一部分，其增強裝置效能。在pFET電晶體中，閘極介電質3402及閘極介電質蓋3404兩者在pFET閘極電極5002之下安置於主動層208a之堆疊上。在nFET電晶體中，閘極介電質4402在nFET閘極電極4702之下安置於主動層208b之堆疊上。因此，閘極介電質蓋3404僅存在於pFET電晶體中。
儘管已在本文中描述本發明之說明性實施例，但應理解，本發明不限於彼等精確實施例，且可在不脫離本發明之範圍的情況下藉由熟習此項技術者進行各種其他改變及修改。
202:晶圓 204a:第一裝置堆疊 204b:第二裝置堆疊 206a:犧牲層 206b:犧牲層 208a:主動層 208b:主動層 210:淺溝槽隔離區 212:犧牲閘極氧化物 214:犧牲閘極硬遮罩 216:犧牲閘極 218:介電間隔件 220:內部間隔件 222n:nFET源極/汲極區 222p:pFET源極/汲極區 224:層間介電質 226:pFET區 228:nFET區 302:微影堆疊 700:放大圖 701:第一界面層 702:第一閘極介電質 704:第一閘極介電質蓋 706:第一犧牲占位器 710:偶極層 902:硬遮罩 1002:微影堆疊 1800:放大圖 1801:第二界面層 1802:第二閘極介電質 1804:第二閘極介電質蓋 1806:第二犧牲占位器 1810:偶極層 2102:nFET閘極電極 2104:放大圖 2106:功函數設定金屬 2108:低電阻填充金屬 2502:pFET閘極電極 2504:放大圖 2506:功函數設定金屬 2508:低電阻填充金屬 2802:遮蔽層 2902:微影堆疊 3400:放大圖 3401:第一界面層 3402:第一閘極介電質 3404:第一閘極介電質蓋 3406:第一犧牲占位器 3410:偶極層 3602:硬遮罩 3702:微影堆疊 4400:放大圖 4401:第二界面層 4402:第二閘極介電質 4404:第二閘極介電質蓋 4406:第二犧牲占位器 4410:偶極層 4702:nFET閘極電極 4704:放大圖 4706:功函數設定金屬 4708:低電阻填充金屬 5002:pFET閘極電極 5004:放大圖 5006:功函數設定金屬 5008:低電阻填充金屬
圖1為繪示根據本發明之實施例的本發明半導體裝置之總體佈局及圖式中所展示之Y、X1及X2橫截面圖之定向的自上而下圖；
圖2A為Y橫截面圖，圖2B為X1橫截面圖，且圖2C為X2橫截面圖，其繪示根據本發明之實施例的已形成於晶圓上之至少(第一)裝置堆疊及(第二)裝置堆疊(各第一/第二裝置堆疊具有交替之犧牲層及主動層)、已在第一/第二裝置堆疊之間形成於晶圓中之淺溝槽隔離區、已形成於第一/第二裝置堆疊上之犧牲閘極氧化物、已使用犧牲閘極硬遮罩形成於第一/第二裝置堆疊上之犧牲閘極、已沿著犧牲閘極硬遮罩及犧牲閘極形成之介電間隔件、已沿著犧牲層形成之內部間隔件、已沿著犧牲層及主動層形成於犧牲閘極之相對側上之nFET及pFET源極/汲極區以及已沈積至半導體裝置結構上之層間介電質；
圖3A為Y橫截面圖，圖3B為X1橫截面圖，且圖3C為X2橫截面圖，其繪示根據本發明之實施例的已用於在第一裝置堆疊上方選擇性地打開犧牲閘極硬遮罩之微影堆疊；
圖4A為Y橫截面圖，圖4B為X1橫截面圖，且圖4C為X2橫截面圖，其繪示根據本發明之實施例的已自第一裝置堆疊選擇性移除之犧牲閘極；
圖5A為Y橫截面圖，圖5B為X1橫截面圖，且圖5C為X2橫截面圖，其繪示根據本發明之實施例的亦已自第一裝置堆疊選擇性移除之犧牲閘極氧化物；
圖6A為Y橫截面圖，圖6B為X1橫截面圖，且圖6C為X2橫截面圖，其繪示根據本發明之實施例的已選擇性移除之第一裝置堆疊中之犧牲層；
圖7A為Y橫截面圖，圖7B為X1橫截面圖，且圖7C為X2橫截面圖，其繪示根據本發明之實施例的已沈積至第一裝置堆疊之主動層上且包圍該等主動層之(第一)閘極介電質及(第一)閘極介電質蓋，及已沈積於第一閘極介電質/第一閘極介電質蓋上方之(第一)犧牲占位器；
圖8A為Y橫截面圖，圖8B為X1橫截面圖，且圖8C為X2橫截面圖，其繪示根據本發明之實施例的已向下凹陷至第一閘極介電質蓋之第一犧牲占位器；
圖9A為Y橫截面圖，圖9B為X1橫截面圖，且圖9C為X2橫截面圖，其繪示根據本發明之實施例的已沈積至晶圓之nFET區中之第一閘極介電質蓋上及晶圓之pFET區中之犧牲占位器上的硬遮罩；
圖10A為Y橫截面圖，圖10B為X1橫截面圖，且圖10C為X2橫截面圖，其繪示根據本發明之實施例的已形成於硬遮罩上之微影堆疊；
圖11A為Y橫截面圖，圖11B為X1橫截面圖，且圖11C為X2橫截面圖，其繪示根據本發明之實施例的已用於在第二裝置堆疊上方選擇性打開硬遮罩之微影堆疊，及已用於在第二裝置堆疊上方打開第一閘極介電質及第一閘極介電質蓋之(圖案化)硬遮罩；
圖12A為Y橫截面圖，圖12B為X1橫截面圖，且圖12C為X2橫截面圖，其繪示根據本發明之實施例的已自第二裝置堆疊上方移除之犧牲閘極硬遮罩；
圖13A為Y橫截面圖，圖13B為X1橫截面圖，且圖13C為X2橫截面圖，其繪示根據本發明之實施例的已移除之犧牲閘極硬遮罩之任何剩餘部分；
圖14A為Y橫截面圖，圖14B為X1橫截面圖，且圖14C為X2橫截面圖，其繪示根據本發明之實施例的已自第二裝置堆疊上方移除之犧牲閘極；
圖15A為Y橫截面圖，圖15B為X1橫截面圖，且圖15C為X2橫截面圖，其繪示根據本發明之實施例的已自第二裝置堆疊選擇性移除之底層犧牲閘極氧化物；
圖16A為Y橫截面圖，圖16B為X1橫截面圖，且圖16C為X2橫截面圖，其繪示根據本發明之實施例的已移除之晶圓之nFET區中之第一閘極介電質及第一閘極介電質蓋之暴露部分；
圖17A為Y橫截面圖，圖17B為X1橫截面圖，且圖17C為X2橫截面圖，其繪示根據本發明之實施例的已選擇性移除之第二裝置堆疊中之犧牲層；
圖18A為Y橫截面圖，圖18B為X1橫截面圖，且圖18C為X2橫截面圖，其繪示根據本發明之實施例的已沈積至第二裝置堆疊之主動層上且包圍該等主動層之(第二)閘極介電質及(第二)閘極介電質蓋，及已沈積於第二閘極介電質/第二閘極介電質蓋上方之(第二)犧牲占位器；
圖19A為Y橫截面圖，圖19B為X1橫截面圖，且圖19C為X2橫截面圖，其繪示根據本發明之實施例的已執行之可靠性退火；
圖20A為Y橫截面圖，圖20B為X1橫截面圖，且圖20C為X2橫截面圖，其繪示根據本發明之實施例的已自晶圓之nFET區選擇性移除之第二犧牲占位器及第二閘極介電質蓋；
圖21A為Y橫截面圖，圖21B為X1橫截面圖，且圖21C為X2橫截面圖，其繪示根據本發明之實施例的已形成於第二閘極介電質上的在環繞式閘極組態中包圍第二裝置堆疊中之主動層中之各者之一部分的(nFET)閘極電極；
圖22A為Y橫截面圖，圖22B為X1橫截面圖，且圖22C為X2橫截面圖，其繪示根據本發明之實施例的已向下凹陷至第一犧牲占位器之nFET閘極電極及第二閘極介電質；
圖23A為Y橫截面圖，圖23B為X1橫截面圖，且圖23C為X2橫截面圖，其繪示根據本發明之實施例的已選擇性移除之第一犧牲占位器；
圖24A為Y橫截面圖，圖24B為X1橫截面圖，且圖24C為X2橫截面圖，其繪示根據本發明之實施例的已移除之第二閘極介電質之暴露部分；
圖25A為Y橫截面圖，圖25B為X1橫截面圖，且圖25C為X2橫截面圖，其繪示根據本發明之實施例的已形成於第一閘極介電質/第一閘極介電質蓋上的在環繞式閘極組態中包圍第一裝置堆疊中之主動層中之各者之一部分的(pFET)閘極電極；
圖26A為Y橫截面圖，圖26B為X1橫截面圖，且圖26C為X2橫截面圖，其繪示根據本發明之實施例的已向下凹陷至nFET閘極電極之pFET閘極電極；
圖27A為Y橫截面圖，圖27B為X1橫截面圖，且圖27C為X2橫截面圖，其分別來自圖2A、圖2B及圖2C，根據替代實施例示出根據本發明之實施例的已在犧牲閘極之圖案化之後完全移除之犧牲閘極硬遮罩；
圖28A為Y橫截面圖，圖28B為X1橫截面圖，且圖28C為X2橫截面圖，其示出根據本發明之實施例的已形成於犧牲閘極上之遮蔽層；
圖29A為Y橫截面圖，圖29B為X1橫截面圖，且圖29C為X2橫截面圖，其繪示根據本發明之實施例的已形成於晶圓之nFET區上方之遮蔽層上的微影堆疊；
圖30A為Y橫截面圖，圖30B為X1橫截面圖，且圖30C為X2橫截面圖，其繪示根據本發明之實施例的已用於在第一裝置堆疊上方選擇性打開遮蔽層及犧牲閘極之微影堆疊；
圖31A為Y橫截面圖，圖31B為X1橫截面圖，且圖31C為X2橫截面圖，其繪示根據本發明之實施例的在圖案化已移除之遮蔽層及犧牲閘極之後的微影堆疊之剩餘部分；
圖32A為Y橫截面圖，圖32B為X1橫截面圖，且圖32C為X2橫截面圖，其繪示根據本發明之實施例的已自第一裝置堆疊選擇性移除之犧牲閘極氧化物；
圖33A為Y橫截面圖，圖33B為X1橫截面圖，且圖33C為X2橫截面圖，其繪示根據本發明之實施例的已選擇性移除之第一裝置堆疊中之犧牲層；
圖34A為Y橫截面圖，圖34B為X1橫截面圖，且圖34C為X2橫截面圖，其繪示根據本發明之實施例的已沈積至第一裝置堆疊之主動層上且包圍該等主動層之(第一)閘極介電質及(第一)閘極介電質蓋，及已沈積於第一閘極介電質/第一閘極介電質蓋上方之(第一)犧牲占位器；
圖35A為Y橫截面圖，圖35B為X1橫截面圖，且圖35C為X2橫截面圖，其繪示根據本發明之實施例的已向下凹陷至第一閘極介電質蓋之第一犧牲占位器；
圖36A為Y橫截面圖，圖36B為X1橫截面圖，且圖36C為X2橫截面圖，其繪示根據本發明之實施例的已沈積至晶圓之nFET區中之第一閘極介電質蓋上及晶圓之pFET區中之第一犧牲占位器上的硬遮罩；
圖37A為Y橫截面圖，圖37B為X1橫截面圖，且圖37C為X2橫截面圖，其繪示根據本發明之實施例的已形成於硬遮罩上之微影堆疊；
圖38A為Y橫截面圖，圖38B為X1橫截面圖，且圖38C為X2橫截面圖，其繪示根據本發明之實施例的已用於在第二裝置堆疊上方選擇性打開硬遮罩之微影堆疊，及已用於在第二裝置堆疊上方打開第一閘極介電質及第一閘極介電質蓋之(圖案化)硬遮罩；
圖39A為Y橫截面圖，圖39B為X1橫截面圖，且圖39C為X2橫截面圖，其繪示根據本發明之實施例的已移除之第二裝置堆疊上方之剩餘遮蔽層，以及底層犧牲閘極；
圖40A為Y橫截面圖，圖40B為X1橫截面圖，且圖40C為X2橫截面圖，其繪示根據本發明之實施例的已自第二裝置堆疊移除之犧牲閘極氧化物；
圖41A為Y橫截面圖，圖41B為X1橫截面圖，且圖41C為X2橫截面圖，其繪示根據本發明之實施例的已移除之晶圓之nFET區中之第一閘極介電質之暴露部分；
圖42A為Y橫截面圖，圖42B為X1橫截面圖，且圖42C為X2橫截面圖，其繪示根據本發明之實施例的已移除之剩餘硬遮罩及晶圓之nFET區中之第一閘極介電質蓋之暴露部分；
圖43A為Y橫截面圖，圖43B為X1橫截面圖，且圖43C為X2橫截面圖，其繪示根據本發明之實施例的已選擇性移除之第二裝置堆疊中之犧牲層；
圖44A為Y橫截面圖，圖44B為X1橫截面圖，且圖44C為X2橫截面圖，其繪示根據本發明之實施例的已沈積至第二裝置堆疊之主動層上且包圍該等主動層之(第二)閘極介電質及(第二)閘極介電質蓋，及已沈積於第二閘極介電質/第二閘極介電質蓋上方之(第二)犧牲占位器；
圖45A為Y橫截面圖，圖45B為X1橫截面圖，且圖45C為X2橫截面圖，其繪示根據本發明之實施例的已執行之可靠性退火；
圖46A為Y橫截面圖，圖46B為X1橫截面圖，且圖46C為X2橫截面圖，其繪示根據本發明之實施例的已自晶圓之nFET區選擇性移除之第二犧牲占位器及第二閘極介電質蓋；
圖47A為Y橫截面圖，圖47B為X1橫截面圖，且圖47C為X2橫截面圖，其繪示根據本發明之實施例的已形成於第二閘極介電質上之在環繞式閘極組態中包圍第二裝置堆疊中之主動層中之各者之一部分的(nFET)閘極電極；
圖48A為Y橫截面圖，圖48B為X1橫截面圖，且圖48C為X2橫截面圖，其繪示根據本發明之實施例的已向下凹陷至第一犧牲占位器之nFET閘極電極及第二閘極介電質；
圖49A為Y橫截面圖，圖49B為X1橫截面圖，且圖49C為X2橫截面圖，其繪示根據本發明之實施例的已選擇性移除之第一犧牲占位器，接著為已移除之第二閘極介電質之暴露部分；
圖50A為Y橫截面圖，圖50B為X1橫截面圖，且圖50C為X2橫截面圖，其繪示根據本發明之實施例的已形成於第一閘極介電質/第一閘極介電質蓋上的在環繞式閘極組態中包圍第一裝置堆疊中之主動層中之各者之一部分的(pFET)閘極電極；及
圖51A為Y橫截面圖，圖51B為X1橫截面圖，且圖51C為X2橫截面圖，其繪示根據本發明之實施例的已向下凹陷至nFET閘極電極之pFET閘極電極。
202:晶圓
204a:第一裝置堆疊
206a:犧牲層
208a:主動層
212:犧牲閘極氧化物
214:犧牲閘極硬遮罩
216:犧牲閘極
218:介電間隔件
220:內部間隔件
222p:pFET源極/汲極區
224:層間介電質

Claims (5)

  1. 一種製造一半導體裝置之方法，該方法包含：在一晶圓上形成至少一第一極性之一第一電晶體及一第二極性之一第二電晶體，其中該第一電晶體包含一第一閘極電極，其中該第二電晶體包含一第二閘極電極，且其中該第一閘極電極及該第二閘極電極具有一單對豎直鄰接側壁，其中該形成包含：在一晶圓上形成至少一第一裝置堆疊及一第二裝置堆疊，其中該第一裝置堆疊及該第二裝置堆疊各自包含交替之主動層及犧牲層；使用一犧牲硬遮罩在該第一裝置堆疊及該第二裝置堆疊上方形成一犧牲閘極；在該第一裝置堆疊上方選擇性地打開該犧牲閘極硬遮罩；自該第一裝置堆疊選擇性地移除該犧牲閘極及該等犧牲層；在該第一裝置堆疊之該等主動層上形成一第一閘極介電質；在該第一閘極介電質上方沈積一第一犧牲占位器；自該第二裝置堆疊上方移除該犧牲閘極硬遮罩；自該第二裝置堆疊選擇性地移除該犧牲閘極及該等犧牲層；在該第二裝置堆疊之該等主動層上形成一第二閘極介電質；在該第二閘極介電質上方沈積一第二犧牲占位器；執行一可靠性退火；移除該第二犧牲占位器；在該第二閘極介電質上方形成包圍該第二裝置堆疊中之該等主動層中之各者之一部分的該第二閘極電極； 移除該第一犧牲占位器；及在該第一閘極介電質上方形成包圍該第一裝置堆疊中之該等主動層中之各者之一部分的該第一閘極電極。
  2. 如請求項1之方法，其中該單對豎直鄰接側壁包含該第一閘極電極之直接接觸該第二閘極電極之一側壁B的一側壁A，其中該第一閘極電極獨有地存在於該側壁A之與該側壁B相對之一側，且其中該第二閘極電極獨有地存在於該側壁B之與該側壁A相對之一側。
  3. 如請求項1之方法，其中該第一犧牲占位器及該第二犧牲占位器各自由選自由以下組成之群組的一材料形成：多晶矽、非晶矽及其組合。
  4. 一種製造一半導體裝置之方法，該方法包含：在一晶圓上形成至少一第一極性之一第一電晶體及一第二極性之一第二電晶體，其中該第一電晶體包含一第一閘極電極，其中該第二電晶體包含一第二閘極電極，且其中該第一閘極電極及該第二閘極電極具有一單對豎直鄰接側壁，其中該形成包含：在一晶圓上形成至少一第一裝置堆疊及一第二裝置堆疊，其中該第一裝置堆疊及該第二裝置堆疊各自包含交替之主動層及犧牲層；使用一犧牲閘極硬遮罩在該第一裝置堆疊及該第二裝置堆疊上方形成一犧牲閘極；完全移除該犧牲閘極硬遮罩；在該犧牲閘極上形成一遮蔽層； 在該第一裝置堆疊上方選擇性地打開該遮蔽層及該犧牲閘極；自該第一裝置堆疊選擇性地移除該等犧牲層；在該第一裝置堆疊之該等主動層上形成一第一閘極介電質；在該第一閘極介電質上方沈積一第一犧牲占位器；自該第二裝置堆疊上方移除該遮蔽層及該犧牲閘極；自該第二裝置堆疊選擇性地移除該等犧牲層；在該第二裝置堆疊之該等主動層上形成一第二閘極介電質；在該第二閘極介電質上方沈積一第二犧牲占位器；執行一可靠性退火；移除該第二犧牲占位器；在該第二閘極介電質上方形成包圍該第二裝置堆疊中之該等主動層中之各者之一部分的該第二閘極電極；移除該第一犧牲占位器；及在該第一閘極介電質上方形成包圍該第一裝置堆疊中之該等主動層中之各者之一部分的該第一閘極電極。
  5. 如請求項4之方法，其中第一犧牲占位器及該第二犧牲占位器各自由選自由以下組成之群組的一材料形成：多晶矽、非晶矽及其組合，且其中該遮蔽層由非晶矽形成。
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