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TW201806008A - 半導體裝置及其形成方法 - Google Patents

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TW201806008A
TW201806008A TW106114255A TW106114255A TW201806008A TW 201806008 A TW201806008 A TW 201806008A TW 106114255 A TW106114255 A TW 106114255A TW 106114255 A TW106114255 A TW 106114255A TW 201806008 A TW201806008 A TW 201806008A
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semiconductor fin
dummy gate
semiconductor
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張哲誠
林志翰
曾鴻輝
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台灣積體電路製造股份有限公司
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Abstract

本發明實施例提供一種半導體裝置的形成方法，包括：形成第一虛設閘極堆疊及第二虛設閘極堆疊於半導體鰭上方。藉由位於第一虛設閘極堆疊與第二虛設閘極堆疊之間的開口暴露半導體鰭的一部分。該方法更包括蝕刻半導體鰭的該部分以延伸開口至半導體鰭之中。在半導體鰭的俯視圖中，半導體鰭的材料包圍開口。該方法更包括磊晶生長源極/汲極區於開口中之半導體鰭的該部分上。

Description

半導體裝置及其形成方法
本發明實施例係關於半導體裝置及其形成方法。
隨著積體電路(integrated circuits,IC)的微縮化及對積體電路(IC)的速度要求越來越高，電晶體需要在尺寸越來越小的情況下具有更高的驅動電流。因此，發展了鰭式場效電晶體(Fin field-effect transistors,FinFET)。在典型的FinFET中，形成垂直的鰭結構於基底上方。此垂直的鰭結構用以在橫向形成源極/汲極區以及在鰭中形成通道區。在形成FinFET的垂直方向中，形成閘極於鰭的通道區上方。隨後，可形成層間介電質(inter-layer dielectric,ILD)及複數個互連層於FinFET上方。
在目前的電子應用中，例如智能手機、PDA、筆記本電腦等，皆期望具有低功率及高速電路。相較於傳統的基底/鰭材料(例如，矽)，其他半導體材料(例如：鍺、矽鍺或其它III族/IV族/V族元素)具有較高的遷移率(mobility)及較低的有效質量，其有益於場效電晶體(Field-Effect-Transistors,FET)的驅動電流。因此，這些其他半導體材料對於下一代的FET是前景看好的材料。
根據一實施例，本發明提供一種半導體裝置的形成方法，包括：形成第一虛設閘極堆疊及第二虛設閘極堆疊於半導體鰭上方。藉由位於第一虛設閘極堆疊與第二虛設閘極堆疊之間的開口暴露半導體鰭的一部分。該方法更包括蝕刻半導體鰭的該部分以延伸開口至半導體鰭之中。在半導體鰭的俯視圖中，半導體鰭的材料包圍開口。該方法更包括磊晶生長源極/汲極區於開口中之半導體鰭的該部分上。
根據另一實施例，本發明提供一種半導體裝置的形成方法，包括：形成第一虛設閘極堆疊於介於第一半導體鰭與第二半導體鰭之間的隔離區上方。第一虛設閘極堆疊從該第一半導體鰭的側壁上方延伸至該第二半導體鰭的側壁上方，且沿著第一半導體鰭的縱向尺寸之第一線延伸穿過第一半導體鰭與第二半導體鰭。該方法更包括：蝕刻第一開口於第一半導體鰭中，第一半導體鰭相鄰於第一虛設閘極堆疊；蝕刻第二開口於第二半導體鰭中，第二半導體鰭相鄰於第一虛設閘極堆疊；磊晶生長第一源極/汲極區於第一半導體鰭上之第一開口中；磊晶生長第二源極/汲極區於第二半導體鰭上之第二開口中；以及將該第一虛設閘極堆疊置換成一第一取代閘極堆疊。
根據又一實施例，本發明提供一種半導體裝置，包括：第一半導體鰭，從半導體基底向上延伸；第一閘極堆疊，在半導體裝置的第一剖面圖中，位於第一半導體鰭的側壁上方，並沿著第一半導體鰭的側壁延伸；以及源極/汲極區，相鄰於第一閘極堆疊。在半導體裝置的俯視圖中，第一半導體鰭 的材料至少包圍源極/汲極區的底部。該裝置更包括：第一介電層，位於源極/汲極區上方；第一源極/汲極接觸件，延伸穿過第一介電層並電性連接至源極/汲極區；第二介電層，位於第一介電層及第一閘極堆疊上方；以及閘極接觸件，延伸穿過第二介電層並電性連接至第一閘極堆疊。
30‧‧‧鰭式場效電晶體(FinFET)
32‧‧‧半導體基底
36‧‧‧半導體鰭
38‧‧‧隔離區
40‧‧‧閘極介電質
42‧‧‧閘極電極
44‧‧‧源極/汲極區
46‧‧‧源極/汲極區
50‧‧‧基底
50A‧‧‧第一區
50B‧‧‧第二區
52‧‧‧半導體鰭
52A‧‧‧邊緣
53‧‧‧硬罩幕
53A‧‧‧氧化矽層
53B‧‧‧氮化矽層
54‧‧‧隔離區
55A‧‧‧溝槽
55B‧‧‧溝槽
56‧‧‧鰭
57‧‧‧第一光阻
58‧‧‧虛設介電層
59‧‧‧第二光阻
60‧‧‧虛設閘極層
62‧‧‧罩幕層
66‧‧‧開口
70‧‧‧虛設閘極堆疊
70A‧‧‧虛設閘極堆疊
72‧‧‧罩幕
76‧‧‧虛設閘極堆疊
76A‧‧‧虛設閘極堆疊
78‧‧‧罩幕
80‧‧‧閘極間隔物
82‧‧‧磊晶源極/汲極區
84‧‧‧磊晶源極/汲極區
88‧‧‧層間介電質
90‧‧‧凹槽
92‧‧‧閘極介電層
94‧‧‧閘極電極
95‧‧‧取代閘極堆疊
95A‧‧‧功能閘極堆疊
95B‧‧‧虛設閘極堆疊
96‧‧‧閘極介電層
98‧‧‧閘極電極
99‧‧‧取代閘極堆疊
99A‧‧‧功能閘極堆疊
99B‧‧‧虛設閘極堆疊
100‧‧‧層間介電質
102‧‧‧接觸件
104‧‧‧接觸件
106‧‧‧接觸件
108‧‧‧接觸件
W1‧‧‧寬度
W2‧‧‧寬度
H1‧‧‧高度
H2‧‧‧高度
L1‧‧‧臨界尺寸(CD)
L2‧‧‧臨界尺寸(CD)
200‧‧‧裝置
202‧‧‧半導體材料
204‧‧‧絕緣材料
206‧‧‧磊晶源極/汲極區
206A‧‧‧頂表面
102‧‧‧接觸件
104‧‧‧接觸件
208‧‧‧源極/汲極接觸件
A-A‧‧‧剖面
B-B‧‧‧剖面
x‧‧‧方向
y‧‧‧方向
3A-3A‧‧‧虛線
3B-3B‧‧‧虛線
5A-5A‧‧‧虛線
5B-5B‧‧‧虛線
8A-8A‧‧‧虛線
8B-8B‧‧‧虛線
10A-10A‧‧‧虛線
10B-10B‧‧‧虛線
以下將配合所附圖式詳述本揭露之實施例，應注意的是，依照工業上的標準實施，以下圖示並未按照比例繪製，事實上，可能任意的放大或縮小元件的尺寸以便清楚表現出本揭露的特徵。而在說明書及圖式中，除了特別說明外，同樣或類似的元件將以類似的符號表示。
第1圖係根據一些實施例，半導體裝置的透視圖。
第2、3A、3B、4、5A、5B、6、7A、7B、8A、8B、9A、9B、10A、10B、11A、11B、12、13A、13B、14A、14B、15A及15B係根據一些實施例，製造半導體裝置之各個中間階段的剖面圖及俯視圖。
第15C圖顯示半導體裝置的剖面圖。
第16A、16B、17A、17B、18A、18B、19A及19B圖係根據一些實施例，製造半導體裝置之各個中間階段的剖面圖及俯視圖。
應當理解，以下提供許多不同的實施方法或是例子來實行各種實施例之不同特徵。以下描述具體的元件及其排列的例子以闡述本揭露。當然這些僅是例子且不該以此限定本 揭露的範圍。例如，元件的尺寸並不限定於所揭露的範圍或數值，而是取決於製程條件及/或裝置所期望的性質。此外，在描述中提及第一個元件形成於第二個元件上時，其可以包括第一個元件與第二個元件直接接觸的實施例，也可以包括有其他元件形成於第一個與第二個元件之間的實施例，其中第一個元件與第二個元件並未直接接觸。為簡化及清楚起見，各種特徵可任意繪製成不同尺寸。
此外，其中可能用到與空間相關的用詞，像是“在…下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，這些關係詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係。這些空間關係詞包括使用中或操作中的裝置之不同方位，以及圖示中所描述的方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則其中使用的空間相關形容詞也可相同地照著解釋。在說明書中，”大致上”係用於解釋由例如各種製造製程的限制所造成的數學精確度之偏差。
各種實施例提供一或多個下列非限制的優點：源極/汲極磊晶面的改善；虛設主動區切割圖案；增進的源極/汲極接觸開口著陸製程容許範圍(landing process window)，較少的短通道效應；較少的源極/汲極接觸蝕刻製程負載需求；增進的可靠性；減少的漏電流；及增進的產率。
第1圖顯示鰭式場效電晶體(fin field effect transistor,FinFET)30之實例的三維視圖。FinFET 30包括在半導體基底32上的半導體鰭36。基底32包括隔離區38，且鰭36從 相鄰的隔離區38之間突出。閘極介電質40沿著鰭36的側壁並位於鰭36的頂表面上方，且閘極電極42位於閘極介電質40上方。閘極介電質40及閘極電極42組成閘極堆疊於FinFET 30之中。鰭36被閘極介電質40/閘極電極42覆蓋的部分可被稱為FinFET 30的通道區。源極/汲極區44及46設置在相對於閘極介電質40和閘極電極42的相對側。剖面A-A係橫跨FinFET 30的通道、閘極介電質40及閘極電極42。剖面B-B垂直於剖面A-A，並沿著鰭36的縱軸且在例如源極/汲極區44及46之間的電流流動方向上。為了清楚起見，隨後的圖式係指這些參考剖面圖。
第2、3A、3B、4、5A、5B、6、7A、7B、8A、8B、9A、9B、10A、10B、11A、11B、12、13A、13B、14A、14B、15A、15B、15C、16A、16B、17A、17B、18A、18B、19A及19B圖係根據一例示性實施例，製造FinFET的中間階段的剖面圖及俯視圖。第2圖顯示除了多重FinFET之外的第1圖所示之參考剖面A-A。在第3A、3B、5A、5B、7A、7B、8A、8B、9A、9B、10A、10B、11A、11B、12、13A、13B、15A、15B、16A、16B、17A、17B、18A、18B、19A及19B圖中，結尾以”A”標記的圖式係沿著類似剖面A-A所繪示；結尾以”B”標記的圖式係沿著類似剖面B-B所繪示。第4、6、14A及14B係根據一例示性實施例，繪示多重FinFET的俯視圖。第15C圖繪示沿著類似剖面B-B所截取的裝置之剖面圖。
第2圖繪示基底50。基底50可為半導體基底，例如塊狀半導體、絕緣體上半導體(semiconductor-on-insulator,SOI)基底等，其可為摻雜(例如：以p型或n型摻雜劑摻雜)或未摻 雜。基底50可為晶圓，例如矽晶圓。一般而言，SOI基底包括形成於絕緣層上之半導體材料的層。絕緣層可為例如：埋藏氧化物(buried oxide,BOX)層、氧化矽層等。提供絕緣層於基底上，通常為矽或玻璃基底。亦可使用其他基底，例如多層或梯度基底。在一些實施例中，基底50的半導體材料可包括矽；鍺；包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦之化合物半導體；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP之合金半導體；或上述之組合。
基底50具有第一區50A及第二區50B。第一區50A可以用於形成n型裝置，例如：NMOS電晶體(例如：n型FinFET)。第一區50B可以用於形成p型裝置，例如：PMOS電晶體(例如：p型FinFET)。雖然第2圖顯示第一區50A與第二區5B為相鄰，但是根據裝置之設計，可在第一區50A與第二區50B之間設置任意數量的特徵(例如：其他主動裝置、隔離區、被動裝置等)。
進一步地，如第2圖所示，可設置硬罩幕53於基底50上方。硬罩幕可包括一或多個氧化層(例如：氧化矽層53A)及/或氮化層(例如：氮化矽層53B)，以在隨後的製程步驟之圖案化期間減少對底層基底50的損壞。可使用任何合適的沉積製程來形成硬罩幕53，例如：原子層沉積(atomic layer deposition,ALD)、化學氣相沉積(chemical vapor deposition,CVD)、高密度電漿化學氣相沉積(high density plasma CVD,HDP-CVD)、物理氣相沉積(physical vapor deposition,PVD)等。
第3A、3B、4、5A、5B、6、7A及7B繪示基底50的圖案化以形成半導體鰭52(參見第7A及7B圖)。為了隨後形成的隔離區，在半導體鰭52之間定義溝槽55A及55B(參見第7A及7B圖)。在一實施例中，圖案化基底50包括微影及蝕刻之組合。圖案化基底50可包括多重微影及蝕刻步驟。舉例而言，首先參考第3A和3B圖，在形成硬罩幕53之後，可毯覆地沉積光阻材料於硬罩幕53上方。接著，可藉由使用光罩將光阻材料曝光以使光阻材料圖案化。接著，可根據使用正型或負型光阻以移除光阻之曝光或未曝光部分。所得的圖案化光阻材料在第3A及3B中係繪示為第一光阻57。接著，可使用蝕刻製程將第一光阻57的圖案轉移至硬罩幕53，以在硬罩幕53中定義溝槽55A。第一光阻57的圖案在剖面A-A(參見第3A圖)中可定義溝槽55A，而在剖面B-B(參見第3B圖)中不會定義任何溝槽。
舉例而言，第4圖顯示第一光阻57的圖案已被轉移至硬罩幕53後之硬罩幕53的俯視圖。在第4圖中，由第3A圖提供的剖面圖是沿著虛線3A-3A所截取，而由第3B圖提供的剖面圖是沿著虛線3B-3B所截取。如第4圖所示，溝槽55A的長度可在x方向上延伸，其可大致平行於第3B圖的剖面B-B。溝槽55A的寬度W1可在y方向上延伸，其可大致上平行於第3A圖的剖面A-A。在一些實施例中，每個溝槽55A在y方向上的寬度W1可以為約10nm至約1μm。在其他實施例中，寬度W1可為不同的尺寸。
舉例而言，將第一光阻57的圖案轉移至硬罩幕53 之後，於灰化及/或濕剝除製程中移除第一光阻57。隨後，在第5A和5B圖中，形成第二光阻59於硬罩幕53上方並將其圖案化。例如，可毯覆地沉積光阻材料於硬罩幕53上方。毯覆性沉積製程可為非共形製程(non-conformal process)，且可沉積光阻材料以填充溝槽55A(參見第5A圖)。接著，可藉由使用光罩將光阻材料曝光以使光阻材料圖案化。接著，可根據使用正型或負型光阻以移除光阻之曝光或未曝光部分。所得的圖案化光阻材料在第5A及5B中係繪示為第二光阻59。接著，可使用蝕刻製程將第二光阻59的圖案轉移至硬罩幕53，以在硬罩幕53中定義溝槽55B。第二光阻59的圖案在剖面B-B(參見第5B圖)中可定義溝槽55B，而在剖面A-A(參見第5A圖)中不會定義任何額外的溝槽。
舉例而言，第6圖顯示第二光阻59的圖案已被轉移至硬罩幕53後之硬罩幕53的俯視圖。在第6圖中，由第5A圖提供的剖面圖是沿著虛線5A-5A所截取，而由第5B圖提供的剖面圖是沿著虛線5B-5B所截取。如第5圖所示，溝槽55B的長度可在y方向上延伸，其可大致平行於第5A圖的剖面A-A。溝槽55B的長度亦可大致垂直於溝槽55A的長度。溝槽55B的寬度W2可在x方向上延伸，其可大致上平行於第5B圖的剖面B-B。在一些實施例中，每個溝槽55B在x方向上的寬度W2可小於每個溝槽55A在y方向上的寬度W1。例如，寬度W2可為約2nm至約30nm。在其他實施例中，寬度W1可為不同的尺寸。進一步地，寬度W2可小於隨後形成之虛設閘極結構(例如虛設閘極70，參見第11B圖)的相應寬度(例如，在x方向上)。例如，在將第二 光阻59的圖案轉移至硬罩幕53之後，於灰化及/或濕剝除製程中移除第二光阻59。
隨後，如第7A及7B圖所示，在蝕刻製程期間，使用硬罩幕53作為圖案化罩幕，將溝槽55A及55B圖案化至底層基底50之中。基底50的蝕刻可包括合適的蝕刻製程，例如：反應離子蝕刻(reactive ion etch,RIE)、中性束蝕刻(neutral beam etch,NBE)等或上述之組合。蝕刻可為各向異性(anisotropic)。例如，隨後於灰化及/或濕剝除製程中移除光阻。因此，形成鰭52。鰭52從相鄰溝槽55A與55B之間的基底50向上延伸。如上所述，第7A及7B圖顯示垂直剖面圖。因此，溝槽55A及55B的寬度亦可為大致垂直。此外，溝槽55A的寬度W1(例如，在剖面A-A中的相鄰鰭52之間)可大於溝槽55B的寬度W2(例如，在剖面B-B中的相鄰鰭52之間)。寬度的差異可至少部分地透過如上所述之多重步驟微影製程來實現。
在一實施例中，鰭52延伸於基底50上方至約5nm至約200nm的高度H1。在一實施例中，每個鰭52可為足夠長，以允許在後續的製程步驟中，形成多個虛設閘極堆疊在每個鰭52上。例如，在剖面B-B中(參見第1圖)每個鰭52的臨界尺寸(critical dimension,CD)L1可為約5nm至約20nm，其中CD L1係從鰭52的第一側壁測量至相鄰鰭52之相應的第一側壁。在其他實施例中，鰭52可具有不同的尺寸。
在第8A及8B圖中，形成絕緣材料於相鄰的鰭52之間，以形成隔離區54於溝槽55A及55B中(參見第3A和3B圖)。隔離區54的絕緣材料可為氧化物，例如：氧化矽、氮化物等或 其組合，且可藉由高密度電漿化學氣相沉積(HDP-CVD)、可流動CVD(flowable CVD,FCVD)(例如，於遠距電漿系統中基於CVD的材料沉積，並後固化(post curing)以使其轉換成諸如氧化物之另一材料)等或其組合來形成。可藉由使用任何合適的製程以形成其它絕緣材料。一旦形成絕緣材料，即可實行退火製程。在所示的實施例中，隔離區54包括藉由FCVD製程所形成的氧化矽。在一些實施例中，可形成隔離區54使其溢出溝槽55A和55B(參見第7A和7B圖)並且覆蓋鰭52的頂表面。隨後，諸如化學機械研磨(chemical mechanical polish,CMP)的平坦化製程可移除任何多餘的絕緣材料，並形成隔離區54的頂表面及鰭52的頂表面，隔離區54的頂表面及鰭52的頂表面為共平面。平坦化製程亦可從鰭52的頂表面移除罩幕53(參見第7A和7B圖)。在其它實施例中，可使用與平坦化不同的製程來移除罩幕53。
此外，在一些實施例中，在以絕緣材料填充溝槽55A和55B之前，隔離區54可包括形成於溝槽55A和55B(參見第7A和7B圖)的側壁和底表面上之共形襯層(未繪示)。在一些實施例中，襯層可包括半導體(例如矽)氮化物、半導體(例如矽)氧化物、熱半導體(例如矽)氧化物、半導體(例如矽)氮氧化物、高分子介電質及上述之組合等。襯層的形成可包括任何合適的方法，例如：原子層沉積(ALD)、化學氣相沉積(CVD)，高密度電漿化學氣相沉積(HDP-CVD)、物理氣相沉積(PVD)等。在此實施例中，襯層可在隔離區54的退火期間防止(或至少降低)半導體材料從鰭52(例如：Si及 /或Ge)擴散到周圍的隔離區54。
第9A和9B圖顯示隔離區54的凹陷以形成淺溝槽隔離區(shallow trench isolation,STI)54。如第9A圖所示，使隔離區54凹陷，使得第一區50A和第二區50B中的鰭56從相鄰的隔離區54之間沿著的剖面A-A突出(參見第1圖)。然而，如第9B圖所示，相鄰的鰭片52/56之間的隔離區54之至少一部分可不沿著剖面B-B(參見第1圖)凹陷。再者，隔離區54的頂表面可具有如圖所示之平面、凸面、凹面(例如碟形凹陷(dishing))或上述之組合。可藉由適當的蝕刻將隔離區54的頂表面形成為平面、凸面及/或凹面。可使用可接受的蝕刻製程使隔離區54凹陷，例如：使用對隔離區54的材料具有選擇性的蝕刻製程。舉例而言，可使用CERTAS®蝕刻(CERTAS® etch)或應用材料SICONI工具(Applied Materials SICONI tool)或稀釋的氫氟酸(dilute hydrofluoric,dHF)之化學氧化物移除。可形成罩幕層以選擇性地蝕刻溝槽55A(參見第7A圖)中的隔離區54，而不蝕刻溝槽55B(參見第7B圖)中隔離區54的至少一部分。
本領域具有通常知識者將容易理解，關於第2圖至第9B圖所描述的過程僅為如何形成鰭56的一個實例。在其他實施例中，可以形成介電層於基底50的頂表面上方；可以蝕刻溝槽使其穿過介電層；同質磊晶(homoepitaxial)結構可以在溝槽中磊晶生長；且可以使介電層凹陷，使得同質磊晶結構從介電層突出以形成鰭。在其他實施例中，可將異質磊晶(heteroepitaxial)結構用於鰭。舉例而言，第7A和7B圖中的 半導體條52可為凹陷，且可在它們的位置磊晶生長不同於半導體條52的材料。在另一個實施例中，可以形成介電層於基底50的頂表面上方；可以蝕刻溝槽使其穿過介電層；可以使用不同於基底50的材料在溝槽中磊晶生長異質磊晶結構；且可以使介電層凹陷，使得異質磊晶結構從介電層突出以形成鰭56。在磊晶生長同質磊晶或異質磊晶結構的一些實施例中，生長材料可在生長期間原位(in situ)摻雜，這可避免先前和之後的植入，儘管原位及植入摻雜可以一起使用。此外，在與PMOS區中的材料不同之NMOS區中磊晶生長材料可能是有利的。在各種實施例中，鰭56可包括矽鍺(SixGe1-x，其中x可以在大約0至100之間)、碳化矽、純的或大致上純的鍺、III-V化合物半導體、II-VI化合物半導體等。舉例而言，用於形成III-V化合物半導體的可用材料包括但不限於InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。
在第9A和9B圖中，可形成適當的阱於鰭56、鰭52及/或基底50中。例如，可形成P阱於第一區50A中，可形成N阱於第二區50B中。
可使用光阻或其它罩幕(未繪示)來實現不同區50A及50B的不同植入步驟。例如，形成光阻於第一區50A中的鰭56及隔離區54上方。將光阻圖案化以暴露基底50的第二區50B，例如PMOS區。可藉由使用旋轉塗佈技術來形成光阻，且可使用可接受的光微影技術將光阻圖案化。一旦光阻被圖案化，在第二區50B中實行n型摻質植入，且光阻可作為罩幕以大致上防止n型摻質被植入到諸如NMOS區的第一區50A中。n型 摻質可為植入至第一區中的磷，砷等，其濃度等於或小於1018cm-3，例如約1017cm-3至約1018cm-3。在植入之後，可藉由例如可接受的灰化製程將光阻移除。
在植入第二區50B之後，形成光阻於第二區50B之鰭56及隔離區54上方。將光阻圖案化以暴露基底50的第一區50A，例如NMOS區。可藉由使用旋轉塗佈技術來形成光阻，且可使用可接受的光微影技術來圖案化。一旦光微影被圖案化，可在第一區50A中實行p型摻質植入，且光阻可作為罩幕以大致防止p型摻質被植入到諸如PMOS區的第二區中。p型摻質可為植入第一區中的硼、BF2等，其濃度等於或小於1018cm-3，例如約1017cm-3至約1018cm-3。在植入之後，可藉由例如可接受的灰化製程將光阻移除。
在第一區50A和第二區50B的植入之後，可實行退火以活化植入的p型和n型摻質。植入可形成p阱於第一區50A(例如NMOS區)中，且形成n阱於第二區50B(例如PMOS區)中。在一些實施例中，磊晶鰭的生長材料可在生長期間原位摻雜，這可避免植入，儘管原位及植入摻雜可一起使用。
在第10A和10B圖中，形成虛設介電層58於鰭56上及隔離區54上方。虛設介電層58可為，例如：氧化矽、氮化矽、其組合等，且可根據可接受的技術、CVD、PVD、ALD、上述之組合等來沉積或熱生長虛設介電層58。儘管所示之實施例揭露了虛設介電層58於鰭56及隔離區54上，但在其它實施例中，虛設介電層58僅可選擇性地形成在半導體材料上(例如，僅形成在鰭56上)，而未形成在隔離區54上。形成虛設閘極層60在 虛設介電層58上方，並形成罩幕層62在虛設閘極層60上方。虛設閘極層60可沉積在虛設介電層58上方，接著藉由例如化學機械研磨(CMP)之方法進行平坦化。罩幕層62可沉積在虛設閘極層60上方。虛設閘極層60可由例如多晶矽所製成，但也可使用與蝕刻隔離區54相比具有較高蝕刻選擇性之其他材料。罩幕層62可包括例如氮化矽等。在此實例中，跨越第一區50A和第二區50B形成單個虛設閘極層60及單個罩幕層62。在其他實施例中，可形成分離的虛設閘極層在第一區50A和第二區50B中，且可形成分離的罩幕層在第一區50A和第二區50B中。
在第11A及11B圖中，可使用可接受的微影和蝕刻技術來圖案化罩幕層62，以在第一區50A中形成罩幕72並在第二區50B中形成罩幕78。接著，可藉由可接受的蝕刻技術將罩幕72及78的圖案轉移至虛設閘極層60和虛設介電層58，以在第一區50A中形成虛設閘極堆疊70，並在第二區50B中形成虛設閘極堆疊76。虛設閘極堆疊70及76覆蓋鰭56相應的通道區。虛設閘極堆疊70及76亦可具有縱向尺寸，其大致垂直於相應的磊晶鰭之縱向尺寸(參見例如第12圖)。
請參照第11B圖，虛設閘極堆疊70及76的圖案化可定義相鄰虛設閘極堆疊70及76之間的開口66。開口66可暴露鰭56的頂表面。每個鰭52/56可設置在多個虛設閘極70/76下方。例如，鰭52/56可設置在至少三個虛設閘極堆疊70/76下方。已經觀察到，藉由將鰭52/56設置在多個虛設閘極下方，可以改善將開口66蝕刻之後鰭56的上表面之形貌(topology)。例如，鰭56的上表面可更平坦。已經觀察到，藉由增加開口66的圖案 密度和均勻性(例如，藉由提供更多虛設閘極堆疊70和76)，可以減少蝕刻開口66的蝕刻負載需求。因此，可改善蝕刻之後鰭56之頂表面的形貌。
此外，虛設閘極堆疊70和76的至少一子集跨越隔離區54及相鄰鰭52/56之間的整個距離，且每個鰭52的側壁可直接設置在相應的虛設閘極堆疊下方。在一實施例中，沿著每個鰭52/56及相應的隔離區54之界面延伸的線亦可延伸穿過虛設閘極堆疊70或76。舉例而言，虛設閘極堆疊70包括設置在第一區50A中淺溝槽隔離區(STI)54正上方並與其對齊之虛設閘極堆疊70A，且虛設閘極堆疊76包括設置在第二區50B中淺溝槽隔離區(STI)54正上方並與其對齊之虛設閘極堆疊76A。在各個實施例中，每個虛設閘極堆疊70A和76A在剖面B-B中(參見第11B圖)的寬度W3大於底層淺溝槽隔離區(STI)54的相應寬度W2。舉例而言，在寬度W2為約2nm至約30nm的實施例中，虛設閘極堆疊70A和76A的寬度W3可為約10nm至約45nm。在其他實施例中，寬度W2及/或W3可具有不同的值。
第12圖顯示在第一區50A或第二區50B中虛設閘極70/76及底層鰭52/56之俯視圖。在第9圖的俯視圖中，由第8A圖所提供的剖面圖係沿著虛線8A-8A所截取，而由第8B圖所提供的剖面圖係沿著虛線8B-8B所截取。此外，在第12圖中，設置在虛設閘極70/76下方的鰭52/56之部分以虛線示出以供參考。如第12圖所示，每個鰭52/56從第一虛設閘極70/76下方延伸至第二虛設閘極70/76下方，且鰭52/56的邊緣52A(例如，相對的側壁)設置在虛設閘極70/76下方。此外，虛設閘極70/76 的寬度(例如，沿著x方向)可在x方向上(例如，沿著鰭52/56的縱向尺寸並垂直於虛設閘極70/76的縱向尺寸)跨越相鄰鰭52/56之間的距離。
在第13A和13B圖中，閘極間隔物80可以各自形成在虛設閘極堆疊70和76及/或鰭56之暴露的表面上。可藉由熱氧化或沉積隨後進行各向異性蝕刻以形成閘極間隔物80。
在形成閘極間隔物80之後，可實行用於輕摻雜源極/汲極(lightly doped source/drain,LDD)區之植入。相似於上述第9A和9B圖中所討論的植入，可在第一區50A(例如NMOS區)上形成罩幕(例如光阻)，同時暴露第二區50B(例如PMOS區)，且可將p型摻質植入到第二區50B之暴露的鰭56中。接著，可將罩幕移除。隨後，可在暴露第一區50A的同時，在第二區50B上方形成諸如光阻的罩幕，且可將n型摻質植入到第一區50A之暴露的鰭56中。接著可將罩幕移除。n型摻質可為之前所討論之任何n型摻質，且p型摻質可為之前所討論之任何p型摻質。輕摻雜源極/汲極區可具有約1015cm-3至約1016cm-3的摻質濃度。可使用退火以活化植入的摻質。
進一步地，如第13B圖所示，可實行蝕刻以將開口66延伸到鰭52/56的半導體材料中。已經觀察到，藉由增加開口66的圖案密度和均勻性(例如，藉由提供更多虛設閘極堆疊70和76)，可以減少將開口66蝕刻至鰭52/56的半導體材料中之蝕刻負載需求。因此，可改善蝕刻之後鰭56之頂表面的形貌。在蝕刻期間，閘極間隔物80和硬罩幕72/78可遮蔽底層虛設閘極層60和鰭56/52之部分免於被蝕刻。鰭56/52中開口66的 最終部分可被鰭56/52的半導體材料之所有側面所包圍。
舉例而言，請參照由第14A和14B圖所提供的俯視圖，其顯示鰭56/52中開口66的側壁。在第14A圖中，由第13A圖所提供的剖面圖係沿著虛線13A-13A所截取，而由第13B所提供的剖面圖係沿著虛線13B-13B所截取。如圖所示，鰭56/52中開口66的一部分可在所有側面上被相同的半導體材料(例如，鰭56/52的半導體材料)所包圍。在其他實施例中，開口66可在至少兩個相對的側面上(例如，與間隔物80的側壁對齊之側面)被相同的半導體材料所包圍。在此實施例中，開口66的其它側面可由淺溝槽隔離區(STI)區54所界定。
已經觀察到，當源極/汲極區隨後在鰭52/56上的開口66中生長時，可以在磊晶期間提供更均勻的條件，這減少了晶面(facets)的形成、短通道效應(例如，由於隨後形成之源極/汲極區的尺寸增加)、改善的均勻性、減少的缺陷等。此外，相較於介電材料(隔離區54的材料)，當對半導體材料(例如，鰭52/56的材料)實行磊晶製程時，形成改善的磊晶區(例如，具有減少的晶面及/或短通道效應)。
在第15A及15B圖中，形成磊晶源極/汲極區82及84於鰭56上的開口66中。在第一區50A中，形成磊晶源極/汲極區82於鰭56中，使得至少一個虛設閘極堆疊70設置在磊晶源極/汲極區82的各個相鄰對之間。在一些實施例中，磊晶源極/汲極區82可延伸到鰭52之中。在第二區50B中，形成磊晶源極/汲極區84於鰭56中，使得至少一個虛設閘極堆疊76設置在磊晶源極/汲極區84的各個相鄰對之間。在一些實施例中，磊晶源 極/汲極區84可延伸到鰭52之中。在一些實施例中，由於磊晶源極/汲極區82和84形成在開口66中，鰭52/56的半導體材料在俯視圖中可至少包圍磊晶源極/汲極區82和84的底部。
在一實施例中，每個磊晶源極/汲極區82和84延伸至開口66的底表面上方約5nm至約200nm的高度H2。此外，在剖面B-B(參見第1圖)中，每個磊晶源極/汲極區82和84的臨界尺寸(CD)L2可為約10nm至約20nm，其中臨界尺寸(CD)L2係從磊晶源極/汲極區82的第一側壁測量至相鄰的磊晶源極/汲極區82和84之相應的第一側壁。在其他實施例中，磊晶源極/汲極區82及/或84可具有不同的尺寸。
可藉由遮蔽第二區50B(例如PMOS區)來形成磊晶源極/汲極區82於第一區50A(例如NMOS區)中。接著，磊晶生長第一區50A中的磊晶源極/汲極區82於鰭56/52的半導體材料上的開口66中。在一些實施例中，當第二區50B被遮蔽時，開口66可被圖案化於第一區50A的鰭56/52中，且第一區50A的開口66可在與第二區50B之開口66不同的時間形成。例如，可在延伸開口66到第二區50B的鰭56/52中之前或之後，生長磊晶源極/汲極區82。
磊晶源極/汲極區82可包括任何可接受的材料，例如適用於n型FinFET之材料。舉例而言，若鰭56為矽，則磊晶源極/汲極區82可包括矽、SiC、SiCP、SiP等。磊晶源極/汲極區82的晶格常數可不同於鰭56/52。磊晶源極/汲極區82可具有從鰭56的相應表面凸起之表面且可具有晶面。隨後，可移除第二區50B上的罩幕。
可藉由遮蔽第一區50A(例如NMOS區)來形成磊晶源極/汲極區84於第二區50A(例如PMOS區)中，且磊晶生長第二區50B的磊晶源極/汲極區84於鰭56/52的半導體材料上之開口66中。在一些實施例中，當第一區50A被遮蔽時，開口66可被圖案化於第二區50B的鰭56/52中，且第二區50B的開口66可在與第一區50A之開口66不同的時間形成。例如，可在將開口66延伸到第一區50A的鰭56/52中之前或之後，生長磊晶源極/汲極區84。
磊晶源極/汲極區84可包括任何可接受的材料，例如適用於p型FinFET之材料。舉例而言，若鰭56為矽，則磊晶源極/汲極區84可包括SiGe、SiGeB、Ge、GeSn等。磊晶源極/汲極區84的晶格常數可不同於鰭56/52。磊晶源極/汲極區84可具有從鰭56的相應表面凸起之表面且可具有晶面。隨後，可移除第一區50A上的罩幕。
由於磊晶源極/汲極區82和84形成於由相同半導體材料所圍繞的開口中，故磊晶源極/汲極區82和84可具有較形成在半導體材料及絕緣材料上之磊晶區更少的晶面。例如，第15C圖顯示裝置200，其具有形成於半導體材料202及絕緣材料204上之磊晶源極/汲極區206。如第15C圖所示，磊晶源極/汲極區206可具有較磊晶源極/汲極區82和84更多的晶面(參見第15B圖)。例如，磊晶源極/汲極區206的頂表面206A可為相對較不均勻，且較磊晶源極/汲極區82和84的各個頂表面(參見第15B圖)更不平坦。已經觀察到，藉由使用在此所述之製程形成具有較少晶面的磊晶源極/汲極區82和84，可提供各種優 點，例如：用於隨後形成的磊晶源極/汲極接觸件(例如，接觸件102/104，參見第19B圖)之較大且較可靠的著陸表面(landing surface)、對於後續製程步驟中源極/汲極接觸開口蝕刻之較少的製程要求、較少的短通道效應、較少的製造缺陷、改善的可靠性、減少的漏電流或上述之組合。舉例而言，如第15C圖所示，頂表面206A之相對較小的尺寸/缺乏均勻性可能導致用於形成源極/汲極接觸件208之相對較小的著陸容許範圍(landing window)。因此，源極/汲極接觸件208可在更嚴格的圖案化要求下形成，且源極/汲極接觸件208可能與磊晶源極/汲極區206未對齊(misaligned)。
相似於先前討論之用於形成輕摻雜源極/汲極區的製程，可利用摻質植入磊晶源極/汲極區82和84及/或磊晶鰭以形成源極/汲極區，接著進行退火。源極/汲極區可具有約1019cm-3至約1021cm-3的摻質濃度。用於第一區50A(例如，NMOS區)之源極/汲極區的n型摻質可為先前所討論的任何n型摻質，且用於第二區50B(例如，PMOS區)之源極/汲極區域的p型摻質可為先前所討論的任何p型摻質。在其他實施例中，磊晶源極/汲極區82和84可在生長期間原位摻雜。
在第16A和16B圖中，層間介電質(interlayer dielectric,ILD)88沉積在第15A和15B圖所示的結構上方。在一實施例中，層間介電質(ILD)88係藉由可流動化學氣相沉積(flowable CVD)所形成之可流動膜。在一些實施例中，層間介電質(ILD)88係由介電材料所形成，例如：磷矽酸鹽玻璃(Phospho-Silicate Glass,PSG)、硼矽酸鹽玻璃(Boro-Silicate Glass,BSG)、硼摻雜磷矽酸鹽玻璃(Boron-Doped Phospho-Silicate Glass,BPSG)、未摻雜矽酸鹽玻璃(undoped Silicate Glass,USG)等，且可藉由任何合適的方法來沉積層間介電質(ILD)88，例如化學氣相沉積(CVD)或電漿輔助化學氣相沈積(Plasma-enhanced chemical vapor deposition,PECVD)。在一些實施例中，可形成層間介電質(ILD)88以覆蓋虛設閘極堆疊70/76(包括罩幕72和78，參見第15A和15B圖)的頂表面。隨後，可實行平坦化製程(例如化學機械平坦化(Chemical-Mechanical Planarization,CMP))以使層間介電質(ILD)88的頂表面與虛設閘極堆疊70和76的頂表面齊平。化學機械平坦化(CMP)亦可移除虛設閘極堆疊70和76上的罩幕72和78。因此，透過層間介電質(ILD)88暴露虛設閘極堆疊70和76的頂表面。在其他實施例中，使用與層間介電質(ILD)88之平坦化不同的製程來移除罩幕72和78。
在第17A和17B圖中，於蝕刻步驟中移除虛設閘極堆疊70和76，使得凹槽90形成於閘極間隔物80之間。每個凹槽90暴露相應之鰭56的通道區。每個通道區設置在磊晶源極/汲極區82和84的相鄰對之間。
在第18A和18B圖中，形成閘極介電層92和96及閘極電極94和98以用作取代閘極(replacement gate)。閘極介電層92和96共形地沉積在凹槽90中，例如在鰭56的頂表面和側壁上、在閘極間隔物80的側壁上以及在層間介電質(ILD)88的頂表面上。根據一些實施例，閘極介電層92和96包括氧化矽、氮化矽或其多層。在其它實施例中，閘極介電層92和96包括高 介電常數(high-k)介電材料，且在這些實施例中，閘極介電層92和96可具有大於約7.0的介電常數值(k value)，且可包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb及其組合之金屬氧化物或矽酸鹽。閘極介電層92和96的形成方法可包括分子束沉積(Molecular-Beam Deposition,MBD)、原子層沉積(ALD)、電漿輔助化學氣相沈積(PECVD等)。
接著，分別沉積閘極電極94和98在閘極介電層92和96上方，並填充凹槽90的剩餘部分。閘極電極94和98可由含金屬材料所製成，例如：TiN、TaN、TaC、Co、Ru、Al、上述之組合或上述之多層。在填充閘極電極94和98之後，可實行諸如化學機械平坦化(CMP)的平坦化製程，以移除閘極介質層92和96以及閘極電極94和98之材料的多餘部分，該多餘部分位於層間介電質(ILD)88的頂表面上方。因此，閘極電極94和98的材料以及閘極介電層92和96所產生的剩餘部分形成所得FinFET的取代閘極堆疊95和99。
閘極介質層92和96的形成可同時發生，使得閘極介質層92和96由相同的材料所製成，且閘極電極94和98的形成可同時發生，使得閘極電極94和98由相同的材料所製成。然而，在其它實施例中，閘極介電層92和96可藉由不同的製程以形成，使得閘極介電層92和96可由不同的材料所製成，且閘極電極94和98可藉由不同的製程以形成，使得閘極電極94和98可由不同的材料所製成。當使用不同的製程時，可使用各種遮蔽步驟來遮蔽並暴露適當的區域。
如第18B圖所示，一些取代閘極堆疊95和99(標記 為95A或99A)為功能閘極堆疊，其可用於對鰭56內的通道區施加適當的電壓，且使所得之FinFET導通及/或切斷。其它取代閘極堆疊95和99(標記為95B或99B)為設置在隔離區域54上之虛設閘極堆疊。虛設閘極堆疊95B和99B可能非用於導通及/或切斷所得之FinFET。例如，虛設閘極堆疊95B和99B可與所得裝置之其它導電通孔及/或導電線電性隔離。
在第19A和19B圖中，沉積層間介電質(ILD)100在層間介電質(ILD)88上方。進一步地，如第19A和19B圖所示，穿過層間介電質(ILD)100和層間介電質(ILD)88形成接觸件102和104，並穿過層間介電質(ILD)100形成接觸件106和108。在一實施例中，層間介電質(ILD)100係藉由可流動化學氣相沉積(flowable CVD)所形成之可流動膜。在一些實施例中，層間介電質(ILD)100係由介電材料所形成，例如：磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜磷矽酸鹽玻璃(BPSG)、未摻雜矽酸鹽玻璃(USG)等，且可藉由任何合適的方法來沉積層間介電質(ILD)100，例如化學氣相沉積(CVD)及電漿輔助化學氣相沈積(PECVD)。可穿過層間介電質(ILD)88和100形成用於接觸件102和104的開口。可穿過層間介電質(ILD)100形成用於接觸件106和108的開口。這些開口可全部在相同製程或不同製程中同時形成。舉例而言，為了便於說明，第19B圖顯示接觸件102、104、106和108於單一剖面圖中。在其他實施例中，接觸件102、104、106和108可設置在不同的剖面圖中。例如，包含接觸件102及/或104的剖面圖可包括或可不包括接觸件106及/或108。
可使用可接受的微影和蝕刻技術來形成開口。形成襯層(例如：擴散阻障層、粘合層等)及導電材料於開口中。襯層可包括鈦、氮化鈦、鉭、氮化鉭等。導電材料可為銅、銅合金、銀、金、鎢、鋁、鎳等。可實行平坦化製程(例如化學機械研磨(CMP))以從層間介電質(ILD)100的表面移除多餘的材料。剩餘的襯層和導電材料形成接觸件102和104於開口中。可實行退火製程以在磊晶源極/汲極區82和84與接觸件102和104之間的界面分別形成矽化物。接觸件102物理性地電性連接至磊晶源極/汲極區82，接觸件104物理性地電性連接至磊晶源極/汲極區84，接觸件106物理性地電性連接至功能閘極堆疊95A之閘極電極94，且接觸件108物理性地電性連接至功能閘極堆疊99A之閘極電極98。由於磊晶源極/汲極區82和84具有較少的晶面形成，可為接觸件102和104提供具有改善的平坦度之著陸區(例如，在磊晶源極/汲極區82和84上)，這減少了製造缺陷。舉例而言，相較於第15C圖之磊晶源極/汲極區206上的接觸件208之著陸區，在各個磊晶源極/汲極區82和84上之接觸件102和104具有更平坦且更大的著陸區。因此，可提高製造製程的可靠性及產率。此外，由於使用實施例之製程所形成之磊晶源極/汲極區82和84具有較大的尺寸(例如，相較於第15C圖的磊晶源極/汲極區206)，亦可以改善所得FinFET裝置的電特性。改善的電特性可包括減少的短通道效應、減少的漏電流、較低的寄生電容、上述之組合等。
層間介電質(ILD)100可覆蓋虛設閘極堆疊95B和99B的整個頂表面，且沒有接觸件可穿過層間介電質(ILD) 100以延伸到虛設閘極堆疊95B和99B。因此，虛設閘極堆疊95B和99B可與所得裝置中的其他導電線及/或通孔電性絕緣。在其他實施例中，亦可在層間介電質(ILD)100中形成接觸件(例如，相似於接觸件106及/或108)以電性連接到虛設閘極堆疊95B和99B的閘極電極。
因此，如上所述，可在相鄰虛設閘極堆疊之間的半導體鰭中圖案化凹槽。半導體鰭可跨越相鄰虛設閘極堆疊之間的整個距離。在裝置的俯視圖中，凹槽可被相同於半導體鰭的材料所包圍。隨後，形成源極/汲極磊晶區於半導體鰭之材料上的凹槽中。由於源極/汲極磊晶係實行於半導體材料上且在所有側面上被相同的材料所包圍，故可形成具有較少的晶面、減少的缺陷、減少的短通道效應等之磊晶源極/汲極區。
根據一實施例，本發明提供一種半導體裝置的形成方法，包括：形成第一虛設閘極堆疊及第二虛設閘極堆疊於半導體鰭上方。藉由位於第一虛設閘極堆疊與第二虛設閘極堆疊之間的開口暴露半導體鰭的一部分。該方法更包括蝕刻半導體鰭的該部分以延伸開口至半導體鰭之中。在半導體鰭的俯視圖中，半導體鰭的材料包圍開口。該方法更包括磊晶生長源極/汲極區於開口中之半導體鰭的該部分上。
根據另一實施例，本發明提供一種半導體裝置的形成方法，包括：形成第一虛設閘極堆疊於介於第一半導體鰭與第二半導體鰭之間的隔離區上方。第一虛設閘極堆疊從該第一半導體鰭的側壁上方延伸至該第二半導體鰭的側壁上方，且沿著第一半導體鰭的縱向尺寸之第一線延伸穿過第一半導體 鰭與第二半導體鰭。該方法更包括：蝕刻第一開口於第一半導體鰭中，第一半導體鰭相鄰於第一虛設閘極堆疊；蝕刻第二開口於第二半導體鰭中，第二半導體鰭相鄰於第一虛設閘極堆疊；磊晶生長第一源極/汲極區於第一半導體鰭上之第一開口中；磊晶生長第二源極/汲極區於第二半導體鰭上之第二開口中；以及將該第一虛設閘極堆疊置換成一第一取代閘極堆疊。
根據又一實施例，本發明提供一種半導體裝置，包括：第一半導體鰭，從半導體基底向上延伸；第一閘極堆疊，在半導體裝置的第一剖面圖中，位於第一半導體鰭的側壁上方，並沿著第一半導體鰭的側壁延伸；以及源極/汲極區，相鄰於第一閘極堆疊。在半導體裝置的俯視圖中，第一半導體鰭的材料至少包圍源極/汲極區的底部。該裝置更包括：第一介電層，位於源極/汲極區上方；第一源極/汲極接觸件，延伸穿過第一介電層並電性連接至源極/汲極區；第二介電層，位於第一介電層及第一閘極堆疊上方；以及閘極接觸件，延伸穿過第二介電層並電性連接至第一閘極堆疊。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以更佳的了解本揭露的各個方面。本技術領域中具有通常知識者應該可理解，他們可以很容易地以本揭露為基礎來設計或修飾其它製程及結構，並以此達到相同的目的及/或達到與本揭露介紹的實施例相同的優點。本技術領域中具有通常知識者也應該了解這些相等的結構並不會背離本揭露的發明精神與範圍。本揭露可以作各種改變、置換、修改而不會背離本揭露的發明精神與範圍。
30‧‧‧鰭式場效電晶體(FinFET)
32‧‧‧半導體基底
36‧‧‧半導體鰭
38‧‧‧隔離區
40‧‧‧閘極介電質
42‧‧‧閘極電極
44‧‧‧源極/汲極區
46‧‧‧源極/汲極區
A-A‧‧‧剖面
B-B‧‧‧剖面

Claims (15)

  1. 一種半導體裝置的形成方法，包括：形成一第一虛設閘極堆疊及一第二虛設閘極堆疊於一半導體鰭上方，其中藉由位於該第一虛設閘極堆疊與該第二虛設閘極堆疊之間的一開口暴露該半導體鰭的一部分；蝕刻該半導體鰭的該部分以延伸該開口至該半導體鰭之中，其中在該半導體鰭的俯視圖中，該半導體鰭的一材料包圍該開口；以及磊晶生長一源極/汲極區於該開口中之該半導體鰭的該部分上。
  2. 如申請專利範圍第1項所述之半導體裝置的形成方法，其中，磊晶生長該源極/汲極區包括：沿著該第一虛設閘極堆疊及該第二虛設閘極堆疊的側壁磊晶生長該源極/汲極區。
  3. 如申請專利範圍第1項所述之半導體裝置的形成方法，其中該第一虛設閘極堆疊更延伸至一半導體基底中之一隔離區上方；其中該第一虛設閘極堆疊從該半導體鰭延伸至一額外的半導體鰭，其中該隔離區設置在該半導體鰭與該額外的半導體鰭之間。
  4. 如申請專利範圍第1項所述之半導體裝置的形成方法，更包括：設置一第三虛設閘極堆疊於該第二虛設閘極堆疊相對於該第一虛設閘極堆疊的相反側上，其中該半導體鰭的一第一側壁設置於該第一虛設閘極堆疊下方，且其中相對於該第 一側壁之該半導體鰭的一第二側壁設置於該第三虛設閘極堆疊下方。
  5. 如申請專利範圍第1項所述之半導體裝置的形成方法，更包括：將該第一虛設閘極堆疊置換成一第一取代閘極堆疊(replacement gate stack)；以及將該第二虛設閘極堆疊置換成一第二取代閘極堆疊；其中該第一取代閘極堆疊為一虛設閘極堆疊，且其中在一介電層覆蓋該第一取代閘極堆疊的整個頂表面之後，穿過該介電層形成一閘極接觸件以電性連接該第二取代閘極堆疊。
  6. 一種半導體裝置的形成方法，包括：形成一第一虛設閘極堆疊於介於一第一半導體鰭與一第二半導體鰭之間的一隔離區上方，其中該第一虛設閘極堆疊從該第一半導體鰭的側壁上方延伸至該第二半導體鰭的側壁上方，且其中沿著該第一半導體鰭的縱向尺寸之一第一線延伸穿過該第一半導體鰭與該第二半導體鰭；蝕刻一第一開口於該第一半導體鰭中，該第一半導體鰭相鄰於該第一虛設閘極堆疊；蝕刻一第二開口於該第二半導體鰭中，該第二半導體鰭相鄰於該第一虛設閘極堆疊；磊晶生長一第一源極/汲極區於該第一半導體鰭上之該第一開口中；磊晶生長一第二源極/汲極區於該第二半導體鰭上之該第二 開口中；以及將該第一虛設閘極堆疊置換成一第一取代閘極堆疊。
  7. 如申請專利範圍第6項所述之半導體裝置的形成方法，更包括：形成相鄰於該第一虛設閘極堆疊之一第二虛設閘極堆疊於該第一半導體鰭上；在磊晶生長該第一源極/汲極區之後，將該第二虛設閘極堆疊置換成一第二取代閘極堆疊；沉積一第一介電層於該第一取代閘極堆疊及該第二取代閘極堆疊上方；以及形成一閘極接觸件延伸穿過該第一介電層並電性連接至該第二取代閘極堆疊。
  8. 如申請專利範圍第6項所述之半導體裝置的形成方法，更包括：形成一第二介電層於該第一源極/汲極區及該第二源極/汲極區上方；形成一第一源極/汲極接觸件穿過該第二介電層並電性連接至該第一源極/汲極區；以及形成一第二源極/汲極接觸件穿過該第二介電層並電性連接至該第二源極/汲極區。
  9. 如申請專利範圍第6項所述之半導體裝置的形成方法，其中在沿著與該第一線垂直的一第二線所截取之剖面圖中，該第一虛設閘極堆疊沿著該第一半導體鰭及該第二半導體鰭的側壁延伸。
  10. 如申請專利範圍第6項所述之半導體裝置的形成方法，更包括：沿著該第一虛設閘極堆疊的側壁，形成一間隔物於該第一半導體鰭上方，其中該第一開口的側壁大致上對齊該間隔物。
  11. 一種半導體裝置，包括：一第一半導體鰭，從一半導體基底向上延伸；一第一閘極堆疊，在該半導體裝置的一第一剖面圖中，位於該第一半導體鰭的側壁上方，並沿著該第一半導體鰭的側壁延伸；一源極/汲極區，相鄰於該第一閘極堆疊，其中在該半導體裝置的一俯視圖中，該第一半導體鰭的一材料至少包圍該源極/汲極區的一底部；一第一介電層，位於該源極/汲極區上方；一第一源極/汲極接觸件，延伸穿過該第一介電層並電性連接至該源極/汲極區；一第二介電層，位於該第一介電層及該第一閘極堆疊上方；以及一閘極接觸件，延伸穿過該第二介電層並電性連接至該第一閘極堆疊。
  12. 如申請專利範圍第11項所述之半導體裝置，更包括：一第二閘極堆疊，設置於該源極/汲極區相對於該第一閘極堆疊的相反側上，其中在與該第一剖面圖垂直之該半導體裝置的一第二剖面圖中，該第一半導體鰭的一第一側壁設 置於該第二閘極堆疊下方，其中該第二介電層覆蓋該第二閘極堆疊的整個頂表面。
  13. 如申請專利範圍第12項所述之半導體裝置，更包括：一隔離區，與該第一半導體鰭的該第一側壁形成一界面，其中該第二閘極堆疊延伸至該隔離區上方；以及一第二半導體鰭，從該半導體基底向上延伸，並設置於該隔離區相對於該第一半導體鰭的相反側上，其中在該半導體裝置的該第二剖面圖中，該第二半導體鰭的一第二側壁設置於該第二閘極堆疊下方。
  14. 如申請專利範圍第12項所述之半導體裝置，更包括：一第三閘極堆疊，設置於該第一閘極堆疊相對於該第二閘極堆疊的相反側上，其中在該半導體裝置的該第二剖面圖中，該第一半導體鰭的一第三側壁設置於該第三閘極堆疊下方，且其中該第一半導體鰭的該第三側壁係位於該第一半導體鰭的該第一側壁對面。
  15. 如申請專利範圍第11項所述之半導體裝置，更包括：一閘極間隔物，設置於該第一閘極堆疊與該源極/汲極區之間，其中該閘極間隔物的側壁大致上對齊該源極/汲極區之該底部的側壁。
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