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TW201806007A - 半導體裝置及其製造方法 - Google Patents

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TW201806007A
TW201806007A TW106114064A TW106114064A TW201806007A TW 201806007 A TW201806007 A TW 201806007A TW 106114064 A TW106114064 A TW 106114064A TW 106114064 A TW106114064 A TW 106114064A TW 201806007 A TW201806007 A TW 201806007A
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林志忠
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Abstract

實施例為半導體裝置的製造方法，其包含在基底的第一區內形成第一鰭片和在基底的第二區內形成第二鰭片，在基底上形成第一隔離區，第一隔離區圍繞第一鰭片和第二鰭片，在第一鰭片上形成第一虛設閘極和在第二鰭片上形成第二虛設閘極，第一虛設閘極和第二虛設閘極具有相同的縱軸，以第一置換閘極取代第一虛設閘極和以第二置換閘極取代第二虛設閘極，在第一置換閘極和第二置換閘極之間形成第一凹陷，以及在第一凹陷內填入絕緣材料以形成第二隔離區。

Description

半導體裝置及其製造方法
本發明實施例係有關於半導體裝置的結構及其製造方法，且特別關於鰭式場效電晶體的結構及其製造方法。
半導體裝置大量應用於電子裝置中，例如電腦、手機和其他裝置等。半導體裝置包括形成在半導體晶圓上的積體電路，其係藉由沉積多種類型的薄膜材料在半導體晶圓上，並且將這些薄膜材料圖案化來形成的積體電路。積體電路包含場效電晶體(field-effect transistors，FETs)，例如：金屬氧化物半導體(metal oxide semiconductor，MOS)電晶體。
半導體工業中的一個目標是持續將個別的場效電晶體的尺寸縮小和增加其速度。為了達到這些目標，鰭式場效電晶體(Fin field-effect transistors，FinFETs)和多閘極電晶體(multipl gate transistors)正在研究和實施中。然而，採用此新的裝置結構和鰭式場效電晶體的持續微縮化，都有新的挑戰仍正在發現中。
本發明的一些實施例提供半導體裝置的製造方法，此方法包含在基底的第一區內形成第一鰭片和在基底的第二區內形成第二鰭片，在基底上形成第一隔離區，第一隔離區 圍繞第一鰭片和第二鰭片，在第一鰭片上形成第一虛設閘極和在第二鰭片上形成第二虛設閘極，第一虛設閘極和第二虛設閘極具有相同縱軸，以第一置換閘極取代第一虛設閘極和以第二置換閘極取代第二虛設閘極，在第一置換閘極和第二置換閘極之間形成第一凹陷，以及在第一凹陷內填入絕緣材料以形成第二隔離區。
本發明的另一些實施例提供半導體裝置的製造方法，此方法包含在基底上形成第一鰭片和第二鰭片，在基底上形成第一隔離區，第一隔離區圍繞第一和第二鰭片，在第一和第二鰭片的頂面和側壁上形成第一虛設閘極堆疊，在第一和第二鰭片之間留下第一閘極堆疊的第一部分時，將第一虛設閘極堆疊圖案化以暴露出第一和第二鰭片的通道區，在第一鰭片之暴露出的通道區上形成第一置換閘極堆疊，在第二鰭片之暴露出的通道區上形成第二置換閘極堆疊，以及以介電材料取代第一虛設閘極堆疊的第一部分，以形成第二隔離區。
本發明的另一些實施例提供半導體裝置，其包含第一鰭片和第二鰭片設置於基底上，第一隔離區設置於基底上，第一隔離區圍繞第一和第二鰭片，第一閘極堆疊設置於第一鰭片上，且第二閘極堆疊設置於第二鰭片上，第一閘極堆疊和第二閘極堆疊具有一相同縱軸，以及第二隔離區介於第一和第二閘極堆疊之間，第二隔離區由底面向頂面變窄，第二隔離區的底面靠近第一隔離區，第二隔離區的頂面遠離第一隔離區。
30‧‧‧鰭式場效電晶體
32‧‧‧基底
34、54、112‧‧‧隔離區
36、52、56‧‧‧鰭片
38‧‧‧閘極介電層
40‧‧‧閘極電極
42、44、82‧‧‧源極/汲極區
50‧‧‧基底
50B‧‧‧第一區
50C‧‧‧第二區
58‧‧‧虛設介電層
60‧‧‧虛設閘極層
62‧‧‧遮罩層
70‧‧‧虛設閘極
72‧‧‧遮罩
80‧‧‧閘極密封間隔物
86‧‧‧閘極間隔物
88、120‧‧‧層間介電質
90‧‧‧硬遮罩層
92‧‧‧光阻
94、110‧‧‧凹陷
96‧‧‧殘留部分
96S、112S‧‧‧側壁
98、102‧‧‧閘極介電層
100、104‧‧‧閘極電極
112S1‧‧‧中間部分
112S2‧‧‧邊緣部分
116‧‧‧上覆接觸
122‧‧‧接觸
θ1‧‧‧角度
D1、D2‧‧‧距離
藉由以下的詳述配合所附圖式，可以更加理解本發明實施例的觀點。值得注意的是，根據本產業的標準慣例，許多部件(feature)未必按照比例繪製。事實上，為了清楚地討論，許多部件的尺寸可隨意被增加或減少。
第1圖是鰭式場效電晶體(FinFETs)之範例的三維示意圖。
第2至6、7A-7B、8A-8B、9A-9B、10A-10B、11A-11C、12A-12C、13A-13C、14A-14C、15A-15C、16A-16C、17A-17C、18A-18C、19A-19D以及20A-20B圖是根據一些實施例，製造鰭式場效電晶體的各個中間階段之剖面示意圖、三維示意圖和上視圖。
以下敘述提供了許多不同的實施例或是範例，用於實施本發明實施例的不同部件。下面描述了組件和配置的具體範例，以簡化本發明實施例。當然，這些僅僅是範例，並非意圖限制本發明實施例。舉例而言，敘述中若提及第一部件形成於第二部件之上，可能包含第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本發明實施例可能重複參考的數字及/或字母，這些重複的目的是為了簡化和清楚，其本身並非用於表示各種實施例及/或所討論的配置之間的關係。
再者，在以下敘述中可使用空間上相關措辭，例如「在......之下」、「在......下方」、「下方的」、「在...... 上方」、「上方的」和其他類似的用語，以簡化一元件或部件與其他元件或其他部件之間如圖所示之關係的陳述。此空間相關措辭除了包含圖式所描繪之方位，還包含裝置在使用或操作中的不同方位。裝置可以朝其他方向定位(旋轉90度或在其他方位)，且在此使用的空間相關描述可依此做同樣的解讀。
根據許多實施例提供了鰭式場效電晶體(FinFETs)及其形成方法。另外，一些實施例考慮可用於其他種類裝置的型態，例如平面裝置及/或閘極全包覆式(gate all-arount，GAA)裝置，例如閘極全包覆式場效電晶體(GAA FETs)。尤其，在此所述的場效電晶體(FET)具有改善的閘極隔離結構和形成此閘極隔離結構的方法。以圖說明形成鰭式場效電晶體的各個中間階段。在此討論的一些實施例是在使用後閘極(gate-last)製程形成的場效電晶體的背景下進行討論。本發明所屬技術領域中具有通常知識者將輕易地理解，在其他實施例的範圍內考慮其他修改。儘管在此討論的方法實施例是以特定順序進行，但許多其他方法實施例可依任何合乎邏輯的順序執行，且可包含比在此所述的方法實施例更多或更少的步驟。
第1圖顯示鰭式場效電晶體30的範例之三維示意圖。鰭式場效電晶體30包括在基底32上的鰭片36。基底32包含隔離區34，且鰭片36自相鄰的隔離區34之間向上突出。閘極介電層38沿著鰭片36的側壁且在鰭片36頂面上，閘極電極40在閘極介電層38上。相對於閘極介電層38和閘極電極40，在鰭片36的相反側設置源極/汲極區42和44。第1圖更顯示用於後續圖式的參考剖面。剖面A-A跨過鰭式場效電晶體30的通道、閘極介 電層38和閘極電極40。剖面B-B垂直於剖面A-A，且沿著鰭片36的縱軸，並且在例如源極/汲極區42與44之間的電流的方向上。為求清楚起見，後續的圖式將參考這些參考剖面。
根據示範實施例，第2-20B圖是製造鰭式場效電晶體的各個中間階段之剖面示意圖、三維示意圖和上視圖。除了多個鰭式場效電晶體以外，第2-6圖顯示第1圖中所示的參考剖面A-A。第7A-20B圖中，以A結尾標示的圖式顯示沿著剖面A-A；以B結尾標示的圖式顯示沿著剖面B-B；以C結尾標示的圖式顯示三維示意圖；以及第19D圖顯示第19C圖的一部分的上視圖。
第2圖顯示基底50。基底50可以是摻雜(例如以P型或N型摻雜劑)或未摻雜的半導體基底，例如整體半導體(bulk semiconductor)、絕緣體上的半導體(semiconductor-on-insulator,SOI)基底或類似的基底。基底50可以是晶圓，例如矽晶圓。一般而言，SOI基底包含一層半導體材料形成在絕緣層上。絕緣層可例如是埋入式氧化物(buried oxide，BOX)層、氧化矽層或類似的絕緣層。絕緣層提供於基底上，基底通常是矽或玻璃基底。也可使用其他基底，例如多層或梯度(gradient)基底。在一些實施例中，基底50的半導體材料可包含矽；鍺；化合物半導體，其包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，其包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或前述之組合。
基底50具有第一區50B和第二區50C。第一區50B可用來形成N型裝置，例如NMOS電晶體、N型鰭式場效電晶 體。第二區50C可用來形成P型裝置，例如PMOS電晶體、P型鰭式場效電晶體。在一些實施例中，第一區50B和第二區50C兩者皆用來形成相同種類的裝置，例如兩區皆用來形成N型裝置或P型裝置。
第3圖和第4圖顯示鰭片52和相鄰鰭片52之間的隔離區54的形成。如第3圖所示，在基底50內形成鰭片52。在一些實施例中，藉由在基底50內蝕刻出溝槽，以在基底50內形成鰭片52。此蝕刻可以是任何合適的蝕刻製程，例如反應性離子蝕刻(reactive ion etch，RIE)、中性原子束蝕刻(neutral beam etch，NBE)、類似的蝕刻或前述之組合。此蝕刻可為異向性蝕刻。
如第4圖所示，在鄰近的鰭片52之間形成絕緣材料，以形成隔離區54。絕緣材料可以是氧化物如氧化矽、氮化物、類似的材料或前述之組合，且可以藉由高密度電漿化學氣相沉積(high density plasma chemical vapor deposition，HDP-CVD)、可流動式化學氣相沉積(flowable chemical vapor deposition，FCVD)(例如在遙控電漿系統中將CVD為主的材料沉積，且之後進行硬化使沉積材料轉變為其他材料，例如氧化物)、類似的沉積或前述之組合。也可使用任何合適的製程形成其他的絕緣材料。在如圖所示之實施例中，絕緣材料是藉由可流動式化學氣相沉積形成的氧化矽。一旦形成絕緣材料就可實施退火製程。絕緣材料可以稱為隔離區54。此外，如第4圖所示，平坦化製程例如化學機械研磨(chemical mechanical polish，CMP)可移除任何多餘的絕緣材料，且形成齊平的隔離 區54之頂面和鰭片52之頂面。
如第5圖所示，將隔離區54凹陷，以形成淺溝槽隔離(Shallow Trench Isolation，STI)區。隔離區54的凹陷使得第一區50B內和第二區50C內的鰭片56自相鄰的隔離區54之間突出。此外，隔離區54的頂面可具有如圖所示的平面、凸面、凹面(例如凹陷(dishing))或前述之組合。藉由適當的蝕刻製程可使得隔離區54的頂面形成為平坦、凸出及/或凹入。可以使用適當的蝕刻製程使隔離區54凹陷，例如對隔離區54的材料有選擇性的蝕刻製程。舉例而言，可使用採用CERTAS®蝕刻或應用材料(Applied Materials)SICONI工具或稀釋氫氟(dilute hydrofliuric，dHf)酸的化學氧化物去除(chemical oxide removal)。
關於第2-5圖所述之製程，本發明所屬技術領域中具有通常知識者應可輕易地理解，這些只是如何形成鰭片56的一個範例。在其他實施例中，在基底50的頂面上可形成介電層；可以蝕刻出穿過介電層溝槽；可在溝槽內磊晶生長同質磊晶(homoepitaxial)結構；以及可以將介電層凹陷使得同質磊晶結構自介電層突出，以形成鰭片56。在其他實施例中，異質磊晶(heteroepitaxial)結構可以用於鰭片。舉例而言，可以將第4圖所示的半導體條(即鰭片52)凹陷，且可以在凹陷位置上磊晶生長不同於半導體條的材料。甚至在更多其他實施例中，在基底50的頂面上可形成介電層；可以蝕刻出穿過介電層的溝槽；使用不同於基底50的材料在溝槽內磊晶生長異質磊晶結構；以及可以將介電層凹陷使得異質磊晶結構自介電層突出，以形成 鰭片56。在一些實施例中，磊晶生長同質或異質磊晶結構的生長材料可在生長時實施原位摻雜(in situ doped)，如此可免除先前和隨後的植入，儘管原位和植入摻雜可以一起使用。再者，其對於在與PMOS區的材料不同的NMOS區上磊晶生長是有利的。在許多實施例中，鰭片56可包括鍺化矽(SixGe1-x，其中x可以在約0至100之間)、碳化矽、純的或是大致上是純的鍺、三五族化合物半導體、二六族化合物半導體或類似材料。舉例而言，用於形成三五族化合物半導體之可用材料包含InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP或類似材料，但不限於此。
如第5圖所示，可在鰭片56、鰭片52及/或基底50內形成適當的井區。在一些實施例中，P型井區在第一區50B內形成，且N型井區在第二區50C內形成。在一些其他實施例中，P型或N型井區在第一區50B和第二區50C兩者內形成。
在具有不同井區種類的實施例中，使用光阻或是其他遮罩(未顯示)可以達成在第一區50B和第二區50C內之不同植入步驟。舉例而言，在第一區50B的鰭片56和隔離區54上形成光阻，將光阻圖案化以暴露出基底50的第二區50C，例如PMOS區。使用旋塗(spin-on)技術形成光阻，且利用適當的光微影(photolithography)技術將光阻圖案化。一旦光阻圖案化後，在第二區50C實施N型雜質植入，且光阻可作為遮罩，以大體上防止N型雜質植入第一區50B，例如NMOS區。N型雜質可以是磷、砷或類似元素，其植入第二區50C的濃度等於或少於1018cm-3，例如在約1017cm-3至1018cm-3之間。在植入之後， 移除光阻，例如藉由適當的灰化(ashing)製程。
在第二區50C的植入之後，在第二區的鰭片56和隔離區54上形成光阻。將光阻圖案化以暴露出基底50的第一區50B，例如NMOS區。藉由旋塗技術形成光阻，且利用適當的光微影技術將光阻圖案化。一旦光阻圖案化後，在第一區50B實施P型雜質植入，且光阻可作為遮罩，以大體上防止P型雜質植入第二區50C，例如PMOS區。P型雜質可以是硼、BF2或類似元素，其植入第一區50B的濃度等於或少於1018cm-3，例如在約1017cm-3至1018cm-3之間。在植入之後，移除光阻，例如藉由適當的灰化製程。
在第一區50B和第二區50C的植入之後，實施退火以活化植入的P型及/或N型雜質。在一些實施例中，儘管原位和植入摻雜可以一起使用，當磊晶鰭片的生長材料於生長時實施原位摻雜，可以免除植入。
如圖6所示，在鰭片56上形成虛設(dummy)介電層58。舉例而言，虛設介電層58可以是氧化矽、氮化矽、前述之組合或類似材料，且可根據適當的技術沉積或熱成長。在虛設介電層58上形成虛設閘極層60，且在虛設閘極層60上形成遮罩層62。在虛設介電層58上可沉積虛設閘極層60，接著將其平坦化，例如藉由化學機械研磨(CMP)。遮罩層62可沉積在虛設閘極層60上。虛設閘極層60可包括導電材料，且可從一族群中選擇，此族群包括多晶矽(polysilicon)、多晶鍺化矽(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物和金屬。在一實施例中，沉積非晶矽並將其再結晶化，以產生多晶矽。沉積虛設閘極層 60可藉由物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積(CVD)、濺鍍沉積或是其他已知且使用的技術來沉積導電材料。虛設閘極層60可由與隔離區54的蝕刻具有高蝕刻選擇性的其他材料製成。遮罩層62可包含例如SiN、SiON或類似的材料。在本範例中，橫跨第一區50B和第二區50C形成單一虛設閘極層60和單一遮罩層62。在其他實施例中，可在第一區50B和第二區50C內形成各自獨立的虛設閘極層60，且可在第一區50B和第二區50C內形成各自獨立的遮罩層62。
如第7A圖和第7B圖所示，使用適當的光微影和蝕刻技術將遮罩層62圖案化，以形成遮罩72。藉由適當的蝕刻技術可將遮罩72的圖案轉移至虛設閘極層60和虛設介電層58，以形成虛設閘極70。虛設閘極70覆蓋鰭片56各自的通道區。虛設閘極70也可具有縱向方向，其大致上垂直於各自的磊晶鰭片之縱向方向。
如第8A圖和第8B圖所示，在虛設閘極70及/或鰭片56之暴露出的表面上形成閘極密封間隔物80。熱氧化或沉積之後，進行異向性蝕刻，可形成閘極密封間隔物80。
在形成閘極密封間隔物80之後，實施輕摻雜源極/汲極(low doped source/drain，LDD)區的植入。在不同裝置種類的實施例中，相似於前述第5圖討論的植入，在第一區50B上形成遮罩例如光阻，且暴露出第二區50C，並且植入適當種類(例如N型或P型)的雜質於第二區50C內露出的鰭片56中，接著將遮罩移除。其後，在第二區50C上形成遮罩例如光阻，且暴露出第一區50B，並且植入適當種類的雜質於第一區 50B的露出的鰭片56中，接著將遮罩移除。N型雜質可以前面討論的N型雜質的任何一種，且P型雜質可以是前面討論的P型雜質的任何一種。輕摻雜源極/汲極區的雜質濃度可以從約1015cm-3至約1016cm-3。可使用退火活化植入的雜質。
接續前述，如第8A圖和第8B圖所示，在鰭片56內形成磊晶的源極/汲極區82。在鰭片56內形成磊晶的源極/汲極區82，使得每一個虛設閘極70設置於各自相鄰的一對磊晶的源極/汲極區82之間。在一些實施例中，磊晶的源極/汲極區82可延伸至鰭片52中。
在具有不同裝置種類的實施例中，這些區域內的磊晶的源極/汲極區82在不同的製程中形成。在這些實施例中，藉由將第二區50C遮住可形成在第一區50B的磊晶的源極/汲極區82，並且在第一區50B順應地(conformally)沉積虛設間隔層，隨後實施異向性蝕刻，以在第一區50B形成沿著虛設閘極70及/或閘極密封間隔物80之側壁的虛設閘極間隔物(未顯示)。接著，蝕刻在第一區50B內的磊晶鰭片之源極/汲極區以形成凹陷。第一區50B的磊晶的源極/汲極區82在凹陷中磊晶生長。如果第一區50B是N型裝置區，磊晶的源極/汲極區82可包含任何適當的材料，例如適合用於N型鰭式場效電晶體的材料。舉例而言，如果鰭片56是矽，磊晶的源極/汲極區82可包含矽、SiC、SiCP、SiP或類似材料。如果第一區50B是P型裝置區，磊晶的源極/汲極區82可包含任何適當的材料，例如適合用於P型鰭式場效電晶體。舉例而言，如果鰭片56是矽，磊晶的源極/汲極區82可包含SiGe、SiGeB、Ge、GeSn或類似材料。 在第一區50B內的磊晶的源極/汲極區82可具有從鰭片56各自的表面升起的表面，並且可具有刻面(facets)。接著，如同在第二區50C上的遮罩，例如藉由蝕刻移除第一區50B內的虛設閘極間隔物。
在形成第一區50B的磊晶的源極/汲極區82之後，藉由將第一區50B遮住可形成在第二區50C的磊晶的源極/汲極區82，並且在第二區50C順應地沉積虛設間隔層，隨後實施異向性蝕刻，以在第二區50C形成沿著虛設閘極70及/或閘極密封間隔物80之側壁的虛設閘極間隔物(未顯示)。接著，蝕刻在第二區50C內的磊晶鰭片之源極/汲極區以形成凹陷。第二區50C之磊晶的源極/汲極區82在凹陷內磊晶生長。在第二區50C的磊晶的源極/汲極區82可包含任何適當的材料，例如前述之適合用於P型鰭式場效電晶體或N型鰭式場效電晶體的材料。在第二區50C內的磊晶的源極/汲極區82可具有從鰭片56各自的表面升起的表面，並且具有刻面。接著，如同在第一區50B上的遮罩，例如藉由蝕刻移除第二區50C內的虛設閘極間隔物。
如第9A圖和第9B圖所示，在沿著虛設閘極70的側壁形成閘極間隔物86在閘極密封間隔物80上。藉著順應地沉積一材料，並且接著將該材料異向性蝕刻，形成閘極間隔物86。閘極間隔物86的材料可為氮化矽、SiCN、前述之組合或類似材料。
相似於前面所討論的形成輕摻雜源極/汲極區之製程，磊晶的源極/汲極區82及/或磊晶鰭片可植入摻雜物，以形成源極/汲極區，接著實施退火。源極/汲極區的雜質濃度可在 約1019cm-3至約1021cm-3之間。源極/汲極區的N型或是P型雜質可以是前面所討論的任何一種雜質。在其他實施例中，在磊晶的源極/汲極區82之生長過程中可進行原位摻雜。
如第10A圖和第10B圖所示，在第9A圖和第9B圖所示的結構上沉積層間介電質(inter layer dielectric，ILD)88。層間介電質88由例如磷矽玻璃(Phospho-Silicate Glass，PSG)、硼矽玻璃(Boron-Silicate Glass，BSG)、摻雜硼的磷矽玻璃(Boron-Doped phospho-Silicate Glass，BPSG)，無摻雜矽玻璃(Undoped Silicate Glass，USG)或相似的介電材料所形成，並且可以藉由任何適當的方式來沉積，例如化學氣相沉積(CVD)、電漿增強化學氣相沉積(Plasma-enhanced chemical vapor deposition，PECVD)或可流動式化學氣相沉積(FCVD)。也可以藉由任何適當的製程形成其他絕緣材料。
如第11A圖、第11B圖和第11C圖所示，實施例如化學機械研磨(CMP)的平坦化製程，使得層間介電質88的頂面和虛設閘極70的頂面齊平。化學機械研磨(CMP)也移除虛設閘極70上的遮罩72。因此，虛設閘極70的頂面會由層間介電質88暴露出來。
如第12A圖、第12B圖和第12C圖所示，在第11A圖、第11B圖和第11C圖所示的結構上沉積硬遮罩層90。硬遮罩層90可由SiN、SiON、SiO2、類似材料，或前述之組合所製成。硬遮罩層90可由化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(atomic layer deposition、ALD)、旋塗式介電質(spin-on dielectric)製程、類似製程，或前述之組合形成。
如第13A圖、第13B圖和第13C圖所示，在硬遮罩層90上形成光阻92並且將其圖案化。在一些實施例中，藉由使用旋塗技術，並且使用適當的光微影技術進行圖案化，以形成光阻92。在光阻92圖案化之後，在光阻92上實施修整(trimming)製程，以減少圖案化的光阻92之寬度。在一實施例中，修整製程為異向性電漿蝕刻製程，使用的製程氣體包含O2、CO2、N2/H2、H2、類似的氣體、前述之組合，或任何其他適合用於修整光阻的氣體。
在一些實施例中，光阻92為三層結構的光阻。在這些實施例中，三層結構的光阻92包含頂光阻層、中間層和底層。當藉由先進半導體製程達到光微影製程的極限，產生對更薄的頂光阻層之需求，以達到更小的製程容許範圍(process window)。然而，薄的頂光阻層可能不夠堅固來支撐目標層(例如硬遮罩層90)的蝕刻。三層結構的光阻提供相對薄的頂光阻層。中間層可包含抗反射材料(例如背面抗反射塗層(backside anti-reflective coating、BARC)，以幫助頂光阻層之曝光和對焦的製程。藉由具有中間層，薄的頂光阻層僅用於將中間層圖案化。底層可包含硬遮罩材料，例如容易被O2或N2/H2電漿移除的含碳材料。中間層用來將底層圖案化。在一些實施例中，中間層相對於底層具有高蝕刻選擇性，並且在一些實施例中，底層的厚度比中間層厚十倍以上。因此，三層結構的光阻使下方層(例如硬遮罩層90)的圖案化是堅固的，同時仍提供了相對薄的頂光阻層。
使用任何適當的光微影技術將三層結構的光阻92 之頂光阻層圖案化。舉例而言，在頂光阻層上設置光罩(未顯示)，接著將其暴露於輻射束下，其包含紫外光(ultraviolet，UV)或是準分子雷射(excimer laser)，例如來自氟化氪(Krypton Flouride，KrF)準分子雷射的248nm光束或是來自氟化氬(Argon Flouride，ArF)準分子雷射的193nm光束。使用浸潤式微影(immersion lithography)系統進行頂光阻層的曝光，以增加解析度和減少最小可達到的間距(achievable pitch)。實施烘烤(bake)或是固化(cure)操作將頂光阻層硬化，以及使用顯影劑移除頂光阻層之未曝光的或曝光的部分，取決於使用正光阻或是負光阻。在三層結構的光阻92之頂光阻層圖案化之後，實施修整製程，以減少三層結構的光阻92之頂光阻層的寬度。在一實施例中，修整製程為異向性電漿蝕刻製程，使用的製程氣體包含O2、CO2、N2/H2、H2、類似的氣體、前述之組合，或任何其他適合用於修整光阻的氣體。如第13A圖和第13C圖所示，在修整製程之後，可將中間層和底層圖案化，留下圖案化的三層結構的光阻92。
如第14A圖、第14B圖和第14C圖所示，使用光阻92作為遮罩將硬遮罩層90圖案化。可使用任何適當的蝕刻製程，例如異向性乾式蝕刻製程，以執行硬遮罩層90的圖案化。在硬遮罩層90圖案化之後，暴露出虛設閘極70、閘極間隔物86和層間介電質88的頂面。
如第15A圖、第15B圖和第15C圖所示，在蝕刻步驟中移除虛設閘極70、閘極密封間隔物80之暴露出的部分，以及移除位於暴露出的虛設閘極70正下方之虛設介電層58的部 分，使得凹陷94形成，並且虛設閘極70的一部分保留在圖案化的硬遮罩層90下方。在一些實施例中，藉由異向性蝕刻製程移除虛設閘極70。舉例而言，蝕刻製程可包含乾式蝕刻，其使用的反應氣體選擇性地蝕刻虛設閘極70，而不蝕刻硬遮罩層90、層間介電質88和閘極間隔物86。每一個凹陷94使相對應的鰭片之通道區暴露出來。每一個通道區設置在相鄰的一對磊晶的源極/汲極區82之間。移除的過程中，當蝕刻虛設閘極70時，虛設介電層58可作為蝕刻停止層。在移除虛設閘極70之後，可移除虛設介電層58和閘極密封間隔物80。
由鰭片56暴露出的表面、隔離區54、虛設閘極70的殘留部分96之側壁96S以及閘極間隔物86的內表面，定義凹陷94。在一些實施例中，殘留的虛設閘極70的部分96(下文中稱作殘留部分96)之側壁96S相對於基底50的主表面是傾斜的。換句話說，殘留部分96之側壁96S不平行且不垂直於基底50的主表面。在一些實施例中，殘留部分96之側壁96S和平行於基底50的主表面的平面形成角度θ1。在一實施例中，角度θ1少於約90°，例如在約75°至約89°的範圍內。此外，當在垂直於鰭片86的縱軸的方向上量測時，殘留部分96與隔離區54的界面(即殘留部分96的底面)寬於殘留部分96的頂面，使得殘留部分96自底部向頂部漸縮。此漸縮係由形成殘留部分96的蝕刻製程所造成，因為蝕刻並沒有完美地創造出殘留部分96之垂直的側壁96S。
如第16A圖、第16B圖和第16C圖所示，移除圖案化的硬遮罩層90，以暴露出殘留部分96的頂面。圖案化的硬遮罩 層90可藉由使用適當的蝕刻製程移除，例如對於圖案化的硬遮罩層90的材料具有選擇性之蝕刻製程。在一些實施例中，圖案化的硬遮罩層90可藉由平坦化製程移除，例如化學機械研磨製程(CMP)。如第16C圖所示，由上視圖觀之，殘留部分96之側壁96S並非平面而是凹入，殘留部分96越靠近閘極間隔物86變得越寬。在一些實施例中，當圖案化的硬遮罩層90存在時，虛設介電層58未被移除，而是利用例如選擇性蝕刻製程(例如濕式蝕刻製程)移除圖案化的硬遮罩層90之後，才移除虛設介電層58。
如第17A圖、第17B圖和第17C圖所示，形成閘極介電層98和102及閘極電極100和104用於置換閘極。在凹陷94內順應地沉積閘極介電層98和102，例如在鰭片56的頂面和側壁上、閘極間隔物86的側壁上和層間介電質88的頂面上。根據一些實施例，閘極介電層98和102包括氧化矽、氮化矽、或前述之多層結構。在其他實施例中，閘極介電層98和102包括高介電常數(high-k)的介電材料，且在這些實施例中，閘極介電層98和102的介電常數值大於約7.0，且可包含Hf、Al、Zr、La、Mg、Ba、Ti、Pb的矽酸鹽或金屬氧化物及前述之組合。形成閘極介電層98和102的方法可包含分子束沉積(molecular beam deposition、MBD)、原子層沉積(ALD)和電漿增強化學氣相(PECVD)沉積或類似製程。
接著，在閘極介電層98和102上分別地設置閘極電極100和104，並且填入凹陷94的殘留部分。閘極電極100和104可包括含金屬的材料，例如TiN、TaN、TaC、Co、Ru、Al、前 述之組合或前述之多層結構。在填入閘極電極100和104之後，可實施平坦化製程例如化學機械研磨(CMP)，以移除閘極介電層98和102及閘極電極100和104的材料之多餘部分，多餘的部分在層間介電質88和殘留部分96的頂面上方。所得到的閘極電極100和104及閘極介電層98和102之材料的剩餘部分，形成所得到的鰭式場效電晶體之置換閘極。
閘極介電層98和102的形成可以同時發生，使得閘極介電層98和102包含相同的材料，並且閘極電極100和104的形成可以同時發生，使得閘極電極100和104包含相同的材料。然而，在其他實施例中，閘極介電層98和102可經由不同製程形成，使得閘極介電層98和102包含不同的材料，並且閘極電極100和104可經由不同製程形成，使得閘極電極100和104包含不同的材料。當使用不同製程時，可使用許多遮罩步驟，以遮住和暴露出適當的區域。
在形成置換閘極之後，殘留部分96將第一區50B的置換閘極與具有相同縱軸的第二區50C的置換閘極分開。在接下來的製程，此殘留部分96將會被絕緣材料(參見第19A圖、第19B圖及第19C圖)取代，以提供在第一區50B的置換閘極和第二區50C的置換閘極之間的隔離。
如第18A圖、第18B圖和第18C圖所示，移除殘留部分96以形成凹陷110。移除殘留部分96可藉由使用適當的蝕刻製程，例如對於殘留部分96的材料具有選擇性，且不會蝕刻閘極電極100和104和隔離區54的蝕刻製程。由隔離區54暴露出的表面、置換閘極暴露出的側壁和閘極間隔物86暴露出的側壁定 義出凹陷110。
如第19A圖、第19B圖、第19C圖和第19D圖所示，在相鄰的置換閘極之間的凹陷內形成絕緣材料，以形成隔離區112。隔離區112提供在第一區50B的置換閘極和第二區50C的置換閘極之間的隔離。絕緣材料可以是例如氧化矽的氧化物、氮化物、類似材料或前述之組合，且可以藉由高密度電漿化學氣相沉積(HDP-CVD)、可流動式化學氣相沉積(FCVD)(例如在遙控電漿系統中將CVD為主的材料沉積且之後硬化，以使其轉變為其他材料，例如氧化物)、類似製程，或前述之組合。可以使用任何適當的製程形成其他絕緣材料。如圖所示的實施例中，絕緣材料是由可流動式化學氣相沉積(FCVD)製程形成的氧化矽。此外，如第19A圖、第19B圖、第19C圖和第19D圖所示，平坦化製程例如化學機械研磨(CMP)可移除任何多餘的絕緣材料，且形成的隔離區112的頂面、置換閘極的頂面和層間介電質88的頂面為齊平。
隔離區112具有在相鄰的閘極間隔物86之間的側壁112S，其與平行於基底50的主表面之平面具有角度θ1，類似於殘留部分96的對應的側壁96S。此外，由上視角度觀之，隔離區112的側壁112S並非平面而是凹入，隔離區112越靠近閘極間隔物86的變得越寬。在上視圖中，隔離區112具有沙漏形狀。在一些實施例中，如第19D圖之上視圖所示，側壁112S具有大體上是平面的中間部分112S1，以及彎曲的(例如非平面)邊緣部分112S2。在這些實施例中，在上視圖中，在相鄰的閘極間隔物86之間的距離為距離D1，隔離區112的側壁112S之中間部 分112S1具有距離為距離D2。在一實施例中，距離D2在從距離D1的約三分之一至約整個距離D1的範圍內。在一些實施例中，隔離區112的側壁112S之彎曲部分(即邊緣部分112S2)相對於閘極間隔物86的側壁，以角度θ2與閘極間隔物86的側壁相交。在一實施例中，θ2從約45°至約90°的範圍內。此外，在平行於閘極電極100和104的縱軸上量測，隔離區112在其與隔離區54的界面(即隔離區112的底面)寬於隔離區112的頂面，使得殘留部分自底面向頂面漸縮。
如上視圖中所示，隔離區112的側壁112S之凹陷形狀是很重要的，它有助於減少落在隔離區112上的上覆接觸(overlying contact)的機會，因為上覆接觸之增加的電阻，這將會影響裝置的效能。舉例而言，第19D圖顯示上覆接觸116落在閘極電極104上的覆蓋區。如圖所示，因為上覆接觸116的覆蓋區通常是圓形的，因此隔離區112的側壁112S之凹陷形狀減少上覆接觸116落在隔離區112上的機會。換句話說，與隔離區112的側壁112S之其他形狀相比，例如凸面形狀，隔離區112的側壁112S之凹陷形狀增加了上覆接觸116的落下的容許範圍。此外，因為修整光阻92(參見第13A圖、第13B圖、第13C圖及相對應的段落)的能力超過目前微影技術的極限，隔離區112之暴露出的頂面之總寬度減少。隔離區112之暴露出的頂面之減少的總寬度更降低了上覆接觸116落在隔離區112上的機會，因此，增加了上覆接觸116的接觸落下的容許範圍。更進一步地，在形成置換閘極電極100和104時，隔離區112的側壁112S之凹陷形狀減少了在隔離區112和閘極間隔物86之間形成空隙(void) 的可能性。
如第20A圖和第20B圖所示，在層間介電質88上沉積層間介電質120，且形成穿過層間介電質120和88形成的接觸(contact)122。層間介電質120形成在層間介電質88、置換閘極、閘極間隔物86和隔離區112上方。層間介電質120例由磷矽玻璃(PSG)、硼矽玻璃(BSG)、摻雜硼的磷矽玻璃(BPSG)、無摻雜矽玻璃(USG)或類似材料的介電材料形成，且可由例如化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)的任何適當的方法來沉積。穿過層間介電質88和120形成接觸122的開口，可使用適當的光微影和蝕刻技術形成開口。襯墊(liner)例如擴散阻障層、黏著層或類似材料以及導電材料形成於開口內。襯墊可包含鈦、氮化鈦、鉭、氮化鉭或類似材料。導電材料可為銅、銅合金、銀、金、鎢、鋁、鎳或類似材料。可實施如化學機械研磨(CMP)的平坦化製程，以從層間介電質120的表面移除多餘材料。殘留的襯墊和導電材料於開口內形成接觸122。可實施退火製程，以分別地在磊晶的源極/汲極區82與接觸122之間的界面上形成矽化物。接觸122物理性且電性地耦接至磊晶的源極/汲極區82。
雖然並未明白地顯示，但是本發明所屬技術領域中具有通常知識者將可輕易地理解，可在第20A圖和第20B圖所示的結構上實施更多的製程步驟。舉例而言，在層間介電質120上可形成各種金屬間介電層(Inter-Metal Dielectrics，IMD)和它們所對應的金屬化結構。
本發明實施例可實現許多優點。例如在相鄰區的 閘極之間提供隔離，且減少上覆接觸落在在隔離區上的機會。尤其，由上視角度觀之，隔離區的側壁具有凹陷形狀是很重要的，因為這有助於減少上覆接觸落在隔離區上的機會，這會影響裝置的效能，因為上覆接觸之增加的電阻。舉例而言，上覆接觸落下的覆蓋區通常是圓形，因此隔離區的側壁之凹陷形狀減少上覆接觸落在隔離區上的機會。換句話說，與隔離區的側壁之其他形狀相比，例如凸出形狀，隔離區的側壁之凹陷形狀增加了上覆接觸之落下的容許範圍。此外，由於修整光阻的能力決定了隔離區的寬度超過目前微影技術的極限，隔離區之暴露出的頂面的總寬度得以減少。隔離區之暴露出的頂面之減少的總寬度更降低了上覆接觸落在隔離區上的機會，因此，增加了上覆接觸之接觸落下的容許範圍。更進一步地，在形成置換閘極電極時，隔離區的側壁之凹陷形狀降低了在隔離區與閘極間隔物86之間形成空隙的可能性。
本發明的一些實施例提供半導體裝置的製造方法，此方法包含在基底的第一區內形成第一鰭片和在基底的第二區內形成第二鰭片，在基底上形成第一隔離區，第一隔離區圍繞第一鰭片和第二鰭片，在第一鰭片上形成第一虛設閘極和在第二鰭片上形成第二虛設閘極，第一虛設閘極和第二虛設閘極具有相同縱軸，以第一置換閘極取代第一虛設閘極和以第二置換閘極取代第二虛設閘極，在第一置換閘極和第二置換閘極之間形成第一凹陷，以及在第一凹陷內填入絕緣材料以形成第二隔離區。
本發明的另一些實施例提供半導體裝置的製造方 法，此方法包含在基底上形成第一鰭片和第二鰭片，在基底上形成第一隔離區，第一隔離區圍繞第一和第二鰭片，在第一和第二鰭片的頂面和側壁上形成第一虛設閘極堆疊，第一虛設閘極堆疊具有第一縱軸，在第一和第二鰭片之間留下第一閘極堆疊的第一部分時，將第一虛設閘極堆疊圖案化以暴露出第一和第二鰭片的通道區，在第一鰭片之暴露出的通道區上形成第一置換閘極堆疊，在第二鰭片之暴露出的通道區上形成第二置換閘極堆疊，以及以介電材料取代第一虛設閘極堆疊的第一部分，以形成第二隔離區。
本發明的另一些實施例提供半導體裝置，其包含第一鰭片和第二鰭片設置於基底上，第一隔離區設置於基底上，第一隔離區圍繞第一和第二鰭片，第一閘極堆疊設置於第一鰭片上，且第二閘極堆疊設置於第二鰭片上，第一閘極堆疊和第二閘極堆疊具有一相同縱軸，以及第二隔離區介於第一和第二閘極堆疊之間，第二隔離區由底面向頂面變窄，第二隔離區的底面靠近第一隔離區，第二隔離區的頂面遠離第一隔離區。
前述概述了一些實施例的部件，使得本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應可理解，他們可以輕易使用本發明實施例作為基礎，設計或修改其他的製程或是結構，以達到與在此介紹的實施例相同的目的及/或優點。本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並不悖離本發明實施例的精神與範疇，並且不悖離本發明 實施例的精神與範疇的情況下，在此可以做各種的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
50‧‧‧基底
50B‧‧‧第一區
50C‧‧‧第二區
52、56‧‧‧鰭片
54、112‧‧‧隔離區
98、102‧‧‧閘極介電層
100、104‧‧‧閘極電極
112S‧‧‧側壁
θ1‧‧‧角度

Claims (14)

  1. 一種半導體裝置的製造方法，包括：在一基底的一第一區內形成一第一鰭片和在該基底的一第二區內形成一第二鰭片；在該基底上形成一第一隔離區，該第一隔離區圍繞該第一鰭片和該第二鰭片；在該第一鰭片上形成一第一虛設閘極和在該第二鰭片上形成一第二虛設閘極，該第一虛設閘極和該第二虛設閘極具有一相同縱軸；以一第一置換閘極取代該第一虛設閘極和以一第二置換閘極取代該第二虛設閘極；在該第一置換閘極和該第二置換閘極之間形成一第一凹陷；以及在該第一凹陷內填入一絕緣材料以形成一第二隔離區。
  2. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中在平行該第一和該第二置換閘極的縱軸方向上量測，該第二隔離區的一底面寬於該第二隔離區的一頂面。
  3. 如申請專利範圍第1或2項所述之半導體裝置的製造方法，其中在該第一置換閘極和該第二置換閘極之間形成該第一凹陷包括：移除該第一和該第二虛設閘極的殘留部分。
  4. 如申請專利範圍第1或2項所述之半導體裝置的製造方法，其中該第二隔離區的側壁不平行且不垂直於該基底的一主要表面，或者該第二隔離區的側壁為非平面。
  5. 如申請專利範圍第1或2項所述之半導體裝置的製造方法，其中以該第一置換閘極取代該第一虛設閘極和以該第二置換閘極取代該第二虛設閘極包括：形成一硬遮罩層且將其圖案化，以暴露出該第一虛設閘極的一第一部分和該第二虛設閘極的一第二部分；移除該第一虛設閘極暴露出的該第一部分以暴露出該第一鰭片，且移除該第二虛設閘極暴露出的該第二部分以暴露出該第二鰭片；移除圖案化的該硬遮罩層，以暴露出在該第一和該第二鰭片之間的該第一和該第二虛設閘極的殘留部分；在暴露出的該第一和該第二鰭片的一頂面和側壁上沉積一閘極介電質；以及在該閘極介電質上沉積一閘極電極，以形成該第一和該第二置換閘極。
  6. 一種半導體裝置的製造方法，包括：在一基底上形成一第一鰭片和一第二鰭片；在該基底上形成一第一隔離區，該第一隔離區圍繞該第一和該第二鰭片；在該第一和該第二鰭片的頂面和側壁上形成一第一虛設閘極堆疊；在該第一和該第二鰭片之間留下該第一虛設閘極堆疊的一第一部分時，將該第一虛設閘極堆疊圖案化以暴露出該第一和該第二鰭片的通道區；在該第一鰭片之暴露出的該通道區上形成一第一置換閘極 堆疊；在該第二鰭片之暴露出的該通道區上形成一第二置換閘極堆疊；以及以一介電材料取代該第一虛設閘極堆疊的該第一部分，以形成一第二隔離區。
  7. 如申請專利範圍第1或6項所述之半導體裝置的製造方法，其中該第一隔離區的一頂面與該第二隔離區的一底面接觸。
  8. 如申請專利範圍第6項所述之半導體裝置的製造方法，其中該第二隔離區由一底面向一頂面變窄，該第二隔離區的該底面靠近該第一隔離區，該第二隔離區的該頂面遠離該第一隔離區。
  9. 如申請專利範圍第6或8項所述之半導體裝置的製造方法，其中該第二隔離區的側壁為非平面或者該第二隔離區的一側壁相對於平行該基底的一主要表面的平面形成一第一角度，該第一角度小於90度。
  10. 如申請專利範圍第6或8項所述之半導體裝置的製造方法，其中形成該第一置換閘極堆疊和形成該第二置換閘極堆疊包括：在該第一和第二鰭片之暴露出的該通道區之一頂面和側壁上沉積一閘極介電質；以及在該閘極介電質上沉積一閘極電極，以形成該第一和該第二置換閘極堆疊。
  11. 如申請專利範圍第10項所述之半導體裝置的製造方法，其 中該第一置換閘極堆疊的該閘極電極具有與該第二置換閘極堆疊之該閘極電極不同的材料組成。
  12. 一種半導體裝置，包括：一第一鰭片和一第二鰭片設置於一基底上；一第一隔離區設置於該基底上，該第一隔離區圍繞該第一和該第二鰭片；一第一閘極堆疊設置於該第一鰭片上，且一第二閘極堆疊設置於該第二鰭片上，該第一閘極堆疊和該第二閘極堆疊具有一相同縱軸；以及一第二隔離區介於該第一和該第二閘極堆疊之間，該第二隔離區由一底面向一頂面變窄，該第二隔離區的該底面靠近該第一隔離區，該第二隔離區的該頂面遠離該第一隔離區。
  13. 如申請專利範圍第12項所述之半導體裝置，其中該第二隔離區的一側壁相對於平行該基底的一主要表面的平面形成一第一角度，該第一角度小於90度，或者該第二隔離區的側壁為非平面。
  14. 如申請專利範圍第12或13項所述之半導體裝置，其中該第一和該第二閘極堆疊的每一個包括：一閘極介電質設置於各自的該鰭片的一頂面和側壁上，該閘極電介質包括一高介電常數之材料；以及一閘極電極設置於各自的該閘極介電質上，該閘極電極包括一金屬。
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