TW201721921A - 三維記憶體元件 - Google Patents
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Abstract
一種三維記憶體元件，包括多層堆疊結構多層堆疊結構包括複數個導電條帶及複數條溝槽，以定義出第一、第二、第三和第四脊狀堆疊；位於第一脊狀堆疊上的第一串列選擇線開關；位於第二脊狀堆疊上的第一接地選擇線開關；第一U形記憶胞串列，串接第一串列選擇線開關和第一接地選擇線開關；位於第三脊狀堆疊上的第二串列選擇線開關；位於第四脊狀堆疊上的第二接地選擇線開關；第二U形記憶胞串列，串接第二串列選擇線開關和第二接地選擇線開關。第一字元線接觸結構與第一脊狀堆疊的導電條帶接觸。第二字元線接觸結構與第二脊狀堆疊的導電條帶接觸；第三字元線接觸結構與第三和第四脊狀堆疊的導電條帶接觸。
Description
本發明是有關於一種高密度記憶體元件。特別是一種三維(Three Dimemsional，3D)記憶體元件。
非揮發性記憶體元件，例如快閃記憶體，具有在移除電源時亦不丟失儲存於記憶單元中之資訊的特性。已廣泛運用於用於可擕式音樂播放器、移動電話、數位相機等的固態大容量存儲應用。為了達到具有更高密度儲存容量的需求，目前已經有各種不同結構的三維記憶體元件，例如具有單閘極(single-gate)記憶胞、雙閘極(double gate)記憶胞，和環繞式閘極(surrounding gate)記憶胞的三維快閃記憶體元件，被提出。
典型的三維非揮發性記憶體元件包含複數個建構於多層堆疊結構(multi-layer stacks)之中具有垂直通道的記憶胞立體陣列。以具有U形記憶胞串列結構的單閘極垂直通道(Single-Gate Vertical Channel，SGVC) NAND記憶體元件為例，一般係採用多晶矽材質的堆疊導電條帶來作為記憶胞的閘極。由於多晶矽的阻值較大，因此在建構記憶胞陣列時，需要將導電條帶跟隔成多個區段，並過階梯狀的字元線接觸結構字元線接觸結構，將位於同一階層的導電條與位於記憶胞陣列上方的金屬字元線電性連接。
由於，字元線接觸結構佔據記憶體元件相當大的面積，加上記憶胞陣列上方容納金屬字元線的佈線空間有限。隨著記憶體元件記憶容量的擴充，使得多層堆疊層結構中導電條帶階層的數量相對增加，需要設置更多字元線和字元線接觸結構。目前只能藉由縮小字元線的線徑和間距(pitch)，或者增加記憶區塊的面積尺寸，來加以因應。
然而，縮小字元線的線徑和間距會導致製程裕度(process window)減少、良率降低而大幅增加製程成本，甚至因導致氧化層擊穿(oxide breakdown)現象產生。增加記憶區塊的面積尺寸並不符合目前元件微縮的趨勢。
因此，有需要提供一種先進的記憶體元件，以解決上述襲之技術所面臨的問題。
本說明書的一實施例是提供一種三維記憶體元件。此三維記憶體元件包括：多層堆疊結構(multi-layer stacks)、第一串列選擇線(String Select Line，SSL)開關、第一接地選擇線(Ground Selection Line，GSL)開關、第二串列選擇線開關、第二接地選擇線開關、第一U形記憶胞串列、第二U形記憶胞串列、第一字元線接觸結構、第二字元線接觸結構以及第三字元線接觸結構。多層堆疊結構包括彼此隔離的複數個導電條帶以及複數條溝槽(trench)，用以至少定義出第一脊狀堆疊 (ridge stacks)、第二脊狀堆疊、第三脊狀堆疊以及第四脊狀堆疊。第一串列選擇線開關位於第一脊狀堆疊之上。第一接地選擇線開關位於第二脊狀堆疊之上。第一U形記憶胞串列串接第一串列選擇線開關和第一接地選擇線開關。第二串列選擇線開關位於第三脊狀堆疊之上。第二接地選擇線開關位於第四脊狀堆疊之上。第二U形記憶胞串列串接第二串列選擇線開關和第二接地選擇線開關。第一字元線接觸結構與位於第一脊狀堆疊上的導電條帶接觸。第二字元線接觸結構與位於第二脊狀堆疊上的導電條帶接觸；第三字元線接觸結構與位於第三脊狀堆疊和第四脊狀堆疊上的導電條帶接觸。
根據上述實施例，本說明書是提供一種具有多個脊狀堆疊的三維記憶體元件，其中每一個脊狀堆疊包含，分別具有位於頂部的一個串列選擇線開關或一個接地選擇線開關以及位於該串列選擇線開關或該接地選擇線開關下方的複數個記憶胞。藉由串接位於兩個脊狀堆疊上的第一串列選擇線開關和第一接地選擇線開關，以及位於第一串列選擇線開關和第一接地選擇線開關下方的記憶胞來形成第一U形記憶胞串列；同時藉由串接位於另外兩個不同脊狀堆疊上的第二串列選擇線開關和第二接地選擇線開關，以及位於第二串列選擇線開關和第二接地選擇線開關下方的記憶胞來形成第二U形記憶胞串列。
其中，位於第一U形記憶胞串列之第一串列選擇線開關下方的記憶胞與第一字元線接觸結構連接；位於第二U形記憶胞串列之第二串列選擇線開關下方的記憶胞與第二字元線接觸結構連接；而位於第一U形記憶胞串列之第一接地選擇線開關下方的記憶胞以及位於第二U形記憶胞串列之第二接地選擇線開關下方的記憶胞，則連接至相同的第三字元線接觸結構。換句話說，三維記憶體元件中，用來連接位於接地選擇開關下方之記憶胞的字元線接觸結構數量小於用來連接位於串列選擇開關下方之記憶胞的字元線接觸結構。若與先前技術中的三維記憶體元件相比，在不改變記憶容量的前提下，可以減少字元線接觸結構的設置。
藉由減少字元線接觸結構的設置，可以減少記憶體元件的面積尺寸；更可在不影響製程裕度的前提下，擴充記憶體元件的記憶容量，大幅降低製程成本，並防止氧化層擊穿現象產生，增加垂直通道記憶體元件的製程良率。
本發明是提供一種記憶體元件，可解決習知記憶體元件製程裕度不足的問題，並且同時節省製造成本提高製程良率。為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉數個較佳實施例，並配合所附圖式，作詳細說明如下。
但必須注意的是，這些特定的實施案例，並非用以限定本發明。本發明仍可採用其他特徵、元件、方法及參數來加以實施。較佳實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。該技術領域中具有通常知識者，將可根據以下說明書的描述，在不脫離本發明的精神範圍內，作均等的修飾與變化。在不同實施例與圖式之中，相同的元件，將以相同的元件符號加以表示。
請參照第1A圖至第1C圖，第1A圖至第1C圖係根據本發明的一實施例所繪示製作單閘極垂直通道NAND記憶體元件100的製程結構透視圖。製作單閘極垂直通道NAND記憶體元件100的方法，包括下述步驟：首先在基材101的表面上形成多層堆疊結構104(如第1A圖所繪示)。在本實施例中，多層堆疊結構104包括沿著第1A圖所繪示的Z軸方向，在基材101上彼此交錯堆疊的複數個導電層102以及複數個絕緣層103。
本發明的一些實施例中，導電層102的材質，可以包含摻雜有磷或砷的n型多晶矽(或n型磊晶單晶矽)、摻雜有硼的p型多晶矽(或p型磊晶單晶矽)、無摻雜的的多晶矽、金屬矽化物(silicides)，例如矽化鈦(TiSi)、矽化鈷(CoSi)或矽鍺(SiGe)、氧化物半導體(oxide semiconductors)，例如氧化銦鋅(InZnO)或氧化銦鎵鋅(InGaZnO)、金屬，例如鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鈷(Co)、鎳(Ni)、氮化鈦(TiN)、氮化鉭(TaN)或氮化鉭鋁(TaAlN)，或兩種或多種上述材質之組合物所構成。絕緣層103可以由介電材料，例如矽氧化物(oxide)、矽氮化物(nitride)、矽氮氧化物(oxynitride)、矽酸鹽(silicate)或其他材料，所構成。
接著，對多層堆疊結構104進行一圖案化製程，以形成複數個脊狀堆疊104A、104B、104C和104D。在本發明的一些實施例中，係採用非等向蝕刻製程(anisotropic etching process)，例如反應離子蝕刻(Reactive Ion Etching，RIE)製程，對多層堆疊結構104進行蝕刻。藉以在多層堆疊結構104之中形成沿著X橫向延伸且沿Z軸縱向延伸的溝槽105，將多層堆疊結構104分割成複數個脊狀堆疊104A、104B、104C和104D，並將基材101的部分區域經由溝槽105曝露於外(如第1B圖所繪示)。
每一個脊狀堆疊104A、104B、104C和104D都包含複數個條狀的導電條帶。例如在本實施例中，脊狀堆疊104A具有沿著Z軸方向向上堆疊的導電條帶104A1、104A2、104A3、104A4、104A5和104A6；脊狀堆疊104B具有沿著Z軸方向向上堆疊的導電條帶104B1、104B2、104B3、104B4、104B5和104B6；脊狀堆疊104C具有沿著Z軸方向向上堆疊的導電條帶104C1、104C2、104B3、104C4、104C5和104C6；以及脊狀堆疊104D具有沿著Z軸方向向上堆疊的導電條帶104D1、104D2、104D3、104D4、104D5和104D6。其中，位於脊狀堆疊104A、104B、104C和104D之頂部平面的導電條帶104A6、104B6、104C6和104D6具有比位於相同脊狀堆疊104A、104B、104C和104D的其他平面之導電條帶104A1-104A5、104B1-104B5、104C1-104C5和104D1-104D5還大的厚度。
之後，於脊狀堆疊104A、104B、104C和104D的側壁上方以及溝槽105底部形成具有電荷捕捉結構(charge trapping structure)，的記憶材料層106。並於記憶材料層106上形成圖案化的半導體通道層107。進而在脊狀堆疊104A、104B、104C和104D的導電條帶104A1-A6、104B1-B6、104C1-C6和104D1-D6與記憶材料層106和通道層107三者重疊的位置(cross point)，分別定義出複數個記憶胞108(如第1C圖所繪示)。
在本發明的一些實施例中，記憶材料層106的電荷捕捉結構可以是一種複合多疊層，其係選自於由矽氧化物-氮化矽-矽氧化物(oxide-nitride-oxide、ONO)結構、一矽氧化物-氮化矽-矽氧化物-氮化矽-矽氧化物(oxide-nitride-oxide-nitride-oxide，ONONO)結構、一矽-矽氧化物-氮化矽-矽氧化物-矽 (silicon-oxide-nitride-oxide-silicon，SONOS)結構、一能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽(bandgap engineered silicon-oxide-nitride-oxide-silicon，BE-SONOS)結構、一氮化鉭-氧化鋁-氮化矽-矽氧化物-矽(tantalum nitride, aluminum oxide, silicon nitride, silicon oxide, silicon，TANOS)結構以及一金屬高介電係數能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽(metal-high-k bandgap-engineered silicon-oxide-nitride-oxide-silicon，MA BE-SONOS)結構所組成之一族群。半導體通道層107可以由摻雜有磷或砷的n型多晶矽，或n型磊晶單晶矽所構成。此外，半導體通道層107也可以由摻雜有硼的p型多晶矽，或p型磊晶單晶矽所構成。
在本實施例中，圖案化的半導體通道層107係由n型多晶矽所構成，且圖案化的半導體通道層107至少包括彼此分離的兩個部分。其中一部分的半導體通道層107覆蓋在相鄰之脊狀堆疊104A和104B以及用來隔離脊狀堆疊104A和104B之溝槽105的底部。藉以分別在脊狀堆疊104A和104B之間形成一個U形通道薄膜，用來串接形成於脊狀堆疊104A和104B上的複數個記憶胞108，進而形成第一U形記憶胞串列109A。另一部分的半導體通道層107覆蓋在相鄰之脊狀堆疊104C和104C以及用來隔離脊狀堆疊104C和104D之溝槽105的底部。並且在脊狀堆疊104C和104D之間形成另一個U形通道薄膜，用來串接形成於脊狀堆疊104C和104D上的複數個記憶胞108，進而形成第二U形記憶胞串列109B。
其中，位於脊狀堆疊104A之頂部的記憶胞，可以作為第一U形記憶胞串列109A的第一接地選擇線開關110A；位於脊狀堆疊104B之頂部的記憶胞，可以作為第一U形記憶胞串列109A的第一串列選擇開關111A。位於脊狀堆疊104C之頂部的記憶胞，可以作為第二U形記憶胞串列109B的第二接地選擇線開關110B；位於脊狀堆疊104D之頂部的記憶胞，可以作為第二U形記憶胞串列109B的第二串列選擇開關111B。
另外值得注意的是，雖然第1C圖僅繪示由四個脊狀堆疊(脊狀堆疊104A、104B、104C和104D)所形成的二條U形記憶胞串列(第一U形記憶胞串列109A和第二U形記憶胞串列109B)。但其僅係為了清楚描述起見而繪示，並非用以限定本發明。在本發明的一些實施例之中，單閘極垂直通道NAND記憶體元件100可以包括更多的脊狀堆疊以及更多的U形記憶胞串列，進而形成一個立體記憶胞陣列。
之後，在溝槽105中填充介電材質層112。在本發明的一些實施例中，形成介電材質層112的材質可以包含二氧化矽、氮化矽、氮氧化矽、高介電係數(high-k)材料或上述材料的任意組合。在本實施例中，較佳還包含在溝槽105中形成空氣間隙(air gap)113，用來降低位於不同脊狀堆疊104A、104B、104C和104D側壁上記憶胞108相互之間的干擾。
後續如第1D圖所繪示，在脊狀堆疊104A、104B、104C和104D頂部形成接觸插塞(contact plug)114，分別使第一串列選擇線開關111A和第二串列選擇線開關111B連接至一條位元線115；並形成接觸插塞116使第一接地選擇線開關110A和第二接地選擇線開關110B分別通過金屬導線117連接至一共同源極線118。並在立體記憶胞陣列的周邊區形成階梯狀的複數個字元線接觸結構(例如，第1D圖所繪示的119B)，使位於脊狀堆疊104A、104B、104C和104D之相同階層中用來形成層記憶胞108的導電條帶104A1-D1、104A2-D2、104A3-D3、104A4-D4、104A5-D5和104A6-D6，分別連接至不同的字元線120。
字元線接觸結構，例如字元線接觸結構119A、119B和119C，的詳細配置請參照第2圖，第2圖係根據第1D所繪示單閘極垂直通道NAND記憶體元件100的局部結構上視圖。字元線接觸結構119A、119B和119C係分別配置在脊狀堆疊104A、104B、104C和104D的長軸兩側。在本實施例中，字元線接觸結構119A包含階梯狀堆疊的多個接觸層，分別用來與位於脊狀堆疊104B中不同階層的導電條帶接觸；字元線接觸結構119B包含階梯狀堆疊的多個接觸層，分別用來與位於脊狀堆疊104D中不同階層的導電條帶接觸。字元線接觸結構119C包含階梯狀堆疊的多個接觸層，分別用來與脊狀堆疊104A和104C中位於相同階層的導電條帶接觸。
換句話說，脊狀堆疊104A和104C中位於相同平面層的導電條帶，共用一個字元線接觸結構119C。詳言之，脊狀堆疊104A和104C中位於第一平面層的導電條帶104A1和104C1，與階梯狀字元線接觸結構119C的第一接觸層(未繪示)接觸；位於第二平面層的導電條帶104A2和104C2，與階梯狀字元線接觸結構119C得第二接觸層(未繪示)接觸；位於第三平面層的導電條帶104A3和104C3，與階梯狀字元線接觸結構119C的第三接觸層(未繪示)接觸；位於第四平面層的導電條帶104A4和104C4，與階梯狀字元線接觸結構119C的第四接觸(未繪示)層接觸；位於第五平面層的導電條帶104A5和104C5，與階梯狀字元線接觸結構119C的第五接觸層(未繪示)接觸；以及位於第六平面層的導電條帶104A6和104C6，與階梯狀字元線接觸結構119C的第六接觸層(未繪示)接觸。由於字元線接觸結構已為習知，故其詳細的構造與製作方法不在此贅述。
但字元線接觸結構的配置方式並不以此為限，在本發明的一些實施例中，位於多於兩個以上不同U形記憶胞串列中之串列選擇線開關下方的導電條帶，會分別與不同的字元線接觸結構；位於此多於兩個以上不同U形記憶胞串列中之接地選擇線開關下方的導電條帶會共用一個字元線接觸結構。
在本發明的一些實施例之中，單閘極垂直通道NAND記憶體元件100還包括複數個串列選擇線接觸墊121和一個共用的接地選擇線接觸墊122分別用來將串列選擇線開關(例如，第一串列選擇線開關111A和第二串列選擇線開關111B)和接地選擇開關(例如，第一接地選擇線開關110A和第二接地選擇線開關110B)連接至解碼器(未繪示)。例如在本實施例中，每一個串列選擇線接觸墊121分別位於具有第一串列選擇線開關111A和第二串列選擇線開關111B之脊狀堆疊104B和104D的一端，鄰接字元線接觸結構119A和119B，並且與用來形成第一串列選擇線開關111A和第二串列選擇線開關111B的導電條帶104B6和104D6接觸。共用的接地選擇線接觸墊122則位於具有第一接地選擇線開關110A和第二接地選擇線開關110B之脊狀堆疊104A和104C的一端，鄰接字元線接觸結構119C，並且與用來形成第一接地選擇線開關110A和第二接地選擇線開關110B的導電條帶104A6和104C6接觸。
被共用的字元線接觸結構119C的形狀可以隨著單閘極垂直通道NAND記憶體元件的設計而有所不同。例如請參照第3圖，第3圖係根據本發明的另一實施例所繪示之單閘極垂直通道NAND記憶體元件300的局部結構上視圖。單閘極垂直通道NAND記憶體元件300的結構大致與單閘極垂直通道NAND記憶體元件100相同，差別僅在於，鄰接接地選擇線接觸墊122的字元線接觸結構319C的形狀不同。在本實施例之中，被位於脊狀堆疊104A和104C之第一接地選擇線開關110A和第二接地選擇線開關110B下方的導電條帶104A6和104C6所共用的字元線接觸結構319C，可以配置成縱向階梯結構。進一步節省單閘極垂直通道NAND記憶體元件300的橫向寬度。
為了防止具有共用字元線接觸結構119C之不同U形記憶胞串列109A和109B在寫入操作、讀取操作和抹除操作中產生訊號干擾，在本發明的一些實施例之中，單閘極垂直通道NAND記憶體元件100可以包括一個位於U形記憶胞串列109A之第一串列選擇線開關111A和第一接地選擇線開關110A之間的第一控制開關IG_1A，以及一個位於U形記憶胞串列109B之第二串列選擇線開關111B和第二接地選擇線開關110B之間的第二控制開關IG_1B。
例如請參照第4圖，第4圖係繪示以第1C圖之單閘極垂直通道NAND記憶體元件100進行寫入操作時的等效電路圖。在本實施例中，第一控制開關IG_1A可以包括一種互補式切換電路(complementary switch circuit)123與脊裝堆疊104B的底部導電條帶104B1連接，用以控制位於脊裝堆疊104B底部之記憶胞108的啟閉。第二控制開關IG_1B與位於脊裝堆疊104D的底部導電條帶104D1連接，用以控制位於脊裝堆疊104D底部之記憶胞108的啟閉。由於，第二控制開關IG_1B的結構可以與第一控制開關IG_1A相同，故第二控制開關IG_1B的結構不再繪示於第4圖中。但在其他實施例中，第二控制開關IG_1B的結構仍可以與第一控制開關IG_1A不同。
另外在一些較佳的實施例中，單閘極垂直通道NAND記憶體元件100還可以包括一個位於第一接地選擇線開關110A和第一控制開關IG_1A之間的第一輔助開關IG_0A，以及一個位於第二接地選擇線開關110B和第二控制開關IG_1B之間的第二輔助開關IG_0B。同樣的，第一輔助開關IG_0A和第二輔助開關IG_0B的結構可以與第一控制開關IG_1A相同或不同。
在本實施例中，第一輔助開關IG_0A係與脊裝堆疊104A的底部導電條帶104A1連接，用以控制位於脊裝堆疊104A底部之記憶胞108的啟閉；第二輔助開關IG_0B係與脊裝堆疊104C底部的導電條帶104C1連接，用以控制位於脊裝堆疊104C底部之記憶胞108的啟閉。
當以第一串列選擇開關111A選擇第一U形記憶胞串列109A中的記憶胞108P進行寫入操作時，會開啟第一串列選擇線開關111A、第一控制開關IG_1A和第一輔助開關IG_0A；並關閉第一接地選擇線開關110A。以位元線115和共同源極線118同時對第一串列選擇線開關111A和第一接地選擇線開關110A施加0伏電壓(0V)；再藉由字元線120對被選取記憶胞108P施加一閘極寫入電壓Vpgm；以及對位於第一U型記憶胞串列109A上的其他記憶胞108施加一閘極通過電壓Vpass。其中，閘極寫入電壓Vpgm大於閘極通過電壓Vpass，藉以引發電子e-產生Fowler–Nordheim穿隧效應，將資料寫入記憶胞108P之中。
未被選擇的第二U形記憶胞串列109B在進行寫入操作時，使位於脊狀堆疊104D上之第二串列選擇線開關111B和其下方的記憶胞的閘極保持浮置(floating)。由於脊狀堆疊104A和104C中的導電條帶共用一個字元線接觸結構119C；且第一接地選擇線開關110A和第二接地選擇線開關110B也共用接地選擇線接觸墊122。因此，施加在脊狀堆疊104C上之第二接地選擇線開關110B以及其下方之記憶胞108(包含記憶胞108P’)的閘極電壓，會和施加在脊狀堆疊104A上之第一接地選擇線開關110A以及其下方之記憶胞108(包含記憶胞108P)的閘極電壓完全相同。關閉第二控制開關IG_1B，可使第二U形記憶胞串列109B內之104C形成局部自我電位抬升(local self-boosting)以維持足夠的電位，防止位於脊狀堆疊104C上之記憶胞108P’受到寫入電壓Vpgm的影響而被寫入。
請參照第5圖，第5圖係繪示以第1C圖之單閘極垂直通道NAND記憶體元件100進行讀取操作時的等效電路圖。在本實施例中，當以第一串列選擇線開關111A選擇位於第一U形記憶胞串列109A上的記憶胞108R進行讀取操作時，會開啟第一串列選擇線開關111A、第一接地選擇線開關110A、第一控制開關IG_1A和第一輔助開關IG_0A。使位元線115和共同源極線118同時對第一串列選擇線開關111A和第一接地選擇線開關110A分別施加1伏特(1V)及0伏電壓(0V)；再藉由字元線120對被選取的記憶胞108R施加一閘極讀取電壓Vref；以及對位於第一U型記憶胞串列109A上的其他記憶胞108施加一閘極通過電壓Vpass。即可由被選取的記憶胞108R中讀取資料。
未被選擇的第二U形記憶胞串列109B在進行讀取操作時，位於脊狀堆疊104D上的第二串列選擇線開關111B和其下方的記憶胞108閘極保持浮置。由於脊狀堆疊104A和104C中的導電條帶共用一個字元線接觸結構119C；且第一接地選擇線開關110A和第二接地選擇線開關110B也共用接地選擇線接觸墊122。因此，施加在脊狀堆疊104C上之第二接地選擇線開關110B以及其下方之記憶胞108(包含記憶胞108R’)的閘極電壓，會和施加在脊狀堆疊104A上之第一接地選擇線開關110A以及其下方之記憶胞108(包含記憶胞108R)的閘極電壓完全相同。關閉第二控制開關IG_1B，並且使第二U形記憶胞串列109B中的第二串列選擇線開關111B和其下方的記憶胞108之閘極保持浮置，可防止未被選取之第二U形記憶胞串列109B中的記憶胞108R’被閘極讀取電壓Vref所讀取。
請參照第6圖，第6圖係繪示以第1C圖之單閘極垂直通道NAND記憶體元件100進行抹除操作時的等效電路圖。在本實施例中，當選擇第一U形記憶胞串列109A進行抹除操作時，會對第一串列選擇線開關111A、第一控制開關IG_1A和第一輔助開關IG_0A的閘極施加7伏電壓(7V)，藉以將其開啟；以共同源極線118對第一接地選擇線開關110A施加0伏電壓(0V)，將第一接地選擇線開關110A的閘極保持浮置；對位於第一U型記憶胞串列109A上的所有記憶胞108的閘極施加0伏電壓(0V)；再以位元線115對第一串列選擇線開關111A施加20伏特(20V)的抹除電壓。藉以使位於第一U型記憶胞串列109A上的記憶胞108產生閘極誘發汲極漏電流(Gated-Induce Drain Leakage，GIDL) GIDL。
未被選擇的第二U形記憶胞串列109B在進行抹除操作時，位於脊狀堆疊104D上的第二串列選擇線開關111B和其下方的記憶胞108以及第二控制開關IG_1B和第二接地選擇開關110B的閘極都保持浮置。由於脊狀堆疊104A和104C中的導電條帶共用一個字元線接觸結構119C；且第一接地選擇線開關110A和第二接地選擇線開關110B也共用接地選擇線接觸墊122。因此，施加在脊狀堆疊104C上之第二接地選擇線開關110B以及其下方之記憶胞108的閘極電壓，會和施加在脊狀堆疊104A上之第一接地選擇線開關110A以及其下方之記憶胞108的閘極電壓完全相同。使位於脊狀堆疊104D上的第二串列選擇線開關111B和其下方的記憶胞108以及第二控制開關IG_1B的閘極都保持浮置，可延遲抹除時間，防止第二U形記憶胞串列109B中的記憶胞108在奈秒抹除時間內被抹除。
根據上述實施例，本說明書是提供一種具有多個脊狀堆疊的三維記憶體元件，其中每一個脊狀堆疊包含，分別具有位於頂部的一個串列選擇線開關或一個接地選擇線開關以及位於串列選擇線開關或接地選擇線開關下方的複數個記憶胞。藉由串接位於兩個脊狀堆疊上的第一串列選擇線開關和第一接地選擇線開關，以及位於第一串列選擇線開關和第一接地選擇線開關下方的記憶胞來形成第一U形記憶胞串列；同時藉由串接位於另外兩個不同脊狀堆疊上的第二串列選擇線開關和第二接地選擇線開關，以及位於第二串列選擇線開關和第二接地選擇線開關下方的記憶胞來形成第二U形記憶胞串列。
其中，位於第一U形記憶胞串列之第一串列選擇線開關下方的記憶胞與第一字元線接觸結構連接；位於第二U形記憶胞串列之第二串列選擇線開關下方的記憶胞與第二字元線接觸結構連接；而位於第一U形記憶胞串列之第一接地選擇線開關下方的記憶胞以及位於第二U形記憶胞串列之第二接地選擇線開關下方的記憶胞，則連接至相同的第三字元線接觸結構。換句話說，三維記憶體元件中，用來連接位於接地選擇開關下方之記憶胞的字元線接觸結構數量小於用來連接位於串列選擇開關下方之記憶胞的字元線接觸結構。若與先前技術中的三維記憶體元件相比，在不改變記憶容量的前提下，可以減少字元線接觸結構的設置。
藉由減少字元線接觸結構的設置，可以減少記憶體元件的面積尺寸；更可在不影響製程裕度的前提下，擴充記憶體元件的記憶容量，大幅降低製程成本，並防止氧化層擊穿現象產生，增加垂直通道記憶體元件的製程良率。
100、300‧‧‧記憶體元件
101‧‧‧基材
102‧‧‧導電層
103‧‧‧絕緣層
104‧‧‧多層堆疊結構
104A、104B、104C、104D‧‧‧脊狀堆疊
104A1-104A6、104B1-104B6、104C1-104C6、104D1-104D6‧‧‧導電條帶
105‧‧‧溝槽
106‧‧‧記憶材料層
107‧‧‧半導體通道層
108、108P、108R‧‧‧記憶胞
109A、109B‧‧‧U形記憶胞串列
110A、110B‧‧‧接地選擇線開關
111A、111B‧‧‧串列選擇開關
112‧‧‧介電材質層
113‧‧‧空氣間隙
114‧‧‧接觸插塞
115‧‧‧位元線
116‧‧‧接觸插塞
117‧‧‧金屬導線
118‧‧‧共同源極線
119A、119B、119C、319C‧‧‧字元線接觸結構
120‧‧‧字元線
121、122‧‧‧接觸墊
IG_1A、IG_1B控制開關
IG_0A、IG_0B‧‧‧輔助開關
Vpgm‧‧‧寫入電壓
Vpass‧‧‧閘極通過電壓
Vref‧‧‧閘極讀取電壓
floating‧‧‧浮置
GIDL‧‧‧閘極誘發汲極漏電流
101‧‧‧基材
102‧‧‧導電層
103‧‧‧絕緣層
104‧‧‧多層堆疊結構
104A、104B、104C、104D‧‧‧脊狀堆疊
104A1-104A6、104B1-104B6、104C1-104C6、104D1-104D6‧‧‧導電條帶
105‧‧‧溝槽
106‧‧‧記憶材料層
107‧‧‧半導體通道層
108、108P、108R‧‧‧記憶胞
109A、109B‧‧‧U形記憶胞串列
110A、110B‧‧‧接地選擇線開關
111A、111B‧‧‧串列選擇開關
112‧‧‧介電材質層
113‧‧‧空氣間隙
114‧‧‧接觸插塞
115‧‧‧位元線
116‧‧‧接觸插塞
117‧‧‧金屬導線
118‧‧‧共同源極線
119A、119B、119C、319C‧‧‧字元線接觸結構
120‧‧‧字元線
121、122‧‧‧接觸墊
IG_1A、IG_1B控制開關
IG_0A、IG_0B‧‧‧輔助開關
Vpgm‧‧‧寫入電壓
Vpass‧‧‧閘極通過電壓
Vref‧‧‧閘極讀取電壓
floating‧‧‧浮置
GIDL‧‧‧閘極誘發汲極漏電流
本發明的其他目的、特徵和優點可見於下述實施例和申請專利範圍，並配合所附圖式，作詳細說明如下: 第1A圖至1D圖係根據習知技術所繪示的一種單閘極垂直通道NAND記憶體元件的局部結構透視圖； 第2圖係根據第1D圖所繪示之單閘極垂直通道NAND記憶體元件的局部結構上視圖； 第3圖係根據本發明的另一實施例所繪示之單閘極垂直通道NAND記憶體元件的局部結構上視圖； 第4圖係繪示以第1C圖之單閘極垂直通道NAND記憶體元件進行寫入操作(program operation)時的等效電路圖； 第5圖係繪示以第1C圖之單閘極垂直通道NAND記憶體元件進行讀取操作(read operation)時的等效電路圖；以及 第6圖係繪示以第1C圖之單閘極垂直通道NAND記憶體元件進行抹除操作(erase operation)時的等效電路圖。
100‧‧‧記憶體元件
101‧‧‧基材
102‧‧‧導電層
103‧‧‧絕緣層
104‧‧‧多層堆疊結構
104A、104B、104C、104D‧‧‧脊狀堆疊
106‧‧‧記憶材料層
107‧‧‧半導體通道層
108‧‧‧記憶胞
109A、109B‧‧‧U形記憶胞串列
110A、110B‧‧‧接地選擇線開關
111A、111B‧‧‧串列選擇開關
112‧‧‧介電材質層
113‧‧‧空氣間隙
114、116‧‧‧接觸插塞
115‧‧‧位元線
117‧‧‧金屬導線
118‧‧‧共同源極線
119B‧‧‧字元線接觸結構
120‧‧‧字元線
Claims (10)
- 一種三維(Three Dimemsional，3D)記憶體元件，包括： 一多層堆疊結構(multi-layer stacks)，包括彼此隔離的複數個導電條帶(conductive strips)以及複數條溝槽(trench)，用以至少定義出一第一脊狀堆疊 (ridge stacks)、一第二脊狀堆疊、一第三脊狀堆疊以及一第四脊狀堆疊； 一第一串列選擇線(String Selection Line，SSL)開關，位於該第一脊狀堆疊之上； 一第一接地選擇線(Ground Selection Line，GSL)開關，位於該第二脊狀堆疊之上； 一第一U形記憶胞串列(U-shaped cell string)，串接該第一串列選擇線開關和該第一接地選擇線開關； 一第二串列選擇線開關，位於該第三脊狀堆疊之上； 一第二接地選擇線開關，位於該第四脊狀堆疊之上； 一第二U形記憶胞串列，串接該第二串列選擇線開關和該第二接地選擇線開關； 一第一字元線接觸結構，與位於該第一脊狀堆疊上的該些導電條帶接觸； 一第二字元線接觸結構，與位於該第二脊狀堆疊上的該些導電條帶接觸；以及 一第三字元線接觸結構，與位於該第三脊狀堆疊和該第四脊狀堆疊上的該些導電條帶接觸。
- 如申請專利範圍第1項所述之三維記憶體元件，更包括 一第一串列選擇線接觸墊，與位於該第一脊裝堆疊的一頂部導電條帶接觸； 一第二串列選擇線接觸墊，與位於該第三脊裝堆疊的一頂部導電條帶接觸；以及 一接地選擇線接觸墊，與位於該第二脊裝堆疊和該的四脊裝堆疊的二頂部導電條帶接觸。
- 如申請專利範圍第1項所述之三維記憶體元件，更包括： 一記憶材料層，位於該些溝槽的複數個側壁上； 一圖案化通道膜，覆蓋於該記憶材料層以及該些溝槽的複數個底部上；以及 複數個記憶胞，形成於該記憶材料層和該圖案化通道膜與該些導電條帶三者重疊的複數個位置(cross point)。
- 如申請專利範圍第3項所述之三維記憶體元件，其中： 該第一U形記憶胞串列係藉由一部分該圖案化通道膜串接該第一串列選擇線開關、位於該第一脊狀堆疊和該第二脊狀堆疊上的該些記憶胞以及該第一接地選擇線開關所形成；以及 該第二U形記憶胞串列係藉由另一部分該圖案化通道膜串接該第二串列選擇線開關、位於該第三脊狀堆疊和該第四脊狀堆疊上的該些記憶胞以及該第二接地選擇線開關所形成。
- 如申請專利範圍第3項所述之三維記憶體元件，更包括： 一第一控制開關，位於該第一串列選擇線開關和該第一接地選擇線開關之間；以及 一第二控制開關，位於該第二串列選擇線開關和該第二接地選擇線開關之間。
- 如申請專利範圍第5項所述之三維記憶體元件，其中： 該第一控制開關與該第一脊裝堆疊的一底部導電條帶連接；以及 該第二控制開關與該第三脊裝堆疊的一底部導電條帶連接。
- 如申請專利範圍第6項所述之三維記憶體元件，更包括： 一第一輔助開關，位於該第一控制開關和該第一接地選擇線開關之間；以及 一第二輔助開關，位於該第二控制開關和該第二接地選擇線開關之間。
- 如申請專利範圍第7項所述之三維記憶體元件，其中： 該第一輔助開關與該第二脊裝堆疊的一底部導電條帶接觸；以及 該第二輔助開關與該第四脊裝堆疊的一底部導電條帶接觸。
- 如申請專利範圍第5項所述之三維記憶體元件，其中當選擇該第一U形記憶胞串列進行一寫入操作(program operation)時，該寫入操作包括： 開啟該第一串列選擇線開關和該第一控制開關； 關閉該第一接地選擇線開關、第二接地選擇線開關和該第二控制開關；以及 對位於該第一U型記憶胞串列上的該些記憶胞之一者施加一寫入電壓(Vpgm)；以及 對位於該第一U型記憶胞串列上的其他該些記憶胞施加一通過電壓(Vpass)，其中該寫入電壓大於該導通電壓。
- 如申請專利範圍第9項所述之三維記憶體元件，其中在進行該寫入操作時，該第二串列選擇線開關的一閘極係保持浮置(floating)。
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| Publication number | Priority date | Publication date | Assignee | Title |
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