TW201729371A - 三維積體電路晶粒與其形成方法 - Google Patents

Abstract

本發明實施例提供三維積體電路晶粒。在一些實施例中，第一積體電路晶粒包含第一半導體基板、第一內連線結構位於第一半導體基板上、以及第一混合接合結構位於第一內連線結構上。第一混合接合結構包含混合接合連接層，以及自混合接合連接層延伸至第一內連線結構的混合接合接點層。第二積體電路晶粒位於第一積體電路晶粒上，並包含第二半導體基板、第二混合接合結構、以及第二內連線結構位於第二半導體基板與第二混合接合結構之間。第二混合接合結構接觸第一混合接合結構。封環結構位於第一積體電路晶粒與第二積體電路晶粒中。此外，封環結構自第一半導體基板延伸至第二半導體基板，且混合接合接點層定義部份封環結構。

Description

三維積體電路晶粒與其形成方法

本發明關於三維積體電路晶粒，以及其封環結構與墊結構。

半導體產業藉由縮小結構的最小尺寸，已持續改良積體電路的製程相容性與耗能。然而近年來，因製程限制而難以持續縮小結構的最小尺寸。將二維積體電路堆疊成三維積體電路，已成為持續改良積體電路之製程相容性與耗能的潛在方法。

本發明一實施例提供之三維積體電路晶粒，包含：第一積體電路晶粒，包含第一半導體基板、第一內連線結構位於第一半導體基板上、以及第一混合接合結構位於第一內連線結構上，其中第一混合接合結構包含混合接合連接層，以及自混合接合連接層延伸至第一內連線結構的混合接合接點層；第二積體電路晶粒，位於第一積體電路晶粒上並包含第二半導體基板、第二混合接合結構，以及第二內連線結構位於第二半導體基板與第二混合接合結構之間，其中第二混合接合結構在混合接合界面接觸第一混合接合結構；以及封環結構，位於第一積體電路晶粒與第二積體電路晶粒中，其中封環結構自 第一半導體基板延伸至第二半導體基板，且其中混合接合接點層定義部份封環結構。

本發明一實施例提供之三維積體電路晶粒的形成方法，包括：形成具有第一封環結構的第一積體電路晶粒，包括形成第一內連線結構於第一半導體基板上、形成第一混合接合接點層於第一內連線結構上、以及形成第一混合接合連接層於第一混合接合接點層上，其中第一內連線結構、第一混合接合接點層、與第一混合接合連接層定義第一封環結構；形成具有第二封環結構的第二積體電路晶粒，包括形成第二內連線結構於第二半導體基板上、形成第二混合接合接點層於第二內連線結構上、以及形成第二混合接合連接層於第二混合接合接點層上，其中第二內連線結構、第二混合接合接點層、與第二混合接合連接層定義第二封環結構；以及翻轉第二積體電路晶粒並將第二積體電路晶粒接合至第一積體電路晶粒，使第二封環結構直接位於第一封環結構上，且第二封環結構在第一混合接合連接層與第二混合接合連接層之間的混合接合界面接觸第一封環結構。

本發明一實施例提供之三維積體電路晶粒，包括：第一積體電路晶粒，以及第一積體電路晶粒上的第二積體電路晶粒，其中第一積體電路晶粒與第二積體電路晶粒各自包含半導體基板、半導體基板之間的內連線結構，以及內連線結構之間的混合接合結構，其中內連線結構包含多個線路層與多個通孔層的交替堆疊，其中混合接合結構各自包含混合接合介電層、混合接合連接層、與混合接合接點層，其中混合接合介 電層接觸第一積體電路晶粒與第二積體電路晶粒之間的混合接合界面，其中混合接合介電層中的混合接合連接層在混合接合界面接觸，以及其中混合接合接點層各自由混合接合連接層延伸至內連線結構；以及導電的封環結構位於第一積體電路晶粒與第二積體電路晶粒中，其中導電的封環結構延伸於半導體基板之間，以定義圍繞第一積體電路晶粒與第二積體電路晶粒內部的阻障，且其中導電封環結構係由線路層、通孔層、混合接合連接層、與混合接合接點層所定義。

T_a‧‧‧第一厚度

T_b‧‧‧第二厚度

W₁、W₂‧‧‧寬度

W₃‧‧‧第三寬度

W₄‧‧‧第四寬度

W₅‧‧‧第五寬度

W₆‧‧‧第六寬度

W₇‧‧‧第七寬度

100A、200A、200B、200C、200D、300A、300B、400A、400B、400C、500、600、700、800、900、1000、1100、1200、1300、1400A、1400B、1400C、1500A、1500B、1500C、1600A、1600B、1600C、1600D‧‧‧剖視圖

100B‧‧‧佈局圖

102‧‧‧封環結構

102a‧‧‧第一封環子結構

102b‧‧‧第二封環子結構

104a‧‧‧第一積體電路晶粒

104b‧‧‧第二積體電路晶粒

106‧‧‧半導體基板

106a‧‧‧第一半導體基板

106b‧‧‧第二半導體基板

108‧‧‧內連線結構

108a‧‧‧第一內連線結構

108b‧‧‧第二內連線結構

110、110a、110b‧‧‧第一層間介電層

112、112a、112b‧‧‧第一線路層

114、114a‧‧‧第一線路間通孔層

116‧‧‧第一裝置接點層

118、118a、118b‧‧‧第二層間介電層

120、120a、120b‧‧‧第二線路層

122、122a‧‧‧第二線路間通孔層

124‧‧‧第二裝置接點層

126‧‧‧線路

128‧‧‧線路間通孔

130‧‧‧裝置接點

132‧‧‧混合接合結構

132a‧‧‧第一混合接合結構

132b‧‧‧第二混合接合結構

134‧‧‧混合接合界面

136‧‧‧混合接合介電層

136a‧‧‧第一混合接合介電層

136b‧‧‧第二混合接合介電層

138‧‧‧混合接合連接層

138a‧‧‧第一混合接合連接層

138b‧‧‧第二混合接合連接層

140‧‧‧混合接合接點層

140a‧‧‧第一混合接合接點層

140b‧‧‧第二混合接合接點層

142‧‧‧混合接合連接物

144‧‧‧混合接合接點

146‧‧‧環狀片段

146a‧‧‧第一環狀片段

146b‧‧‧第二環狀片段

146c‧‧‧第三環狀片段

146d‧‧‧第四環狀片段

146e‧‧‧第五環狀片段

148‧‧‧鈍化層

148a‧‧‧第一鈍化子層

148b‧‧‧第二鈍化子層

150‧‧‧三維積體電路

402‧‧‧墊層

404‧‧‧墊結構

404a‧‧‧第一墊結構

404b‧‧‧第二墊結構

406‧‧‧墊區

408‧‧‧通孔區

410‧‧‧背面的穿透基板通孔層

412‧‧‧背面的穿透基板通孔

414‧‧‧背面的半導體區

416‧‧‧背面的接點區

502‧‧‧半導體裝置

504‧‧‧隔離區

1402‧‧‧墊開口

1502‧‧‧背面的穿透基板通孔開口

1602‧‧‧背面的半導體開口

1604‧‧‧背面的接點開口

1700、1800A、1800B、1800C‧‧‧流程圖

1702、1702a、1702b、1704、1704a、1704b、1706、1708、1802、1804、1805、1806、1808、1810、1810a、1810b、1812‧‧‧步驟

第1A圖係一實施例中，具有封環結構之三維積體電路的剖視圖。

第1B圖係一些實施例中，第1A圖之三維積體電路晶粒其佈局圖。

第2A至2D圖係其他實施例中，第1A圖之三維積體電路的剖視圖，其封環結構之選定環狀片段省略混合接合連接層與混合接合接點層。

第3A與3B圖係其他實施例中，第1A圖之三維積體電路的剖視圖，其封環結構包含更多或更少的環狀片段。

第4A至4C圖係其他實施例中，第1A圖之三維積體電路的剖視圖，其墊結構直接位於封環結構上。

第5圖係一些更詳細的實施例中，第1A圖之三維積體電路的剖視圖，其封環結構圍繞三維積體電路。

第6至13、14A至14C、15A至15C、與16A至16D圖係一些 實施例中，三維積體電路與封環結構的形成方法其一系列的剖視圖。

第17圖係一些實施例中，第6至13、14A至14C、15A至15C、與16A至16D圖之方法的流程圖。

第18A至18C圖係多種實施例中，在第17圖之方法中覆晶接合第二積體電路晶粒至第一積體但路晶粒之後可進行的方法之流程圖。

下述內容提供的不同實施例或實例可實施本發明的不同結構。特定構件與排列的實施例係用以簡化本發明而非侷限本發明。舉例來說，形成第一結構於第二結構上的敘述包含兩者直接接觸，或兩者之間隔有其他額外結構而非直接接觸。此外，本發明實施例之多種例子中可重複標號，但這些重複僅用以簡化與清楚說明，不代表不同實施例及/或設置之間具有相同標號之單元之間具有相同的對應關係。

此外，空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。元件亦可轉動90°或其他角度，因此方向性用語僅用以說明圖示中的方向。此外，用語「第一」、「第二」、「第三」、「第四」、與類似用語僅用於區分，且多種實施例中可互換上述用語。舉例來說，當一些實施例中的某一單元(如導電線路)被稱作「第一單元」時，其於其他實施例中可稱作「第二單元」。

一種三維積體電路晶粒包含第一積體電路晶粒，以及第一積體電路晶粒上的第二積體電路晶粒。第一積體電路晶粒與第二積體電路晶粒係二維積體電路晶粒，其包含個別的半導體基板、基板之間的個別內連線結構、以及內連線結構之間的個別混合接合結構。內連線結構包含交替堆疊的線路層與通孔層。混合接合結構包含個別的混合接合介電層、個別的混合接合連接層、以及個別的混合接合接點層。混合接合介電層接觸第一積體電路晶粒與第二積體電路晶粒之間的混合接合界面。混合接合連接層陷入混合接合介電層中，且亦接觸混合接合界面。混合接合接點層各自由混合接合連接層延伸至內連線結構。

三維積體電路晶粒更包含封環結構於第一積體電路晶粒與第二積體電路晶粒中，而鈍化層覆蓋第二積體電路晶粒。封環結構橫向圍繞第一積體電路晶粒與第二積體電路晶粒的三維積體電路，並分別自半導體基板延伸至另一半導體基板，使封環結構可牆狀地保護三維積體電路。舉例來說，封環結構可保護三維積體電路免於晶粒切割影響及/或氣體擴散至三維積體電路晶粒中。封環結構定義於線路層中、通孔層中、以及混合接合連接層中。然而，封環結構並未定義於混合接合接點層中，因此封環結構在半導體基板之間的結構不連續。這可能造成低可信度及/或低效能。舉例來說，氣體可經由封環結構在混合接合接點層中的間隙，擴散至三維積體電路中。此外，鈍化層包含之墊結構直接位於三維積體電路上，以提供電性耦接至三維積體電路。然而鈍化層包含之墊結構並未直接位 於封環結構上，因此三維積體電路晶粒的頂部利用率低，且三維積體電路晶粒可具有大腳位以包含足夠大量的墊結構。

綜上所述，本發明多種實施例關於三維積體電路晶粒，其中封環結構定義於混合接合接點層中，及/或墊結構直接位於封環結構上。舉例來說，一些實施例中的第一積體電路晶粒包含第一半導體基板、第一內連線結構位於第一半導體基板上、以及第一混合接合結構位於第一內連線結構上。第一混合接合結構包含混合接合連接層，以及自混合接合連接層延伸至第一內連線結構的混合接合接點層。第二積體電路晶粒位於第一積體電路晶粒上。第二積體電路晶粒包含第二半導體基板、第二混合接合結構、以及第二半導體基板與第二混合接合結構之間的第二內連線結構。在混合接合界面處，第二混合接合結構接觸第一混合接合結構。封環結構位於第一積體電路晶粒與第二積體電路晶粒中，且部份由混合接合接點層定義。此外，封環結構自第一半導體基板延伸至第二半導體基板。以混合接合接點層定義封環結構的優點在於，封環結構可自第一半導體基板連續地延伸至第二半導體基板，使封環結構具有強大的可信度與效能。

如第1A圖之剖視圖100A所示之一些實施例，提供具有封環結構102的三維積體電路晶粒。如第1A圖所示，第一積體電路晶粒104a支撐第二積體電路晶粒104b。第一積體電路晶粒104a與第二積體電路晶粒104b為二維積體電路晶粒，且包含個別的半導體基板106。半導體基板106分離後，各別位於封環結構102的上方法下方。在一些實施例中，半導體基板106為 矽或一些其他半導體之單晶的基體基板、一些其他種類的半導體基板、或上述之組合。此外，一些實施例中的半導體基板106具有個別的不同厚度。舉例來說，第一積體電路晶粒104a的第一半導體基板106a可具有第一厚度T_a，第二積體電路晶粒104b的第二半導體基板106b可具有第二厚度T_b，且第二厚度T_b大於第一厚度T_a。

第一積體電路晶粒104a與第二積體電路晶粒104b的內連線結構108，各自位於半導體基板106之間且彼此分隔。第一積體電路晶粒104a的第一內連線結構108a包含第一層間介電層110、第一線路層112、第一線路間通孔層114、與第一裝置接點層116。同樣地，第二積體電路晶粒104b的第二內連線結構108b包含第二層間介電層118、第二線路層120、第二線路間通孔層122、與第二裝置接點層124。舉例來說，第一層間介電層110與第二層間介電層118可為氧化矽、低介電常數介電物、一些其他介電物、或上述之組合。此處所述之低介電常數介電物的介電常數小於約3.9。

第一線路層112與第一線路間通孔層114及第一裝置接點層116交替堆疊於第一層間介電層110中，使第一裝置接點層116鄰接第一半導體基板106a。同樣地，第二線路層120與第二線路間通孔層122及第二裝置接點層124交替堆疊於第二層間介電層118中，使第二裝置接點層124鄰接第二半導體基板106b。第一線路層112與第二線路層120係由線路126構成，第一線路間通孔層114與第二線路間通孔層122係由線路間通孔128構成，且第一裝置接點層116與第二裝置接點層124係由裝 置接點130構成。此外，第一線路層112、第二線路層120、第一線路間通孔層114、第二線路間通孔層122、第一裝置接點層116、與第二裝置接點層124導電，且可為鋁銅、銅、鋁、鎢、一些其他金屬或導電材料、或上述之組合。

在一些實施例中，第一線路層112可與下方層(如第一線路間通孔層114及第一裝置接點層116)整合及/或採用相同材料。在其他實施例中，第一線路層112可與下方層(如第一線路間通孔層114及第一裝置接點層116)不同及/或採用不同材料。同樣地，一些實施例中的第二線路層120可與上方層(如第二線路間通孔層122及第二裝置接點層124)整合及/或採用相同材料。在其他實施例中，第二線路層120可與上方層(如第二線路間通孔層122及第二裝置接點層124)不同及/或採用不同材料。

第一積體電路晶粒104a與第二積體電路晶粒104b的混合接合結構132位於內連線結構108之間，並接觸混合接合界面134。混合接合結構132包含個別的混合接合介電層136、個別的混合接合連接層138、以及個別的混合接合接點層140。混合接合介電層136接觸混合接合界面134，以定義介電物至介電物界面。此外，混合接合介電層136可為氧化矽、一些其他介電物、或上述之組合。

混合接合連接層138各自陷入混合接合介電層136中，使混合接合連接層138與混合接合介電層136在混合接合界面134處齊平。此外，混合接合連接層138接觸混合接合界面134以定義導體導體界面，並經由混合接合接點層140各自電性耦 接至內連線結構108。混合接合接點層140各自由混合接合連接層138延伸至內連線結構108。混合接合連接層138係由混合接合連接物142構成，而混合接合接點層140係由混合接合接點144構成。舉例來說，混合接合連接物142可具有大於或等於1.5微米的寬度W₁，而混合接合接點144可具有約0.1至10微米(比如約0.4微米)的寬度W₂。混合接合連接層138與混合接合接點層140導電，且可為鋁銅、銅、鋁、鎢、一些其他導電材料、或上述之組合。

在一些實施例中，第一積體電路晶粒104a的第一混合接合連接層138a可與第一混合接合接點層140a整合及/或採用相同材料。在其他實施例中，第一混合接合連接層138a可與第一混合接合接點層140a不同及/或採用不同材料。同樣地，第二積體電路晶粒104b的第二混合接合連接層138b可與第二混合接合接點層140b整合及/或採用相同材料。在其他實施例中，第二混合接合連接層138b可與第二混合接合接點層140b不同及/或採用不同材料。

封環結構102配置於第一積體電路晶粒104a與第二積體電路晶粒104b中。封環結構102橫向地圍繞第一積體電路晶粒104a與第二積體電路晶粒104b的三維積體電路(未圖示)，且由半導體基板106之一者(如第一半導體基板106a)延伸至半導體基板106之另一者(如第二半導體基板106b)，使封環結構102定義牆或阻障以保護三維積體電路。舉例來說，封環結構102可保護三維積體電路免於第一積體電路晶粒104a與第二積體電路晶粒104b的晶粒切割製程影響，及/或氣體自第一積 體電路晶粒104a與第二積體電路晶粒104b的大氣環境擴散至第一積體電路晶粒104a與第二積體電路晶粒104b中。此外，封環結構102係由一或多個環狀片段146構成，其以同心圓的方式對準。舉例來說，封環結構102可包含第一環狀片段146a、第二環狀片段146b、第三環狀片段146c、以及第四環狀片段146d。

環狀片段146各自橫向地圍繞第一積體電路晶粒104a與第二積體電路晶粒104b的三維積體電路，及/或各自由半導體基板106之一者延伸至半導體基板106之另一者。此外，環狀片段146各自以第一線路層112、第二線路層120、第一線路間通孔層114、第二線路間通孔層122、第一裝置接點層116、與第二裝置接點層124定義。舉例來說，第一環狀片段146a可由內連線結構108中交替堆疊的裝置接點、線路間通孔、以及環狀線路所定義。此外，至少一環狀片段146更以混合接合連接層138與混合接合接點層140定義。舉例來說，第四環狀片段146d可由內連線結構108中交替堆疊的裝置接點、線路間通孔、與環狀線路，以及第一混合接合結構132a與第二混合接合結構132b中的混合接合接點與環狀連接物所定義。至少一環狀片段146進一步由混合接合連接層138與混合接合接點層140所定義的優點在於，環狀結構102可定義連續的牆或阻障於半導體基板106之間，以達強大的可信度與效能。

鈍化層148配置於半導體基板106上並覆蓋半導體基板106。舉例來說，鈍化層可配置於第二半導體基板106b之上表面上並與其接觸。此外，一些實施例中的鈍化層148使一或多個墊結構(未圖示)直接位於封環結構102上。墊結構有利於 三維積體電路晶粒與外部裝置之間的電性耦接。舉例來說，鈍化層148可為氧化矽、氮化矽、氮氧化矽、碳化矽、一些其他介電物、或上述之組合。

如第1B圖所示之一些實施例，提供第1圖之三維積體電路其佈局圖100B。如圖所示，封環結構102橫向地圍繞三維積體電路150，並沿著三維積體電路晶粒的周圍橫向延伸。三維積體電路150由第1A圖之第一積體電路晶粒104a與第二積體電路晶粒104b定義，且由多個半導體裝置(未圖示)與半導體裝置之間的內連線構成。在一些實施例中，半導體裝置為主動裝置、及/或被動裝置、及/或位於第1A圖之半導體基板106中、及/或位於第1A圖之內連線結構108中。舉例來說，半導體裝置可包含絕緣閘極場效電晶體或金氧半場效電晶體，其配置於第1A圖之半導體基板106中。在另一例中，半導體裝置可包含金屬-絕緣物-金屬電容、電阻式隨機存取記憶體、或螺旋電感，其配置於第1A圖之內連線結構108中。

如第2A至2D圖所示之其他實施例，提供第1A圖之三維積體電路晶粒之剖視圖200A、200B、200C、與200D，其封環結構146之至少一(非全部)環狀片段省略混合接合連接層138之混合接合連接物與混合接合接點層140之混合接合接點。

如第2A與2B圖之剖視圖200A與200B所示，四個環狀片段中的三者省略混合接合連接層138之混合接合連接物，以及混合接合接點層140之混合接合接點。特別的是在第2A圖的實施例中，第一環狀片段146a、第二環狀片段146b、與第三環狀片段146c省略混合接合連接層138之混合接合連接物與混 合接合接點層140之混合接合接點，但第四環狀片段146d未省略混合接合連接層138之混合接合連接物與混合接合接點層140之混合接合接點。此外，在第2B圖的實施例中，第二環狀片段146b、第三環狀片段146c、與第四環狀片段146d省略混合接合連接層138之混合接合連接物與混合接合接點層140之混合接合接點，但第一環狀片段146a未省略混合接合連接層138之混合接合連接物與混合接合接點層140之混合接合接點。

雖然未圖示，但其他實施例之第一環狀片段146a、第二環狀片段146b、與第四環狀片段146d可省略混合接合連接層138之混合接合連接物與混合接合接點層140之混合接合接點，而第三環狀片段146c未省略混合接合連接層138之混合接合連接物與混合接合接點層140之混合接合接點。此外，其他實施例之第一環狀片段146a、第三環狀片段146c、與第四環狀片段146d可省略混合接合連接層138之混合接合連接物與混合接合接點層140之混合接合接點，而第二環狀片段146b未省略混合接合連接層138之混合接合連接物與混合接合接點層140之混合接合接點。

如第2C圖之剖視圖200C所示，四個環狀片段中的兩者省略混合接合連接層138之混合接合連接物與混合接合接點層140之混合接合接點。特別的是在第2C圖之實施例中，第一環狀片段146a與第三環狀片段146c省略混合接合連接層138之混合接合連接物與混合接合接點層140之混合接合接點，而第二環狀片段146b與第四環狀片段146d未省略混合接合連接層138之混合接合連接物與混合接合接點層140之混合接合接 點。

雖然未圖示，但其他實施例之第一環狀片段146a與第二環狀片段146b可省略混合接合連接層138之混合接合連接物與混合接合接點層140之混合接合接點，而第三環狀片段146c與第四環狀片段146d未省略混合接合連接層138之混合接合連接物與混合接合接點層140之混合接合接點。此外，其他實施例之第二環狀片段146b與第三環狀片段146c可省略混合接合連接層138之混合接合連接物與混合接合接點層140之混合接合接點，而第一環狀片段146a與第四環狀片段146d未省略混合接合連接層138之混合接合連接物與混合接合接點層140之混合接合接點。此外，其他實施例之第三環狀片段146c與第四環狀片段146d可省略混合接合連接層138之混合接合連接物與混合接合接點層140之混合接合接點，而第一環狀片段146a與第二環狀片段146b未省略混合接合連接層138之混合接合連接物與混合接合接點層140之混合接合接點。此外，其他實施例之第二環狀片段146b與第四環狀片段146d可省略混合接合連接層138之混合接合連接物與混合接合接點層140之混合接合接點，而第一環狀片段146a與第三環狀片段146c未省略混合接合連接層138之混合接合連接物與混合接合接點層140之混合接合接點。此外，其他實施例之第一環狀片段146a與第四環狀片段146d可省略混合接合連接層138之混合接合連接物與混合接合接點層140之混合接合接點，而第二環狀片段146b與第三環狀片段146c未省略混合接合連接層138之混合接合連接物與混合接合接點層140之混合接合接點。

如第2D圖之剖視圖200D所示，四個環狀片段中的一者省略混合接合連接層138之混合接合連接物與混合接合接點層140之混合接合接點。特別的是在第2D圖之實施例中，第二環狀片段146a省略混合接合連接層138之混合接合連接物與混合接合接點層140之混合接合接點，而第一環狀片段146a、第三環狀片段146c、與第四環狀片段146d未省略混合接合連接層138之混合接合連接物與混合接合接點層140之混合接合接點。

雖然未圖示，但其他實施例之第一環狀片段146a可省略混合接合連接層138之混合接合連接物與混合接合接點層140之混合接合接點，而第二環狀片段146b、第三環狀片段146c、與第四環狀片段146d未省略混合接合連接層138之混合接合連接物與混合接合接點層140之混合接合接點。此外，其他實施例之第三環狀片段146c可省略混合接合連接層138之混合接合連接物與混合接合接點層140之混合接合接點，而第一環狀片段146a、第二環狀片段146b、與第四環狀片段146d未省略混合接合連接層138之混合接合連接物與混合接合接點層140之混合接合接點。此外，其他實施例之第四環狀片段146d可省略混合接合連接層138之混合接合連接物與混合接合接點層140之混合接合接點，而第一環狀片段146a、第二環狀片段146b、與第三環狀片段146c未省略混合接合連接層138之混合接合連接物與混合接合接點層140之混合接合接點。

如第3A與3B圖之剖視圖300A與300B所示之其他實施例，第1A圖之三維積體電路其封環結構包含更多或更少的 環狀片段。舉例來說，這些實施例亦可與第2A至2D圖所示之實施例結合。

如第3A圖之剖視圖300A所示，第1A圖之封環結構102可省略第一環狀片段146a、第二環狀片段146b、第三環狀片段146c、與第四環狀片段146d中的一或多者(非全部)。特別的是在第3A圖的實施例中，省略第1A圖的第三環狀片段146c，但保留第1A圖的第一環狀片段146a、第二環狀片段146b、與第四環狀片段146c。

雖然未圖示，但其他實施例之封環結構102可省略一或多個環狀片段的其他組合。舉例來說，可省略第1A圖之第一環狀片段146a，並保留第1A圖之第二環狀片段146b、第三環狀片段146c、與第四環狀片段146d。在另一例中，可省略第1A圖之第二環狀片段146b與第四環狀片段146d，並保留第1A圖之第一環狀片段146a與第三環狀片段146c。

如第3B之剖視圖300B所示，第1A圖之封環結構102包含一或多個額外的環狀片段。特別的是第3B圖之實施例中，封環結構102除了包含第一環狀片段146a、第二環狀片段146b、第三環狀片段146c、與第四環狀片段146d以外，更包含第五環狀片段146e。

如第4A至4C圖之剖視圖400A、400B、與400C所示之其他實施例，提供第1A圖之三維積體電路晶粒，其中墊結構直接配置於封環結構上。舉例來說，這些實施例亦可與第2A至2D圖之實施例及/或第3A與3B圖之實施例結合。

如第4A圖之剖視圖400A所示，鈍化層148包含第一 鈍化子層148a與其上之第二鈍化子層148b，且更包含墊層402於第一鈍化子層148a與第二鈍化子層148b之間。第一鈍化子層148a與第二鈍化子層148b為介電物，且可為氧化矽、氮化矽、氮氧化矽、碳化矽、一些其他介電物、或上述之組合。此外，第一鈍化子層148a與第二鈍化子層148b可為相同材料或不同材料。

墊層402包含一或多個墊結構404，其直接位於封環結構102上。舉例來說，墊層402可包含第一墊結構404a與第二墊結構404b，其直接位於封環結構102上。墊結構404各自包含墊區406與通孔區408。墊區406位於第一鈍化子層148a上，而第二鈍化子層148b覆蓋至少部份的墊區406。雖然未圖示，但一些實施例中的第二鈍化子層148b具有一或多個開口於墊區406上以露出墊區406。通孔區408位於第一鈍化子層中，且一些實施例中的通孔區408接觸第二半導體基板106b。此外，每一通孔區408之頂部邊界係由第一鈍化子層148a之上表面定義，且每一通孔區408延伸穿過第一鈍化子層148a。

墊區406與通孔區408為導電，且可為銅、鋁、銅鋁、鎢、一些其他導體、或上述之組合。在一些實施例中，墊區406與通孔區408可整合及/或採用相同材料。在其他實施例中，墊區406與通孔區408可不同及/或採用不同材料。此外，一些實施例中的每一墊區406具有第三寬度W₃，每一通孔區408具有第四寬度W₄，且第四寬度W₄小於第三寬度W₃。舉例來說，第三寬度W₃可介於約3至5微米之間(比如約3.6微米)，及/或第四寬度W₄可介於約1至2微米之間(比如約1.8微米)。

將墊結構404直接配置於封環結構102上，以及進一步將額外墊結構直接配置於三維積體電路上的優點，在於三維積體電路晶粒可具有高頂部利用率與小腳位。舉例來說，假設三維積體電路取決於墊結構的設定數目，並假設直接位於三維積體電路上的三維積體電路晶粒之上表面面積不足以包含設定數目的墊結構。在此例中，進一步採用直接位於封環結構102上的三維積體電路晶粒之上表面面積，可讓上表面面積包含設定數目的墊結構，而不需加大三維積體電路晶粒的腳位。

如第4B圖之剖視圖400B所示，背面的穿透基板通孔層410位於第一鈍化子層148a與第二內連線結構108b之間。此外，背面的穿透基板通孔層410延伸穿過第二半導體基板106b，並包含背面的穿透基板通孔412。背面的穿透基板通孔層412為導電，且可為銅、鋁、鋁銅、鎢、一些其他導體、或上述之組合。

背面的穿透基板通孔412直接位於封環結構102上，且橫向地位於第二裝置接點層124的裝置接點之間。舉例來說，背面的穿透基板通孔412自第一墊結構404a延伸穿過第二半導體基板106b，以達最靠近第二半導體基板106b的第二線路層，以電性耦接第一墊結構404a至第二內連線結構108b。此外，背面的穿透基板通孔412之側壁自第一墊結構404a連續地延伸至第二線路層，且背面的穿透基板通孔412亦具有第五寬度W₅(比如最大寬度)。第五寬度W₅小於墊結構404的寬度(比如第4B圖所示之第三寬度W₃與第四寬度W₄)。此外，第五寬度W₅可小於約2微米(比如約1.5微米)。

如第4C圖之剖視圖400C所示，提供第4B圖之變化例，其背面的穿透基板通孔412為分開的錐體，比如背面的穿透基板通孔412其側壁自第一墊結構404至第二裝置接點層124為不連續。背面的穿透基板通孔412包含背面的半導體區414於第二半導體基板106b中，其自第二半導體基板106b的上表面延伸穿過第二半導體基板106b，以達第二半導體基板106b的下表面。此外，背面的穿透基板通孔412包含背面的接點區416於第二層間介電層118中，其自第二半導體基板106b之下表面延伸至最靠近第二半導體基板106b的第二線路層。

背面的半導體區414與背面的接點區416為導電，且其可為銅、鋁、鋁銅、鎢、一些其他導體、或上述之組合。在一些實施例中，背面的半導體區414與背面的接點區416可整合及/或採用相同材料。在其他實施例中，背面的半導體區414與背面的接點區416可不同及/或採用不同材料。此外，背面的半導體區414具有第六寬度W₆，背面的接點區416具有第七寬度W₇，且第七寬度W₇小於第六寬度W₆。舉例來說，第六寬度W₆可介於約3至5微米之間，比如約3.4微米。舉例來說，第七寬度W₇可介於約1至3微米之間，比如約2.4微米。

第4B與4C圖中只圖示單一背面的穿透基板通孔/墊結構對，但應理解一或多個額外背面的穿透基板通孔/墊結構對可直接配置於封環結構102上，並依序設置如第4B與4C圖所示。舉例來說，額外背面的穿透基板通孔/墊結構對可橫向地相隔，並配置在直接位於封環結構102上的環中。

如第5圖之剖視圖500所示之更詳細的實施例，提 供第1A圖之三維積體電路晶粒，其封環結構102圍繞三維積體電路150。舉例來說，這些實施例亦可與第2A至2D圖的實施例、第3A與3B圖的實施例、第4A至4C圖的實施例、或上述之組合結合。

如圖所示，三維積體電路150包含一或多個半導體裝置502分佈於半導體基板106之間，並經內連線結構108與混合接合結構132定義的導電路徑彼此電性耦接。舉例來說，半導體裝置502可為金氧半場效電晶體、絕緣閘極場效電晶體、金屬-絕緣物-金屬電容、快閃記憶單元、或類似物。此外，一些實施例中的隔離區504配置於半導體基板106中，以提供半導體裝置502之間的電性隔離。舉例來說，隔離區504可為淺溝槽隔離區或深溝槽隔離區。

如第6至13、14A至14C、15A至15C、與16A至16D圖之剖視圖600、700、800、900、1000、1100、1200、1300、1400A、1400B、1400C、1500A、1500B、1500C、1600A、1600B、1600C、與1600D所示，係一些實施例中三維積體電路與封環結構102的形成方法(見第12圖)。三維積體電路晶粒包含第一積體電路晶粒104a，以及位於第一積體電路晶粒104a上並混合接合至第一積體電路晶粒104a的第二積體電路晶粒104b。此外，封環結構102係由第一積體電路晶粒104a中的第一封環子結構102a(見第7圖)與第二積體電路晶粒104b中的第二封環子結構102b(見第11圖)構成。

如第6至10圖之剖視圖600、700、800、900、與1000所示，形成具有第一封環子結構102a的第一積體電路晶粒 104a。特別的是如第6圖所示之剖視圖600所示，一對第一層間介電層110a形成於第一半導體基板106a上。舉例來說，第一層間介電層110a之較下層覆蓋第一半導體基板106a，且第一層間介電層110a的較上層實質上覆蓋較下層。第一層間介電層110a之堆疊的形成方法，可為氣相沉積如化學氣相沉積或物理氣相沉積、原子層沉積、熱氧化、一些其他成長或沉積製程、或上述之組合。此外，第一層間介電層110a之組成可為氧化矽、低介電常數介電物、一些其他介電物、或類似物。

在一些實施例中，蝕刻停止層(未圖示)可形成於第一層間介電層110a之間。蝕刻停止層的材料不同於第一層間介電層110a的材料，且可為氮化矽。此外，一些實施例中的第一層間介電層110a可整合及/或採用相同材料。舉例來說，第一ILD層110a可為相同沉積或成長的不同區。

如第7圖之剖視圖700所示，第一線路層112a與第一裝置接點層116分別形成於第一層間介電層110a中。舉例來說，第一線路層112a可陷入第一層間介電層110a的較上層中，而第一裝置接點層116可自第一線路層112a延伸穿過第一層間介電層110a的較下層，以達第一半導體基板106a。此外，第一線路層112a與第一裝置接點層116形成為具有第一封環子結構102a的圖案。

在一些實施例中，形成第一線路層112a與第一裝置接點層116的製程包含：進行選擇性蝕刻至第一層間介電層110a的較上層中，以形成第一開口於較上層中並定義第一線路層112a的圖案。舉例來說，第一選擇性蝕刻可停止於第一層間 介電層110a之間的蝕刻停止層上。之後進行第二選擇性蝕刻至第一層間介電層110a的較下層，以形成第二開口於較下層中並定義第一裝置接點層116的圖案。將導電層填入第一開口與第二開口，並進行平坦化步驟使導電層的上表面與較上層的上表面共平面。如此一來，導電層將形成第一線路層112a與第一裝置接點層116。舉例來說，第一選擇性蝕刻與第二選擇性蝕刻的選擇性方法可為光微影，而平坦化製程可為化學機械研磨。

雖然第6與7圖之動作為用以形成第一線路層112a與第一裝置接點層116之雙鑲嵌製程，但其他實施例可改用單鑲嵌製程以形成第一線路層112a與第一裝置接點層116。雙鑲嵌製程與單鑲嵌製程並不限於銅。

如第8圖之剖視圖800所示，重複第6與7圖之動作一或多次。如此一來，一或多對額外的第一層間介電層110b可堆疊於第一半導體基板106a上，且每一對的第一層間介電層110b具有額外的第一線路層112b與第一線路間通孔層114a。第一層間介電層110a與110b、第一線路層112a與112b、第一裝置接點層116、與一或多個第一線路間通孔層114a一起定義第一內連線結構108a。

如第9圖之剖視圖900所示，一對第一混合接合介電層136a形成於第一內連線結構108a上。舉例來說，第一混合接合介電層136a的較下層父蓋第一內連線結構108a，而第一混合接合介電層136a的較上層實質上覆蓋較下層。舉例來說，第一混合接合介電層136a的形成方法，可與第6圖中的第一層間介電層110a的形成方法相同或類似。

在一些實施例中，蝕刻停止層(未圖示)形成於第一混合接合介電層136a之間。蝕刻停止層的材料不同於第一混合接合介電層136的材料，比如氮化矽。此外，一些實施例中的第一混合接合介電層136a可整合及/或採用相同材料。舉例來說，第一混合接合介電層136a可為相同沉積或成長製程的不同區域。

如第10圖之剖視圖1000所示，分別形成第一混合接合連接層138a與第一混合接合接點層140a於第一混合接合介電層136a中。舉例來說，第一混合接合連接層138a可陷入第一混合接合介電層136a的較上層中，而第一混合接合接點層140a可自第一混合接合連接層138a延伸穿過第一混合接合介電層136a的較下層，以達第一內連線結構108a。此外，第一混合接合連接層138a與第一混合接合接點層140a形成為具有第一封環子結構102a的圖案。第一混合接合介電層136a、第一混合接合連接層138a、與第一混合接合接點層140a一起定義第一混何接合結構132a。

在一些實施例中，形成第一混合接合連接層138a與第一混合接合接點層140a的製程，與第7圖中形成第一線路層112a與第一裝置接點層116的製程相同或類似。此外，第9與10圖中的動作為用以形成第一混合接合連接層138a與第一混合接合接點層140a之雙鑲嵌製程，但其他實施例可改用單鑲嵌製程以形成第一混合接合連接層138a與第一混合接合接點層140a。

如第11圖之剖視圖1100所示，形成具有第二封環 子結構102b的第二積體電路晶粒104b。第二積體電路晶粒104b之形成方法，與第6至10圖中用以形成第一積體電路晶粒104a的方法類似或相同。如此一來，第二積體電路晶粒104b包含第二內連線結構108b於第二半導體基板106b上，以及第二混合接合結構132b於第二內連線結構108b上。第二內連線結構108b包含一對第二層間介電層118a，而第二線路層120a與第二裝置接點層124分別形成於第二層間介電層118a中。此外，第二內連線結構108b包含一或多對額外的第二層間介電層118b，其堆疊於第二半導體基板106b上並各自包含額外的第二線路層120b與第二線路間通孔層122a。第二混合接合結構132b包含一對第二混合接合介電層136b，且第二混合接合連接層138b與第二混合接合接點層140b分別位於第二混合接合介電層136b中。

如第12圖之剖視圖1200所示，翻轉第二積體電路晶粒104b並將其接合至第一積體電路晶粒104a，使第一混合接合結構132a與第二混合接合結構132b接合以定義混合接合。混合接合包含介電物對介電物的接合，其位於第一混合接合介電層136a與第二混合接合介電層136b之間。此外，混合接合包含導體對導體的接合，其位於第一混合接合連接層138a與第二混合接合連接層138b之間。第一封環子結構102a與第二封環子結構102b一起定義封環結構102。舉例來說，用以接合第二積體電路晶粒104b至第一積體電路晶粒104a之製程，可包含熔融接合製程及/或金屬化接合製程。

如第13圖之剖視圖1300所示，平坦化製程進行至第二半導體基板106b以使其薄化至厚度T_b。舉例來說，平坦化 製程可為化學機械研磨及/或回蝕刻。

同樣如第13圖之剖視圖1300所示，形成鈍化層148以覆蓋第二積體電路晶粒104。舉例來說，鈍化層148之形成方法可為氣相沉積如化學氣相沉積或物理氣相沉積、原子層沉積、熱氧化、一些其他成長或沉積製程、或上述之組合。此外，鈍化層148之組成可為氧化矽、氮化矽、一些其他介電物、或上述之組合。

如第14A至14C圖之剖視圖1400A、1400B、與1400C所示的一些實施例中，一或多個墊結構404(見第14B與14C圖)形成於鈍化層148中。特別的是如第14A圖之剖視圖1400A所示，在進行坦化步驟至第二半導體基板106b之後，形成鈍化層148之第一鈍化子層148a以覆蓋第二積體電路晶粒104b。舉例來說，第一鈍化子層148a之形成方法可為氣相沉積如化學氣相沉積或物理氣相沉積、原子層沉積、熱氧化、一些其他成長或沉積製程、或上述之組合。此外，第一鈍化子層148a之組成可為氧化矽、氮化矽、一些其他介電物、或上述之組合、或類似物。

同樣如第14A之剖視圖1400A所示，進行選擇性蝕刻至第一鈍化子層148a中，以形成一或多個墊開口1402。墊開口1402直接位於封環結構102上。墊開口1402對應墊結構404(見第14B與14C圖)，並延伸穿過第一鈍化子層148a以達第二半導體基板106b的背面。此外，此外，墊開口1402各自具有第三寬度W₃，其可介於約1至3微米之間。舉例來說，選擇性蝕刻的選擇性方法可為光微影。

如第14B圖之剖視圖1400B所示，形成墊層402以填入墊開口1402並覆蓋第一鈍化子層148a。舉例來說，墊層402之形成方法可為氣相沉積、原子層沉積、電化學電鍍、一些其他成長或沉積製程、或上述之組合。此外，墊層402為導電，且可為鋁、銅、鋁銅、一些其他導電材料、或上述之組合。

同樣如第14B圖之剖視圖1400B所示，進行選擇性蝕刻至墊層402以定義直接位於封環結構102上的墊結構404。舉例來說，選擇性蝕刻可定義第一墊結構404a與第二墊結構404b。舉例來說，選擇性蝕刻的選擇性方法可為光微影。墊結構404各自包含墊區406於第一鈍化層148a上，以及通孔區408填入對應的墊開口1402(見第14A圖)中。舉例來說，墊區406具第三寬度W₃，其可介於約3至5微米之間。通孔區408可具有第四寬度W₄，其與墊開口1402之寬度相同。

雖然未圖示，但其他實施例可進行平坦化製程(如化學機械研磨)至墊層402，使墊層402的上表面與第一鈍化子層148a的上表面共平面，並形成通孔區408。之後可形成另一墊層(未圖示)於墊層402及第一鈍化子層148a上，接著進行選擇性蝕刻圖案化另一墊層以定義墊區406。舉例來說，另一墊層可為導電，且其材料可與墊層402相同或不同。

如第14C圖之剖視圖1400C所示，形成鈍化層148的第二鈍化子層148b以覆蓋第一鈍化子層148a與墊層402。舉例來說，第二鈍化子層148b之形成方法可為氣相沉積如化學氣相沉積或物理氣相沉積、原子層沉積、熱氧化、一些其他成長或沉積製程、或上述之組合。此外，第二鈍化子層148b可為氧 化矽、氮化矽、一些其他介電物、上述之組合、或類似物。

如第15A至15C圖之剖視圖1500A、1500B、與1500C之一些實施例所示，形成背面的穿透基板通孔(見第15B與15C圖)以延伸穿過第二半導體基板106b。特別的是如第15A圖所示之剖視圖1500A，進行選擇性蝕刻至第二半導體基板106b與第二層間介電層118a，以形成背面的穿透基板通孔開口1502。背面的穿透基板通孔開口1502直接位於封環結構102上，並橫向地位於第二裝置接點層124中的相鄰兩裝置接點之間。此外，形成背面的穿透基板通孔開口1502以延伸至最靠近第二半導體基板106b的第二線路層120a，以露出第二線路層120a。舉例來說，背面的穿透基板通孔開口1502具有第五寬度W₅，其可介於約1至3微米之間，比如小於約2微米。舉例來說，選擇性蝕刻的選擇性方法可為光微影。

如第15B圖之剖視圖1500B所示，形成背面的穿透基板通孔層410，其具有背面的穿透基板通孔412填入背面的穿透基板通孔開口1502(見第15A圖)。舉例來說，背面的穿透基板通孔層410為導電，且其可為鋁、銅、鋁銅、一些其他導電材料、上述之組合、或類似物。

在一些實施例中，用以形成背面的穿透基板通孔層410之製程包含：形成背面的穿透基板通孔層410填入背面的穿透基板通孔開口1502中，並覆蓋第二半導體基板106b。舉例來說，背面的穿透基板通孔410之形成方法可為氣相沉積、原子層沉積、電化學電鍍、一些其他成長或沉積製程、或上述之組合。接著進行平坦化製程至背面的穿透基板通孔層410中， 使背面的穿透基板通孔層410與第二半導體基板106b的上表面共平面，進而形成背面的穿透基板通孔412。舉例來說，上述平坦化步驟可為化學機械研磨。

如第15C圖之剖視圖1500C所示，形成鈍化層148以覆蓋第二半導體基板106b與背面的穿透基板通孔層410。鈍化層148包含第一鈍化子層148a，與位於第一鈍化子層148a上的第二鈍化子層148b。此外，墊層402形成於第一鈍化子層148a與第二鈍化子層148b之間。墊層402包含第一墊結構404a於部份第一鈍化子層148a上，並延伸穿過第一鈍化子層148a以達背面的穿透基板通孔412。舉例來說，用以形成鈍化層148與墊層402的製程可如前述之第14A至14C圖所示。

如第16A至16D圖之剖視圖1600A、1600B、1600C、與1600D所示之其他實施例，形成背面的穿透基板通孔以延伸穿過第二半導體基板106b。特別的是如第16A圖之剖視圖1600A所示，進行第一選擇性蝕刻至第二半導體基板106b以形成背面的半導體開口1602。背面的半導體開口1602直接位於封環結構102上，並延伸至第二層間介電層118a。舉例來說，背面的半導體開口1602具有第六寬度W6，其可介於約2至5微米之間，比如小於約3.4微米。舉例來說，第一選擇性蝕刻的選擇性方法可為光微影。

值得注意的是，一些前述實施例之第二裝置接點層124具有直接位於第二積體電路晶粒104b之區域下的裝置接點，以對應背面的半導體開口1602。在一些其他實施例中，可省略裝置接點。

如第16B圖之剖視圖1600B所示，進行第二選擇性蝕刻至第二層間介電層118a與第二裝置接點層124中，以形成直接位於封環結構102上之背面的接點開口1604。此外，背面的接點開口1604延伸至最靠近第二半導體基板106b之第二線路層120a，以露出第二線路層120a。背面的接點開口1604具有第七寬度W₇，其小於背面的半導體開口1602之寬度。舉例來說，第七寬度W₇可介於約1至3微米之間，比如約2.4微米。舉例來說，第二選擇性蝕刻的選擇性方法可為光微影。

如第16C圖之剖視圖1600C所示，形成背面的穿透基板通孔層410，其具有背面的穿透基板通孔412填入背面的半導體開口1602(見第16B圖)與背面的接點開口1604(見第16B圖)。背面的穿透基板通孔層410為導電，其可為鋁、銅、鋁銅、一些其他導電材料、上述之組合、或類似物。背面的穿透基板通孔層410之形成方法可如前述之第15B圖所示。

如第16D圖之剖視圖1600D所示，形成鈍化層148以覆蓋第二半導體基板106b與背面的穿透基板通孔層410。鈍化層148包含第一鈍化子層148a，與覆蓋第一鈍化子層148a的第二鈍化子層148b。此外，墊層402形成於第一鈍化子層148a與第二鈍化子層148b之間。墊層402包含第一墊結構404a，其位於部份的第一鈍化子層148a上並延伸穿過第一鈍化子層148a以達背面的穿透基板通孔412。舉例來說，形成鈍化層148與墊層402的製程可如前述之第14A至14C圖所示。

如第17圖之剖視圖1700所示之一些實施例，提供第6至13、14A至14C、15A至15C、與16A至16D圖之結構的形 成方法。

在步驟1702中，形成具有第一封環結構的第一積體電路晶粒。舉例來說，上述結構可見第6至10圖。在步驟1702a中，第一內連線結構形成於第一半導體基板上。第一內連線結構形成以包含定義部份之第一封環結構的第一線路層與第一通孔層之交替堆疊。舉例來說，上述結構可見第6至8圖。在步驟1702b中，第一混合接合結構形成於第一內連線結構上。第一混合接合結構形成以包含第一混合接合接點層與其上之第一混合接合連接層。此外，第一混合接合接點層與第一混合接合連接層定義部份的第一封環結構。舉例來說，上述結構可見第9與10圖。

在步驟1704中，形成具有第二封環結構的第二積體電路晶粒。舉例來說，上述結構可見第11圖。在步驟1704a中，第二內連線結構形成於第二半導體基板上。第二內連線結構係由定義部份第二封環結構之第二線路層與第二通孔層交替堆疊而成。舉例來說，上述結構可見第11圖。在步驟1704b中，第二混合接合結構形成於第二內連線結構上。第二混合接合結構形成以包含第二混合接合接點層與其上之第二混合接合連接層。此外，第二混合接合接點層與第二混合接合連接層定義部份的第二封環結構。舉例來說，上述結構可見第11圖。

在步驟1706中，翻轉第二積體電路晶粒並將其接合至第一積體電路晶粒，使第二封環結構在混合接合界面處直接位於第一封環結構上並與其接觸。上述混合接合界面位於第一混合接合結構與第二混合接合結構之間。舉例來說，上述結 構可見第12圖。

在步驟1708中，形成鈍化層於第二半導體基板上。舉例來說，上述結構可見第13圖。在一些實施例中，在薄化第二半導體基板之前可先形成鈍化層。舉例來說，上述薄化步驟可為平坦化步驟如化學機械研磨。

如第18A至18C圖之流程圖1800A、1800B、與1800C所示之多種實施例，提供第17圖中的步驟1706後的其他方法。舉例來說，多種實施例的方法可取代第17圖中的步驟1708或與其同時進行，以形成第二積體電路晶粒上的背面結構。

如第18A圖之流程圖1800A所示，墊結構形成於第二半導體基板上。在步驟1802中，第一鈍化層形成於第二半導體結構上。舉例來說，上述結構可見第14A圖。在步驟1804中，進行蝕刻至第一鈍化層中，以形成墊開口延伸穿過第一鈍化層，並露出直接位於第一封環結構與第二封環結構上的第二半導體基板。舉例來說，上述結構可見第14A圖。在步驟1806中，墊結構填入墊開口中並位於部份第一鈍化層上。舉例來說，上述結構可見第14B圖。舉例來說，墊結構的形成方法可包含形成墊層以覆蓋第一鈍化層並填入墊開口，且可進一步圖案化墊層以定義墊結構於墊層中。在步驟1808中，形成第二鈍化層以覆蓋墊結構與第一鈍化層。舉例來說，上述結構可見第14C圖。

如第18B圖之流程圖1800B所示，具有連續側壁之穿透基板通孔係形成於第二積體電路晶粒上，接著形成墊結構。在步驟1810中，進行第一蝕刻至第二半導體基板與第二內連線結構中，以形成直接位於第一封環結構與第二封環結構上 的穿透基板通孔，其露出第二內連線結構中的線路層。舉例來說，上述結構可見第15A圖。在步驟1812中，穿透基板通孔形成於穿透基板通孔開口中，且直接位於第一封環結構與第二封環結構上。舉例來說，上述結構可見第15B圖。舉例來說，形成穿透基板通孔之步驟可包含形成穿透基板通孔層以覆蓋第二半導體基板並填入通孔開口中，且可進一步使墊層的上表面及第二半導體基板的上表面共平面，以定義穿透基板通孔。在步驟1802中，第一鈍化層形成於第二半導體結構與穿透基板通孔上。舉例來說，上述結構可見第15C圖。在步驟1805中，墊結構形成於部份第一鈍化層上，並延伸穿過第一鈍化層以直接位於穿透基板通孔上。舉例來說，上述結構可見第15C圖。墊結構之形成方法可參考第18A圖之步驟1804與1806。在步驟1808中，形成第二鈍化層以覆蓋墊結構與第一鈍化層。舉例來說，上述結構可見第15C圖。

如第18C圖所示之流程圖1800C，提供第18B圖之變化例，其穿透基板通孔具有不連續的側壁。在步驟1810a中，進行第一蝕刻至第二半導體基板中以形成半導體開口，其直接位於第一封環結構與第二封環結構上，並延伸穿過第二半導體基板以露出第二內連線結構。舉例來說，上述結構可見第16A圖。在步驟1810b中，經由第一開口進行第二蝕刻至第二內連線結構中，以形成接點開口露出第二內連線結構中的線路層。舉例來說，上述結構可見第16B圖。在步驟1812中，穿透基板通孔形成於半導體開口與接點開口中，且直接位於第一封環結構與第二封環結構上。上述結構可見第16C圖。接著進行第18B 圖中的步驟1802、1805、與1808。上述結構可見第16D圖。

雖然第17、18A、18B、與18C圖的流程圖1700、1800A、1800B、與1800C具有一系列的動作與事件，但應理解圖式中動作與事件的順序並非用以侷限本發明。舉例來說，可採用圖式及/或說明以外的不同順序進行一些動作及/或與其他動作同時進行。此外，上述的一或多個實施例不需進行所有的動作，且一或多個動作可進行於一或多個分開的動作及/或態樣中。

綜上所述，本發明一些實施例提供之三維積體電路晶粒。第一積體電路晶粒包含第一半導體基板、第一內連線結構位於第一半導體基板上、以及第一混合接合結構位於第一內連線結構上。第一混合接合結構包含混合接合連接層，以及自混合接合連接層延伸至第一內連線結構的混合接合接點層。第二積體電路晶粒位於第一積體電路晶粒上。第二積體電路晶粒包含第二半導體基板、第二混合接合結構，以及第二內連線結構位於第二半導體基板與第二混合接合結構之間。第二混合接合結構在混合接合界面接觸第一混合接合結構。封環結構位於第一積體電路晶粒與第二積體電路晶粒中。封環結構自第一半導體基板延伸至第二半導體基板。此外，混合接合接點層定義部份封環結構。

此外，本發明其他實施例提供三維積體電路晶粒的形成方法。形成具有第一封環結構的第一積體電路晶粒，包括：形成第一內連線結構於第一半導體基板上、形成第一混合接合接點層於第一內連線結構上、以及形成第一混合接合連接 層於第一混合接合接點層上。第一內連線結構、第一混合接合接點層、與第一混合接合連接層定義第一封環結構。形成具有第二封環結構的第二積體電路晶粒，包括：形成第二內連線結構於第二半導體基板上、形成第二混合接合接點層於第二內連線結構上、以及形成第二混合接合連接層於第二混合接合接點層上。第二內連線結構、第二混合接合接點層、與第二混合接合連接層定義第二封環結構。翻轉第二積體電路晶粒並將第二積體電路晶粒接合至第一積體電路晶粒，使第二封環結構直接位於第一封環結構上，且第二封環結構在第一混合接合連接層與第二混合接合連接層之間的混合接合界面接觸第一封環結構。

本發明其他實施例提供三維積體電路晶粒。第二積體電路晶粒位於第一積體電路晶粒上。第一積體電路晶粒與該第二積體電路晶粒各自包含半導體基板、半導體基板之間的內連線結構，以及內連線結構之間的混合接合結構。內連線結構包含多個線路層與多個通孔層的交替堆疊。混合接合結構各自包含混合接合介電層、混合接合連接層、與混合接合接點層。混合接合介電層接觸第一積體電路晶粒與第二積體電路晶粒之間的混合接合界面。混合接合介電層中的該些混合接合連接層在混合接合界面接觸。混合接合接點層各自由混合接合連接層延伸至內連線結構。導電的封環結構位於第一積體電路晶粒與第二積體電路晶粒中。導電的封環結構延伸於半導體基板之間，以定義圍繞第一積體電路晶粒與第二積體電路晶粒內部的阻障。導電封環結構係由線路層、通孔層、混合接合連接層、 與混合接合接點層所定義。

上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明實施例。本技術領域中具有通常知識者應理解可採用本發明實施例作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明實施例之精神與範疇，並可在未脫離本發明實施例之精神與範疇的前提下進行改變、替換、或更動。

102‧‧‧封環結構

104a‧‧‧第一積體電路晶粒

104b‧‧‧第二積體電路晶粒

106‧‧‧半導體基板

106a‧‧‧第一半導體基板

106b‧‧‧第二半導體基板

108‧‧‧內連線結構

108a‧‧‧第一內連線結構

108b‧‧‧第二內連線結構

132‧‧‧混合接合結構

134‧‧‧混合接合界面

148‧‧‧鈍化層

150‧‧‧三維積體電路

500‧‧‧剖視圖

502‧‧‧半導體裝置

504‧‧‧隔離區

Claims (20)

1. 一種三維積體電路晶粒，包含：一第一積體電路晶粒，包含一第一半導體基板、一第一內連線結構位於該第一半導體基板上、以及一第一混合接合結構位於該第一內連線結構上，其中該第一混合接合結構包含一混合接合連接層，以及自該混合接合連接層延伸至該第一內連線結構的一混合接合接點層；一第二積體電路晶粒，位於該第一積體電路晶粒上並包含一第二半導體基板、一第二混合接合結構，以及一第二內連線結構位於該第二半導體基板與該第二混合接合結構之間，其中該第二混合接合結構在一混合接合界面接觸該第一混合接合結構；以及一封環結構，位於該第一積體電路晶粒與該第二積體電路晶粒中，其中該封環結構自該第一半導體基板延伸至該第二半導體基板，且其中該混合接合接點層定義部份該封環結構。
2. 如申請專利範圍第1項所述之三維積體電路晶粒，其中該封環結構為導電，且定義穿過混合接合接點層的導電路徑，其分別自第一內連線結構至第二內連線結構。
3. 如申請專利範圍第1項所述之三維積體電路晶粒，其中該第一內連線結構包含一第一層間介電層、多個第一線路層、以及多個第一通孔層，其中該些第一線路層與該些第一通孔層交替堆疊於該第一層間介電層中，且其中該第一混合接合連接層延伸至最頂部的該些第一線路層。
4. 如申請專利範圍第3項所述之三維積體電路晶粒，其中該第二內連線結構包含一第二層間介電層、多個第二線路層、與多個第二通孔層，其中該些第二線路層與該些第二通孔層交替堆疊於該第二層間介電層中，且其中該第二混合接合結構包含一第二混合接合連接層與一第二混合接合接點層，且該第二混合接合接點層自該第二混合接合連接層延伸至該第二內連線結構。
5. 如申請專利範圍第1項所述之三維積體電路晶粒，其中該第一混合接合結構與該第二混合接合結構各自包含接觸該混合接合界面的混合接合介電層，其中該第二混合接合結構包含一第二混合接合連接層在該混合接合界面接觸該第一混合接合連接層，且其中該第一混合接合連接層與該第二混合接合連接層各自陷入該些混合接合介電層中，使該第一混合接合連接層、該第二混合接合連接層、與該些混何接合介電層在該混合接合界面處齊平。
6. 如申請專利範圍第1項所述之三維積體電路晶粒，更包括：一鈍化層，覆蓋該第一積體電路晶粒與該第二積體電路晶粒；以及一墊結構，直接位於該封環結構上，其中該墊結構位於部份該鈍化層上，並延伸穿過該鈍化層以達第二半導體基板。
7. 如申請專利範圍第6項所述之三維積體電路晶粒，更包括：一穿透基板通孔，自該墊結構延伸穿過該第二半導體基板以達該第二內連線結構，其中自該墊結構至該第二內連線結構之該穿透基板通孔的側壁為連續狀。
8. 如申請專利範圍第6項所述之三維積體電路晶粒，更包括：一穿透基板通孔，自該墊結構延伸穿過該第二半導體基板以達該第二內連線結構，其中自該墊結構至該第二內連線結構之該穿透基板通孔的側壁為不連續狀。
9. 如申請專利範圍第1項所述之三維積體電路晶粒，其中該封環結構包括多個環狀片段以同心圓的方式對準，其中該些環狀片段之一者包含該混合接合接點層的多個混合接合接點，以及該混合接合連接層的多個混合接合連接物，且其中該些環狀片段之另一者不包含該混合接合接點層的該些混合接合接點，以及該混合接合連接層的該些混合接合連接物。
10. 如申請專利範圍第1項所述之三維積體電路晶粒，更包括：一三維積體電路，配置於該第一三維積體電路晶粒與該第二三維積體電路晶粒中，其中該封環結構橫向地圍繞並保護該三維積體電路。
11. 一種三維積體電路晶粒的形成方法，包括：形成具有一第一封環結構的一第一積體電路晶粒，包括形成一第一內連線結構於一第一半導體基板上、形成一第一混合接合接點層於該第一內連線結構上、以及形成一第一混合接合連接層於該第一混合接合接點層上，其中該第一內連線結構、該第一混合接合接點層、與該第一混合接合連接層定義該第一封環結構；形成具有一第二封環結構的一第二積體電路晶粒，包括形成一第二內連線結構於一第二半導體基板上、形成一第二 混合接合接點層於該第二內連線結構上、以及形成一第二混合接合連接層於該第二混合接合接點層上，其中該第二內連線結構、該第二混合接合接點層、與該第二混合接合連接層定義該第二封環結構；以及翻轉該第二積體電路晶粒並將該第二積體電路晶粒接合至該第一積體電路晶粒，使該第二封環結構直接位於該第一封環結構上，且該第二封環結構在該第一混合接合連接層與該第二混合接合連接層之間的混合接合界面接觸該第一封環結構。
12. 如申請專利範圍第11項所述之三維積體電路晶粒的形成方法，其中形成該第一內連線結構之步驟包括：形成多個通孔層與多個連線層之交替堆疊於該第一半導體基板上，其中該第一混合接合接點層形成於該些連線層之最頂部上並與其接觸，且其中該第二混合接合連接層形成於該第一混合接合接點層上並與其接觸。
13. 如申請專利範圍第11項所述之三維積體電路晶粒的形成方法，其中該第一積體電路晶粒之形成步驟中，該第一封環結構定義自該第一半導體基板至該第一混合接合連接層的導電路徑。
14. 如申請專利範圍第11項所述之三維積體電路晶粒的形成方法，更包括：形成一鈍化層以覆蓋該第一積體電路晶粒與該第二積體電路晶粒；進行一第一蝕刻至該鈍化層，以形成一墊開口直接位於該 第一封環結構與該第二封環結構上，其中該墊開口露出該第二半導體基板；形成一墊層以填入該墊開口並覆蓋該鈍化層；以及進行一第二蝕刻至該墊層，以定義一墊結構於該墊開口中。
15. 如申請專利範圍第11項所述之三維積體電路晶粒的形成方法，更包括：進行一蝕刻至該第二半導體基板與該第二內連線結構以形成一通孔開口，其中該通孔開口露出該第二內連線結構中的一線路層，且直接位於該第一封環結構與該第二封環結構上；形成一穿透基板通孔以填入該通孔開口，且該穿透基板通孔的上表面與該第二半導體基板的上表面齊平；形成一鈍化層於該第二半導體基板與該穿透基板通孔上；以及形成一墊結構，其直接位於該穿透基板通孔上，其中該墊結構位於部份該鈍化層上，並延伸穿過該鈍化層以達該穿透基板通孔。
16. 如申請專利範圍第11項所述之三維積體電路晶粒的形成方法，更包括：進行一第一蝕刻至該第二半導體基板以形成一半導體開口，其中該半導體開口直接位於該第一封環結構與該第二封環結構上；經由該第二開口進行一第二蝕刻至該第二內連線結構以形成一接點開口，其中該接點開口露出該第二內連線結構中 的一線路層，且該接點開口之寬度小於該半導體開口之寬度；以及形成一穿透基板通孔填入該半導體開口與該接點開口，且該穿透基板通孔之上表面與該第二半導體基板之上表面齊平。
17. 如申請專利範圍第16項所述之三維積體電路晶粒的形成方法，更包括：形成一鈍化層於該第二半導體基板與該穿透基板通孔上；以及形成一墊結構，其直接位於該穿透基板通孔上，其中該墊結構位於部份該鈍化層上，且延伸穿過該鈍化層以達該穿透基板通孔。
18. 如申請專利範圍第11項所述之三維積體電路晶粒的形成方法，其中該第一封環結構包括同心圓的多個環狀片段，其中該第一混合接合接點層與該第一混合接合連接層各自具有多個混合接合接點與多個混合接合連接物於該些環狀片段的第一者中，且其中該第一混合接合接點層與該第一混合接合連接層不具有該些混合接合接點與該些混合接合連接物於該些環狀片段的第二者中。
19. 一種三維積體電路晶粒，包括：一第一積體電路晶粒，以及該第一積體電路晶粒上的一第二積體電路晶粒，其中該第一積體電路晶粒與該第二積體電路晶粒各自包含半導體基板、該些半導體基板之間的內連線結構，以及該些內連線結構之間的混合接合結構，其 中該些內連線結構包含多個線路層與多個通孔層的交替堆疊，其中該些混合接合結構各自包含混合接合介電層、混合接合連接層、與混合接合接點層，其中該些混合接合介電層接觸該第一積體電路晶粒與該第二積體電路晶粒之間的一混合接合界面，其中該些混合接合介電層中的該些混合接合連接層在該混合接合界面接觸，以及其中該些混合接合接點層各自由該混合接合連接層延伸至該內連線結構；以及一導電的封環結構位於該第一積體電路晶粒與該第二積體電路晶粒中，其中該導電的封環結構延伸於該些半導體基板之間，以定義圍繞該第一積體電路晶粒與該第二積體電路晶粒內部的阻障，且其中該導電封環結構係由該些線路層、該些通孔層、該些混合接合連接層、與該些混合接合接點層所定義。
20. 如申請專利範圍第19項所述之三維積體電路晶粒，其中該導電封環結構包括以同心圓對準的多個環狀片段，其中該些環狀片段之一者包含該些混合接合接點層的多個混合接合接點與該些混合接合連接層的多個混合接合連接物，且其中該些環狀片段之另一者不包含該些混合接合接點層的多個混合接合接點與該些混合接合連接層的多個混合接合連接物。