TW201729267A - 半導體結構的形成方法 - Google Patents

Abstract

半導體結構的形成方法，包括：形成第一介電層於基板上，以及形成犧牲層於第一介電層上。此方法亦包括形成開口於犧牲層中，並經由開口蝕刻第一介電層，以形成通孔。此方法亦包括形成導電結構於通孔及開口中，以及移除犧牲層以露出導電結構的較上部份。此方法亦包括形成第二介電層圍繞導電結構的較上部份。

Description

半導體結構的形成方法

本揭露實施例關於半導體裝置的形成方法，更特別關於介電材料置換的製程。

半導體裝置用於多種電子應用中，比如個人電腦、手機、數位相機、與其他電子設備。半導體裝置的製程通常為依序進行沉積絕緣或介電層、導電層、與半導體層之材料於半導體基板上，再光微影圖案化多種材料層，以形成電路構件與單元於其上。

在過去幾十年，半導體積體電路產業快速成長。半導體材料與設計的技術進步，已製作更小更複雜的電路。這些材料與設計的進步，同時可讓製程相關技術進步。在半導體進化中，單位面積所能具有的內連線裝置數目增加，且最小構件的尺寸縮小。

隨著裝置持續縮小，雖然現有半導體結構的製程一般可用於其發展目的，但無法完全適用於所有方面。

本揭露一實施例提供之半導體結構的形成方法，包括：形成第一介電層於基板上；形成犧牲層於第一介電層上；形成開口於犧牲層中；經由開口蝕刻第一介電層，以形成通孔；形成導電結構於通孔及開口中；移除犧牲層以露出導電 結構的較上部份；以及形成第二介電層圍繞導電結構的較上部份。

D‧‧‧中心間距

W₁、W₂、W₂'‧‧‧寬度

100、100'‧‧‧半導體結構

102‧‧‧基板

104‧‧‧裝置區

106‧‧‧第一蝕刻停止層

108‧‧‧第一介電層

110‧‧‧第二蝕刻停止層

112‧‧‧犧牲層

114‧‧‧硬遮罩層

116‧‧‧光阻層

118、120、124‧‧‧開口

122、128、128'、132‧‧‧蝕刻製程

126‧‧‧間隔物層

129、129'‧‧‧通孔

130‧‧‧間隔物

134‧‧‧導電材料

136、142‧‧‧拋光製程

137、137'‧‧‧較上部份

138、138'‧‧‧導電結構

139、139'‧‧‧較下部份

140、140'‧‧‧第二介電層

第1A至1K圖係一些實施例中，半導體結構於製程階段中的剖視圖。

第2A至2C圖係一些實施例中，半導體結構於製程階段中的剖視圖。

下述內容提供的不同實施例或實例可實施本揭露的不同結構。特定構件與排列的實施例係用以簡化本揭露而非侷限本揭露。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸，或兩者之間隔有其他額外構件而非直接接觸。此外，本揭露之多種例子中可重複標號，但這些重複僅用以簡化與清楚說明，不代表不同實施例及/或設置之間具有相同標號之單元之間具有相同的對應關係。

此外，空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。元件亦可轉動90°或其他角度，因此方向性用語僅用以說明圖示中的方向。

下述內容提供半導體結構的形成方法之實施例。半導體結構包含形成於介電層中的導電結構。此外，在形成半 導體結構之製程中，形成犧牲層以避免損傷介電層。

第1A至1K圖係一些實施例中，半導體結構100於製程階段中的剖視圖。如第1A圖所示之一些實施例，接收基板102。基板102可為半導體晶圓如矽晶圓。替代或附加地，基板102可包含半導體元素材料、半導體化合物材料、及/或半導體合金材料。半導體元素材料可為但不限於結晶矽、多晶矽、非晶矽、鍺、及/或鑽石。半導體化合物材料可為但不限於碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或碲化銦。半導體合金材料可為但不限於SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP。

此外，基板102可包含結構如摻雜區、層間介電(ILD)層、導電結構、及/或隔離結構。此外，基板102亦可包含即將圖案化的單層或多層材料層。舉例來說，材料層可包含矽層、介電層、及/或摻雜之多晶矽層。

如第1圖所示之一些實施例中，基板102包含裝置區104。裝置區104可具有多種裝置單元。裝置單元可包含但不限於電晶體、二極體、及/或其他可行單元。電晶體可包含但不限於金氧半場限電晶體(MOSFET)、互補式金氧半(CMOS)電晶體、雙極接面電晶體(BJT)、高壓電晶體、高頻電晶體、p-通道及/或n-通道場效電晶體(PFET/NFET)、或類似物。裝置單元的形成方法可為多種製程如沉積、蝕刻、佈植、光微影、回火、及/或其他可行製程。

如第1A圖所示之一些實施例中，第一蝕刻停止層106形成於基板102上。在一些實施例中，第一蝕刻停止層106 之組成為氮化矽、氮氧化矽、及/或其他可行材料。在一些實施例中，第一蝕刻停止層106之形成方法為電漿增強化學氣相沉積(CVD)製程、低壓CVD製程、原子層沉積(ALD)製程、或其他可行製程。在一些實施例中，第一蝕刻停止層106之厚度介於約50Å至約70Å之間。

如第1A圖所示之一些實施例中，在形成第一蝕刻停止層106後，形成第一介電層108於第一蝕刻停止層106上。在一些實施例中，第一介電層108為層間介電層或金屬間介電層。第一介電層108可包含多種介電材料(如低介電常數或極低介電常數(ELK)的材料)形成的多層結構。在一些實施例中，第一介電層108之組成為低介電常數材料。在一些實施例中，第一介電層108之組成為氧化矽、氮化矽、氮氧化矽、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、及/或其他可行的低介電常數材料。在一些實施例中，第一介電層108之形成方法為CVD製程、物理氣相沉積(PVD)製程、ALD製程、旋轉塗佈製程、或其他可行製程。在一些實施例中，第一介電層108之厚度介於約200Å至約350Å之間。

如第1A圖所示之一些實施例中，在形成第一介電層108後，形成第二蝕刻停止層110於第一介電層108上。在一些實施例中，第二蝕刻停止層110之組成為氮化矽、氮氧化矽、及/或其他可行材料。在一些實施例中，第二蝕刻停止層110之形成方法為電漿增強CVD製程、低壓CVD製程、ALD製程、或其他可行製程、在一些實施例中，第二蝕刻停止層110之厚度介於約30Å至約50Å之間。

如第1A圖所示之一些實施例中，接著形成犧牲層112於第二蝕刻停止層110上。在一些實施例中，犧牲層112之組成為碳為主材料。在一些實施例中，犧牲層112之組成為非晶碳。在一些實施例中，犧牲層112之形成方法為CVD製程、PVD製程、ALD製程、或其他可行製程。

在一些實施例中，犧牲層112之厚度大於第一介電層108之厚度。在一些實施例中，犧牲層112之厚度介於約450Å至約500Å之間。犧牲層112需夠厚，否則後續形成於犧牲層112中的導電結構可能不夠厚。另一方面，犧牲層112不可過厚，否則後續形成於犧牲層112中的導電結構可能彎曲。

如第1A圖所示之一些實施例中，在形成犧牲層112後，形成硬遮罩層114於犧牲層112上，並形成光阻層116於硬遮罩層114上。如第1A圖所示，光阻層116具有開口118，且經由光阻層116之開口118圖案化硬遮罩層114，使開口120形成於硬遮罩層114中。

如第1B圖所示之一些實施例中，接著進行蝕刻製程122，經由硬遮罩層114之開口120蝕穿犧牲層112。在一些實施例中，蝕刻犧牲層112的方法可為乾蝕刻製程，且乾蝕刻製程進行至露出第二蝕刻停止層110為止。如第1B圖所示之一些實施例中，在進行蝕刻製程122後形成開口124於犧牲層112中。在一些實施例中，開口124之寬度W₁介於約13nm至約20nm之間。

在一些實施例中，形成開口124後，形成間隔物層126於基板102上。如第1C圖所示，間隔物層126襯墊犧牲層112 之開口124。如此一來，間隔物層126形成於開口124之側壁與下表面上。

如第1D圖所示之一些實施例中，在形成間隔物層126後，形成通孔129於第一介電層108中。在一些實施例中，通孔129之形成方法包含蝕刻製程128。在一些實施例中，蝕刻製程128為乾蝕刻製程。在進行蝕刻製程128時，經由開口124蝕穿部份第二蝕刻停止層110與第一介電層108，直到露出第一蝕刻停止層106為止。

此外如第1D圖所示之一些實施例中，間隔物130形成於開口124露出之犧牲層112的側壁上，以及開口120露出之硬遮罩層114的側壁上。間隔物130設置以保護犧牲層112，其免於被蝕刻製程128蝕刻。如此一來，一些實施例中形成於犧牲層112中的開口124，其尺寸將不會在蝕刻製程128中變大。

此外，由於間隔物形成於開口124之側壁上，第一介電層108中通孔126之寬度W₂，小於犧牲層112中開口124之寬度W₁。在一些實施例中，開口124之寬度W₁與通孔126之寬度W₂之間的差距介於約2nm至約6nm之間。在一些實施例中，通孔126之寬度W₂介於約7nm至約18nm之間。藉由形成犧牲層112，寬度W₁與寬度W₂相對較小，因此形成於單位面積中的導電結構量可增加，詳見後述。

如第1E圖所示之一些實施例中，在形成通孔129後，移除間隔物130。間隔物130的移除方法可為濕蝕刻製程。接著進行蝕刻製程132。如第1F圖所示之一些實施例中，蝕刻製程132可移除通孔129露出的部份第一蝕刻層106。綜上所 述，通孔129將露出基板102的部份上表面。值得注意的是雖然第1F圖未顯示，但通孔129可露出基板102之裝置區104中的導電結構。如第1D與1F圖所示，以蝕刻製程128與132分別蝕刻第一介電層108與第一蝕刻停止層106。如此一來，可降低裝置區104中的導電結構因負載效應而損傷的風險。

此外如第1F圖所示之一些實施例中，蝕刻製程132亦蝕刻硬遮罩層114的角落。綜上所述，可增大硬遮罩層114中的開口120。

如第1G圖所示之一些實施例中，接著形成導電材料134以填入通孔129、開口124、與開口120中。此外，導電材料134亦形成於硬遮罩層114上。如前所述，蝕刻硬遮罩層114之角落以增大開口120。如此一來，沉積導電材料因較大的開口120而更容易。

在一些實施例中，導電材料134為銅。在一些實施例中，導電材料134為鋁、銅、鎢、鈦、鉭、氮化鈦、氮化鉭、鎳矽化物、鈷矽化物、TaC、TaSiN、TaCN、TiAl、TiAlN、或其他可行材料。

在一些實施例中，導電材料134之形成方法可為旋轉塗佈製程、CVD製程、PVD製程、其他可行的沉積或塗佈製程。如前所述，一些實施例中的寬度W₁與W₂較小，因此可採用旋轉塗佈製程使通孔129與開口124完全填滿導電材料134。

如第1H圖所示之一些實施例中，在形成導電材料後，可在基板102上進行拋光製程136。在一些實施例中，拋光製程136為化學機械拋光製程。在一些實施例中，拋光製程136 持續到露出犧牲層112之上表面為止。在一些實施例中，拋光製程136亦移除犧牲層112之頂部。在拋光製程136後，形成導電結構138。

如第1H圖所示，導電結構138包含較上部份137與較下部份139。導電結構138之較上部份137形成於犧牲層112其開口124中，而導電結構138之較下部份139形成於第一介電層108其通孔129中。如此一來，犧牲層112圍繞導電結構138之較上部份137，而第一介電層108圍繞導電結構138之較下部份139。在一些實施例中，形成於犧牲層112中的較上部份139可視作金屬線路，而形成於第一介電層108中的較下部份139可視作通孔。

在一些實施例中，導電結構138之較上部份137其寬度實質上等於開口124之寬度W₁，而導電結構138之較下部份139其寬度實質上等於通孔129之寬度W₂。如前所述，先形成間隔物130於開口124之側壁上，之後再形成通孔129。如此一來，一些實施例中較下部份139之寬度W₂，小於較上部份137之寬度W₁。

如第1I圖所示之一些實施例中，接著移除犧牲層112。在一些實施例中，犧牲層112之移除方法為乾蝕刻製程。如前所述，犧牲層112之組成為碳為主材料如非晶碳，其與導電結構138(及第二蝕刻停止層110)之間具有高蝕刻選擇性。如此一來，可採用乾蝕刻製程移除犧牲層112，且不損傷導電結構138與第二蝕刻停止層110。在一些實施例中，犧牲層112之蝕刻速率與導電結構138(及第二蝕刻停止層110)之蝕刻速率 之間的比例大於30。

如第1I圖所示，移除犧牲層112將露出導電結構138之較上部份137。如第1J圖所示之一些實施例中，接著形成第二介電層140於基板102上。如第1J圖所示，第二介電層140圍繞導電結構138之較上部份137，並覆蓋導電結構138與第二蝕刻停止層110。在一些實施例中，第二介電層140之組成為低介電常數之介電材料。在一些實施例中，第二介電層140之組成為氧化矽、氮化矽、氮氧化矽、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、及/或其他可行的低介電常數之介電材料。在一些實施例中，第二介電層140之形成方法為CVD製程、PVD製程、ALD製程、旋轉塗佈製程、或其他可行製程。

如第1K圖所示之一些實施例中，接著在第二介電層140上進行拋光製程142。在一些實施例中，拋光製程142為化學機械拋光製程。在一些實施例中，拋光製程142持續到露出導電結構138之上表面為止。在一些實施例中，拋光製程142會移除導電結構138的頂部。在一些實施例中，第二介電層140之厚度介於約300Å至約350Å之間。

如前所述，先形成犧牲層112，接著將其置換為第二介電層140。此外，在形成第二介電層140前，先進行拋光製程136。如此一來，犧牲層112之厚度將大於第二介電層140之厚度。在一些實施例中，犧牲層112夠厚，且第二介電層140夠厚。

如第1K圖所示之一些實施例中，形成半導體結構100。半導體結構100中的導電結構138具有較上部份137與較下 部份139，較上部份137位於第二介電層140中，且較下部份139位於第一介電層139中。如前所述，較上部份137形成於犧牲層112中，之後再將犧牲層112置換為第二介電層140。如此一來，形成導電結構138之製程(如蝕刻製程122、移除光阻層116之步驟、及/或移除間隔物130之步驟)，將不會損傷第二介電層140。

此外，由於製程中採用的蝕刻製程不會損傷第二介電層140，導電結構138可具有相對較小的寬度(如寬度W₁與W₂)。此外，兩相鄰之導電結構138之中心間距D亦可較小。在一些實施例中，兩相鄰之導電結構之中心間距D介於約26nm至約40nm之間。

此外，一些實施例之第二介電層140其組成為低介電常數之介電材料。由於形成導電結構138之製程不會損傷第二介電層140，因此第二介電層140其介電常數可低如設計值，進而改善半導體結構100之效能。

如前所述，雖然第1K圖未顯示，但導電結構可形成於基板102之裝置區104中，且導電結構138可電性連接至裝置區104中的導電結構。

第2A至2C圖係一些實施例中，半導體結構100'於製程階段中的剖視圖。半導體結構100'與前述之半導體結構100相同或類似，差別在於此實施例未形成間隔物130。半導體結構100'之一些材料與製程，可與前述之半導體結構100之一些材料與製程相同或類似，在此不贅述。

首先進行第1A至1B圖所示之製程。更特別的是如第2A圖所示之一些實施例中，第一蝕刻停止層106、第一介電 層108、第二蝕刻停止層110、犧牲層112、與硬遮罩層114形成於基板102上。此外，開口124形成於犧牲層112中。如第2B圖所示之一些實施例中，在形成開口124於犧牲層112中之後，再形成通孔129'於第一介電層108中。在一些實施例中，形成通孔129'之步驟包括進行蝕刻製程128'。蝕刻製程128'可為乾蝕刻製程。

如第2B圖所示，在進行蝕刻製程128'之前未形成間隔物，因此通孔129'之寬度W₂'與形成於犧牲層112中的開口124之寬度W₁實質上相同。在形成通孔126'後，可進行與第1G至1K圖類似或相同的製程。

更特別的是，形成於開口120、開口124、與通孔126'中的導電結構138'具有較上部份137'與較下部份139'。如第2C圖所示之一些實施例中，接著將犧牲層112置換為第二介電層140'。

與半導體結構100類似，雖然半導體結構100'中的導電結構138'其較上部份137'穿過第二介電層140'，但形成導電結構138'之製程不會損傷第二介電層140'。綜上所述，第二介電層140'之介電常數可低如設計值，進而改善半導體結構100'之效能。

如前述之實施例，形成半導體結構(如半導體結構100與100')時，先形成犧牲層(如犧牲層112)，且在形成導電結構(如導電結構138與138')於犧牲層中之後移除犧牲層。之後，可形成第二介電層以圍繞導電結構。如此一來，形成導電結構之後再形成第二介電層。綜上所述，雖然導電結構位於第二介 電層中，但形成導電結構之製程不會損傷第二介電層。如此一來，第二介電層之組成如低介電常數介電層，可維持其性質如設計值，因此半導體結構效能不會因介電層損傷而降低。舉例來說，第二介電層可維持低介電常數值，因此可降低半導體結構之電阻與電容。

此外，一些實施例之犧牲層的組成為含碳材料如非晶碳。如此一來，犧牲層與其週圍的結構具有高蝕刻選擇性，因此可輕易移除犧牲層。此外，犧牲層可具有較大高度(與之後形成的第二介電層相較)。即使進行拋光製程如拋光製程136與142，第二介電層仍可維持足夠厚的高度。

上述內容提供半導體結構之形成方法的實施例。上述方法包含形成犧牲層於基板上，以及形成導電結構於犧牲層中。在形成導電結構後，將犧牲層置換為介電層。綜上所述，雖然導電結構位於介電層中，但形成導電結構之製程不會損傷介電層。如此一來，可降低半導體結構之電容，進而改善半導體結構之效能。

在一些實施例中，半導體結構的形成方法，包括：形成第一介電層於基板上；形成犧牲層於第一介電層上；形成開口於犧牲層中；經由開口蝕刻第一介電層，以形成通孔；形成導電結構於通孔及開口中；移除犧牲層以露出導電結構的較上部份；以及形成第二介電層圍繞導電結構的較上部份。

在一實施例中，上述犧牲層之組成為係為主材料。

在一實施例中，犧牲層之組成為非晶碳。

在一實施例中，上述犧牲層之厚度介於約450Å至 約500Å之間。

在一實施例中，上述方法更包括在蝕刻第一介電層之前，先形成間隔物於開口之側壁上；以及在蝕刻第一介電層後，移除間隔物。

在一實施例中，上述方法更包括在形成第一介電層之前，先形成第一蝕刻停止層於基板上；以及在形成犧牲層之前，先形成第二蝕刻停止層於第一介電層上。

在一實施例中，上述導電結構的形成方法為旋轉塗佈製程。

在一些實施例中，內連線結構的形成方法包括：形成犧牲層於基板上；形成開口於犧牲層中；形成導電結構於開口中；移除犧牲層；塗佈第二介電層於基板上，其中第二介電層覆蓋導電結構；以及拋光第二介電層，以露出導電結構之上表面，其中犧牲層之組成係碳為主材料。

在一實施例中，上述犧牲層之組成為非晶碳。

在一實施例中，上述方法更包括在形成導電結構前，先經開口蝕刻第一介電層以形成通孔，其中導電結構延伸至通孔中。

在一實施例中，犧牲層之厚度大於第二介電層之厚度。

在一實施例中，開口之寬度介於約13nm至約20nm之間。

在一實施例中，導電結構之組成為銅。

在一些實施例中，半導體結構的形成方法包括： 形成第一介電層於基板上；形成犧牲層於第一介電層上；形成開口於犧牲層中；形成間隔物於開口之側壁上；經由開口蝕刻第一介電層以形成通孔；移除間隔物；形成導電結構於通孔與開口中；移除犧牲層以露出導電結構的較上部份；形成第二介電層圍繞導電結構的較上部份。

在一實施例中，上述犧牲層之組成係碳為主材料。

在一實施例中，上述犧牲層之組成為非晶碳。

在一實施例中，上述方法更包括在形成第一介電層前，先形成第一蝕刻停止層於基板上；以及在形成犧牲層前，先形成第二蝕刻停止層於第一介電層上。

在一實施例中，上述犧牲層之厚度大於第二介電層之厚度。

在一實施例中，上述開口之寬度介於約13nm至約20nm之間。

在一實施例中，上述犧牲層之厚度介於約450Å至約500Å之間。

上述實施例之特徵有利於本技術領域中具有通常知識者理解本揭露。本技術領域中具有通常知識者應理解可採用本揭露作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本揭露精神與範疇，並可在未脫離本揭露之精神與範疇的前提下進行改變、替換、或更動。

D‧‧‧中心間距

W₁、W₂‧‧‧寬度

100‧‧‧半導體結構

102‧‧‧基板

104‧‧‧裝置區

106‧‧‧第一蝕刻停止層

108‧‧‧第一介電層

110‧‧‧第二蝕刻停止層

137‧‧‧較上部份

138‧‧‧導電結構

139‧‧‧較下部份

140‧‧‧第二介電層

142‧‧‧拋光製程

Claims (1)

1. 一種半導體結構的形成方法，包括：形成一第一介電層於一基板上；形成一犧牲層於該第一介電層上；形成一開口於該犧牲層中；經由該開口蝕刻該第一介電層，以形成一通孔；形成一導電結構於該通孔及該開口中；移除該犧牲層以露出該導電結構的較上部份；以及形成一第二介電層圍繞該導電結構的較上部份。