半導體裝置、半導體結構及其製造方法
本發明實施例係關於一種半導體裝置、半導體結構及其製造方法。
半導體裝置係用於各種電子應用中，諸如個人電腦、手機、數位相機、以及其它電子設備。半導體裝置典型藉由下列成形加工：依序沉積絕緣或介電層、導電層、以及半導體層之材料在半導體基板上方，以及使用微影圖案化各種材料層以於其上形成電路組件及元件。 數十或數百個積體電路晶粒典型係製造在單一半導體晶圓上。個別積體電路晶粒係藉由沿著切割線鋸下積體電路晶粒而單粒化。接著個別積體電路晶粒分開封裝在多晶片模組中或在其它種類封裝中。 在一些應用中，接觸墊係用以對積體電路晶粒作出電連接。接觸墊係形成在積體電路晶粒上且係連接至下方電路。可藉由焊線、連接件、或其他種類裝置對積體電路晶粒的接觸墊作出電連接。在一些應用中，積體電路晶粒的封裝件也可包括接觸墊，其係用以對經封裝積體電路晶粒作出電連接。
在一些實施例中，一種方法係包括形成一接觸墊在一半導體裝置上方，以及形成一鈍化材料在該接觸墊上方。該鈍化材料包含一厚度以及一材料種類而使得可透過該鈍化材料對該接觸墊作出一電連接。 在一些實施例中，一種製造一半導體裝置之方法係包括形成一導電材料在一基板上方，以及形成一鈍化材料在該導電材料上方。該鈍化材料包含一厚度以及一材料種類而使得可透過該鈍化材料對該導電材料作出一電連接。該方法係包括圖案化該鈍化材料以及該導電材料以從該導電材料形成一接觸墊。 在一些實施例中，一種半導體裝置係包括一基板；一接觸墊，位於該基板上方；以及一鈍化材料，位於該接觸墊上方。一電線、連接件、或接點係透過該鈍化材料耦合至該接觸墊。
下列揭露提供許多用於實施所提供標的之不同特徵的不同實施例、或實例。為了簡化本揭露，於下描述組件及配置的具體實例。當然這些僅為實例而非意圖為限制性。例如，在下面說明中，形成第一特徵在第二特徵上方或上可包括其中第一及第二特徵係經形成為直接接觸之實施例，以及也可包括其中額外特徵可形成在第一與第二特徵之間而使得第一及第二特徵不可直接接觸之實施例。此外，本揭露可重複參考編號及/或字母於各種實例中。此重複係為了簡單與清楚之目的且其本身並不決定所討論的各種實施例及/或構形之間的關係。 再者，空間相關詞彙，諸如“在...之下”、“下面”、“下”、“上面”、“上”和類似詞彙，可為了使說明書便於描述如圖式繪示的一個元件或特徵與另一個（或多個）元件或特徵的相對關係而使用於本文中。除了圖式中所畫的方位外，這些空間相對詞彙也意圖用來涵蓋裝置在使用中或操作時的不同方位。該設備可以其他方式定向(旋轉90度或於其它方位)，據此在本文中所使用的這些空間相關說明符可以類似方式加以解釋。 係在本揭露中揭示半導體裝置及其製造方法。鈍化材料係形成在半導體裝置的接觸墊上方，其有利地防止或減少接觸墊的腐蝕，以及維持接觸墊的接合性。鈍化材料係夠薄，可透過鈍化材料對接觸墊作出電連接。係揭示一些實施例，其利用可用於將一個基板附接至另一個基板之目的之接觸墊，其中基板可包含晶粒、印刷電路板(PCB)、封裝基板、或類似物，藉此允許晶粒至晶粒、晶粒至PCB、晶粒至基板、晶粒至封裝基板或類似種類之電連接。遍及各種視圖及說明性實施例，類似的參考編號係用於表示類似的元件。 圖1至8係根據本揭露的一些實施例在製造的各種階段之半導體裝置100的剖面圖，其繪示形成接觸墊120(參見圖4)之方法。該等圖式中的一些圖中係繪示一個接觸墊120；然而，根據一些實施例，複數個接觸墊120係形成在半導體裝置100的表面上方。 首先參考圖1，在一些實施例中，基板102被提供。在一些實施例中，基板102包含積體電路晶粒(圖1中未顯示：見圖11、12、以及14所顯示之積體電路晶粒130)，積體電路晶粒具有電路形成在其內或其上。作為其他實例，在一些實施例中，基板102包含經封裝積體電路晶粒、積體電路晶粒的封裝件、封裝基板、或PCB。作為實例，在一些實施例中，基板102也可包含微感測器、微致動器、或微機電系統(micro-electromechanical system，MEMS)裝置。例如，在一些實施例中，基板102也可包含兩個或更多個晶圓之堆疊體，諸如經接合晶圓堆疊體。例如，基板102也可包含其他種類裝置，其中接觸墊將被形成在基板102上方以對基板102的部分作出電連接。 在其中基板102包含積體電路晶粒的一些實施例中，該基板102可包含例如經摻雜或未經摻雜主體矽或絕緣體上半導體(semiconductor on insulator，SOI)基板的主動層。積體電路晶粒的基板102的電氣電路可以是適合具體應用之任何種類的電路。積體電路晶粒可包含邏輯、記憶體、處理器、或其他種類之裝置。作為其它實例，形成在積體電路晶粒的基板內或上之電氣電路可包括各種N型金屬氧化物半導體(N-type metal-oxide-semiconductor，NMOS)及/或P型金屬氧化物半導體(P-type metal-oxide semiconductor，PMOS)裝置，諸如電晶體、電容器、電阻、二極體、光二極體、保險絲、及類似物，其等係互連以實施一個或多個功能。該等功能可包括記憶體結構、邏輯結構、處理結構、感測器、放大器、功率分配、輸入/輸出電路、及/或類似物。本技術領域具有通常知識者將了解上面實例係為了說明目的而提供以進一步解釋一些說明性實施例之應用且不意圖以任何方式限制本揭露。對於給定應用，適當時可使用其它電路。形成在基板102內或上之體電路晶粒典型係藉由形成複數個積體電路晶粒在半導體晶圓上，以及之後沿著例如但未顯示之切割線單粒化個別積體電路晶粒而成形加工。 在一些實施例中，基板102包括靠近其頂部表面設置之互連件結構(圖1中未顯示：見圖11、12、以及14所顯示之互連件結構132)。互連件結構可包含形成在一或多個絕緣材料層中的複數個導線、導電通路、以及其它導電部件。根據一些實施例，包含複數個接觸墊(見圖4所顯示之接觸墊120)的頂部金屬層係形成在互連件結構上方，該互連件結構係靠近基板102之頂部表面設置。互連件結構可包括位於基板102的最上絕緣材料層中且適於對接觸墊120作出電接點或電連接的通路、導線、或導電部件(未顯示)。例如，通路、導線、或導電部件係藉由互連件結構的其他部分耦合至在基板102內的電氣電路。 也於圖1中繪示將絕緣材料104形成在基板102上方。在一些實施例中，絕緣材料104包含金屬間鈍化層。在一些實施例中，絕緣材料104包含具有厚度係在約0.1 µm至約10 µm的SiO2
。例如，絕緣材料104係可使用物理氣相沉積(physical vapor deposition，PVD)、或化學氣相沉積(chemical vapor deposition，CVD) 形成。絕緣材料104也可包含其它材料、尺寸、以及形成方法。 導電材料106係形成在絕緣材料104上方。例如，在一些實施例中，導電材料106包含半導體裝置100的頂部金屬層。例如，導電材料106可包含在圖1所顯示的視圖中之半導體裝置100的最上導電材料層。在一些實施例中，導電材料106包含藉由諸如PVD之方法所形成之AlCu、AlSi、Al、Cu、或其組合或多層。在一些實施例中，導電材料106包含約0.1 µm至約10 µm的厚度。例如，在其中導電材料106包含AlCu或AlSi的一些實施例中，導電材料106可分別包含約5%或更少之Cu或Si。導電材料106也可包含其它材料、材料的百分比、尺寸、以及形成方法。 在一些實施例中，首先，導電材料106被圖案化，且次而，鈍化材料110係形成在經圖案化導電材料106上方，其將關於一些繪示在圖15至21中之實施例而進一步於本文中描述。在一些實施例中，首先，鈍化材料110係形成在導電材料上方，且次而鈍化材料110以及導電材料106同時被圖案化，如圖1至4中所繪示者。 再次參考圖1，鈍化材料110係形成在導電材料106上方。例如，在一些實施例中，鈍化材料110包含位於導電材料106上方之金屬鈍化層，該導電材料106包含頂部金屬層。在一些實施例中，鈍化材料110包含厚度與材料種類而使得可透過鈍化材料110對從導電材料106形成之接觸墊120(見圖4及9)作出電連接。例如，在一些實施例中，鈍化材料110包含適於防止或減少從導電材料106形成之接觸墊120的腐蝕之材料。 在一些實施例中，鈍化材料110包含Ti、TiN、TaN、Al2
O3
、Ta2
O3
、HfO2
、TiO2
、及/或其組合或多層。在一些實施例中，鈍化材料110係使用PVD或CVD形成。在一些實施例中，鈍化材料110包含約1,400埃或更少的厚度。例如，在一些實施例中，鈍化材料110可包含約10埃至約1,400埃的厚度。例如，在一些實施例中，鈍化材料110可包含約50埃至約1,400埃的厚度。例如，在一些實施例中，鈍化材料110也可包含約200埃至約300埃的厚度。鈍化材料110也可包含其它材料、形成方法、以及尺寸。 接著鈍化材料110以及導電材料106係使用微影製程圖案化。例如，光阻層112可被沉積在鈍化材料110上方，如圖2中所繪示者。接著光阻層112被圖案化，具有用於複數個接觸墊之所欲圖案，如圖3中所繪示者。例如，可使光阻層112暴露於傳輸通過微影遮罩或從微影遮罩反射之光或能量，該微影遮罩係於其上具有所欲圖案。光阻層112被顯影，且光阻層112之暴露的(或未暴露的，取決於光阻層112是包含正型或負型光敏材料)部分係使用灰化及/或蝕刻製程移除。 接著光阻層112係用來作為鈍化材料110以及導電材料106之蝕刻製程期間的蝕刻遮罩，如圖4所顯示。蝕刻製程包含適合用於蝕刻鈍化材料110以及導電材料106之材料的化學。作為實例，蝕刻製程可包含使用Cl2
、BCl3
、SiCl4
、或HBr之乾式電漿蝕刻製程、或使用HNO3
、HCl、NaOH、或KOH之濕式化學蝕刻製程。蝕刻製程也可包含其它方法以及其它化學及/或化學化合物。接著光阻層112係使用合適的蝕刻製程及/或清洗製程移除，其也顯示在圖4中。 接觸墊120係從經圖案化導電材料106形成。例如，在一些實施例中，接觸墊120包含約30 µm至約10 µm的寬度。接觸墊120也可包含其它尺寸。在一些實施例中，接觸墊120也可包含於俯視圖中之正方形或矩形形狀(如，見圖10之俯視圖中顯示之接觸墊120)。接觸墊120也可包含於俯視圖中之圓形、橢圓形、多邊形、或其它形狀。在一些實施例中，接觸墊120包含焊線接墊。例如，在一些實施例中，接觸墊120包含頂部金屬焊線接墊。在一些實施例中，接觸墊120也可包含半導體裝置100的其它種類墊或導電接合區。 鈍化材料110係位於接觸墊120的頂部表面上方。在一些實施例中，鈍化材料110包含與接觸墊120實質上相同之形狀，如長度以及寬度。 絕緣材料122係形成在接觸墊120、鈍化材料110、以及絕緣材料104之暴露的部分上方，如圖5所顯示。在一些實施例中，絕緣材料122包含頂部金屬鈍化層。絕緣材料122包含藉由PVD或CVD沉積之氧化矽或氮化矽。在一些實施例中，絕緣材料122可具有約0.1 µm至約10 µm的厚度。絕緣材料122也可包含其它材料、形成方法、以及尺寸。例如，在一些實施例中，絕緣材料122可與半導體裝置100的形貌實質上共形。在一些實施例中，絕緣材料122可與半導體裝置100的形貌不共形。 光阻層112'係形成在絕緣材料122上方，如圖6所顯示。光阻層112'係使用微影圖案化，具有用於開口之圖案，該開口係於在接觸墊120上方之絕緣材料122中。例如，光阻層112'的圖案化可包含相似於如本文中所描述之用於圖2及3所顯示之光阻層112之圖案化的製程。經圖案化光阻層112’係繪示在圖7中。 接著經圖案化光阻層112’係用來作為蝕刻遮罩以圖案化絕緣材料122，如圖8所顯示。作為實例，在一些實施例中，用於絕緣材料122的蝕刻製程可包含使用CF4
、C2
F6
、或CCl2
F2
之乾式電漿蝕刻製程、或使用稀釋HF或經緩衝HF之濕式化學蝕刻製程。在一些實施例中，絕緣材料122的蝕刻製程也可包含其它化學及/或化學化合物。接著經圖案化光阻層112’係使用合適的蝕刻製程及/或清洗製程移除，其也顯示在圖8中。 絕緣材料122的蝕刻製程係形成開口於在接觸墊120的一部分上方之絕緣材料122中。在一些實施例中，在絕緣材料122中之開口可包含與接觸墊120實質上相同之形狀，諸如正方形、矩形、或其它形狀。在絕緣材料122中之開口也可包含與接觸墊120不同之形狀。在一些實施例中，在絕緣材料122中之開口係小於接觸墊120的寬度。例如，在一些實施例中，在絕緣材料122中之開口可以是在接觸墊120的邊緣上方或沿著接觸墊120的邊緣比接觸墊120的寬度小至少幾µm。 因此，在一些實施例中，絕緣材料122係位於基板102上方靠近接觸墊120，如圖8中所繪示者。在一些實施例中，絕緣材料122的一部分係位於接觸墊120的邊緣上方。在一些實施例中，接觸墊120包含第一寬度，且在絕緣材料122中靠近接觸墊120之開口包含第二寬度，其中第二寬度小於第一寬度。 在開口係製作於在鈍化材料110(該鈍化材料110係位於接觸墊120上方)上方之絕緣材料122中之後，可實施半導體裝置的進一步加工。例如，可實施額外之後端製程(back-end-of-line，BEOL)程序，諸如形成、圖案化、以及加工額外材料層(未顯示)。也可實施壓力測試(stress testing，指對產品以人工方式施加比一般使用狀況更嚴苛的環境因子，例如溫溼度、應力、電壓、電流等其他條件，以能更具時效地觀察其耐受度及故障行為)以及其它測試。作為另一實例，半導體裝置100可被單粒化成個別積體電路晶粒或封裝件並運送到終端客戶。仍留在接觸墊120的表面上的鈍化材料110係有利地防止及/或減少接觸墊120的腐蝕且也保留在半導體裝置100的後續加工期間之接觸墊120的接合性。 在一些實施例中，在半導體裝置100的製造程序完成之後，在沒有從半導體裝置100移除鈍化材料110或其中一部分的情況下以及在沒有從接觸墊120上方移除鈍化材料110或其中一部分的情況下，係透過鈍化材料110對接觸墊120作出電連接。一些可作出之電連接的實例係打線接合電線124(見圖9)至接觸墊120上或形成連接件150或接點150'(見圖21)至接觸墊120上。例如，根據一些實施例，實施參考圖1至8之根據本文中所描述之方法製造的半導體裝置100之方法係包含，在沒有從接觸墊120上方移除鈍化材料110或其一部分的情況下，透過鈍化材料110對接觸墊120作出電連接。 例如，圖9係根據一些實施例之在圖8中所顯示半導體裝置100的剖面圖，其繪示透過鈍化材料110而耦合至接觸墊120之電線124。電線124係耦合至接觸墊120的頂部表面，該接觸墊120係包含在接合區126中之導電材料106。在一些實施例中，接合區126包含寬度，其係小於在絕緣材料122中之開口的寬度。在一些實施例中，接合區126也可包含寬度，其係與在絕緣材料122中之開口的寬度實質上相同。在一些實施例中，電線124可包含導電材料諸如Au、Cu、Al、Ag、其它金屬、或其合金或組合。例如，電線124可包含約15 µm至數百µm之直徑。電線124也可包含其它材料以及尺寸。 鈍化材料110有利地包含足以使電線124透過鈍化材料110而電氣或機械地耦合至接觸墊120的材料種類及厚度。例如，在一些實施例中，在加工期間使鈍化材料110仍留在半導體裝置100上係保護接觸墊120免於各種製造以及封裝加工步驟以及運送期間之傷害以及腐蝕。再者，在打線接合製程之後，位於接合區126周圍之鈍化材料110的部分持續保護接觸墊120免於腐蝕。 使用打線接合製程，電線124係透過鈍化材料110打線接合至接觸墊120。在一些實施例中，打線接合製程可包含球接合製程、楔形接合製程、或順應性接合製程。在一些實施例中，熱超音波球接合製程可以用於打線接合製程，其同時利用垂直接合力以及熱與超音波能量，以形成電線124對接觸墊120的接合。例如，垂直力及超音波力造成在鈍化材料110中之斷裂及/或電線124之材料擴散通過鈍化材料110到接觸墊120。打線接合製程的其他因子與參數可經選擇以達成在鈍化材料110中之斷裂以及形成焊線。 圖9也繪示導電部件128，其位於在接觸墊120之下的絕緣材料104中。導電部件128以虛影，如以虛線顯示在圖9中。導電部件128可包含導電材料的通路或其它片段，其係適於透過絕緣材料104提供及/或作出從接觸墊120至形成在基板102內或上方的電路之電連接。例如，導電部件128可電耦合至在基板102內的下方互連件結構，且該互連件結構可耦合至形成在基板102內或上方的電路。 在如圖1所顯示般將導電材料106形成在絕緣材料104上方之前，導電部件128係形成在絕緣材料104中。導電部件128可使用蝕刻製程形成，此係藉由形成導電材料層在基板102上方以及使用微影圖案化導電材料層，以形成導電部件128。接著絕緣材料104係形成在導電部件128周圍。導電部件128也可使用鑲嵌製程形成，此係藉由形成絕緣材料104在基板102上方，以及使用微影製程圖案化絕緣材料104。接著導電材料係形成在絕緣材料104內，以形成導電部件128。例如也可使用鍍覆製程，以形成導電部件128在絕緣材料104中。也可使用其它方法來形成導電部件128。 圖10係圖9中所繪示實施例中的一些的俯視圖。係顯示位於基板102上方的複數個接觸墊120。鈍化材料110係位於該等接觸墊120之各者上方。電線124係透過鈍化材料110打線接合至接觸墊120之各者。類似方式地，連接件150或接點150'(見圖21)可透過鈍化材料110耦合至該等接觸墊120之各者。例如，可能有數個接觸墊120，如十個或更少個、十個或更多個、數十個、或數百個形成在半導體裝置100的表面上的接觸墊120，這取決於半導體裝置100的輸入/輸出訊號及/或電源和接地訊號的應用及數目。係在圖10中繪示沿著半導體裝置100的一個邊緣或側放置的一行接觸墊120。例如，在一些實施例中，該等接觸墊120也可沿著半導體裝置100的一或多個邊緣以單一行或多行配置。 圖1至10所顯示之實施例中的一些的額外優點是，在用以形成接觸墊120之蝕刻製程期間，鈍化材料110被位於導電材料106的頂部表面上。因此，鈍化材料110防止接觸墊120的頂部表面暴露於在接觸墊120之蝕刻製程中所使用之蝕刻化學，且因此防止蝕刻製程期間接觸墊120的腐蝕。例如，在一些實施例中，鈍化材料110也保護接觸墊120免於在半導體裝置100之其他製程期間被其他化學品或蝕刻化學接觸。 在其中電連接係使用焊線透過鈍化材料110對接觸墊120作出的一些實施例中，電線124的相對端可作成至另一半導體裝置134或物體。例如，圖9中繪示之半導體裝置100可包含第一半導體裝置100，以及圖9中顯示之電線124的相對端可被耦合至位於第二半導體裝置134上之接觸墊，如圖11至13所顯示。請注意，為了簡化圖式，鈍化材料110未顯示在圖11至14中。 第二半導體裝置134可包含積體電路晶粒、經封裝積體電路晶粒、積體電路晶粒的封裝件、封裝基板、PCB、或其他種類之裝置。例如，在其中對接觸墊120作出電連接係包含透過鈍化材料110打線接合電線124至第一半導體裝置100的接觸墊120的一些實施例中，作出電連接可包含耦合電線124的第一端至接觸墊120，以及電線124的第二端可被耦合至第二半導體裝置134的接觸墊。 在一些實施例中，第二半導體裝置134也可具有接觸墊120，接觸墊120具有形成在其上之本文中所描述之鈍化材料110，且可透過鈍化材料110對接觸墊120作出電連接而不需要額外加工步驟以移除鈍化材料110。在一些實施例中，第二半導體裝置134可以不具有接觸墊120，接觸墊120具有形成在其上之本文中所描述之鈍化材料110。作為另一實例，在一些實施例中，圖11至13中繪示之第二半導體裝置134可具有接觸墊120，接觸墊120具有形成在其上之本文中所描述之鈍化材料110，以及第一半導體裝置100可以不具有接觸墊120，接觸墊120具有形成在其上之本文中所描述之鈍化材料110。 在圖11中，第一半導體裝置100包含積體電路晶粒130，積體電路晶粒130包括形成於其上之互連件結構132。互連件結構132係包含形成在一或多個絕緣材料層中之複數個導線及導電通路。具有形成在其上之鈍化材料110之本文中所描述之接觸墊120係形成在互連件結構132上方。包含積體電路晶粒130之第一半導體裝置100係耦合至包含封裝基板、積體電路晶粒的封裝件、或PCB之第二半導體裝置134。第一半導體裝置100係耦合至第二半導體裝置134的表面，以及電線124係在一端打線接合至第一半導體裝置100的接觸墊120且在相對端打線接合至第二半導體裝置134的接觸墊120。 圖12繪示本揭露之一些實施例，其中多個半導體裝置係垂直地堆疊或封裝。兩個包含積體電路晶粒之第一半導體裝置100被堆疊且接著被耦合至第二半導體裝置134的表面。電線124係在一端打線接合至第一半導體裝置100的接觸墊120且在相對端打線接合至第二半導體裝置134的接觸墊120。 圖13繪示一些實施例，其中多個半導體裝100置係水平地堆疊或封裝。兩個包含積體電路晶粒或其它種類之裝置之第一半導體裝置100被耦合至第二半導體裝置134的表面。電線124可在一端打線接合至第一半導體裝置100的接觸墊120且在相對端打線接合至第二半導體裝置134的接觸墊120。電線124也可在一端打線接合至第一半導體裝置100之一者的接觸墊120且在相對端打線接合至第一半導體裝置100之另一者的接觸墊120。 圖14繪示在一些實施例中之包括接觸墊120的經封裝半導體裝置140的剖面圖，接觸墊120具有位於其上之鈍化材料110，其中連接件150或接點150'係透過鈍化材料110耦合至接觸墊120。將參考圖21而於本文中進一步描述連接件150以及接點150'的材料及形成方法。電線124也可透過鈍化材料110打線接合至經封裝半導體裝置140的接觸墊120，未顯示。 經封裝半導體裝置140包括包含積體電路晶粒130之第一半導體裝置100，積體電路晶粒130具有形成於其上之互連件結構132。包含鈍化材料110設置於其上之接觸墊120係位於互連件結構132的表面上。接點150'係透過鈍化材料110形成在接觸墊120上。 半導體裝置100係囊封在模塑料148中。複數個貫穿通路146也可形成在模塑料148中。例如，該等貫穿通路146係包含導電材料且可為經封裝半導體裝置140提供垂直連接。在一些實施例中，該等貫穿通路146不被包括在經封裝半導體裝置140中。 模塑料148係位於貫穿通路146以及半導體裝置100周圍。例如，在一些實施例中，模塑料148係囊封貫穿通路146以及半導體裝置100。作為實例，模塑料148可包含由絕緣材料諸如環氧化物、填料材料、應力釋放劑(stress release agent，SRA)、黏著促進劑、其它材料、或其組合所構成之模塑料。在一些實施例中，當施加時，模塑料148可包含液體或凝膠，以便其在貫穿通路146與半導體裝置100之間及周圍流動。接著模塑料148被固化或允許乾燥以便其形成固體。在一些實施例中，可在模塑料148的固化製程以及電漿處理製程期間施加模塑料夾具。在一些實施例中，沉積時，模塑料148係延伸在貫穿通路146的表面以及半導體裝置100的表面上方。作為實例，在施加模塑料148之後，模塑料148的過多部分係使用平坦化製程移除，諸如化學機械拋光(Chemical Mechanical Polish，CMP)製程、研磨製程、蝕刻製程、或其組合。也可使用其它方法以平坦化模塑料148。貫穿通路146及/或半導體裝置100的一部分也可在模塑料148之平坦化製程期間被移除。在一些實施例中，模塑料148的施加量可經控制以便貫穿通路146的表面以及半導體裝置100的表面被暴露。也可使用其它方法以形成模塑料148。 包含形成在一或多個絕緣材料中之複數個導線及導電通路之互連件結構132’可被形成在半導體裝置100、貫穿通路146、以及模塑料148的一側或二側上。例如，在圖14所顯示實施例中的一些中，互連件結構132’係形成在半導體裝置100、貫穿通路146、以及模塑料148的二側上。在一些實施例中，互連件結構132'為經封裝半導體裝置140提供水平連接。 在一些實施例中，接觸墊120可形成在互連件結構(等)132’上，其中接觸墊120包括位於其上之鈍化材料110。連接件150及/或接點150’可透過鈍化材料110形成在互連件結構(等)132’的接觸墊120上。在一些實施例中，連接件150及/或接點150’係形成在一個、兩個、或所有所顯示之互連件結構132及132’者上。在一些實施例中，電線124(未顯示，見圖11至13)可用以透過鈍化材料110對接觸墊120作出電連接。 載體，未顯示，可用以封裝半導體裝置100。例如，該等貫穿通路146可形成在載體上方，以及在一些實施例中，包括接點120形成於其上之積體電路晶粒130可使用晶粒附接膜(Die-Attach Film，DAF)或膠142耦合至載體。例如，模塑料148係形成在貫穿通路146以及積體電路晶粒130周圍，以及互連件結構132’(如在圖14顯示之視角中的底部互連件結構132’)係透過鈍化材料110形成於在接點120上方之模塑料148、貫穿通路146、以及接點150'上方。在一些實施例中，連接件150係形成在互連件結構132'的接點120上，且載體被移除。第二載體可耦合至與互連件結構132'耦合之連接件150，以及頂部互連件結構132'可或不可形成在經封裝半導體裝置140的相對側上。其它順序之加工步驟及方法也可用於封裝半導體裝置100。 作為實例，包括有鈍化材料110位於其上之接觸墊120也可在其它種類之裝置及封裝件中實施，諸如封裝上封裝(package-on-package，POP)裝置、晶片上系統(system-on-a-chip，SOC)裝置、基板上晶圓上晶片(chip-on-wafer-on substrate，CoWoS)裝置。 圖15至21係根據本揭露的一些實施例在製造的各種階段之半導體裝置100的剖面圖，其繪示形成接觸墊120之方法。在一些實施例中，在鈍化材料110形成之前，導電材料106被圖案化以形成接觸墊120。 在圖15中，圖1中顯示之導電材料106係形成在絕緣材料104上方，該絕緣材料104係形成在基板102上方。為圖2描述之光阻層112係直接形成在導電材料106上方。光阻層112被圖案化，如圖16所顯示且如圖3所描述。光阻層112係用來作為導電材料106之蝕刻遮罩，以從導電材料106形成接觸墊120，如圖17所顯示。 絕緣材料110係形成在接觸墊120上方以及在絕緣材料104之暴露的部分上方，如圖18所顯示。鈍化材料110係形成在接觸墊120的頂部表面以及側壁上方。 在一些實施例中，接著鈍化材料110被圖案化(未顯示)。例如，在其中鈍化材料110係包含導電材料諸如TiN的一些實施例中，鈍化材料110可使用微影而圖案化以防止在相鄰接觸墊120之間的短路，圖中未顯示。鈍化材料110也可藉由下列被圖案化：如圖2所顯示般形成光阻層112在鈍化材料110上方，如圖3所顯示般圖案化光阻層112，以及接著在鈍化材料110之蝕刻製程期間，使用光阻層112作為蝕刻遮罩。接著，移除光阻層112。 鈍化材料110可被留在接觸墊106的頂部表面上或在接觸墊106的頂部表面以及側壁上。在一些實施例中，鈍化材料110的圖案可以大於接觸墊106的圖案。作為另一實例，在一些實施例中，鈍化材料110的一部分可被留在絕緣材料104的表面上方靠近接觸墊106。 在其它實施例中，鈍化材料110不被圖案化，如在其中鈍化材料110不是導電的一些實施例中，如圖19、20、以及21中繪示者。 接著實施為圖5至8描述之製造程序步驟。例如，在圖19中，絕緣材料122係形成在鈍化材料110上方。絕緣材料122被圖案化以形成開口於在鈍化材料110(該鈍化材料110係位於接觸墊120上方)上方之絕緣材料122中，如圖20所顯示。 可透過鈍化材料110對半導體裝置100對接觸墊120作出電連接。電線124可透過鈍化材料110被打線接合至接觸墊120，如圖9中所描述及顯示者。圖21繪示本揭露的一些實施例，其中係藉由耦合連接件150或接點150'至接觸墊120以透過在接合區126'中的鈍化材料110對接觸墊120作出電連接。在一些實施例中，形成連接件150或接點150'之方法係經選擇以便不需要移除鈍化材料110或其一部分。例如，當耦合連接器150或接點150'至接觸墊120時，作為實例可施加垂直力、摩擦、或熱。例如，鈍化材料110的材料及厚度可經選擇以便連接件150或接點150'的材料係適於擴散透過或突破鈍化材料110並形成機械連接及電氣連接。連接件150或接點150'可包含微凸塊、控制塌陷高度晶片連接(C4)凸塊、焊料凸塊、焊球、或其他種類的連接器150或接點150'。作為另一實例，在一些實施例中，連接器150或接點150'可包含由導電材料或金屬諸如金或其他材料所構成之柱形凸塊，其中超音波力、垂直力、及/或熱被施加以突破鈍化材料110。 在一些實施例中，連接器150或接點150'可包含共晶材料諸如焊料。在本文中“焊料”這個詞之使用係包括鉛系以及無鉛焊料，諸如用於鉛系焊料之Pb-Sn組成物；包括InSb之無鉛焊料；錫、銀及銅(“SAC”)的組成物；以及具有共同熔點且在電氣應用中形成導電焊料連接的其他共晶材料。對於無鉛焊料，作為實例，可使用具有變化組成之SAC焊料，諸如SAC 105 (Sn 98.5%，Ag 1.0%，Cu 0.5%)、SAC 305、以及SAC 405。無鉛導電材料也可從SnCu化合物形成，沒有使用銀(Ag)。無鉛焊料連接件也可包括錫及銀(Sn-Ag)，而沒有使用銅。例如，連接器150或接點150'可藉由沉積製程諸如焊球與壓力及/或熱一起落下而形成，以突破鈍化材料110及/或造成連接器150或接點150'材料的擴散。連接器150或接點150'也可藉由其他方法形成且可包含其他材料。 例如，連接器150或接點150'也可透過用於圖1至8所繪示實施例之鈍化材料110電耦合至接觸墊120。 圖22係根據本揭露的一些實施例繪示製造半導體裝置100之方法的流程圖170。在步驟172中，導電材料106係形成在基板102上方。在步驟174中，鈍化材料110係形成在導電材料106上方，其中鈍化材料110包含厚度與材料種類而使得可透過鈍化材料110對導電材料106進行電連接。在步驟176中，導電材料106以及鈍化材料110被圖案化以由導電材料106形成接觸墊120。 本揭露的一些實施例係包含半導體裝置100，其係包括位於接觸墊120上方之鈍化材料110。本揭露的一些實施例係包括透過鈍化材料110耦合至接觸墊120之電線124、連接件150、或接點150'。一些實施例係包含製造半導體裝置100之方法，半導體裝置100係包括位於接觸墊120上方之鈍化材料110。 作為實例，本揭露的一些實施例的優點包括提供具有改善的接觸墊的半導體裝置，該改善係由於在接觸墊上方之在結構中鈍化材料的併入所致，其在各種加工步驟期間防止或減少如來自濕度、水、清洗製程、化學製程、暴露於其他物質、單粒化、及/或熱循環對接觸墊的腐蝕。鈍化材料係包含足以用於可透過該鈍化材料對該接觸墊作出電連接的材料種類以及厚度。係有利地避免額外之用以移除鈍化材料以便作出連接的加工步驟。在對接觸墊作出電連接之後，未被利用來對接觸墊作出電氣或機械連接之鈍化材料的部分係提供進一步腐蝕之防止及/或減少。用於鈍化材料之材料與應用方法係不昂貴且係在半導體製造及加工設施中可得。再者，本文中所述之方法、結構、及裝置可輕易地實現至現有半導體裝置之製造及封裝製程流程與結構中。 在一些實施例中，一種方法係包括形成一接觸墊在一半導體裝置上方，以及形成一鈍化材料在該接觸墊上方。該鈍化材料包含一厚度以及一材料種類而使得可透過該鈍化材料對該接觸墊作出一電連接。 在一些實施例中，一種製造一半導體裝置之方法係包括形成一導電材料在一基板上方，以及形成一鈍化材料在該導電材料上方。該鈍化材料包含一厚度以及一材料種類而使得可透過該鈍化材料對該導電材料作出一電連接。該方法係包括圖案化該鈍化材料以及該導電材料以從該導電材料形成一接觸墊。 在一些實施例中，一種半導體裝置係包括一基板；一接觸墊，位於該基板上方；以及一鈍化材料，位於該接觸墊上方。一電線、連接件、或接點係透過該鈍化材料耦合至該接觸墊。 前面列述了數個實施例的特徵以便本技術領域具有通常知識者可更佳地理解本揭露之態樣。本技術領域具有通常知識者應了解它們可輕易地使用本揭露作為用以設計或修改其他製程及結構之基礎以實現本文中所介紹實施例的相同目的及/或達成本文中所介紹實施例的相同優點。本技術領域具有通常知識者也應體認到此等均等構造不會悖離本揭露之精神及範疇，以及它們可在不悖離本揭露之精神及範疇下做出各種改變、取代、或替代。
100‧‧‧半導體裝置/第一半導體裝置 102‧‧‧基板 104、122‧‧‧絕緣材料 106‧‧‧導電材料/接觸墊 110‧‧‧鈍化材料 112、112'‧‧‧光阻層 120‧‧‧接觸墊/接點 124‧‧‧電線 126、126'‧‧‧接合區 128‧‧‧導電部件 130‧‧‧積體電路晶粒 132‧‧‧互連件結構 132'‧‧‧互連件結構/頂部互連件結構/頂部互連件結構 134‧‧‧半導體裝置/第二半導體裝置 140‧‧‧經封裝半導體裝置 142‧‧‧膠 146‧‧‧貫穿通路 148‧‧‧模塑料 150‧‧‧連接件 150'‧‧‧接點 170‧‧‧流程圖 172、174、176‧‧‧步驟
本揭露之態樣將在與隨附圖式一同閱讀下列詳細說明下被最佳理解。請注意，根據業界標準作法，各種特徵未依比例繪製。事實上，為了使討論內容清楚，各種特徵的尺寸可刻意放大或縮小。 圖1至8係根據本揭露的一些實施例在製造的各種階段之半導體裝置的剖面圖，其繪示形成接觸墊之方法。 圖9係根據一些實施例之在圖8中所顯示半導體裝置的剖面圖，其繪示透過位於接觸墊上之鈍化材料被耦合至接觸墊之電線。 圖10係圖9中所繪示的一些實施例的俯視圖。 圖11至13係顯示根據一些實施例之包括接觸墊之半導體裝置的剖面圖，該等接觸墊具有鈍化材料位於其上。 圖14繪示在一些實施例中之包括接觸墊的經封裝半導體裝置的剖面圖，該接觸墊具有鈍化材料位於其上，其中連接件或接點係耦合至接觸墊。 圖15至21係根據本揭露的一些實施例在製造的各種階段之半導體裝置的剖面圖，其繪示形成接觸墊之方法。 圖22係根據本揭露的一些實施例繪示製造半導體裝置之方法的流程圖。
170‧‧‧流程圖
172、174、176‧‧‧步驟